JP2004096095A - メモリーセルの配列を有する半導体メモリー - Google Patents

Abstract

【課題】ＤＲＡＭメモリセルの隣接する蓄積容量間の横間隔を変えることなく、隣接する第１配線および第２配線間に制御配線を形成する。
【解決手段】第２配線２のそれぞれがメモリセルを連結しており、メモリセルの蓄積容量３が各第２配線２に対して横にずれて配置された構成とする。これにより互いに最も近接している容量が、従来のように互いにビット線またはワード線の方向にずれているのではなく、ビット線またはワード線方向に対して斜め方向にずれている。個々の第２配線２は蓄積容量が第２配線の左右交互に横にずれて配置されている複数のメモリセルに連結されている。このように単一の第２配線によって２列のメモリセルを制御できる一方、メモリセル列における蓄積容量が従来のメモリセルと同様に互いに同じ間隔を保っている。その結果、必要とされる第２配線２の数を減らすことができる。
【選択図】　図４

Description

本発明は、互いに平行に延びる複数の第１配線と、第１配線に対して垂直に、かつ、互いに平行に延びる複数の第２配線とに接続されたメモリーセル配列（ｅｉｎｅｒ　Ａｎｏｒｄｎｕｎｇ　ｖｏｎ　Ｓｐｅｉｃｈｅｒｚｅｌｌｅｎ）を備えた半導体メモリーに関するものである。この半導体メモリーでは、各メモリーセルが、蓄積容量（Ｓｐｅｉｃｈｅｒｋｏｎｄｅｎｓａｔｏｒ）および垂直選択トランジスタ（ｖｅｒｔｉｋａｌｅｎ　Ａｕｓｗａｈｌｔｒａｎｓｉｓｔｏｒ）を備え、メモリーセル配列内で第１配線と第２配線との間の各交叉点に接続されるようになっている。このような構造は、ＤＲＡＭ（ダイナミックランダムアクセスメモリー）または他の揮発性半導体メモリーで顕著である。これらのメモリーはメモリーセル配列（Ｓｐｅｉｃｈｅｒｚｅｌｌｅｎｆｅｌｄ）を有しており、そのメモリーセルは、それぞれ、電荷を蓄積するための蓄積容量と、選択トランジスタとを備えている。各メモリーセルは、半導体基板上で、第１配線（例えばビット線）、および、第１配線に対して垂直に延びる第２配線（例えばワード線）によって制御される。第１および／または第２配線の電位を変えることで選択トランジスタのスイッチングを行うことが可能であり、これにより、所定量の電荷を蓄積容量に流す、あるいは蓄積容量から流せるようになっている。
【０００１】
選択トランジスタは、ソース／ドレイン電極がビット線に、ゲート電極がワード線に接続されている、ＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ）として形成される場合が多い。また、第２ソース／ドレイン電極は、蓄積容量として機能する。今後の半導体メモリーの集積密度が増すことを考慮すると、選択トランジスタは、両方のソース／ドレイン電極が基板表面に対して垂直に、上下方向に配置されている、垂直トランジスタとして形成されることが好ましい。これにより、選択トランジスタ用の基板面積（Ｓｕｂｓｔｒａｔｇｒｕｎｄｆｌａｅｃｈｅ）を非常に小さくできる。垂直選択トランジスタでは、ゲート電極が僅かに横にずれており、トランジスタの両方のソース／ドレイン電極の間の中央レベルに配置されている。これに対して、基板表面において横方向に隣接配置された平面選択トランジスタ（Ｐｌａｎａｒｅ　Ａｕｓｗａｈｌｔｒａｎｓｉｓｔｏｒｅｎ）の基板面積は、はるかに大きい。
【０００２】
また、垂直選択トランジスタを使用したからといって、半導体メモリーの集積密度を自由に上げることはできない。なぜなら、リソグラフィー（ｌｉｔｈｏｇｒａｐｈｉｓｃｈｅｎ）によるパターン化の際に生じる回折現象のために、ビット線およびワード線の幅を可能な限り短く（Ｍｉｎｄｅｓｔｂｒｅｉｔｅ）しなければならず、さらに、電荷を十分多量に蓄積できるように、蓄積容量（例えば溝容量（Ｇｒａｂｅｎｋｏｎｄｅｎｓａｔｏｒ））には、ある程度の基板面積が必要だからである。深いトレンチ形状に形成された蓄積容量のアスペクト比は、大抵の場合、非常に高く、これらの蓄積容量は、基板まで深く達している。しかし、揮発性半導体メモリーの場合は特に（ｇｅｒａｄｅ）、漏れ電流によって、蓄積された多量の電荷が急速に漏れて（Ｅｎｔｗｅｉｃｈｅｎ）しまう。従って、横方向にも容量を広げるために、埋設された蓄積容量の面積をできる限り広く選択する。このように、溝容量の面積は、半導体メモリーの集積密度の決定に影響するのである。
【０００３】
半導体基板の面積に関して、半導体メモリーのセル配列では、蓄積容量が、メモリーセルを制御するビット線とワード線との交叉点近傍に配置される。互いに平行なビット線と、基板面上または基板面内に位置するビット線に対して垂直に延びる、互いに平行なワード線との網状の配列に応じて、メモリーセルが（従って蓄積容量も）、例えばチェス盤状に基板に配置されている。セル配列の少なくとも１つのエッジには、ビット線と交叉するワード線用の端子が備えられている。逆に、実際のセル配列構造では、ビット線は、全てのワード線とは交するわけではなく、ほんの数本のワード線のみと交叉する。これは、ビット線の容量を少なく保つことで、メモリーセルの情報を簡単に読み出すためである。従って、様々なグループのワード線が、異なるグループのビット線と交叉することによって、単一のセル配列ではなく、複数のセルブロックが形成される。また、ワード線およびビット線用に、複雑な駆動回路（Ｔｒｅｉｂｅｒｓｃｈａｌｔｕｎｇｅｎ；つまり、ワード線駆動部（Ｗｏｒｔｌｅｉｔｕｎｇｓｔｒｅｉｂｅｒ）またはビット線用の評価回路）が必要である。これらの回路の大きさおよび数を変えるためには、従来では、ワード線およびビット線の数を変更するしかなかった。
【０００４】
また、従来の半導体メモリーでは、ビット線およびワード線の幅、および、ビット線とワード線との間隔を、リソグラフィーによる露光に用いられる波長に応じて、できる限り狭く選択している。また、溝容量の幅を、多量の電荷を蓄積できるように、できる限り広くしている。使用可能な基板面積を可能な限り最良に利用するために、ビット線とワード線との間の各交叉点近傍に、メモリーセル（つまり蓄積容量）を配置する。さらに、蓄積された情報を読み出すために、例えばダミーセルを有する、評価回路を配置する。これによって、読み出されたメモリー情報を、デジタル値０または１に割り当てることができる。
【０００５】
上述した従来の半導体メモリーの場合、ビット線とワード線との間の各交叉点に位置するメモリーセル配列に関して、互いに隣接するビット線の間、または、互いに隣接するワード線の間のセル配列に、これ以上の構造を収容できない。なぜなら、それらの間隔および幅は、それぞれの光学的な解像度限界に応じて既に最適化されているからである。
【０００６】
本発明の目的は、隣接する蓄積容量間の横の間隔を変えることなく、付加的な構造物、例えば隣接する第１または第２配線間に制御配線を形成できる半導体メモリーを提供することにある。さらに、本発明の目的は、１つのワード線または１つのビット線に対して接続・制御されるメモリーセルの数を変え、それによって半導体基板の面積を縮小するための可能性を見いだすことにある。
【０００７】
この目的を、冒頭で述べたような半導体メモリーにおいて、第２配線のそれぞれがメモリーセルを連結しており（ｍｉｔｅｉｎａｎｄｅｒ　ｖｅｒｂｉｎｄｅｔ）、このメモリーセルの蓄積容量が、各第２配線の両側に交互に配置され、さらに、第２配線に対して横にずれて配置されている構成によって達成する。
【０００８】
本発明に従って、蓄積容量を、格子形状に配置する。互いに最も近接している容量が、従来のように、互いにビット線またはワード線の方向にずれているのではなく、斜め方向に、好ましくビット線またはワード線の方向の進路（Ｖｅｒｌａｕｆ）に対して斜め方向にずれている。互いに最も近接している蓄積容量の距離は、セル間隔によって決定されているので、変更できない。互いに最も近接している溝容量が斜めに配列されていることによって、メモリーセル配列を新たな形状にできる。本発明では、個々の第２配線が、蓄積容量が第２配線の両側で交互に、第２配線に対して横にずれて配置されているメモリーセルと、互いに連結している。従来、一列のメモリーセルが第２配線の下の中央に配置されていたが、本発明では、個々の第２配線が、蓄積容量が第２配線の左右交互に横にずれて配置されている、複数のメモリーセルに連結されている。このように、単一の第２配線によって２列のメモリーセルを制御できる一方、メモリーセル列における蓄積容量が、従来の半導体メモリーと同様に、互いに同じ間隔を保っている。この結果、必要とされる第２配線の数を減らせる。互いに最も近接している蓄積容量の間隔が変らないので、セル密度は変らず、従って、本発明の半導体メモリーでは、第２配線の間隔が従来よりも広い。このことの利点は、一方では、第２配線を駆動するために必要な駆動部を少しにできること、他方では、第１および第２配線用のリソグラフィーによる解像度限界の限度内で、互いに隣接している第２配線間に、付加的な配線（例えば制御配線または補助配線）を配置できることにある。例えば、ワード線の導電率を高めるために、付加的な各平行線とともにワード線を備えることが考えられる。なお、第２配線用に必要な駆動部数は、これによって増加しない。
【０００９】
本発明の半導体メモリーでは、ワード線またはビット線に接続されているメモリーセルの数が、従来の半導体メモリーとは異なっている。本発明の配列によって達成される、メモリーセル配列の両方の寸法の長さの比の変更（ｖｅｒａｅｎｄｅｒｔｅ　Ｌａｅｎｇｅｎｖｅｒｈａｅｌｔｎｉｓ　ｂｅｉｄｅｒ　Ａｂｍｅｓｓｕｎｇｅｎ　ｄｅｒ　Ｓｐｅｉｃｈｅｒｚｅｌｌｅｎｆｅｌｄｅｓ）によって、半導体基板上の面積をさらに縮小できる。さらに、１つのワード線または１つのビット線に接続されているメモリーセルの数を本発明に従って変更することによって、ワード線およびビット線の長さおよび容量を最適化できる。例えば、構造のサイズを小さくすることで、非常に弱い信号を評価するように回路を規定（ｄｉｍｅｎｓｉｏｎｉｅｒｔ）できる。容量の間隔自体を縮小することによって、本発明の配列を、より複合的に最適化できる。
【００１０】
また、蓄積容量が互いに最も近接している、任意の２つのメモリーセルは、常に、互いに隣接している２つの第１配線に接続されていることが好ましい。これらの互いに最も近接している蓄積容量は、同じ第２配線に接続されており、反対方向に、これらの第２配線の延びに対して垂直に、第２配線に対して横にずれている。しかしながら、これらの蓄積容量のメモリーセルは、さらに、異なる第１配線に接続されている。これによって、単一のメモリーセルの制御が可能になる。
【００１１】
また、同じ第１配線に接続されており、蓄積容量がこの第１配線に沿って互いに隣接している任意の２つのメモリーセルが、常に、互いに隣接している２つの第２配線に接続されていることが好ましい。また、これらの第２配線は、互いに最も近接していることが好ましい。全ての第２配線のそれぞれが、２列のメモリーセル（例えば一方の列が第２配線の左に配置され、もう一方の列は第２配線の右に配置されている）を制御しているにもかかわらず、これらの列の各メモリーセルは、それぞれ他の第１配線に接続されている。互いに最も近接している蓄積容量が、斜めに配置されたチェス盤形状をしているため、隣接する２つの第２配線間に、常に２列のメモリーセルが位置しているにもかかわらず、同じ第１配線に接続され、この第１配線に沿って隣接しているメモリーセルは、互いに直接に隣接している第２配線に接続されている。
【００１２】
また、互いに隣接している第２配線が、互いに最も近接している第１配線の、２倍の広さの間隔まで相互にずれて（ｖｅｒｓｅｔｚｔ）配置されていることが好ましい。この実施形態では、本発明に従って２列のメモリーセルを互いに連結する第２配線の数が、従来の導体メモリー（Ｌｅｉｔｅｒｓｐｅｉｃｈｅｒ）の場合よりも少ないということを、活用している。これによって、第２配線の間隔を拡大できる。さらに、より広い間隔で配置された第２配線間に、付加的な配線（例えば、制御配線または補助配線）を配置できることが好ましい。最も近接している蓄積容量の間隔が従来の半導体メモリーと比べて互いに変らない場合、これに応じて、第１配線の間隔は狭くなる。互いに隣接している第２配線間にさらなる配線をパターン化するためには、第１配線および第１配線の間隔用に、解像度限界をさらに縮小する必要がある。しかし、互いに最も近接している蓄積容量の間隔は、変更されない。正方形のメモリーセル面積、および、斜めの（つまり約４５°方向の）セルの格子形状を有するメモリーセルが、チェス盤状に配列されている場合、最も近接している第２配線の間隔は、互いに（ｚｕｅｉｎａｎｄｅｒ）最も近接している第１配線の間隔のちょうど２倍である。従って、第２配線間に、付加的な配線を１つづつパターン化できる。
【００１３】
また、第１配線がビット線であり、第２配線がワード線であることが、好ましい。そして、単一のワード線は、配線毎に２倍多いメモリーセルを制御できる。このことは、ビット線をいずれにしてもワード線よりも著しく短く形成するという傾向に沿っている。このように、ワード線よりも著しく多いビット線を有するセルブロックを、長方形の面積に配置できる。この長方形の辺比（長辺の長さと短辺の長さとの比）は、従来の半導体メモリーよりもはるかに小さい。
【００１４】
また、単一のワード線に接続されたメモリーセルの蓄積容量が、このワード線の両側に交互に配置されていることが好ましい。これにより、単一のワード線に接続されたメモリーセルは、ワード線に対して左右交互にずれることとなる。従って、ワード線は、この単一のワード線を介して制御される、２列のメモリーセルの間の中心に延びている。
【００１５】
逆に、第１配線がワード線であり、第２配線がビット線であってもよい。この実施形態では、互いに隣接しているビット線の間に、ビット線に対して平行に延びる付加的な配線をパターン化できる。
【００１６】
また、互いに最も近接している蓄積容量が、第１配線の進路および第２配線の進路に対して斜めの格子形状（ｚｕｍ　Ｖｅｒｌａｕｆ　ｄｉａｇｏｎａｌｅｓ　Ｒａｓｔｅｒ）を構成することが好ましい。ワード線の間隔およびビット線の間隔を、ワード線用およびビット線用に、異なる大きさに選択する。これによって、蓄積容量の位置が、ワード線およびビット線の進路に対して斜めの正方形の格子形状を構成するように、蓄積容量を変位できる。
【００１７】
また、半導体基板の蓄積容量は、埋設された溝容量であることが好ましい。初めに、トレンチの深い部分（ｄｅｅｐ　ｔｒｅｎｃｈ）において容量誘電体をトレンチ壁に蒸着し、次に、充填剤を内部容量誘電体（Ｋｏｎｄｅｎｓａｔｏｒｄｉｅｌｅｋｔｒｉｋｕｍ）として埋設することによって、トレンチの深い部分に配置された容量を製造する。また、外部電極を、トレンチの深い部分を取り囲むドープされた半導体基板の拡散層によって構成する。
【００１８】
これに代わるものとして、半導体基板上に、積み重ねられた層容量を備えてもよい。
【００１９】
選択トランジスタは、ＭＯＳＦＥＴであることが好ましい。そのゲート電極は、通常、ワード線に接続されている。また、垂直選択トランジスタの上部ソース／ドレイン電極は、ビット線に接続されている。下部ソース／ドレイン電極は、容量の内部電極と伝導するように連結されている。
【００２０】
また、本発明の半導体メモリーは、揮発性半導体メモリー、特にＤＲＡＭであることが好ましい。
【００２１】
次に、本発明を、図１〜図５に基づいて説明する。図１は、半導体メモリーを示す概略的な俯瞰図である。図２は、半導体メモリーのメモリーセルを示す断面図である。図３は、従来の半導体メモリーを示す図である。図４は、本発明の半導体メモリーの第１実施形態を示す図である。図５は、本発明の半導体メモリーの第２実施形態を示す図である。
【００２２】
図１は、第１配線（例えばビット線１）および第２配線（例えばワード線）を介して互いに列状に連結されている、複数のメモリーセル５を備えた半導体メモリーを示している。また、メモリーブロック１５の外側に、評価回路領域７を概略的に示す。評価回路は、メモリーセルから読み出された信号をデジタルの１または０として評価するものであり、例えばダミーメモリーセル８を有する１つのダミービット線９を配置している。メモリーセル５から読み出しを行う際、デジタルビット値を伴う読み出された電荷量は、例えばダミーセル８から読み出されたデータ値との比較によって評価される。
この際、評価ユニット（図示せず）が、ダミービット線９および各駆動ビット線１を駆動する。
【００２３】
図２は、トレンチの深い部分に配置された蓄積容量（つまり、溝容量３）を備えたメモリーセルの典型的な構造を示している。このトレンチには、蓄積容量３の上に、メモリーセル５の選択トランジスタ４が配置されている。この選択トランジスタがＭＯＳＦＥＴである場合、このトランジスタは上部および下部ソース／ドレイン電極１１・１２を有しており、それらの間にチャネル領域が配置されている。チャネル領域の側面（ｓｅｉｔｌｉｃｈ　ｎｅｂｅｎ）には、選択トランジスタのゲート電極を構成するワード線２が延びている。また、ゲート電極とチャネル領域との間には、絶縁薄膜が配置されている。また、電気誘導（ｅｌｅｋｔｒｉｓｃｈｅ　Ｉｎｄｕｋｔｉｏｎ）によって、トランジスタをＯＦＦ状態（開状態）にして容量３を充電または放電する、チャネルを形成できる。
【００２４】
また、上部電極１１は、基板表面でワード線２に対して垂直に延びる、ビット線１に連結されている。
【００２５】
図２の断面図（Ｑｕｅｒｓｃｈｎｉｔｔｓａｎｓｉｃｈｔ）に示したメモリーセルは、半導体メモリーに多数備えられている。図３は、ビット線１とワード線２とが互いに交叉した、従来の半導体メモリーの概略平面図を示している。各交点（Ｓｃｈｎｉｔｔｐｕｎｋｔ）には、図２の、または、従来技術によって既知のもう１つの実施形態によるメモリーセル５が配置されている。蓄積容量３は、それが溝容量である場合には、通常は各ワード線の下の中央に位置するか、または、ワード線に対して常に同じ方向に（図３では上に）ずれている。
【００２６】
図４は、第１配線がビット線であり第２配線がワード線である第１実施形態の、本発明に従った半導体メモリーの概略平面図である。この半導体メモリーは、蓄積容量３によって格子形状（Ｒａｓｔｅｒ）をしている。また、この蓄積容量３では、互いに最も近接している溝容量３どうしの並び方向が、ビット線１およびワード線２の進路（すなわち方向）に対して４５°異なっている。そして、この半導体メモリーの大きさは、図３と同じである。従って、メモリーセルの密度は、図３と同じく高い。しかし、メモリーセルの互いの接続方法は、両方の図で異なっている。各ワード線２は、図４では、自身に平行な２列のメモリーセル５に接続されている。それぞれ単一のワード線２に接続されたメモリーセル３は、図３での表現ではワード線の上下に（つまり、基板表面に対してワード線の左右に）交互にずれたジクザク線を形成している。これによって、ワード線数が変らない場合、１つのワード線は、従来の半導体メモリーよりも多くのメモリーセルを制御できる。従来の半導体メモリーのように、図４の構造でも、同じ２つのビット線１ｂに接続され、このビット線１ｂに沿って互いに隣接しているメモリーセル５ａは、互いに最も近接している、異なったワード線２ａに接続されている。これにより、好ましいことに、本発明の半導体メモリーを用いても、常に、メモリーセルを単一駆動することが可能である。同一ビット線に接続されたメモリーセル５ａの蓄積容量３ｃは、全て、ワード線の右（あるいは左）にずれて配置されている。最も近接している蓄積容量３ａまたは３ｂどうしは、従って、常に、最も近接している２つのビット線１ａに連結されている。ワード線２の格子サイズ（Ｒａｓｔｅｒｍａｓｓ）は、ビット線１の２倍である。この結果、例えばワード線が非常に長い場合、その導電率を高めるために、ワード線間には、それぞれ１つの付加的な配線をパターン化してもよい。
【００２７】
図５は、本発明の半導体メモリーの他の実施形態を示す概略俯瞰図である。この図では、メモリーセルのワード線とビット線との配列を、互いに入れ替えている。さらに、ビット線は、メモリーセル５の上部ソース／ドレイン電極と連結され、さらに、ワード線は、選択トランジスタのゲート電極も構成している。しかし、図５に示したメモリーセルのブロックでは、図３に示した従来の半導体メモリーに比して、ビット線の接続される、ビット線数（Ｂｉｔｌｅｉｔｕｎｇｓｍｅｎｇｅ）毎のメモリーセル５の数が多くなっている。溝容量３は、左右交互に、つまり、図５の表現ではビット線２に対して上下にずれている。これによって、各ビット線２は、２列のメモリーセルを制御（ａｎｓｔｅｕｅｒｔ）する。また、ワード線１の連結されるメモリーセルは少なくなっている。
【００２８】
図４の半導体メモリーと比べて、図５の実施形態の利点は、ビット線に接続するメモリーセル数を一定とする場合に、ビット線を特に短く形成できるという点にある。他方、図４の実施形態の利点は、必要なワード線数を少なくできるという点にあり、これによって、ワード線駆動部の必要量の少なくでき、従って、半導体基板１６上での面積を節減できる。
【００２９】
図４または図５に示した半導体メモリーの読み出しは、従来の半導体メモリーと同様に、評価回路を用いて行われる。
【００３０】
特に、好ましくはＤＲＡＭのような揮発性半導体メモリーを、本発明の構造（Ｗｅｉｓｅ）を用いて設計できる。
【００３１】
また、本発明の半導体メモリーを、以下の第１半導体メモリーとして表現することもできる。すなわち、第１半導体メモリーは、第１方向に平行に延びる複数の第１配線と、第１配線と交叉するように配された、第２方向に平行に延びる複数の第２配線と、第１配線と第２配線との交点に設けられ、蓄積容量および垂直選択トランジスタを有する複数のメモリーセルとを備えた半導体メモリーにおいて、蓄積容量の中心が、第２配線の一方の側にずれた第１メモリーセルと、蓄積容量の中心が、第２配線の他方の側にずれた第２メモリーセルとが、第２方向に沿って交互に並んでいる構成である。
【００３２】
この第１半導体メモリーでは、第１メモリーセルにおける蓄積容量の中心が、第２配線の一方の側に、第１方向に沿ってずれている。また、第２メモリーセルにおける蓄積容量の中心が、第２配線の他方の側（上記した一方の側と反対側）に、第１方向に沿ってずれている。すなわち、この第１半導体メモリーでは、各メモリーセルの蓄積容量を、第２方向に沿ってジグザクに配置できる。
【００３３】
従って、蓄積容量の間隔（最も近接している蓄積容量の間隔）を従来通りとした場合、第２配線と交叉する単位面積あたりの第１配線数を多くできるので、必要とする第２配線の量、および、第２配線を駆動（制御）するための構成（駆動部）を減らせる。また、第２配線の間隔を広げられるので、第２配線内に他の付加的な配線（例えば制御配線または補助配線）を配置することも可能である。
また、第１半導体メモリーでは、メモリーセルの蓄積容量の中心を、第１配線の真下に配するようにしてもよい。
【００３４】
また、第１半導体メモリーでは、同一の第１配線上には、第１メモリーセルあるいは第２メモリーセルの一方だけを配置することが好ましい。これにより、第１配線上での蓄積容量の間隔を一定とできる。
【図面の簡単な説明】
【図１】半導体メモリーを示す概略的な俯瞰図である。
【図２】半導体メモリーのメモリーセルを示す断面図である。
【図３】従来の半導体メモリーを示す図である。
【図４】本発明の半導体メモリーの第１実施形態を示す図である。
【図５】本発明の半導体メモリーの第２実施形態を示す図である。
【符号の説明】
１　　　　　第１配線
２　　　　　第２配線
３　　　　　蓄積容量
４　　　　　選択トランジスタ
５　　　　　メモリーセル
７　　　　　評価回路領域
１１　　　　上部ソース／ドレイン電極
１２　　　　下部ソース／ドレイン電極
１３　　　　ゲート電極
１５　　　　メモリーセル配列
１６　　　　半導体基板

Claims (11)

1. 第１方向に沿って延びる第１配線（１）と、第２方向に沿って延び、第１配線（１）と交叉する第２配線（２）とに接続されており、蓄積容量（３）および垂直選択トランジスタ（４）をそれぞれ１つづつ備えたメモリーセルの配列を有する半導体メモリーであって、
   メモリーセルの配列内で、第１配線（１）と第２配線（２）との間の各交叉点にメモリーセル（５）が接続されている半導体メモリーにおいて、
   上記第２配線（２）のそれぞれが、メモリーセル（５）を互いに接続し、上記メモリーセルの蓄積容量（３ｂ）が、各第２配線（２）の両側に交互に、この各第２配線（２）に対して横にずれて配置されていることを特徴とする、半導体メモリー。
2. その蓄積容量（３ａ）が互いに最も近接している任意の２つのメモリーセル（５）が、常に、互いに隣接している２つの第１配線（１ａ）に接続されていることを特徴とする、請求項１に記載の半導体メモリー。
3. 同じ第１配線（１ｂ）に接続されており、その蓄積容量（３ｃ）がこの第１配線（１ｂ）に沿って互いに隣接している、任意の２つのメモリーセル（５ａ）が、常に、互いに隣接している２つの第２配線（２ａ）に接続されていることを特徴とする、請求項１または２に記載の半導体メモリー。
4. 互いに隣接している第２配線（２）が、互いに最も近接している第１配線（１）の２倍広い間隔（ｄ２）まで相互にずれて配置されていることを特徴とする、請求項１〜３のいずれかに記載の半導体メモリー。
5. 上記第１配線（１）がビット線であり、第２配線（２）がワード線であることを特徴とする、請求項１〜４のいずれかに記載の半導体メモリー。
6. 単一のワード線（２）に接続されているメモリーセル（５）の蓄積容量（３）が、上記ワード線（２）の両側に交互に配置されていることを特徴とする、請求項５に記載の半導体メモリー。
7. 上記第１配線（１）がワード線であり、第２配線（２）がビット線であることを特徴とする、請求項１〜４のいずれかに記載の半導体メモリー。
8. 互いに最も近接している蓄積容量（３ｂ）が、第１配線（１）の進路および第２配線（２）の進路に対して斜めの格子形状を構成することを特徴とする、請求項１〜７のいずれかに記載の半導体メモリー。
9. 上記蓄積容量（３）が、半導体基板（８）に埋設された溝容量であることを特徴とする、請求項１〜８のいずれかに記載の半導体メモリー。
10. 上記選択トランジスタ（４）がＭＯＳＦＥＴであり、上記選択トランジスタのゲート電極（６）がワード線（２）に接続されていることを特徴とする、請求項１〜９のいずれかに記載の半導体メモリー。
11. 上記半導体メモリーが、ダイナミックランダムアクセスメモリーであることを特徴とする、請求項１〜１０のいずれかに記載の半導体メモリー。

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