CN1484313A - 具记忆胞元排列之半导体内存 - Google Patents

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Abstract

一种具有新颖的几何学之记忆胞元阵排列之半导体内存被提出。并未缩减储存电容器器器之间的距离，这些电容器器器彼此最紧密的相邻，在相邻的线路之间以特殊的字符线路建构额外的线路是可能的。在一较佳实施例中，具有维持相同的记忆胞元数目所需要的字符线路的数目是被降低的，导致该字符线路驱动器被节省以及基板面积被获得。

Description

具记忆胞元排列之半导体内存
技术领域
本发明是关于一具有记忆胞元排列之半导体内存，该记忆胞元被连接至第一线路，该第一线路以彼此平行的方向行进，以及连接至第二线路，该第二线路彼此以平行的方向行进并且与第一线路铅直，以及各自具有一储存电容器器器与一铅直选择晶体管，在记忆胞元之排列中，一记忆胞元被连接至各个于第一线路与第二线路之间的交叉点。特别地，DRAMS(动态随机存取内存)或其它易挥发的半导体内存可以此方式构造。他们具有一记忆胞元排列，他们的记忆胞元每一个都有一储存电容器器器用以储存电荷以及一选择晶体管。每一个记忆胞元被一第一线路(例如一位线路)以及一第二线路(即一字符线路)所满足，该第二线路在基板上与第一线路行进方向互相铅直。而有改变第一线路以及/或第二线路上之电位能，开关选择晶体管是可能的，如此一特定数量的电荷可以流进或流出该储存电容器器器。
背景技术
选择晶体管经常被设计如MOSFETs(金属氧化物半导体场效晶体管)，其第一源/汲极被连接至一位线路以及其闸极被连接至一字符线路。其第二开关/汲极连至储存电容器器器。考虑到未来半导体内存之增加的整合密度，选择晶体管将被较佳地设计成铅直晶体管，该晶体管的两个源/汲极被以一个在上一个在下的关于基板表面铅直的方式排列。结果，选择晶体管只需要一最小的基板底面积。至于铅直选择晶体管，该闸极被排列以某种程度上仅只些微的横向偏移并且在该晶体管的两个源/汲极中间的一中心水平面上。相较之下，平面选择晶体管之电极是以一个靠着一个在基板表面上横向排列，需要一明显较大的基板底面积。
尽管铅直选择晶体管的使用，半导体内存的整合密度不能被任意地增加，因为一位线路以及字符线路的最低限度宽度是需要的，导致微影图形期间所产生的绕射现象以及，再者，因为储存电容器器器，例如一沟槽电容器器器，需要一特定基板底面积为了可以储存足够地高数量的电荷。虽然储存电容器器器常被以一具有一非常高的深宽比以及非常深地延伸入基板的深沟形式设计，漏电流仍然导致一快速流出的储存数量电荷，确实地就挥发性半导体内存而言，为了增加电容器器器量，最大可能的底面积也被选择用来当作一埋藏的储存电容器器器在横向的方向。因此，沟槽电容器器器的底面积相伴地决定了一半导体内存的整合密度。
在一半导体内存的胞元排列中，储存电容器器器被安排，关于半导体基板的底面积，在直接邻近一位线路以及字符线路间的交叉点满足相关的内存胞元。依据互相平行的位线路与互相平行且铅直于位线路的字符线路在基板底面上或里面之计算机网络型式的排列，内存胞元以及储存电容器器器亦如此被排列，例如像国际象棋棋盘的样式在基板上排列。终端代替字符线路与位线路相交被提供在至少一边缘的胞元排列中。相较之下，在实际的胞元排列结构中，位线路并不全部，而只有一些与字符线路相交，为了维持位线路容量的减少并且促进一信息对象从内存胞元的读出。然后不同团体的字符线路与不同团体的位线路相交，以至于一复数的胞元方块被形成而取代单一胞元的排列。字符线路与位线路需要复杂的驱动电子回路，即在位线路中之字符线路驱动或值的计算电路。依照惯例，这些电路的大小与数量可以被改变只要字符与位线路的数量同时地被改变。
在传统的半导体内存中，位与字符线路的宽度以及它们彼此之间的距离均被选择为尽可能的缩小依据微影曝光所使用的波长。沟槽电容器器器为了可以储存大量电荷而被尽可能宽阔的制造。为了以最可能的方式利用有效的基板底面积，一记忆胞元，可以说是一个储存电容器器器，被提供在直接邻近每个位线路与字符线路的交叉点上。为了读出储存的信息，供应由计算电路制造，例如用仿制的胞元为了可以指定一读出内存信息对象为一数字数值零或一。
随着记忆胞元的排列在如上所述之传统半导体内存中的每个位线路与字符线路间的交叉点，将不再可能在胞元排列之彼此相邻的位线路或彼此相邻的字符线路中间容纳任何更多的结构，因为他们彼此之间的距离以及它们的宽度已经被依据个别的光学分辨率极限而最佳化。
发明内容
本发明的目的在提供一半导体几液体，其中，并未改变相邻的储存电容器器器之间横向的距离，而可能形成额外的结构，例如控制线路介于相邻的第一或第二线路之间。再者，本发明的目的系改变记忆胞元的数量其满足每个字符线路或每个位线路的连接方式，如此以创造半导体基板上面积的节省的潜力。
至于如介绍所述样式之半导体内存其目的达成而有每一个第二线路与内存胞元连接在一起，该内存胞元之储存电容器器器被间隔的排列在各个第二线路的两侧，以某种程度上关于该各个第二线路的横向偏移的优点。
根据本发明，储存电容器器器被以极板网栅的形式排列，其中，不像传统的实施，彼此最紧密相邻的电容器器器是关于彼此之间在一位线路或一字符线路的方向互相不偏移的，但是有点倾斜地，更好地相关于该方向的方位倾斜。在彼此最紧密的相邻的储存电容器器器之间的距离是维持不变的，因为它对胞元间隔具有一决定性的影响。彼此最紧密相邻的沟槽电容器器器之对角的排列可以使记忆胞元之排列有一新颖的几何排列。根据本发明，每一个第二线路与记忆胞元连接在一起，该等储存电容器器器在各个第二线路的两侧以某种程度上相关于该各个第二线路的横向偏移被间隔排列着。反之，传统上一排的内存胞元被中心地排列在一第二线路之下依据该发明，第二线路之每一个个别的线路连接至内存胞元，该内存胞元之储存电容器器器以该线路左边以及在线路右边的横向偏移方式被间隔的排列。在此种方式之中，单一的第二线路可被用来满足两排内存胞元，该内存胞元之储存电容器器器彼此之间的距离相同，就像是传统的半导体内存。第二线路的需求数量可因此被减少。因为胞元密度已经维持不变导致在彼此紧密相邻的储存电容器器器之间的距离不变，第二线路间的距离较大，就半导体内存而言，根据传统的案例之发明。这具有优点，在第一方面，需要较少的驱动来驱动第二线路；另一方面，在此程度为第一线路与第二线路之微影分辨率极限所允许，安排额外的线路是可能的，例如控制线路或附属线路，在彼此相邻的第二线路之间。除了所举的例子之外，为了增加导电度，在每个框架中装置字符线路与一额外的并行线路是可以想象得到的。驱动第二线路所需要的数量因此而不会增加。
根据本发明的半导体内存，连接至一字符线路或一位线路的记忆胞元之数量相较于传统的半导体内存是改变的。根据本发明，由此排列的优点达成的记忆胞元数组之二维的改变线性比例创造出一额外的潜力在节省一半导体基板面积。此外，根据本发明，连接每个字符或位线路的记忆胞元之数量之改变提供了字符线路以及位线路最佳化长度以及电容器器器的可能性。除了所举实例之外，精确地在减少对象的大小之上下文中，电路可能被限制尺寸为了求出其极微弱的讯号。与电容器器器器本身间隔减低相关联，根据本发明之排列带来更复杂的最佳化的可能性。
较佳地提供任两个记忆胞元之储存电容器器器系彼此最紧密相邻，该两个记忆胞元永远连接至两彼此相邻的第一线路。虽然彼此最紧密相邻之储存电容器器器系连接至相同的第二线路并且横向偏移相关于相反方向铅直于同一层的这些第二线路，这些储存电容器器器的记忆胞元仍然连接至不同的第一线路，以便个别的记忆胞元可以被满足。
较佳地提供连接至相同第一线路以及其储存电容器器器系彼此相邻沿着该第一线路的任两个记忆胞元总是连接至两个互相相邻的第二线路，较佳地其中一个系最紧密地与另一个相邻。虽然每个第二线路置放两排的记忆胞元，其中，除了所举实例之外，一排系安排于该线路之左边而另一排系安排于该线路右边，这些排列中的一个中之每个记忆胞元连接至一分别不同的第一线路。虽然两排的记忆胞元总是位于相邻的第二线路之间，因为倾斜地安排于似象棋棋盘的样式之储存电容器器器彼此系最紧密的相邻，那些连接至相同的第一线路并且沿着该第一线路相邻的记忆胞元系连接至第二线路，该第二线路系直接地彼此相邻。
较佳地提供彼此相邻的第二线路，该第二线路系安排以某种程度上的偏移相关于彼此而有如第一线路般两倍大的距离，该第一线路系彼此最紧密地相邻。此实施例开启一个事实即根据本发明之第二线路与两排的记忆胞元连接在一起而需要较传统半导体内存为更小量的记忆胞元。结果导致，增加他们彼此间的距离是可能的。较佳地，额外的线路例如控制线路或附属线路可以被安排在第二线路之间，该第二线路现在被排列在一个彼此间较大的距离。提供最紧密相邻的储存电容器器器间的距离相对于传统的半导体内存维持不变，第一线路间的距离亦相符地降低。对第一线路以及它们之间的距离而言，分辨率极限额外的降低是必须的，为了刻划额外的线路在彼此相邻的第二线路之间。然而，在彼此最紧密相邻的储存电容器器器之间的距离维持不变。就一具有方形记忆胞元底面之记忆胞元之一似象棋棋盘的排列以及倾斜地旋转的胞元格子而言，即例如旋转45°，在最近密相邻的第二线路之间的距离系恰好为最紧密相邻的第一线路之间的距离；因此，在每一个框架中额外的线路可被放置于第二线路之间。
较佳地提供该第一线路系为位线路以及该第二线路系为字符线路。单一的字符线路可以在每条线路上放置两倍的记忆胞元。无论如何，这与制造明显地较短于字符线路之位线路的沟槽十分符合。在此方式中，具有明显较字符线路多的位线路之胞元方块可被安排在一方形的底面积，该底面边缘比例(边缘的较长边长度对较短边缘比例)系明显较短于一传统半导体内存中之框架。
较佳地提供连接至一单一字符线路之记忆胞元之储存电容器器器被间隔地安排在该字符线路之一侧边与在该字符线路之另一侧边。相应于此，连接至一单一字符线路之记忆胞元系间隔地有关字符线路之左与右偏移。结果，字符线路在两排的记忆胞元之间的中心点行进，而该记忆胞元均系以此单一字符线路定位。
另一种选择，提供第一线路系字符线路而第二线路系位线路。在此实施例朱，额外的线路行进方向与位线路互相平行而可以被置放于彼此相邻的位线路之间。
较佳地提供彼此最紧密相邻的储存电容器器器相较于第一线路之方向以及相较于第二线路的方向形成一倾斜的网格。在字符线路以及位线路间的距离系被选择如此以至于他们具有不同的数值对于字符线路以及位线路而言，结果储存电容器器器可以被搬移如此以致他们的位置形成一方形倾斜的网格关于字符线路与位线路之方向。
较佳地储存电容器器器系为埋藏在一半导体基板中的沟槽电容器器器。排放在一深沟中之电容器器器系由一程序所制造，其中首先电容器器器介电层被沉积入一深沟中，在深沟侧壁上，以及一填充物接着被导入作为内电容器器器电极。外部电极系由一非扩散层所形成于包围该深沟之参杂的半导体基板。
此外另一种方式，堆栈在半导体基板上之薄膜电容器器器可被提供。
选择晶体管系较佳地为MOSFETs；它们的闸极通常连接至字符线路。铅直的选择晶体管之较上方的源/汲极系连接至位线路；较下方的源/汲极系传导性地连接至电容器器器器之内电极。
半导体内存系较佳地为一挥发性半导体内存，尤其是一DRAM。
附图说明
本发明以下列图一至图五为参考来描述，其中：
图一：显示一半导体内存之平面视角图标，
图二：显示一半导体内存之记忆胞元之剖面图，
图三：显示一传统半导体内存，
图四：显示本发明之半导体内存之第一实施例，以及
图五：显示笨发明只半导体内存之第二实施例。
具体实施方式
图一显示一半导体内存具有一多重的记忆胞元5，其连接至彼此以排列状沿着第一线路，例如位线路1，以及第二线路，例如字符线路。一计算电路区7在图标中内存方块15的外边。一计算电路计算从记忆胞元读出的讯号，以数字1或0以及可能具有，例如，一假的位线路9具有假的记忆胞元8。当从一记忆胞元5读的时候，可能会影响电荷之读出量之计算伴随一数字位值，例如以从一假记忆胞元8读出的数据值来比较。在此实例中，一计算单元(图中未显示)驱动该假的位线路9以及个别驱动的位线路1。
图二显示出一记忆胞元之典型结构，其具有一储存电容器器器排置于一深沟中，即深沟电容器器器3。在沟槽中，记忆胞元5之选择晶体管4被安排在储存电容器器器3之上。如果该选择晶体管是一MOSFET，它具有一较上方以及一较下方的源/汲极11与12，在其之间，一隧道区被安排。一字符线路2，形成选择晶体管之闸极，在该隧道区旁边以横向进行。一薄的绝缘层被安排在闸极与隧道区之间；经过电磁感应，可能形成一隧道，其打开晶体管以及使电容器器器3充电或放电。
该较上方的电极11连接至一位线路1，该位线路以铅直于字符线路2在基板表面上行进。
一半导体内存具有一大量的记忆胞元之剖面图以图标于图二中。图三显示一传统半导体内存之图标的平面，该半导体内存的位线路1以及字符线路2彼此相交。一根据图二或在不同实施例中从先前记忆中所知的记忆胞元5被安排在每一个交叉点上。在沟槽式电容器器器中，储存电容器器器3经常坐落于个别的字符线路下方中心或者是总是在相同方向相关于字符线路而偏移(在图三上方)。
图四显示根据本发明第一实施例之半导体内存平面图，其中第一线路系位线路而第二线路系字符线路。该半导体内存具有一网格的储存电容器器器3，其中彼此最紧密相邻的沟槽电容器器器3之间的路径关于位线路1以及字符线路2的方向被旋转45°，但是就其大小而言系与图三相同的尺寸。因此，记忆胞元密度与图三的大小相同。然而，在此种方式中之记忆胞元连接至彼此上方在两图中是不同的。在图四中，每一字符线路2连接至两排的记忆胞元5并且平行于字符线路。在图三中，该记忆胞元3在每一框架中连接至一单一字符线路2被安排以Z字形线路的形式间隔地在字符线路上或下方，即，关于基板表面，在字符线路2左边以及右边以某种程度上的偏移，如此结果，字符线路的数量保持相同，一字符线路可比一传统半导体之字符线路放置更多的记忆胞元。当在一传统半导体内存中，在图四中，两记忆胞元5连接至相同的位线路1b并且彼此沿着该位线路1b相邻，该等记忆胞元5连接至不同的字符线路2a，该字符线路彼此最紧密地相邻，以至于在每个框架中只有一单一记忆胞元之一较佳地各自驱动具有根据本发明之半导体内存是可能的。连接至一单一位线路的记忆胞元5a之储存电容器器器3c被安排以一偏移方式在所有字符线路的右边或是左边。结果，彼此最紧密相邻的储存电容器器器3a以及3b，各自地，总是连接至两最紧密相邻的位线路1a。字符线路2之网格方位是位线路1的两倍大，因此在此实例中一额外线路可被放置于字符线路间，例如非常长的字符线路，以增加其导电度。
图五显示出再一个依据本发明之半导体内存之实施例之平面图，其中字符线路与位线路彼此互相交换关于记忆胞元之排列方式。虽然位线路仍然连接至记忆胞元5之较上方的源/汲极而字符线路也仍然形成选择晶体管之闸极，位线路仍然连接至一每条位线路的数量为较大量的记忆胞元5在框架里如图五所示之记忆胞元相较于依据图三中之传统半导体内存之框架中之记忆胞元。沟槽电容器器器3间隔地坐落于右边与左边，即在图五中，关于位线路2往上与下偏移，如此以至于每条位线路2置放了两排的记忆胞元。字符线路1则连接至一较小数量的记忆胞元。
与依照图四所得之半导体内存比较，根据图五之实施例具有给予一预先确定的数量的记忆胞元连接至一位线路的优势，该位线路可被制成特别短。另一方面，根据图四之实施例具有仅需少字符线路的优势，如此以至于仅需要一小量的字符线路驱动，结果半导体基板16的底面积则可节省。
从根据图四或图五之半导体内存读出被计算电路之援助所影响如同在一传统的半导体内存。
特别地，就如较佳地DRAMs这些挥发性的半导体内存可以根据本发明以此方式来设计。
参考符号列表1第一线路2第二线路3储存电容器器器4选择晶体管5记忆胞元7计算电路区11较上方的源/汲极12较下方的源/汲极13闸极15记忆胞元数组16半导体基板

Claims (11)

1.一具有记忆胞元排列之半导体内存，该等胞元被连接至第一线路，该第一线路沿着第一方向行进，以及连接至第二线路，该第二线路沿着第二方向行进并且与第一线路相交，并且每个胞元具有一储存电容器器器以及一铅直选择晶体管，在记忆胞元的排列中，一记忆胞元被连接至每一个第一线路以及第二线路之交叉点，其特征系每一条第二线路与记忆胞元连接在一起，该等储存电容器器器被间隔地安排在各个第二线路的两侧而相对于第二线路侧向偏移。
2.根据申请专利范围第1项所述之半导体内存，其特征系任何两个记忆胞元之储存电容器器器系彼此最紧密地相邻，该任两个记忆胞元永远连接至两彼此相邻的第一线路。
3.根据申请专利范围第1或第2项所述之半导体内存，其特征系任两个记忆胞元被连接至相同的第一线路并且该等储存电容器器器系沿着该第一线路彼此相邻，该任两记忆胞元永远连接至两彼此相邻的第二线路。
4.根据申请专利范围第1至第3项其中之一项所述之半导体内存，其特征系彼此相邻的第二线路被安排以关于彼此间的偏移而有如最紧密地彼此相邻第一线路般两倍大的距离。
5.根据申请专利范围第1至第4其中一项所述之半导体内存，其特征系第一线路系位线路以及第二线路系字符线路。
6.根据申请专利范围第5项所述之半导体内存，其特征系连接至一单一字符线路之记忆胞元之储存电容器器器被间隔地安排在该字符线路之一侧边以及在该字符线路之另一侧边。
7.根据申请专利范围第1至第4其中一项所述之半导体内存，其特征系第一线路系为字符线路以及第二线路系为位线路。
8.根据申请专利范围第1至第7其中一项所述之半导体内存，其特征系最紧密彼此相邻的储存电容器器器形成一对角的网格相对于第一线路之方向以及相对于第二线路之方向。
9.根据申请专利范围第1至第8其中一项所述之半导体内存，其特征系储存电容器器器系埋藏于一半导体基板里的沟槽电容器器器。
10.根据申请专利范围第1至第9其中一项所述之半导体内存，其特征系选择晶体管系为MOSFETs，其闸极系连接至该字符线路。
11.根据申请专利范围第1至第10其中一项所述之半导体内存，其特征系半导体内存为一动态随机存取内存。
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