CN1535467A - 磁阻性内存之电流源及电流汲极排列 - Google Patents

磁阻性内存之电流源及电流汲极排列 Download PDF

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CN1535467A CNA028071743A CN02807174A CN1535467A CN 1535467 A CN1535467 A CN 1535467A CN A028071743 A CNA028071743 A CN A028071743A CN 02807174 A CN02807174 A CN 02807174A CN 1535467 A CN1535467 A CN 1535467A
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Abstract

一种磁阻性随机存取内存(MRAM)(400)，其在内存数组(411)内之所有内存胞元系具有大体上相同长度及电阻之写入路径。电流/电压控制(CVC)电路系相对内存数组(411)地放置，藉以使内存数组(411)之所有内存胞元中、沿着磁阻性随机存取内存(MRAM)(400)之导电线均具有大体上相同之写入路径长度，进而确保沿着写入路径的电阻系大体上相等的，且因此，电流/电压控制(CVC)电路提供写入内存数组(411)之内存胞元之写入电流数量系大体上相等的。

Description

磁阻性内存之电流源及电流汲极排列
本专利申请案系主张美国临时专利申请案号码60/263909的优先权，其申请日为2001年1月24日，用以做为本专利申请案的相关参考案。
〔技术领域〕
本发明系有关于半导体装置之制造。特别是，本发明系有关于磁阻性随机存取内存(MRAM)装置。
〔背景技术〕
半导体系用于电子装置之集成电路，其包括：收音机、电视、及个人计算装置，举例来说。一种类型之半导体装置系半导体储存装置，诸如：动态随机存取内存(DRAM)及闪存(Flash)，其系利用电子电荷以储存信息。
近期，内存装置之发展系有关于自旋电子学(spinelectronics)，其乃是组合半导体技术及电磁学。一电子(而非电荷)之自旋系用以表示“1“或“0“之存在。一种这类自旋电子装置即是磁性随机存取内存(MRAM)，其系具有在不同金属层中彼此铅直放置之导电线，并且，这些导电线中间又夹入一磁性堆栈。这些导电线交会之位置称为交叉点。通过一导电线之一电流会在这个导电线的周围产生一磁场、并沿着这个绕线或导电线以将磁极定位于特定方向。另外，通过其它导电线之一电流亦会产生一磁场、并可能会部分地反转这个磁极。数字信息，其表示为“0“或“1“，系储存于磁距(magnetic moment)之定线。这个磁性组件的电阻系取决于这个磁距之定线。这个组件之储存状态系侦测这个组件之电阻状态而进行读取。内存胞元可以将导电线放置成具有行列之矩阵或数组结构而建立。
相较于传统的半导体内存装置，诸如：动态随机存取内存(DRAM)，磁阻性随机存取内存(MRAM)的优点是：磁阻性随机存取内存(MRAM)可以制作地更小、并且可以提供做为非挥发性内存。举例来说，利用磁阻性随机存取内存(MRAM)的个人计算机就不会具有长“开机“时间，相较于利用动态随机存取内存(DRAM)的个人计算机。另外，相较于动态随机存取内存(DRAM)及闪存(Flash)，磁阻性随机存取内存(MRAM)亦可以在芯片上得到更多内存位的内存。另外，磁阻性随机存取内存(MRAM)并不需要再新(refresh)、并且可以具有“记住“储存资料的能力。
由于磁阻性随机存取内存(MRAM)的操作方式与传统内存装置的操作方式极不相同，因此，磁阻性随机存取内存(MRAM)的设计及制造亦会衍生不少新的挑战。
〔发明概述〕
本发明系提供一种磁阻性随机存取内存(MRAM)装置，其在内存数组内之各个内存胞元系具有大体上相同电阻数量之写入路径。电流/电压控制(CVC)电路系进行排列，藉以使磁阻性随机存取内存(MRAM)数组内之各个内存胞元系具有大体上相同长度之写入路径，并因此，具有大体上相同数量之电阻。
在本发明之较佳实施例中，内存装置系具有复数内存胞元，其排列为一数组；复数第一导电线，其放置于该等内存胞元下方，该等第一导电线系依照一第一方向放置；复数第二导电线，其放置于该等内存胞元上方，该等第二导电线系依照一第二方向放置，该等内存胞元系放置于该等第一导电线及该等第二导电线之交叉点；以及复数电流/电压控制(CVC)电路，具有一电流源及一电流汲极，该等电流/电压控制(CVC)电路系耦接于该等第一导电线及该等第二导电线之各个端点，其中，该等内存胞元系可以经由该等电流/电压控制(CVC)电路之一电流/电压控制(CVC)电路施加一电流至该等第一导电线及该等第二导电线之相对端点之一电流/电压控制(CVC)电路而进行存取，其中，该等电流/电压控制(CVC)电路系进行排列，藉以使该等第一导电线及该等第二导电线在各个电流源及电流汲极间之长度大体上等于各个存取之内存胞元。
另外，在本发明之较佳实施例中，内存装置系具有一数组之内存胞元，耦接至复数第一导电线及复数第二导电线，该内存装置系包括：至少一电流/电压控制(CVC)电路，耦接至该等第一导电线及该等第二导电线之各个端点，各个电流/电压控制(CVC)电路系具有一电流源及一电流汲极，其中，该等电流/电压控制(CVC)电路系经由一电流/电压控制(CVC)电路施加一电流至该等第一导电线及该等第二导电线之相对端点之一电流/电压控制(CVC)电路以用来写入信息，其中，该等电流/电压控制(CVC)电路系进行排列，藉以使该等第一导电线及该等第二导电线在相对电流/电压控制(CVC)电路间之长度大体上等于各个写入之内存胞元。
另外，在本发明之较佳实施例中，制造内存装置之方法系包括下列步骤：提供复数内存胞元，其排列为一数组；置设复数第一导电线，其放置于该等内存胞元下方，该等第一导电线系依照一第一方向放置；置设复数第二导电线，其放置于该等内存胞元上方，该等第二导电线系依照一第二方向放置，该等内存胞元系放置于该等第一导电线及该等第二导电线之交叉点；以及耦接复数电流/电压控制(CVC)电路，其具有一电流源及一电流汲极，该等电流/电压控制(CVC)电路系耦接于该等第一导电线及该等第二导电线之各个端点，其中，该等内存胞元系可以经由该等电流/电压控制(CVC)电路之一电流/电压控制(CVC)电路施加一电流至该等第一导电线及该等第二导电线之相对端点之一电流/电压控制(CVC)电路而进行存取，其中，该等电流/电压控制(CVC)电路系进行排列，藉以使该等第一导电线及该等第二导电线在各个电流源及电流汲极间之电阻大体上等于各个存取之内存胞元。
另外，在本发明之较佳实施例中，程序内存胞元之方法系包括下列步骤：利用一第一导电线，导入一第一电流至一第一内存胞元；以及利用一第二导电线，导入一第二电流至一第二内存胞元，其中，该第一导电线及该第二导电线系具有大体上相等之电阻。
本发明较佳实施例之优点系包括：在磁阻性随机存取内存(MRAM)中提供电流/电压控制(CVC)电路之一排列，藉以使磁阻性随机存取内存(MRAM)内之各个内存胞元系具有大体上相同之沿着字符线及/或位线之导电写入路径长度：因此，内存数组内之各个内存胞元系具有大体上相同之写入路径电阻及写入电流，无论选择字符线或位线之位置为何。这种优点系十分有利，因为在写入一特定内存胞元时，邻近之内存胞元将不会受到任何干扰，其可能会在写入一内存胞元之写入电流过高时发生。如此，根据本发明之较佳实施例，写入边界或选择性便可以增加，其乃是因为写入路径长度大体上相同的原因。本发明之较佳实施例系提供一磁阻性随机存取内存(MRAM)，其中，所有字符线或位线之写入电流系几乎完全相同，且沿着电流路径之电阻亦几乎完全相同。这些电流/电压控制(CVC)电路系进行排列，藉以使在内存数组内之所有内存胞元系具有大体上相同之电阻或与主字符线具有大体上相同之距离。有鉴于此，根据本发明之较佳实施例，需要较少数量电流之电流/电压控制(CVC)电路便可以达成。
〔图式之简单说明〕
本发明较佳实施例之上述及其它特征将可以参考所附图式，配合下列说明详细解释如下，其中：
第1图系表示习知技艺磁阻性随机存取内存(MRAM)装置之透视图，其具有排列成内存数组之磁性堆栈内存胞元，其中，字符线及位线系放置在各个内存胞元之下方及上方，藉以存取这些内存胞元；
第2图系表示磁阻性随机存取内存(MRAM)数组，其在这个内存数组之各个端点系具有电流/电压控制(CVC)电路，其中，前往各个内存胞元之写入路径系具有变动之长度；
第3图系表示本发明之较佳实施例，其在这个内存数组之各个角落系具有电流/电压控制(CVC)电路，藉以使各个内存胞元之写入路径具有大体上相同之长度；
第4图系表示磁阻性随机存取内存(MRAM)装置之排列，其具有内存胞元数组及放置在这个内存胞元数组边缘之复数电流/电压控制(CVC)电路，藉以使这个内存数组之各个内存胞元具有变动长度之写入路径；
第5图系表示沿着第4图内存数组一侧边之电流/电压控制(CVC)电路及第4图内存数组之相对侧边之电流/电压控制(CVC)电路间之写入路径之电阻；
第6图系表示本发明之较佳实施例，其具有位于内存数组角落之电流/电压控制(CVC)电路，其中，这个电流/电压控制(CVC)电路系放置以将相对电流/电压控制(CVC)电路间之距离最小化；以及
第8图系表示根据本发明较佳实施例之磁阻性随机存取内存(MRAM)排列，其具有沿着内存数组之水平及铅直边缘放置之电流/电压控制(CVC)电路，其中，电流/电压控制(CVC)电路系放置以将相对电流/电压控制(CVC)电路间之距离最小化。
在各个图式中，对应数目及符号系表示对应之组件，除非其另有所指。本发明所附图式系用以清楚介绍本发明较佳实施例之相关特征，而不是用来限定本发明之范围。
[较佳实施例之详细说明]
磁阻性随机存取内存(MRAM)装置架构之潜在问题及本发明较佳实施例之详细说明将会讨论如下，其随后并且进一步讨论本发明较佳实施例之部分优点。
为了制造磁阻性随机存取内存(MRAM)装置，一般而言，磁性金属堆栈系在制造集成电路(IC)时嵌进线路背端(BEOL)。一磁性堆栈系具有许多不同之金属层，其间具有一薄介电层。举例来说，这个磁性堆栈系具有数十奈米之一整体厚度。对于交叉点磁阻性随机存取内存(MRAM)结构而言，这个磁性堆栈通常系放置于两金属绕线层之交会位置，举例来说：在金属层(M2)及金属层(M3)之交会位置，其系以不同之方向行进、且彼此具有一角度。一般而言，这个磁性堆栈之上面及下面系分别接触金属层(M2)及金属层(M3)之绕线层导电线。
第1图系表示习知技艺之磁阻性随机存取内存(MRAM)装置10，其具有沿着第一方向及第二方向行进、并具有诸如，举例来说，铝或铜等导电材料之导线线12及22。举例来说，一工作对象(图中未示)系首先提供，其通常会在单晶硅上方具有氧化硅。这个工作对象可以具有其它之导电层或其它之半导体组件，举例来说，晶体管、二极管等等。另外，举例来说，复合半导体，诸如：砷镓、磷铟、硅锗、及硅碳亦可以用来取代硅。
一第一中间层介电层(图中未示)系置设于这个工作对象上方。举例来说，这个中间层介电层系可以包括二氧化硅。这个中间层介电层系定义图案(举例来说，定义穿孔之图案)、并进行蚀刻。这些穿孔系可以填满一金属层，举例来说，诸如：铜、钨、或其它材料。
一金属层，举例来说：金属层(M2)，系接着形成。若这些导电线12系采用铜，则一般而言，一刻纹(damascene)制程系用以形成这些导电层12。这个介电层系定义图案及进行蚀刻，然后在这些渠沟内填满导电材料，藉以在金属层(M2)中形成导电线12。
接着，一磁性堆栈14系形成在导电线12上方。磁性堆栈14通常系具有一第一磁性层20，其具有复数层材料，举例来说，诸如：铂锰、钴铁、钌、及镍铁。这个第一磁性层20通常系称为硬磁性层。这个磁性堆栈14亦具有介电层18，其具有，举例来说，氧化铝，置设于这个第一磁性层20上方。这个介电层18通常系称为隧穿层。另外，这个磁性堆栈14亦具有一第二磁性层16，其包括与第一磁性层20类似材料之多层结构。这个第二磁性层16通常系称为软磁性层。随后，第一磁性层20、介电层18、及第二磁性层16系定义图案，藉以形成磁性堆栈14。
接着，在一金属层(M3)内，与导电线12沿着不同方向行进之导电线22，举例来说，系形成于这个磁性堆栈14上方。若导电线22系采用铜，则同样地，一刻纹(damascene)制程系用以形成这些导电线22。一介电层(图中未示)系置设于磁性堆栈14及导电线22上方。这个介电层系定义图案及进行蚀刻以得到渠沟，其将会填满导电材料以形成导电线22。或者，一非刻纹(non-damascene)制程亦可以用来形成导电线12及22。这些导电线12及22系用以做为内存数组10之字符线及位线。
另外，这个磁性堆栈14的顺序亦可以反转，举例来说，硬磁性层20可以位于绝缘层18的上方，而软磁性层16则可以位于绝缘层18的下方。同样地，这些字符线12及位线22亦可以放置于这个磁性堆栈14的上方及下方。
在磁阻性随机存取内存(MRAM)中，信息系储存于这个磁性堆栈14之软磁性层16。为了储存信息，磁阻性随机存取内存(MRAM)系需要一磁场。这个磁场系由字符线电流及位线电流提供，其系穿过这些导电线12及22。电流/电压控制(CVC)电路系用以提供内存数组内、各个字符线及位线之写入电流。电流/电压控制(CVC)电路系占据大量硅面积，且一般而言，这个内存数组的各个侧边均会放置有一个或更多个电流/电压控制(CVC)电路。
第2图及第3图系表示本发明较佳实施例之观念，其系用于一磁阻性随机存取内存(MRAM)数组，其在这个内存数组之各个侧边仅具有一电流/电压控制(CVC)电路。第2图系表示磁阻性随机存取内存(MRAM)数组10之次佳实施例，其中，字符线电流及位线电流系利用电流/电压控制(CVC)电路CVC1、CVC2、CVC3、CVC4提供，其系放置于内存胞元数组11之各个边缘之中央区域。各个电流/电压控制(CVC)电路CVC1、CVC2、CVC3、及CVC4系包括一电流源及一电流汲极。这些电流/电压控制(CVC)电路CVC1、CVC2、CVC3、及CVC4系提供各个字符线及位线共享，藉以节省硅面积。若，举例来说，字符线电流系由内存胞元数组11之左侧穿过至内存胞元数组11之右侧，则激活左电流/电压控制(CVC)电路CVC4之电流源系可以使用，且激活右电流/电压控制(CVC)电路CVC2之电流汲极亦可以使用。
写入路径之电阻系写入路径15A/15B之长度函数，举例来说，若写入路径之长度愈大，则该写入路径之电阻亦愈大。另外，写入路径之长度/电阻亦会影响写入电流之数量，其系由电流/电压控制(CVC)电路CVC4/CVC2提供，藉以写入内存胞元14A/14B，举例来说，写入路径15A/15B之长度愈大，则写入路径15A/15B之压降亦会愈大。这将会产生这些电流/电压控制(CVC)电路CVC4/CVC2之不同操作点。
在第2图所示之次佳实施例中，这个磁阻性随机存取内存(MRAM)10排列之问题系：这个内存胞元数组11之各个内存胞元14A/14B系具有不同长度之写入路径，例如，内存胞元14A之写入路径15A较长，而内存胞元14B之写入路径15B则较短。写入路径15A具有之主字符线(MWL)23部分较长，而写入路径15B所具有之主字符线(MWL)23部分则较短。因此，写入路径15A之电阻会大于写入路径15B之电阻，且较高之写入电流会经由对应之电流/电压控制(CVC)电路提供，藉以将逻辑状态写入内存胞元14A，而较低之写入电流则会经由对应之电流/电压控制(CVC)电路提供，藉以将逻辑状态写入内存胞元14B。因此，由于不同之写入路径长度，其可能会因内存胞元数组11之选定内存胞元14A/14B位置而造成不同之写入路径电阻，内存胞元数组11之各个磁阻性随机存取内存(MRAM)胞元亦会具有不同之写入电流。
本发明较佳实施例的原则乃是想要使磁阻性随机存取内存(MRAM)数组10之各个内存胞元具有相同的写入电流，无论选择内存胞元14A/14B的位置为何。另外，若写入内存胞元14A必须使用过高之写入电流，则邻近之内存胞元14C亦可能会被意外写入，导致内存装置10之故障、储存信息之损失、及/或内存胞元14A/14B/14C之不正确信息储存。
本发明较佳实施例之技术优点系利用下列特征达成，亦即：提供一磁阻性随机存取内存(MRAM)排列，其中，内存数组之各个内存胞元系具有大体上相同之写入路径长度及电阻。因此，根据本发明之较佳实施例，一磁阻性随机存取内存(MRAM)数组之各个内存胞元之写入边界及选择性便可以提高，因为其具有大体上相同之写入路径长度及电阻。
第3图系表示本发明之较佳实施例，其具有一磁阻性随机存取内存(MRAM)装置100，具有一内存胞元数组111，利用字符线及位线117/123耦接至电流/电压控制(CVC)电路CVC1、CVC2、CVC3、及CVC4。电流/电压控制(CVC)电路CVC1、CVC2、CVC3、及CVC4系放置在这个内存胞元数组111之角落，藉以使这个内存胞元数组111之各个内存胞元114具有大体上相同之写入路径长度及电阻。举例来说，内存胞元114A及114B系具有大体上相同之写入路径117A及117B长度及电阻。虽然这个内存胞元数组111左侧之主字符线(MWL)123更长于这个内存胞元数组111右侧之写入路径117A，但是，这个内存胞元数组111之各个内存胞元系具有大体上相同有效长度之写入路径117，因为各个写入路径117之整个铅直距离系大体上相同。因此，由于这些电流/电压控制(CVC)电路CVC1、CVC2、CVC3、及CVC4相对于内存胞元数组之各个内存胞元114之新颖放置方式(特别是，在内存胞元数组111之角落)，这些写入路径117A/117B之电阻及长度将会无关于写入内存胞元114A/114B之位置。
第4图及第6至8图系表示本发明之较佳实施例，其系表示各种磁阻性随机存取内存(MRAM)，其系在磁阻性随机存取内存(MRAM)数组之各个侧边具有不止一个电流/电压控制(CVC)电路。第4图系表示本发明之次佳实施例，其系表示一磁阻性随机存取内存(MRAM)排列，具有一磁阻性随机存取内存(MRAM)胞元数组211，分别沿着磁阻性随机存取内存(MRAM)胞元数组211之各个边缘A、B、C、及D放置数个电流/电压控制(CVC)电路CVC0、CVC1、CVC2、CVC3(表示为：CVC0A、CVC0B等等)。如第4图所示，这些电流/电压控制(CVC)电路之电路排列亦会与第2图所示之磁阻性随机存取内存(MRAM)之电路排列具有相同之问题，亦即：这个内存胞元数组211之各个内存胞元将无法具有相同长度之写入路径，且因此，将无法具有相同大小之电阻。
磁阻性随机存取内存(MRAM)200系具有一位译码器213及一字符线译码器215，耦接至晶体管X1及X2，其系用以选择欲写入内存胞元之字符线及位线。一般而言，对于本发明所述之较佳实施例而言，字符线及位线译码器会包括在内存设计内部，但是译码器却不见得会示现在图式中。晶体管X1系耦接至主字符线(MWL)MWL0A、MWL1A、MWL2A、及MWL3A，如图中所示。同样地，晶体管X2系耦接于主字符线(MWL)MWL0B、MWL1B、MWL2B、及MWL3B。
连接一内存胞元(图中未示)之写入路径之全部电阻系包括固定之字符线或位线导电线电阻及使用主字符线(MWL)导电线部分之电阻。举例来说，对于字符线WL<127>而言，写入路径214A系具有由电流/电压控制(CVC)电路CVC3D至主字符线(MWL)MWL3D(RVAR1)之水平导电线212、然后经由主字符线(MWL)MWL3D至字符线WL<127>、继续沿着字符线WL<127>(RWL)、以及由字符线WL<127>至主字符线(MWL)MWL3B(RVAR2)之水平导电线。然而，对于字符线WL<124>而言，写入路径214B系具有电流/电压控制(CVC)电路CVC0D至主字符线(MWL)MWL0D(RVAR1)之水平导电线、由主字符线MWL0D至字符线WL<124>，继续沿着字符线WL<124>(RWL)，然后由字符线WL<124>至主字符线MWL0B，及沿着主字符线MWL0B之长度至电流/电压控制(CVC)电路CVC0B(RVAR2)。在这个磁阻性随机存取内存(MRAM)200之电路排列中，字符线WL<124>之写入路径会大于字符线WL<127>之写入路径，因为写入路径214A及214B之电阻RVAR2系不同的，举例来说，写入路径214B之电阻RVAR2系大于写入路径214A之电阻RVAR2。因此，不同字符线214A及214B(及位线)之整体写入路径电阻亦有所差异，其系取决于选择字符线或位线之位置。举例来说，字符线WL<214>之写入路径214之整体电阻，其具有对应主字符线MWL<0>之相关部分，系远大于字符线WL<217>之写入路径214之整体电阻。因此，字符线WL<127>之提供写入电流并不会等于字符线WL<124>之提供写入电流。这个增加电阻所产生之压降将可能会影响到电流源之电流。
第5图系表示一电路示意图，其系表示在第4图所示之内存胞元数组211中，一内存胞元之写入路径214电阻。一电流源或电流/电压控制(CVC)电路，诸如：电流/电压控制(CVC)电路CVC0D，通常会具有一晶体管X5，耦接至一晶体管X4，如图中所示。一参考电压Vref系施加于晶体管X5之闸极，且晶体管X5之源极系耦接至地点。晶体管X4之源极系耦接至一电压供应Vdd，其中，这个电压供应Vdd亦耦接至一晶体管X3。这个电流/电压控制(CVC)电路CVC0D仅是用以举例说明，且本发明较佳实施例之电流/电压控制(CVC)电路CVCXY(其中，X系0、1、2、3，且Y＝A、B、C、D，其中，Y系表示这个内存胞元数组211之边缘)亦可以具有其它电路示意及架构。
电流/电压控制(CVC)电路CVC0D系耦接至利用RVAR1表示之一水平导电线，其系表示这个内存胞元数组211左侧之电流/电压控制(CVC)电路CVC0D及这个内存胞元数组内蚀刻线间之导电蚀刻线。电阻RVAR1系耦接至WL-SEL-D晶体管(第4图之X2)，其系耦接至一字符线译码器(第4图之215)，图中未示。这个WL-SEL-D晶体管系用以选择欲写入之内存胞元。电阻RWL系表示这个内存胞元数组211之水平导电线之电阻。
WL-SEL-B晶体管系用以选择欲写入内存胞元之字符线。这个WL-SEL-B晶体管系耦接至这个内存胞元数组211右侧B之主字符线MWL0B，其电阻为RVAR2。主字符线MWL0B系耦接至这个内存胞元数组211右侧之电流/电压控制(CVC)电路CVC0B之汲极。
电阻RVAR1之压降为VVAR2、电阻RWL之压降为VVAR1、且电阻RVAR2之压降为VVAR2。
其可以由第5图之电路示意图得知，第4图所示电路排列之问题乃是：在这个内存胞元数组211中，各个内存胞元系具有不同之电阻值RVAR1及RVAR2，其乃是因为：对于各个选择内存胞元而言，电流/电压控制(CVC)电路及内存胞元数组211间之导电线长度均不相同。这可以表示成下列等式：
IWL＝f(VDS＝VDD-(VVAR1+VVAR2+VWL+...))
本发明乃是希望这个内存胞元数组211之各个字符线均能具有相同之压降，藉以使各个字符线具有相同之字符线写入电流：
VVAR1+VVAR2＝constant→IWL≈constant
因为在第4图所示之磁阻性随机存取内存(MRAM)排列中，压降VVAR1及VVAR2系有所不同，因此，在这个内存胞元数组211中，写入各个内存胞元之写入电流IWL亦会具有不同之数量。
更有利者，根据本发明较佳实施例，为了在任何存取字符线位置得到相同之写入电流，在这个内存胞元数组211中，各个内存胞元最好能够具有大体上相同之写入路径电阻。
第6图系表示根据本发明较佳实施例之磁阻性随机存取内存(MRAM)装置300之电路排列。内存胞元数组311系具有复数内存胞元(图中未示)，具有一磁阻式随机存取内存(MRAM)，其可以沿着这个内存胞元数组311之字符线及位线312传送电流以进行存取及写入。不同于沿着这个内存胞元数组311之边缘B及D放置，如第4图之电路排列所示，电流/电压控制(CVC)电路CVC0D、CVC1D、CVC2D、CVC3D、CVC0B、CVC1B、CVC2B、CVC3B系放置于这个内存胞元数组311之角落。这个架构系可以使各个内存胞元具有较为一致之写入路径电阻，藉系使各个存取内存胞元具有大体上相同之导电线长度。举例来说，电流/电压控制(CVC)电路CVC2D及CVC2B间之写入路径332系与电流/电压控制(CVC)电路CVC0D及CVC0B间之写入路径334具有大体上相同之长度。这两个写入路径332及334系延伸至整个字符线及位线312之长度，因为这些电流/电压控制(CVC)电路系放置在这个内存胞元数组311之角落。
虽然第6图系表示位于这个内存胞元数组311角落之字符线电流/电压控制(CVC)电路，但是，根据本发明之较佳实施例，字符线或位线(或两者)之电流/电压控制(CVC)电路亦可以放置于这个内存胞元数组311之角落。
另外，根据本发明之较佳实施例，第6图所示之磁阻性随机存取内存(MRAM)300排列亦可以进行其它改良。需要注意的是，电流/电压控制(CVC)电路与字符线之距离系随着使用之电流/电压控制(CVC)电路而有所不同。举例来说，电流/电压控制(CVC)电路CVC2D及CVC2B与这个内存胞元数组311之距离分别为336D及336B。距离336D及336B系大于电流/电压控制(CVC)电路CVC1D及CVC1B与这个内存胞元数组311之距离。因此，在第6图所示磁阻性随机存取内存(MRAM)之电路排列中，写入路径332/334之长度仍然会存在，虽然这种设计已经较第4图之电路设计有着明显之改善。
第7图系表示本发明之较佳实施例，其电流/电压控制(CVC)电路系放置于磁阻性随机存取内存(MRAM)装置400之角落，如第6图所示。然而，在第7图中，这些电流/电压控制(CVC)电路之顺序会在一个角落反转，藉以进一步确保这个内存胞元数组之所有内存胞元能够具有大体上相同长度之写入路径。
第6图及第7图所示磁阻性随机存取内存(MRAM)300/400之电路排列之其它新颖特征系：沿着这个内存胞元数组311/411上边缘C放置之这些电流/电压控制(CVC)电路CVC0、CVC1、CVC2、CVC3之顺序，相对于沿着这个内存胞元数组311/411下边缘A放置之这些电流/电压控制(CVC)电路CVC3A、CVC2A、CVC1A、CVC0A之顺序，系反转。电流/电压控制(CVC)电路顺序之反转更有利于使这个内存胞元数组311/411之所有内存胞元具有相等长度之写入路径。
第8图系表示本发明之较佳实施例，其系可以将内存胞元之写入路径电阻差异最小化。这个磁阻性随机存取内存(MRAM)500电路排列系具有复数电流/电压控制(CVC)电路，其沿着这个内存胞元数组511之左边缘、右边缘、上边缘、及下边缘放置，而非放置在这个内存胞元数组之角落，如第6图及第7图所示。如图中所示，各个边缘系具有四个电流/电压控制(CVC)电路，虽然根据本发明之较佳实施例，各个边缘最好放置两个或更多个电流/电压控制(CVC)电路。举例来说，电流/电压控制(CVC)电路CVC3D、CVC2D、CVC1D、CVC0D系沿着这个内存胞元数组511之左铅直侧边D、由上而下地放置，且电流/电压控制(CVC)电路CVC0B、CVC1B、CVC2B、CVC3B系沿着这个内存胞元数组511之右铅直侧边B、由上而下地放置。同样地，电流/电压控制(CVC)电路CVC3C、CVC2C、CVC1C、CVC0C系沿着这个内存胞元数组511之上水平侧边C、由左而右地放置，且电流/电压控制(CVC)电路CVC0A、CVC1A、CVC2A、CVC3A系沿着这个内存胞元数组511之下水平侧边A、由左而右地放置。将相对电流/电压控制(CVC)电路之顺序反转系有利的，因为这个内存胞元数组511之写入内存胞元之路径电阻将可以变得更加一致，其乃是因为，举例来说，内存胞元数组左侧之电流/电压控制(CVC)电路及内存胞元数组右侧之电流/电压控制(CVC)电路间之距离将可以变得更加一致。需要注意的是，这些主字符线(MWL)及主位线(MBL)系利用字符线译码器515寻址这个内存胞元数组211之各个字符线(WL0、WL2、WL124、WL127)，及利用位线译码器515寻址这个内存胞元数组之各个位线。
虽然本发明较佳实施例之说明系应用于磁阻性随机存取内存(MRAM)装置，但是，本发明之较佳实施例亦可以应用于其它类型之半导体内存装置，特别是，举例来说，施加电流(非施加电压)以写入内存胞元之半导体内存装置。另外，本发明之较佳实施例亦可以应用于非交叉点之磁阻性随机存取内存(MRAM)装置，诸如：具有晶体管数组架构之磁阻性随机存取内存(MRAM)。另外，本发明之较佳实施例亦可以应用于，举例来说，具有复数堆栈内存胞元之磁阻性随机存取内存(MRAM)数组。
再者，在说明书之各个图式中，这个内存数组之各个侧边或角落系具有四个电流/电压控制(CVC)电路。然而，根据本发明之较佳实施例，我们亦可以利用一个或更多个电流/电压控制(CVC)电路，举例来说，4、8、16、或更多。
在第6图及第7图中，电流/电压控制(CVC)电路仅表示于这个内存胞元数组之字符线角落，然而，根据本发明之较佳实施例，这些电流/电压控制(CVC)电路亦可以放置于这个内存胞元数组之字符线、位线、或两者之角落。
本发明较佳实施例达成之技术优点系：经由磁阻性随机存取内存(MRAM)之电流/电压控制(CVC)电路排列，这个内存胞元数组之所有内存胞元便可以保证具有大体上相同之写入电流。本发明较佳实施例之优点系包括：提供在磁阻性随机存取内存(MRAM)中排列电流/电压控制(CVC)电路之方法，藉以使各个内存胞元具有大体上相同之写入路径电阻，且因此，各个内存胞元之写入电流将可以无关于选择之字符线及/或位线。这将可以使邻近之内存胞元不致在写入特定内存胞元时免于受到干扰，并可以在内存装置中得到更精确之储存逻辑状态。并且，根据本发明之较佳实施例，由于大体上相同之写入路径长度及电阻，写入边界及选择性亦可以提高。本发明较佳实施例系提供一种磁阻性随机存取内存(MRAM)数组，其中，所有字符线及位线之写入电流几乎完全相同，且写入电流路径之长度及电阻亦几乎完全相同。另外，这些电流/电压控制(CVC)电路系进行排列，藉以使相距主字符线之电阻及距离可以最小化。另外，根据本发明之较佳实施例，需要较少电流数量之电流/电压控制(CVC)电路亦可以利用。
虽然本发明已利用各个较佳实施例说明如上，然而上述说明并不是用来限定本发明之范围。熟习此技术领域者，在了解本发明内容及精神后，当可以对本发明之各个较佳实施例及其它较佳实施例进行调整及变动。另外，熟习此技术领域者亦可以重新排列本发明方法之制程步骤，其亦应包含在本发明较佳实施例之范围内。因此，本发明申请案之保护范围当以下列申请专利范围为准，其将涵盖所有上述及其它调整及变动。另外，本发明申请案之保护范围亦不应限定于说明书特定较佳实施例之制程、机械、制品、组合物、装置、方法、及步骤。因此，下列申请专利范围将同时包括这类制程、机械、制品、组合物、装置、方法、及步骤之保护范围。

Claims (30)

1.一种内存装置，包括：
复数内存胞元，其排列为一数组；
复数第一导电线，其放置于该等内存胞元下方，该等第一导电线系依照一第一方向放置；
复数第二导电线，其放置于该等内存胞元上方，该等第二导电线系依照一第二方向放置，该等内存胞元系放置于该等第一导电线及该等第二导电线之交叉点；以及
复数电流/电压控制(CVC)电路，具有一电流源及一电流汲极，该等电流/电压控制(CVC)电路系耦接于该等第一导电线及该等第二导电线之各个端点，其中，该等内存胞元系可以经由该等电流/电压控制(CVC)电路之一施加一电流至该等第一及第二导电线之相对端点之一电流/电压控制(CVC)电路而进行存取，其中，该等电流/电压控制(CVC)电路系进行排列，藉以使该等第一及第二导电线在各个电流源及电流汲极间之长度大体上等于各个存取之内存胞元。
2.如申请专利范围第1项所述之内存装置，其中，该数组系具有一左铅直边缘、一右铅直边缘、一下水平边缘、及一上水平边缘，其中，该等电流/电压控制(CVC)电路之部分系沿着该数组之该等铅直边缘放置，且其中，该等电流/电压控制(CVC)电路之部分系沿着该数组之该等水平边缘放置。
3.如申请专利范围第2项所述之内存装置，其中，该等左铅直边缘电流/电压控制(CVC)电路之顺序系与该等右铅直边缘电流/电压控制(CVC)电路之顺序相反。
4.如申请专利范围第2项所述之内存装置，其中，该等下水平边缘电流/电压控制(CVC)电路之顺序系与该等上水平边缘电流/电压控制(CVC)电路之顺序相反。
5.如申请专利范围第1项所述之内存装置，其中，该数组系包括一右上角、一右下角、一左上角、及一左下角，其中，该等电流/电压控制(CVC)电路之部分系放置于该右上角及该左下角，且其中，该等电流/电压控制(CVC)电路之部分系放置在该左上角及该右下角。
6.如申请专利范围第5项所述之内存装置，其中，该等右上角电流/电压控制(CVC)电路之顺序系与该等左下角电流/电压控制(CVC)电路之顺序相反。
7.如申请专利范围第5项所述之内存装置，其中，该等左上角电流/电压控制(CVC)电路之顺序系与该等右下角电流/电压控制(CVC)电路之顺序相反。
8.如申请专利范围第1项所述之内存装置，其中，各个内存胞元系可以将一写入电流导入一第一及第二导电线而进行程序。
9.如申请专利范围第8项所述之内存装置，其中，各个内存胞元系具有一磁性堆栈。
10.如申请专利范围第9项所述之内存装置，其中，该装置系具有一磁阻性随机存取内存(MRAM)。
11.一种内存装置，具有一数组之内存胞元，耦接至复数第一导电线及第二导电线，该内存装置系包括：
至少一电流/电压控制(CVC)电路，耦接至该等第一及第二导电线之各个端点，各个电流/电压控制(CVC)电路系具有一电流源及一电流汲极，其中，该等电流/电压控制(CVC)电路系经由一电流/电压控制(CVC)电路施加一电流至该等第一及第二导电线之相对端点之一电流/电压控制(CVC)电路以用来写入信息，其中，该等电流/电压控制(CVC)电路系进行排列，藉以使该等第一及第二导电线在相对电流/电压控制(CVC)电路间之长度大体上等于各个写入之内存胞元。
12.如申请专利范围第11项所述之内存装置，其中，该数组系具有一左铅直边缘、一右铅直边缘、一下水平边缘、及一上水平边缘，其中，该等电流/电压控制(CVC)电路之部分系沿着该数组之该等铅直边缘放置，且其中，该等电流/电压控制(CVC)电路之部分系沿着该数组之该等水平边缘放置。
13.如申请专利范围第12项所述之内存装置，其中，该等左铅直边缘电流/电压控制(CVC)电路之顺序系与该等右铅直边缘电流/电压控制(CVC)电路之顺序相反，且其中，该等下水平边缘电流/电压控制(CVC)电路之顺序系与该等上水平边缘电流/电压控制(CVC)电路之顺序相反。
14.如申请专利范围第11项所述之内存装置，其中，该数组系包括一右上角、一右下角、一左上角、及一左下角，其中，该等电流/电压控制(CVC)电路之部分系放置于该右上角及该左下角，且其中，该等电流/电压控制(CVC)电路之部分系放置在该左上角及该右下角。
15.如申请专利范围第14项所述之内存装置，其中，该等右上角电流/电压控制(CVC)电路之顺序系与该等左下角电流/电压控制(CVC)电路之顺序相反，且其中，该等左上角电流/电压控制(CVC)电路之顺序系与该等右下角电流/电压控制(CVC)电路之顺序相反。
16.如申请专利范围第11项所述之内存装置，其中，各个内存胞元系具有一磁性堆栈。
17.如申请专利范围第16项所述之内存装置，其中，该内存装置系具有一磁阻性随机存取内存(MRAM)。
18.如申请专利范围第17项所述之内存装置，其中，该内存装置系具有一晶体管数组磁阻性随机存取内存(MRAM)。
19.如申请专利范围第13项所述之内存装置，其中，该内存装置系具有一晶体管数组磁阻性随机存取内存(MRAM)。
20.如申请专利范围第15项所述之内存装置，其中，该内存装置系具有一晶体管数组磁阻性随机存取内存(MRAM)。
21.一种方法，用以制造一内存装置，其步骤包括：
提供复数内存胞元，其排列为一数组；
置设复数第一导电线，其放置于该等内存胞元下方，该等第一导电线系依照一第一方向放置；
置设复数第二导电线，其放置于该等内存胞元上方，该等第二导电线系依照一第二方向放置，该等内存胞元系放置于该等第一导电线及该等第二导电线之交叉点；以及
耦接复数电流/电压控制(CVC)电路，其具有一电流源及一电流汲极，该等电流/电压控制(CVC)电路系耦接于该等第一及第二导电线之各个端点，其中，该等内存胞元系可以经由该等电流/电压控制(CVC)电路之一施加一电流至该等第一及第二导电线之相对端点之一电流/电压控制(CVC)电路而进行存取，其中，该等电流/电压控制(CVC)电路系进行排列，藉以使该等第一及第二导电线在各个电流源及电流汲极间之电阻大体上等于各个存取之内存胞元。
22.如申请专利范围第21项所述之方法，其中，该数组系具有一左铅直边缘、一右铅直边缘、一下水平边缘、及一上水平边缘，其中，耦接该等电流/电压控制(CVC)电路系包括：沿着该数组之该等铅直边缘放置该等电流/电压控制(CVC)电路之部分，及沿着该数组之该等水平边缘放置该等电流/电压控制(CVC)电路之部分。
23.如申请专利范围第22项所述之方法，更包括：
将该等左铅直边缘电流/电压控制(CVC)电路之顺序与该等右铅直边缘电流/电压控制(CVC)电路之顺序反转；以及
将该等下水平边缘电流/电压控制(CVC)电路之顺序与该等上水平边缘电流/电压控制(CVC)电路之顺序反转。
24.如申请专利范围第21项所述之方法，其中，该数组系包括一右上角、一右下角、一左上角、及一左下角，其中，耦接该等电流/电压控制(CVC)电路系包括：将该等电流/电压控制(CVC)电路之部分放置于该右上角及该左下角，且耦接该等电流/电压控制(CVC)电路系包括：将该等电流/电压控制(CVC)电路之部分放置在该左上角及该右下角。
25.如申请专利范围第24项所述之方法，更包括：
将该等右上角电流/电压控制(CVC)电路之顺序与该等左下角电流/电压控制(CVC)电路之顺序反转；以及
将该等左上角电流/电压控制(CVC)电路之顺序与该等右下角电流/电压控制(CVC)电路之顺序反转。
26.如申请专利范围第21项所述之方法，其中，各个内存胞元系可以将一写入电流导入一第一及第二导电线而进行程序。
27.如申请专利范围第26项所述之方法，其中，该装置系包括一磁阻性随机存取内存。
28.在一半导体内存装置中，其具有一数组之内存胞元，耦接至复数导电线、并可以利用该等导电线存取，一种程序内存胞元之方法系包括下列步骤：
利用一第一导电线，导入一第一电流至一第一内存胞元；以及
利用一第二导电线，导入一第二电流至一第二内存胞元，其中，该第一及第二导电线系具有大体上相等之电阻。
29.如申请专利范围第28项所述之方法，其中，该第一电流及该第二电流系大体上相等。
30.如申请专利范围第28项所述之方法，其中，该内存装置系具有一电流/电压控制(CVC)电路，耦接至该等导电线之各个端点，该电流/电压控制(CVC)电路系具有一电流源及一电流汲极，其中，该方法系包括下列步骤：
将该第一电流经由一电流/电压控制(CVC)电路电流源导入一电流/电压控制(CVC)电路电流汲极；以及
将该第二电流经由一电流/电压控制(CVC)电路电流源导入一电流/电压控制(CVC)电路电流汲极。
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