CN1459113A - 磁隧道结磁阻随机存取存储器并联─并联结构 - Google Patents

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Abstract

磁隧道结随机存取存储器并联－并联结构，其中存储单元阵列(18)按行和列(15)排列，每个存储单元包括一个磁隧道结(19)和一个串联连接的控制晶体管(20)。存储单元阵列由多个列构成，每列包括连接到一控制电路的一全局位线(21)。每列还包括多个并联连接到全局位线的局部位线(22)，以及多个存储单元组(16、17)，每组包括在局部位线和基准电位之间并联连接的多个存储单元。

Description

磁隧道结磁阻随机存取存储器并联-并联结构
发明领域
本发明总体上涉及磁阻随机存取存储器(MRAM)，更具体的涉及磁隧道结(MTJ)MRAM阵列以及用于连接阵列的具体结构。
发明背景
用于磁阻随机存取存储器(MRAM)的结构由多个存储单元或存储单元阵列以及多个数字线和位线的交叉点构成。常用的磁阻存储单元由磁隧道结(magnetic tunnel junction)(MTJ)、隔离晶体管以及数字线和位线的交叉点构成。隔离晶体管一般是N沟道场效应晶体管(FET)。互联叠层将隔离晶体管连接到MTJ器件、位线以及用来产生为MRAM单元编程的部分磁场的数字线上。
MTJ存储单元通常包括形成下部电触点的非磁导体、定磁层(pinned magnetic layer)、位于定磁层上的沟道阻挡层以及位于沟道阻挡层上的自由磁层(free magnetic layer)，自由磁层上有上部触点。
磁性材料的定磁层具有总是指向同一方向的磁矢量。自由层的磁矢量能自由地(但受限于层的物理尺寸)指向两个方向中的任一个。通过将MTJ单元连接到电路中来使用它，使电流从一层到另一层垂直流过单元。MTJ单元可以表示为电阻，并且电阻值取决于磁矢量的方向。正如本领域的技术人员所认识到的，当磁矢量不同向(指向相反的方向)时，MTJ单元具有较高的电阻，当磁矢量同向时，MTJ单元具有较低的电阻。
当然希望低电阻(矢量同向)尽可能低，而高电阻(矢量不同向)大大高于低电阻，从而相关电子线路可以很容易地检测到变化。高和低电阻之间的差别通常称作磁性比(magnetic ratio)(MR)，该差通常用百分比(％)表示，下文中表示为MR％。
关于MTJ存储单元的制造和操作的其它信息可以在专利No.5,702,831中找到，标题为“Multi-Layer Magnetic Tunneling JunctionMemory Cell”，1998年3月31日授权，并在这里作为参考引入。
位线通常与MTJ单元阵列的各列相联系，数字线与阵列的各行相联系。位线和数字线用于寻址阵列中的各单元，用来在阵列中读出和编程或存储信息。选定单元的编程通过使预定的电流流过在选定单元交叉的数字线和位线来完成。几个问题普遍存在于标准存储器结构中，包括高编程或读出电流、在编程期间单元之间的间隔不足、由于位线与数字线较长和/或电阻较高而难以检测电阻变化，以及速度较低(通常是读出存储的数据时)。
因此，希望提供用于MRAM存储器的能够克服这些问题中的一些或全部的结构。
附图简要说明
通过随后结合附图的详细说明，对于本领域的技术人员更容易理解本发明的具体目的和优点。
图1是去掉一部分并连接到公共结构的MTJ存储阵列的示意图；
图2是去掉一部分并连接到根据本发明的并联-并联结构的MTJ存储阵列的示意图；
图3是图2的MTJ存储阵列的部分剖面图，示出了在半导体衬底上集成有控制电子器件的金属化层和通路(via)；以及
图4、5和6是用于读出/编程并联-并联结构的三个不同电路的原理图。
优选实施例的说明
先看图1，示出了连接到公共并联结构的MTJ存储阵列10的原理图。在整个本说明书中，MTJ存储单元被描述为简单的电阻或可变电阻，以简化附图和说明。在图1中示出了来自阵列10的MTJ存储单元的一列，因为其它列与此类似，不需要分别说明。该列包括连接到列中的各MTJ单元12的一个端子的位线11。各MTJ单元具有连接到第二端子和公共节点例如地的控制晶体管14。因此，该列中的各MTJ单元12以及相关联的控制晶体管14并联连接到位线11和地之间。沿MTJ单元的行延伸的字线WL0、WL1、WL2等连接到各行晶体管14的栅极。
为了读出存储数据的一位，激活列选择晶体管(未示出)来选择特定的列，激活选定的字线以使特定的晶体管14导通。由于只有与选定的MTJ单元12相关的特定晶体管14导通，所以只有选定的MTJ单元连接到选定的位线11。通常，在读出操作期间，激活第一位线11，然后从WL0到WLn依次对字线采样。当该结构用在随机存取存储器(RAM)中时，可以通过选择适当的位线和字线访问选定的位。
该结构的问题明显在于访问存储的数据较慢，MTJ阵列过大。此外，随着阵列尺寸的增加，位线变长，更多的MTJ单元连接到位线上，由MTJ电容、晶体管结电容和线电容引起的电容增加。这些增加的电容显著降低了运行速度。
现在看图2，示出了根据本发明的并联-并联结构的原理图。为了容易理解，只示出了具有MTJ存储单元18的两个并联组16和17的MTJ阵列的一列15。每个MTJ存储单元18包括与控制晶体管20串联连接的磁隧道结19。列15包括全局位线(global bit line)21，每组单元16和17的MTJ单元18并联连接在局部位线22和参考电位例如地之间。每个局部位线22通过组选择晶体管23并联连接的全局位线21上。阵列的列中的相应组选择晶体管23连接成行，存储单元18排列成行，存储单元18中的控制晶体管的控制电极通过控制线连接成行，控制线在下文中称作字线，表示为WL0到WL3。
这里应当特别注意，只有选中的局部位线22将连接到全局位线21上，以及任何特定的情况。因此，与图1中所示的结构相比大大降低了位线电容。这种位线电容的显著降低大大增强了并联-并联结构的MTJ RAM的工作性能。
在半导体衬底35上制造整个MTJ存储阵列及相关电子线路。另外参考图3，示出了在半导体衬底35上集成了控制电子器件和图2的组16的MTJ单元的金属化层和通路的剖面图。控制晶体管20和选择晶体管23用标准的半导体技术形成在衬底35中。形成字线WL0到WLn-1并用作控制晶体管20的栅极端子，并延续而进出该图，形成字线。组选择线SS0在相同的金属化步骤中形成，并作为选择晶体管23的栅极端子。
在随后的金属化步骤中形成通路和互连线(图中示为列)，以将各MTJ 19连接到局部位线22以及相关控制晶体管20的一个端子。在随后的金属化步骤中形成编程字线36，使之靠近MTJ 19。在完成MTJ 19的金属化步骤中形成局部位线22。在最后的金属化步骤中，形成列线或全局位线21，它们总体上平行于局部位线22并垂直于编程字线36，每个MTJ单元行(或列)一条。这里应当理解，每条位线21可以看作是一条全局位线，因为单元组的每个单元18并联连接到一条局部位线22上从而连接到一条位线21上，该位线从而将一列中的所有MTJ单元组连接起来。
至于关于图3所示结构的构造和操作的其它信息，可查阅与本申请同日申请的属于相同的受让人的标题为“High Density MRAM CellArray”的待审申请，并在这里引入作为参考。在图3所示的特定实施例中，编程字线36位于MTJ 19下面，以便全局位线21可以更接近于MTJ 19，从而减小所需的编程电流以及与相邻行(或列)的磁相互作用。
现在看图4，示出了MTJ RAM 30的原理图，包括用于读出/编程根据本发明的以并联-并联结构连接的MTJ存储阵列31的电路。阵列31包括多个MTJ单元18，每个MTJ单元18包括磁隧道结19以及串联连接的排列成行和列的相关控制晶体管20。在本例子中示出了四列，每列包括全局位线GBL0到GBL3和通过选择晶体管23连接到相关的全局位线21的多个局部位线22。单元18组n并联连接到各局部位线22。这里应当理解，位于中间的列与其它列的结构是相同的，但是由于下面将详细说明的原因，全局位线被指定为REF。
位线编程电流开关37连接到每个全局位线GBL0到GBL3的一端以及用来供应或吸收位线中的编程电流的编程电流电路38。全局位线GBL0到GBL3的另一端连接到位线选择电路39，位线选择电路39具有与其相连的列译码电路40，用来选择全局位线GBL0到GBL3中特定的一个。由于保持为固定基准，全局位线REF而因为不被编程没有连接到位线编程电流开关37上。基准位线REF的另一端通过位线选择电路39连接到基准数据线42，基准数据线42连接到一对比较器43和44的负极性输入端。
位线选择电路39的第一输出连接到节点46，节点46又连接到用来供应或吸收全局位线GBL 0和GBL1中的编程电流(与电路38相反)的编程电流电路47。节点46还连接到比较器43的正极性输入端上。节点46通过电路39连接到全局位线GBL0或GBL1中选中的一个上，从而在比较器43中比较选中的全局位线上的电位和全局位线REF上的电位。同样地，位线选择电路39的第二输出连接到节点48，节点48又连接到用来供应或吸收全局位线GBL2和GBL3中的编程电流(与电路38相反)的编程电流电路49。节点48还连接到比较器44的正极性输入端上。节点48通过电路39连接到全局位线GBL2或GBL3中选中的一个上，从而在比较器44中比较选中的全局位线上的电位和全局位线REF上的电位。
除了如上所述排列成列和组，在每组n中的单元18和选择晶体管23也排列成行。选择晶体管23的每行具有一条选择线，表示为SS0到SS3，将选择晶体管23的栅极连接到局部位线选择电路50，局部位线选择电路50又由局部位线译码电路51控制。每行串联连接的单元18具有与之相关的数字(字编程)线，表示为DL0到DLn，所有数字线的一端连接到数字线电流吸收器52上。此外，单元18的每行具有一条字线，表示为WL0到WLn，连接到单元18中的每个控制晶体管的栅极。字线WL0到WLn的另一端通过字/数字线选择电路55连接到电流源57，字/数字线选择电路55由行译码器56控制。
为了方便和简化制造，字线WL0到WLn一般在形成各单元18中的控制晶体管19时形成。由于通常用来制造这种类型的晶体管的特殊工艺，栅极和字线由掺杂的多晶硅制成。问题是多晶硅具有较高的电阻，大大增加了所需的操作功率，并降低了MTJ存储阵列的运行速度。在许多集成电路中该问题是通过金属化栅极和字线来减小的，即，用额外的金属线搭接到多晶硅字线上。但是，搭接的字线显著增加了MTJ单元结构(MTJ单元和相关的控制晶体管)的尺寸。在控制晶体管栅极的搭接字线需要几个额外的掩模和腐蚀步骤，并且难以控制，因此，工艺中的所述额外的步骤以及所有后续步骤需要额外的芯片空间。
在图4所示的实施例中，通过将金属编程数字线DL0到DLn以一定的间隔分别连接到多晶硅字线WL0到WLn来克服所述搭接问题。这些间隔的连接为通路，未示出。因为编程数字线DL0到DLn为金属，并平行于多晶硅字线WL0到WLn，间隔的连接极大的减小了多晶硅字线WL0到WLn的电阻。此外，由于位置、尺寸等不象金属化栅极的形成那么严格，所以编程数字线DL0到DLn的形成比搭接多晶硅字线WL0到WLn简单得多。
在图4所示的特定实施例中，编程字线DL0-DLn位于各相关MTJ 19的下面，以便列线可以更接近于MTJ 19(参见图3)，从而减小所需的编程电流以及与相邻行(或列)的磁相互作用。至于关于图3所示结构的构造和操作的其它信息，可查阅与本申请同日申请的属于相同的受让人的标题为“High Density MRAM Cell Array”的待审申请，并在这里引入作为参考。
现在看图5，示出了MTJ RAM 65的原理图。RAM 65类似于图4的RAM 30，只是在第一数据输出(节点46)和比较器43之间包括电流传感器66。此外，在第二数据输出(节点48)和比较器44之间包括电流传感器67，在全局位线REF的一端和比较器43和44的负极性输入端之间包括电流传感器68。电流传感器66、67和68类似于在2000年3月31日申请的由同一受让人受让的序列号为09/540,794的标题为“Current Conveyor and Method for Readout of MTJMemories”的待审申请中说明的电流传送器(Current Conveyor)，该申请在这里引入作为参考。由于有电流传送器，电路操作和输出信号独立于所有的过程、电源(supply)、温度和MTJ电阻条件。此外，由于有电流传送器，实际上消除了数据线或位线上的电压摆动，从而大大提高了读出过程的速度。此外，电流传送器作为电流-电压转换器工作，以改进操作，并放大电压，以改善读出特性。
参考图6，示出了根据本发明的用于MTJ存储阵列的另一个结构100。在本实施例中，MTJ阵列和行电路基本与图4所公开的结构类似。在结构100中的差别在于列电路的连接和读出存储数据的方法。为了便于理解，MTJ阵列包括连续编号为101到108的8列。
用于列101到108的各全局位线的上端连接到开关晶体管，八个开关晶体管形成由表示为RW的读/写电路控制的位线编程电流开关110。开关110将列101、103、105和107的全局位线连接到编程电流源/吸收电路112，并将列102、104、106和108的全局位线连接到编程电流源/吸收电路114。编程电流源/吸收电路112和114也由读/写电路RW控制。
用于列101到108的各全局位线的下端连接到另一个开关晶体管，八个开关晶体管形成形成位线选择电路，表示为115。选择电路115用来将列101、103、105和107的全局位线连接到编程电流源/吸收电路117，并将列102、104、106和108的全局位线连接到编程电流源/吸收电路118。源/吸收电路117与源/吸收电路112一起工作，源/吸收电路118与源/吸收电路114一起工作，以便为列101到108提供读出和适当的编程电流。比较电路120具有通过选择电路115连接到列101、103、105和107的全局位线的下端的第一输入端121。比较电路120具有通过选择电路115连接到列102、104、106和108的全局位线的下端的第二输入端122。
列译码电路125连接到选择电路115上，以便同时激活相邻的但具有不同电流源和不同输出电路的两列。在本实施例中，例如，来自译码电路125的第一输出信号Y0激活在列101和102的全局位线下端的开关晶体管。来自译码电路125的第二输出信号Y1激活在列103和104的全局位线下端的开关晶体管。来自译码电路125的第三输出信号Y2激活在列105和106的全局位线下端的开关晶体管。来自译码电路125的第四输出信号Y3激活在列107和108的全局位线下端的开关晶体管。
因此，在读出操作期间，相邻的两列同时连接到比较器120的相反极性的输入端。然后，比较器120差分比较在相关列对中存储的位。由于MTJ阵列的并联-并联结构，每列可具有实际任何数量的局部位线，每个局部位线可包括实际上任何数量的MTJ单元。在这个特殊例子中，在一列(例如，列101)中的各MTJ单元将具有与存储在相关列(在本例中为列102)中的相应MTJ单元中的数据相反的数据。由于差分比较两个相反的存储位，所以用于读出的可用信号量被加倍，这是因为可用信号没有像在非差分检测的MRAM存储器中那样一分为二以建立基准电平。而且，由于比较单元非常接近并具有相同的特性，所比较的两个MTJ单元之间的失配非常小。此外，差分比较对于相关列中开关晶体管之间的变化以及电压和温度的变化和共同噪声不敏感，这是由于变化和共同噪声(common noise)在两列中均出现，从而被差分比较器120作为共模处理。
在本说明书中，术语“列”和“行”用来描述特定的方向。但是，应当理解，这些术语仅用来更好的理解所描述的特定结构，而不是用来限定本发明的。正如本领域的技术人员所理解的，列和行可以很容易互换，因此在本公开中这些术语是可互换的。而且，各种线的特定名称，例如，位线、字线、数字线、选择线等为一般名称，仅用来说明而不是用来限定本发明。
由此，公开了一种新的改进的用于MTJ RAM的并联-并联结构。这种新的改进的并联-并联结构使RAM的可靠操作成为可能。此外，由于在MTJ阵列中的各位的布局，缩小了单元尺寸，从而提高了阵列密度。而且，由于新颖的字线和数字线连接，显著改善了操作速度并降低了操作功耗。
虽然我已经示出和说明了本发明的特定实施例，对于本领域的技术人员可以进行进一步的修改和改进。因此，我希望能够理解本发明并不限于所示出的特定形式，并且我想要用附带的权利要求书覆盖不脱离本发明的精神和范围的所有修改。

Claims (8)

1.磁隧道结随机存取存储器结构，包括：
按行和列排列的存储单元阵列，每个存储单元包括一个磁隧道结和一个串联连接的控制晶体管；
该存储单元阵列包括多个列，每列包括连接到一个控制电路的一条全局位线，每列还包括多个并联连接到全局位线的局部位线，以及多个存储单元组，每组包括在局部位线和基准电位之间并联连接的多个存储单元。
2.如权利要求1所述的磁隧道结随机存取存储器结构，其中各局部位线包括一个具有一个控制端子的控制晶体管，该结构还包括一条连接到一行控制晶体管中的各控制晶体管的控制端的控制线。
3.如权利要求2所述的磁隧道结随机存取存储器结构，还包括邻近行中各磁隧道结延伸的金属编程线以及多个以一定的间隔连接金属编程线和控制线的通路。
4.如权利要求3所述的磁隧道结随机存取存储器结构，其中每个存储单元形成在一个多层层叠结构中，在磁隧道结下面的一层中形成所述编程线。
5.如权利要求3所述的磁隧道结随机存取存储器结构，其中控制晶体管形成在半导体衬底中，控制线与控制晶体管的控制端子整体形成。
6.如权利要求5所述的磁隧道结随机存取存储器结构，其中控制线由掺杂的多晶硅半导体材料制成。
7.磁隧道结随机存取存储器结构，包括：
按行和列排列的存储单元阵列，每个存储单元包括一个磁隧道结和一个串联连接的控制晶体管；
该存储单元阵列包括多个列，每列包括连接到一个控制电路的一条全局位线，每列还包括多个并联连接到全局位线的局部位线，以及多个存储单元组，每组包括在局部位线和基准电位之间并联连接的多个存储单元；
连接存储单元列中的一个，包括全局位线和局部位线，以提供基准信号输出；以及
输出电路，包括第一和第二比较器电路，每个比较器电路分别具有接收基准信号输出的第一输入端和接收来自在基准列各对侧的至少一个全局位线的数据输出信号的第二输入端，第一比较器电路比较来自于基准列一侧的全局位线的数据输出信号和基准信号输出，第二比较器电路比较来自于基准列对侧的全局位线的数据输出信号和基准信号输出。
8.磁隧道结随机存取存储器结构，包括：
按行和列排列的存储单元阵列，每个存储单元包括一个磁隧道结和一个串联连接的控制晶体管；以及
该存储单元阵列包括多个列，每列包括连接到一个控制电路的一条全局位线，每列还包括多个并联连接到全局位线的局部位线，以及多个存储单元组，每组包括在局部位线和基准电位之间并联连接的多个存储单元，每个局部位线包括一个控制晶体管；
在局部位线中的控制晶体管按行排列，每个控制晶体管包括一个控制端子，每行控制晶体管具有一条连接到行中的每个控制晶体管的控制端子的选择线和用来选择各全局位线的局部位线的控制电路；以及
输出电路，包括列选择电路和差分比较器电路，差分比较器电路具有通过列选择电路接收来自第一全局位线的第一数据输出信号的第一输入端和通过列选择电路接收来自第二全局位线的第二数据输出信号的第二输入端，比较器电路差分比较所述第一和第二数据输出信号。
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