TW584851B - MTJ MRAM parallel-parallel architecture - Google Patents

Description

584851 I 年月日一 92· 2· 27祠无 ^

,J 五、發明説明（1 ) 本申請書已在美國提出，申請曰期為2000年8月2 8曰， 而專利申請案號為09/649562。 發明領域 本發明大體上係關於磁阻隨機存取記憶體（MRAMs)，而 更特別的是磁隧道接面（MTJ)磁阻隨機存取記憶體陣列及 連接此陣列的特定架構。 發明背景 磁阻隨機存取記憶體（MRAM)的架構由複數個記憶體單 元或記憶體單元陣列及複數條相交的數位與位元線所組 成。而通常所使用的磁阻記憶體單元係由一磁隧道接面 (MTJ)、一絕緣電晶體、以及相交的數位和位元線所組 成。該絕緣電晶體通常是一 N型通道場效應電晶體（FET)。 一互連的堆疊連接到該絕緣電晶體、該磁隧道接面裝置、 該數位線與該位元線，用於建立部分磁場以程式規劃該磁 阻隨機存取記憶體。 磁隧道接面記憶體單元通常包括一非磁性導體所形成的 一較低的電子接點、一約束磁層、一定位於該約束磁層的 隧道隔離層、以及一定位於該隧道隔離層的自由磁層，該 自由磁層具有一較高的接點。 該磁性材料的約束層有一磁向量，該磁向量通常指向同 一方向。該自由層的磁向量是自由的，但受限於該層的實 際大小，因而指向兩方向的任一方向。藉由將磁隧道接面 單元連接於電路中，以使用該磁隧道接面單元，使電流垂 直地通過該單元從該等層之一流向其他層。該磁隧道接面 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 584851 單70能夠有關電地被表示為電阻器，而且該電阻的大小取 決於磁向量的定向。如熟悉此項技藝者所瞭解的，當磁向 I未對準（指向相反方向），則該磁隧道接面單元具有相當 高的電阻，而且當磁向量是對準的，則該磁隧道接面單元 具有相當低的電阻。

s然希望能擁有愈低愈妤的低電阻（對準的向量），而且 該同電阻（未對準向量）比該低電阻高出非常多，因此在相 關聯的電子電路系統中，能夠很容易地偵測到該改變。而 南電阻與低電阻間的差異一般稱為磁比率（MR)，通常加 上百分比（％)來表示該差異，此後表示為MR%。 裝 關於磁隨道接面記憶體單元之組裝及作業的更多資訊， 可以在1998年3月3 1日發證的專利號碼5,7〇2,831 ,標題為

Multi-Layer Magnetic Tunneling Junction Memory Cells” 中得到， 訂

綠 並且以引用的方式併入本文中。 通常一位元線與一磁隧道接面單元陣列的每一行相聯 繫，而且一數位線與該陣列的每一列相聯繫。該等位元線 與數位線分別用於定址該陣列中的單元，用以於該陣列中 1買取與程式規劃或儲存資訊。藉由傳遞預定的電流通過相 父於所選擇之單元的該等數位線與位元線，而完成一選擇 單元的程式規劃。該標準的記憶體架構普遍存在許多問 題’包括南的程式規劃或讀取的電流、於程式規劃期間單 兀間的空間不足，由於長和/或高電阻的位元及數位線而 難以察覺電阻的改變、以及差的速度（通常於讀取儲存的 資料時）。 -5- 584851

因此，希望能夠提供磁阻隨機存取記憶體的架構來 該等問題的一些或全部。 選_式簡單說明 對熟習此項技藝者而言，由於得到下面的詳細描述與該 等相關的圖示，所以能夠容易瞭解本發明的該等特定目' = 及優點，其中： ' 圖1是磁隧道接面記憶體陣列的概要圖，其中去掉部分 磁隧道接面記憶體，並連接成通用架構； 圖2是磁隧道接面記憶體陣列的概要圖，其中去掉部分 磁隧道接面記憶體，根據本發明連接成平行一平行架構· 圖3是圖2的部分磁隧道接面記憶體陣列的剖面圖，說明 金屬導體化層及通道在一半導體基板上整合的控制電^;

圖4、5及6是三種不同電路的概要圖，該等電路用以讀 /程式規劃平行一平行架構。 V 最佳實施你|姑被 參考圖1，說明一磁隧道接面記憶體陣列丨〇連接成通用 的平行架構的概要圖。於整個揭露中，以簡單的電阻器或 可變的電阻器來描述磁隧道接面記憶體單元，以簡化該等 圖示與揭露。而圖1中所說明的為陣列10的單一行磁隨道 接面記憶體單元’由於陣列1 0的該等其他磁隧道接面記憶 體單元中的各行與此行相似’所以不需要各別描述。該單 一行包括一位元線11耦合到該行中的每一磁隧道接面單元 1 2的一端點。每一磁隧道接面單元有一控制電晶體1 4連接 到一第二端點，並且連接到一通用的接面，例如地線。因 -6 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）

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松2. 27補充 五、發明説明（4 ) 此’該行中的每一磁隧道接面單元丨2及其相關聯的控制電 晶體1 4在位元線1 1與地線之間以平行方式連接。而字線 WLO、WL1、WL2、等等，沿著磁隧道接面單元列延 伸，連接到一列中的每一控制電晶體丨4的閘。 關於讀取一儲存資料的位元，係啟動一行選擇的電晶體 (未顯示）以選擇一特定行，並且一選擇的字線被啟動以開 啟一特定的電晶體1 4。因此僅啟動與一選擇之磁隧道接面 單元1 2相關聯的特定電晶體丨4，而且只有該選擇的磁隧道 接面單元連接到該選擇的位元線丨丨。通常，在讀取的作業 期間’會啟動第一位元線1 1，然後依序抽樣WLO到WLn 的該等字線。當此架構用於隨機存取記憶體（，藉由 選擇適當的位元線及字線，以定址選擇的位元。 該架構的問題顯然為存取儲存資料相當的緩慢，而且該 磁隧道接面陣列未必很大《另外，當該陣列的大小增加， 位元線變長並且有更多的磁隧道接面單元連接於該位元線 時，而起因於磁隧道接面電容、電晶體接面電容以及線路 電容的電容會增加。該增加的電容會嚴重地降低作業速 度。 參考圖2，係根據本發明說明平行一平行架構的概要 圖。為了容易瞭解，所以只說明磁隧道接面陣列的單一行 15，該行15具有兩平行群16與17的磁隧道接面單元18。 每一磁隧道接面記憶體單元18包括一磁隧道接面19 ,以串 聯方式與控制電晶體2 0連接。而行1 5包括一總體位元線 21及群16與17的磁隧道接面記憶體單元18，每一群磁隨 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）

道接面記憶體單元18在區域位元線22與如地線的參考電位 足間以平行方式連接。每—區域位元線22由群選擇電晶體 2 3以平行方式連接到總體位元線2丨。該陣列的該等行中的 對應群選擇電晶體23連接成列，並且將記憶體單元18配置 成列，而記憶體單元18中之該等控制電晶體的控制電極由 控制線連接成列，此後稱為字線，並標示為wl〇到 WL3。 於此請特別注意，只有所選擇的區域位元線22會被連接 到總體位元線2 1與任何特定的實例。因此，該位元線電容 與圖1所說明的架構相比較是大大地降低。上述大大降低 的位兀線電容，實質上會增加具有平行_平行架構的磁隧 道接面隨機記憶體存取的作業。 茲整體磁隧道接面記憶體陣列及相關聯的電路系統被組 裝在半導體基板35上。此外參考圖3 ,其說明在半導體基 板35上金屬導體化層與通道整合的控制電子，以及圖2的 群16之磁隧道接面單元的剖面圖。使用標準的半導體技術 將控制電晶體2 0與選擇電晶體2 3形成於基板3 5。字線 到WLn-丨被形成且作業作為控制電晶體2 〇的閘端點，而且延 續圖形的内外以形成字線。一群選擇線ss〇被形成於同一金 屬導體化的步驟，並且也可作為選擇電晶體23的閘端點。 通道及互連的線（說明如行）形成於後續的金屬導體化步 驟’使每一磁隨道接面1 9與區域位元線2 2及相關的控制電 晶體2 0之一端點相連接。程式規劃字線3 6係形成於後續的 金屬導體化步驟，以便能清楚地定位相對的磁隧道接面 -8 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 6 19。區域位元線22係形成於完成磁隧道接面^今的金屬導 體二步驟。在最後的金屬導體化步驟中，通常形成行線或 總體位元線21與區域位元線22平行，並且與程式規劃字線 3 6互相垂直，用以磁隧道接面單元的每一列（或行）。此時 應瞭解每一位元線2 1皆可被稱為一總體位元線，因一群單 元的每單元1 8以平行方式連接到一區域位元線2 2，再從 區域位元線2 2連接到一位元線2 },因而連接一行中的所 有磁隧遒接面單元群。 關於圖3所說明之架構的建構及作業的更多資訊，請參 考同此日期所提出之聯合待審申請案，標題為“ffighDensity MRAMCellArray” ，讓予給同一受讓人，並且以引用的方式 併入本文中。於圖3所說明之特定實施例中，程式規劃字 線3 6被定位在磁隧道接面19之下，使得總體位元線21能 夠被定位緊鄰的磁隧道接面1 9，因而降低所需的程式規劃 電流及相鄰列（或行）之間的相互磁作用。 參考圖4 ’為說明磁隧道接面隨機存取記憶體3 〇的概要 圖’其中包括讀取/程式規劃磁隧道接面記憶體陣列3 it 電路系統，根據本發明連接成平行一平行之架構。陣列31 包括複數磁隧道接面單元18，而每一磁隧道接面單元18包 括以串聯方式連接並配置成行與列的磁隧道接面1 9及相關 的控制電晶體2 0。於此範例中所說明的四行，每一行包括 一總體位元線GBLO至GBL3，以及複數區域位元線22由選擇 電晶體2 3連接到一相關的總體位元線2 1。η群單元1 8以平 行方式連接各自的區域位元線22。於此請注意中間位置 本紙張尺度適用中國國家標準(CNS) Α4規格(210X297公爱) 584851

年月

行’其建構方式與其他行類似，但現在為了更詳細說明該 總體位元線，因此將其標示為RJgF。 一位元線程式電流開關3 7連接到該等總體位元線GBL〇至 GBL3的每一末端，並且連接到一程式電流電路3 8 ,而電流 电路3 8係建構用於獲得或降低該等位元線中的程式規劃電 流。總體位元線GBLO至GBL3相對的末端連接到一位元線選 擇電路39，而為了選擇特定總體位元線〇31^〇至GBL3之一， 有一行解碼電路40連接到該位元線選擇電路39 ^由於該參 考位元線REF不被程式規劃，所以未連接到位元線程式電 流開關3 7，因此該參考位元線reF保留一參考常數。而該 參考位元線相對的末端經由位元線選擇電路3 9連接到一參 考資料線42，參考資料線42依序連接一對比較器43及44 的陰極輸入。 位元線選擇電路39的第一輸出連接到接面46 ,該接面 4 6依序連接到被建構以獲得及降低總體位元線gbl〇& 的程式規劃電流（與電路3 8相對）的程式電流電路47接面 46也連接到比較器43的正極輸入。而接面46由電路39連 接到所選擇的總體位元線GBL〇* GBU之一，以便在比較器 4 3中比較所選擇之總體位元線的電位與總體位元線肪ρ的 電位。同樣地，位元線選擇電路3 9的第二輸出連接到接面 48，接面48依序連接到被建構以獲得及降低位元線gbl2 及GBL3的程式規劃電流（與電路3 8相對）的程式電流電路 49。接面48也連接到比較器44的正極輸入。而接面判由 電路3 9連接到所選擇的總體位元線GBL2* GBL3之一，以

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第 09012 Κ) 59 號申 I棄^Γ·：：η 中文說明書替換則92 #穿卜皆) __ 五、發明説明（8 ) 便在比較器44中比較所選擇的總體位元線的電位與總體位 元線REF的電位。 除了配置成行及群外，如上述，每—的單元以及 選擇電晶體2 3配置成列，每一列的選擇電晶體2 3皆有一選 擇線，標示為SS0至SS3，其連接選擇電晶體23的閘與由 區域位元線解碼電路51依序控制的區域位元線選擇電路 58。每一列_聯連接的單元18有一數位（字程式規劃）線， 標示為與之相關的DL0至DLn，所有數位線之一末端連接到 數位線電流槽5 2。同樣地，每一列的單元1 8皆有一字線， 標示為WL0至WLn，並連接到單元1 8中該等控制電晶體各 自的閘。字線WL0至WLn相對的末端通過接著由列解碼器5 6 控制的字/數位線選擇電路5 5連接電源5 7。 為了方便及簡單的組裝，通常於每一單元丨8之控制電晶 體1 9的形成期間，形成字線WL0至WLn。由於該特定處理 通常使用於上述類型之電晶體的組裝，由摻雜的多晶碎形 成該等閘及字線。問題是多晶矽不但具有相當高的電阻會 大大地增加需要的作業功率，而且還會降低該磁隧道接面 記憶體陣列的作業速度。於許多積體電路中，藉由金屬導 體化該等閘及字線，以降低上述的問題，即以額外的金屬 線捆綁多晶矽字線。然而，該字線的捆綁實質上會增加磁 隧道接面單元架構（磁隧道接面單元及相關的控制電晶體） 的大小。該等字線的捆綁在該等控制電晶體的閘，需要數 個額外的遮蔽及蝕刻步驟，而且是難以控制的，因此該處 理的額外步驟及所有後續步驟需要額外晶片的真實資產。 -11- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐）

於圖4所說明的實施例，可藉由分別連接該金屬程式規 劃數位線DLO至DLn與該多晶矽字線肌〇至wLn，而且中間有 間隔區隔開，以克服該捆綁的問題。該等間隔連接為通 道，未顯示。因程式規劃數位線DL〇至DLn是金屬，並且平 行於多晶矽字線WLO至WLn，所以該間隔的連接大大地降低 多晶矽字線WLO至WLn的電阻。再者，程式規劃數位線DL〇 至DLn的形成與捆綁多晶矽字線至相比是非常的簡 單’因此該位置、大小、等等與金屬導體化閘的形成相比 是非常的無關緊要。 於圖4所說明的特定實施例中，程式規劃字線DL〇—DLn* 疋位在母一相關的磁隧道接面1 9下，以使行線能夠被放在 緊鄰磁隧道接面1 9 (參考圖3 )，因而降低所需要的程式規 劃電流及相鄰列（或行）之間的相互磁作用。關於圖3所說 明之架構的建構及作業的更多資訊，請參考同此曰期所提 出之聯合待審申請案，標題為“ High Density mram Cell Array” ，讓予給同一受讓人，並且以引用的方式併入本文 中0 現在參考附圖5，係說明磁隧道接面隨機存取記憶體6 5 的概要圖’磁隧道接面隨機存取記憶體65除了第一資料輸 出（接面46)與比較器43之間所包括的電流感應器66、第 二資料輸出（接面48)與比較器44之間所包括的電流感應器 6 8、及總體位元線证17的末端與比較器43和44的陰極輸入 之間所連接的電流感應器6 8外，與上述的磁隧道接面隨機 存取€憶體3 0相似。電流感應器6 6、6 7及6 8類似於2000 -12- 本紙張尺度適用中國國家標準⑴^的Α4規格(210X297公釐） 584851

A7 B7 五、發明説明（

年3月3 1日所提出之聯合待案申請書中所描述的電流傳輸 裝置，該聯合待案申請書序號為 09/540,794，標題為 “ Current Conveyor and Method for Readout of MTJ Memories” ’讓予 給同一受讓人，並且以引用的方式併入本文中。由於該等 電流傳輸裝置、電路作業及輸出信號不受所有的程序、供 應器、溫度及磁隧道接面電阻等條件所支配。同樣地，由 於該等電流傳輸裝置，實際上可排除資料線或位元線上的 電壓擺動，因此大大地增加該讀出處理的速度。另外，該 等電流傳輸裝置運轉作為一電流一電壓整流器，以改善該 作業並增強該電壓，以改進讀出的特性。 參考圖6，根據本發明說明磁隧道接面記憶體陣列的另 一架構100。於該實施例中，該磁隧道接面陣列及列的電子 裝置基本上和結合圖4所揭露的架構相似。該架構1⑽的不 同在於行之電子裝置的連接及讀取儲存資料的方法。為了 便於瞭解，該磁隧道接面陣列包括依序編號為101至108的八 行。 行101至108的每一總體位元線的較高末端耦合到一開關電 晶體，而且該八個開關電晶體於此形成由標示為R W的讀 /寫電路所控制的位元線程式電流開關110。開關110被设计 以連接行101、103、105及107的總體位元線與程式電流源/ 槽電路112，並且連接行1〇2、104、106及108的總體位元線與 程式電流源/槽電路114 ^源/槽電路112及114也由讀/寫 電路R W所控制。 行101至108的每一總體位元線較低的末端耦合到另一開關 -13- 本紙張尺度適用中國國家榡準(CNS) A4規格(210X 297公釐） 584851

A7 B7 五、發明説明（ 11) 電晶體，而且該八個開關電晶體於此形成標示為115的位元 線選擇電路。選擇電路115被設計以連接行101、103、105及 107的總體位元線與程式電流源/槽電路117，並且連接行 102、104、106及108的總體位元線與程式電流源/槽電路 118。源/槽電路117與源/槽電路112—起作業，而源/槽電 路118與源/槽電路114一起作業，以提供讀取及適當的程式 規劃電流給行101至108。一比較器120有一第一輸入端點121 通過選擇電路115連接到行101、103、105及107的總體位元線 較低的末端。而比較器電路120有一第二輸入端點122通過選 擇電路115連接到行102、104、106及108的總體位元線較低的 末端。 行解碼電路125連接到選擇電路115，使兩行位於鄰近， 但同時啟動不同的電源及不同的輸出電路。於該實施例 中，例如，解碼電路125的第一輸出信號Y0啟動在行101及 102之總體位元線較低末端的開關電晶體。解碼電路125的 第二輸出信號Y 1啟動在行103及104之總體位元線較低末端 的開關電晶體。解碼電路125的第三輸出信號Y2啟動在行 105及106之總體位元線較低末端的開關電晶體。解碼電路 125的第四輸出信號Y3啟動在行107及108之總體位元線較低 末端的開關電晶體。 因此，在讀取作業期間，兩行緊密相鄰的行同時連接到 比較器120相對的輸入端點。比較器120接著於相關聯的成 對行中差動比較該等儲存的位元。由於磁隧道接面陣列的 平行一平行架構，每一行實際上能夠具有大量的區域位元 -14- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 584851

線，而且每一區域位元線實際上能夠包含大量的磁隧道接 面單元。於該特定範例中，一行（例如行101)中的每一磁隧 道接面單元會有與儲存於該相關聯行（於此範例中是行102) 的對應磁隧道接面單元的資料相對的資料。由於兩相對的 儲存位元的差動比較，有效地使可用的讀取信號量增加一 倍，因此該可用的信號不會分割為二，以建立一參考位 準，此為具有非差動感測之磁阻隨機存取記憶體的案例。 同樣地，由於兩磁隧道接面單元緊密的接近，以及該等比 較單元的同等特性，因此該兩磁隧道接面單元之間的比較 的任何失配是非常的少。此外，該等差動比較不但對相關 行的該等開關電晶體之間的變化感覺遲鈍，而且對電壓、 /ΙΠΙ度變化及共同的干擾也是一樣，因此該變化及共同的干 擾會王現於兩行中，以便由差動比較器120處理作為共用的 模式。 在整個揭露中，術語“行，，及“列，，係用於描述一特定 的定位。然而，應該瞭解該等術語的使用只是為了能夠更 加谷易瞭解所描述的特定結構，決不打算以此限制本發 明。如熟習此項技藝者所瞭解的，毫無疑問能夠將行與列 互換’而此意味著該揭露中的術語行、列是可以互換的β 同樣地，各種特定的線路名稱，例如位元線、數位線、選 擇線、程式線等等，只是作為一般的名稱以幫助說明，決 不打算以此限制本發明。 因此’揭露一種新的改進過的磁隧道接面隨機存取記憶 體的平行一平行架構。該新的改進過的平行一平行架構使 -15- 本紙張尺度適用中國國参標準(CNS) Α4規格(210X 297公董）

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線 584851 五、發明説明（ 隨機存取記憶體的作業盡可能的確實。再者，由於該磁隧 逼接面陣列中每-位元的佈局，該單元是非常小型而產生 μ度的陣列。同樣地’ s為新穎的字線及數位線的連 接，因而實質改善作業速度，並降低作業功率。 雖然已顯示及描述本發明的特定實施例，但熟習此項技 藝者會想到進一步的改變與改善。因此希望瞭解本發明並 不侷限於所顯示的特定形式，而且希望以附加的申請專利 範固能涵蓋所有不達背本發明之精神及領域的改變。 -16 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 訂

k 584851 中文說ί ^ Τ兵吁·朱---- 月_贊頁 qo II ^ ^IRl fCi 月） A7 B7 五、發明説^ 肉（14 ) ' 圖式元件符號說明 10 磁隧道接面記憶體陣列 11 位元線 12 磁隧道接面鞏元 14 控制電晶體 15 扞 16 群 17 群 18 磁隨道接面單元 19 磁隧道接面 20 控制電晶體 2 1 總體位元線 22 區域位元線 23 選擇電晶體 30 磁隧道接面隨機存取記憶體 3 1 磁隧道接面記憶體陣列 3 5 丰導體基體 36 程式規劃字線 37 位元線程式電流開關 3 8 程式電流電路 39 位元線選擇電路 40 行解碼電路 42 參考資料線 43 比較器 -17- 本紙張尺度適用中國國家標準(CNS) A4規格(210 x 297公釐） 584851 第 09012 中文說明 案_________ 書管換月頁(9^|U ^ 11 -¾ 丨）Α7 Β7 五、發明説明 (15 ) 一 44 比較器 46 接面 47 程式電流電路 48 接面 49 程式電流電路 5 1 區域位元線解碼電路 52 數位線電流槽 55 字/數位線選擇電路 56 列解碼器 57 電源 5 8 區域位元線選擇電路 65 磁隧道接面隨機存取記憶體 66 電流感應！§ 67 電流感應為· 68 電流感應！§· 100 架構 10 1 行 102 行 103 行 104 行 1 05 1 06 行 107 行 108 行 -18- 本紙張尺度適用中國國家標準(CNS) A4規格(210 x 297公釐） 584851 第090 中文說 TIW號Tf案： 明萆替弟馬(#^^ k 補充 丨月） Α7 Β7 五、發明説明（I6 ) 110 位元線程式電流開關 112 程式電流源/槽電路 114 程式電流源/槽電路 115 選擇電路 117 程式電流源/槽電路 118 程式電流源/槽電路 120 接面 12 1 輸入端點 122 輪入端點 125 行解碼電路 DL0 1數位線 DLn .數位線 DLx 數位線 GBL0總體數位線 GBL 1 總體數位線 GBL2總體數位線 G B L 3總體數位線 RW 讀/窵電路 SS0 選擇線 SS 1 選擇線 SS2 選擇線 SS3 選擇線 WL0字線 WL1字線 -19- 本紙張尺度適用中國國家標準(CNS) A4規格(210 x 297公釐) 584851

Claims (1)

1. 584851 -------------…·_.ν ., / -，， 年月曰|夕一 補.充 Α8 Β8 C8 D8 、申請專利範圍 1♦一種磁隧道接面隨機存取記憶體架構，包括： 一種配置成列與行的記憶體單元陣列，每一記憶體單 元包括以串聯方式連接的一磁隧道接面與一控制電晶 體；以及 該記憶體單元陣列包括複數行與每一行包括的一搞合 到一控制電路之總體位元線，每一行進一步包括複數以 平行方式耦合到該總體位元線及複數記憶體單元群之區 域位元線，與每一群包括的複數個在該區域位元線與一 參考電位間以平行方式連接的記憶體單元。 2·如申請專利範圍第1項之磁隧道接面隨機存取記憶體架 構’其中每一區域位元線包括一具有控制端點的控制電 晶體’而且該架構進一步包括一控制線，其連接到一列 控制電晶體中的每一控制電晶體的控制端點。 3. 如申請專利範圍第2項之磁隧道接面隨機存取記憶體架 構’進一步包括一延伸毗連該列中的每一磁隧道接面的 金屬程式規劃線，以及複數個連接該金屬程式規劃線與 該控制線有間隔區隔開的通道。 4. 如申凊專利範圍第3項之磁隧道接面隨機存取記憶體架 構，其中在該磁隧道接面下，每一記憶體單元被形成於 一堆疊層，而且該程式規劃線被形成於一層β 5·如申請專利範圍第3項之磁隧道接面隨機存取記憶體架 構，其中該控制電晶體被形成於一半導體基板，並且以 遠等控制電晶體的控制端點整合形成該控制線。 6.如申請專利範圍第5項之磁隧道接面隨機存取記憶體架 584851

   構，其中該控制線係由摻雜多晶矽半導體的材料所形 成。 7· —種磁隧道接面隨機存取記憶體結構，包括： 一種配置成列與行的記憶體單元陣列，每一記憶體單 元包括以串聯方式連接的一磁隧道接面及一控制電晶 體；以及 該記憶體單元陣列包括複數行與每一行包括的一搞合 到一控制電路之總體位元線，每行進一步包括複數以平 行方式耦合到該總體位元線及複數記憶體單元群之區域 位元線，與每一群包括的複數個在該區域位元線與該參 考電位間以平行方式連接的記憶體單元； 該行記憶體單元之一，包括一總體位元線及區域位元 線，連接以提供一參考信號輸出；以及 一包括第一及第二比較器電路的輸出電路，其中每一 比較器電路具有連接以接收該參考信號輸出的第一輸入 端點，以及連接以接收一資料輸出信號的第二輸入端 點，而該資料輸出信號分別來自該參考行之任一側的至 少一總體位元線，該第一比較器電路將該參考行之一側 的一總體位元線的琢資料輸出信號與該參考信號輸出相 比，而且該第二比較器電路將該參考行之相對側的一總 體位元線的該資料輸出信號與該參考信號輸出相比。 8. —種磁隨道接面隨機存取記憶體結構，包括： 一種配置成列與行的記憶體單元陣列，每一記憶體單 元包括以串聯方式連接的一磁隧道接面及一控制電晶 本纸張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 51 51 A8 B8 C8 D8 年月Q雙正 您.航〜3 :補充 申請專利範圍 體；以及 该兄憶體單元陣列包括複數行與每一行包括的一镇合 到一控制電路之總體位元線，每一行進一步包括複數以 平行方式耦合到該總體位元線及複數記憶體單元群之區 域位元線與每一群包括的複數個在該區域位元線與該參 考電位間以平行方式連接的記憶體單元，而且每一區域 位元線包括一控制電晶體； 該區域位元線中的該控制電晶體配置成列，而且每一 控制電晶體包括一控制端點，每一列的控制電晶體有一 選擇線連繫該列中的每一控制電晶體的控制端點，並連 繫一控制電路，以選擇每一總體位元線之一區域位元 線；以及 一輸出電路，包括行選擇電路系統及一 f動比較器電路具有輸人端點連接通^ 灯選擇電路系統以接收來自一第一總體位元線的一第一 資料輸出信號，以及-第：輸人端點連接通過該行選擇 電路系統以接收-第二總體位元線的―第二資料輸出信 號’該比較器電路差動比較該第—及第二資料輸出作 號。 。 • 16 584851 第 09012¾ 中文圖式

   •位元線 12 WL0=0 總體位元線 — SS0=1 ,18 11. 10 WL1=0 II—WL2=0 21· LBL 22 II—WL3=0 II—WL4=0 II—WL5=0 If—WL6=0 I!—WL7=0 圖1 |f—WL0=0 II—WL1=0 19 20^]\— WL2=1 lh^WL3=0 17 SS1=0 J8 19 22 II—WL0=0 20-^jjj— WL1=0 WL2=1 II—WL3=0 圖2 75 584851

   •51 584851 Sy·9·-^· ---'ί 一 、个跳 第 090121069 號，_/^ 中文圖式替換頁 數位琛 賦能

   58 LBL 解碼 ^33 3^ 584851 第 090121069 號趣 中文圖式替換頁 / hr -<~ 日{夕一〇_ 1〇 二 η 11 數位 —RW 4? -V ^ -r 1 f . 0U/ 線ft ^能 布主式电，瓦 1 1 1 (All 位元線程式電流開關 P 4/5

   Oln J 行解碼 程式 電流. Rr 位元線選擇 •46 電流 感應器 、42 、68 RCS — 電流 十一T -十 電流 感應器 感應器 66 4J 圖5.107 電流 RW