KR20030059120A - Ｍｔｊ ｍｒａｍ 병렬-병렬 아키텍쳐 - Google Patents

Ｍｔｊ ｍｒａｍ 병렬-병렬 아키텍쳐 Download PDF

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KR20030059120A
KR20030059120A KR10-2003-7003085A KR20037003085A KR20030059120A KR 20030059120 A KR20030059120 A KR 20030059120A KR 20037003085 A KR20037003085 A KR 20037003085A KR 20030059120 A KR20030059120 A KR 20030059120A
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케이. 나지페터
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모토로라 인코포레이티드
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Abstract

자기 터널 접합 랜덤 액세스 메모리 병렬-병렬 아키텍처에서 메모리 셀 어레이(18)는 직렬로 접속된 자기 터널 접합(19) 및 제어 레지스터(20)를 포함하는 각각의 메모리 셀과 로우 및 컬럼(15)으로 배열된다. 메모리 셀의 어레이는 다수의 컬럼으로 구성되고 각각의 컬럼은 제어 회로에 결합된 글로벌 비트 라인(21)을 포함한다. 각각의 컬럼은 다수의 메모리 셀 그룹(16,17)과 글로벌 비트 라인에 병렬(22)로 결합되고, 각각의 그룹은 로컬 비트 라인 및 기준 전위 사이에 병렬로 저복된 다수의 메모리 셀들을 포함한다.

Description

ＭＴＪ ＭＲＡＭ 병렬-병렬 아키텍쳐{MTJ MRAM parallel-parallel architecture}
자기저항 랜덤 액세스 메모리(MRAM)에 대한 아키텍쳐는 메모리 셀들의 다수의 어레이 및 다수의 디지트 라인(digit line) 및 비트 라인(bit line) 상호접속들로 구성된다. 일반적으로 사용되는 자기저항 메모리 셀은 자기 터널 접합(MTJ), 절연 트랜지스터, 및 디지트 및 비트 라인들의 상호접속부로 구성된다. 절연 트랜지스터는 일반적으로 N-채널 전계 효과 트랜지스터(FET)이다. 상호접속부 스택(interconnect stack)은 절연 트랜지스터를 MRAM 셀을 프로그래밍하기 위한 자계의 일부를 형성하기 위하여 사용되는 디지트 라인, 비트 라인, 및 MTJ 장치에 접속시킨다.
MTJ 메모리 셀들은 일반적으로 하부 전기 접촉부를 형성하는 비자기 전도체(non-magnetic conductor), 핀 자기 층(pinned magnetic layer), 핀층 상에 배치된 터널 배리어 층(tunnel barrier layer), 및 자유 자기 층상에 상부 접촉부를 가진 터널 배리어 층상에 배치된 자유 자기층을 포함한다.
자기 재료의 핀층은 동일한 방향으로 항상 지향된 자기 벡터를 가진다. 자유 층의 자기 벡터는 자유롭지만, 그 층의 물리적 크기에 의해 두 개의 방향들 중 어느 하나로 지향하도록 제한된다. MTJ 셀은 셀을 접속시킴으로써, 층들중 하나에서 다른 하나로 셀을 통하여 수직으로 전기가 흐르도록 회로내에서 사용된다. MTJ 셀은 저항기 및 레지스턴스의 크기가 자기 벡터들의 방향에 의존하기 때문에 전기적으로 표현될 수 있다. 당업자에 의해 이해될 바와같이, MTJ 셀은 자기 벡터가 오정렬될때(반대 방향들로 지향) 비교적 높은 저항을 가지며 자기 벡터가 정렬될 때 비교적 낮은 저항을 가진다.
물론 변화가 관련된 전자 회로에서 쉽게 검출될 수 있도록, 가능한한 낮은 저항(정렬된 벡터), 및 상기 낮은 저항보다 훨씬 높은 높은 저항(오정렬된 벡터)을 가지는 것이 바람직하다. 높은 저항 및 낮은 저항 사이의 차는 자기 비율(magnetic rate: MR)이라 하고, 상기 차이는 퍼센트(%), 이후 MR%로 표현된다.
MTJ 메모리 셀들의 제조 및 동작에 대한 부가적인 정보는 여기에 참조문헌으로써 포함되고 1998년 3월 31일에 발행된 "다중층 자기 터널링 접합 메모리 셀(Multi-Layer Magnetic Tunneling Junction Memory Cells)"이 명칭인 특허 제5,702,831호에서 발견될 수 있다.
비트 라인은 일반적으로 MTJ 셀들의 어레이의 각각의 컬럼(column)과 관련되고 디지트 라인은 어레이의 각각의 로우(row)와 관련된다. 비트 라인들과 디지트 라인들은 어레이에서 정보를 판독 및 프로그래밍 또는 저장하기 위해 어레이의 각각의 셀을 어드레스하도록 사용된다. 선택된 셀의 프로그래밍은 선택된 셀에서 교차하는 디지트 및 비트 라인들을 통하여 소정 전류들을 통과시킴으로써 달성된다. 몇몇 문제점들은 표준 메모리 아키텍쳐에서 지배적이며, 상기 문제점들은 높은 프로그래밍 또는 판독 전류, 프로그래밍 동안 셀들 사이의 불충분한 스페이싱(spacing), 길고 및/또는 높은 저항 비트 및 디지트 라인들로 인한 저항 변화 감지의 어려움, 및 느린 속도(일반적으로 저장된 데이터를 판독시)를 포함한다.
본 발명은 자기저항 랜덤 액세스 메모리들(Magnetoresistive Random Access Memories: MRAM), 특히 자기 터널 접합(magnetic tunnel junction: MTJ) MRAM 어레이들 및 어레이들에 접속시키기 위한 특정 아키텍쳐에 관한 것이다.
도 1은 공통 아키텍쳐에 접속되고, 그 일부들이 제거된, MTJ 메모리 어레이의 개략도.
도 2는 본 발명에 따라 병렬-병렬 아키텍쳐로 접속되고, 그 일부들이 제거된, MTJ 메모리 어레이의 개략도.
도 3은 반도체 기판상에 제어 전자회로를 집적하는 금속화 층들 및 비어들을도시하는 도 2의 MTJ 어레의 일부의 단면도.
도 4, 5 및 6은 병렬-병렬 아키텍쳐를 판독/프로그래밍하기 위한 3개의 다른 회로들의 개략도.
따라서, 이들 몇몇 또는 모든 문제점들을 극복하는 MRAM 메모리에 대한 아키텍쳐를 제공하는 것이 바람직하다.
본 발명의 특정 목적 및 장점은 하기 도면과 관련하여 취해진 다음 상세한 설명으로부터 당업자에게 명백해질 것이다.
도 1을 참조하면, 공통 병렬 아키텍쳐에 접속된 MTJ 메모리 어레이(10)의 개략도는 도시된다. 이들 명세서 전체에 걸쳐, MTJ 메모리 셀들은 도면 및 명세서를 간단히 하기 위하여 간단한 저항기 또는 가변 저항기로서 표현될 것이다. 어레이(10)로부터의 MTJ 메모리 셀들의 단일 컬럼은 도 1에 도시되는데, 왜냐하면 각각의 다른 컬럼들이 유사할것이고 개별적으로 설명될 필요가 없기 때문이다. 단일 컬럼은 컬럼에서 각각의 MTJ 셀(12)의 하나의 단자에 결합된 비트 라인(11)을 포함한다. 각각의 MTJ 셀은 제 2 단자 및 컬럼 접합, 예를들어 접지에 접속된 제어 트랜지스터(14)를 가진다. 따라서, 컬럼에서 각각의 MTJ 셀(12) 및 상기 셀과 연결된 제어 트랜지스터(14)는 비트 라인(11) 및 접지 사이에 병렬로 접속된다. MTJ 셀들의 로우들을 따라 연장하는 워드 라인들(WL0, WL1, WL2 등)은 로우에서 각각의 트랜지스터(14)의 게이트에 접속된다.
저장된 데이터 비트를 판독하기 위하여, 컬럼 선택 트랜지스터(도시되지 않음)는 특정 컬럼을 선택하기 위하여 활성화되고 선택된 워드 라인은 특정 트랜지스터(14)를 턴온하기 위하여 활성화된다. 선택된 MTJ 셀(12)과 접속된 특정 트랜지스터만이 활성화되기 때문에, 선택된 MTJ 셀만이 선택된 비트 라인(11)에 접속된다. 일반적으로, 판독 동작 동안 제 1 비트 라인(11)은 활성화되고 워드 라인들은 WL0 내지 WLn에서 순차적으로 샘플링된다. 이런 아키텍쳐가 랜덤 액세스 메모리(RAM)에 사용될 때, 선택된 비트들은 적당한 비트 라인들 및 워드 라인들을 선택함으로써 어드레스될 수 있다.
이들 아키텍쳐를 가지는 문제점들은 저장된 데이터를 액세스하는 것이 비교적 느리고 MTJ 어레이는 불필요하게 크다는 것이다. 게다가, 어레이 크기가 증가되고 비트 라인들이 보다 길어지고 보다 많은 MTJ 셀들이 비트 라인들에 부착되기 때문에, MTJ로 인한 캐패시턴스, 트랜지스터 접합 캐패시턴스, 및 라인 캐패시턴스는 증가한다. 이런 증가된 캐패시턴는 동작 속도를 심각하게 저하시킨다.
도 2를 참조하면, 개략도는 본 발명에 따른 병렬-병렬 아키텍쳐를 도시한다. MTJ 메모리 셀들(18)의 두 개의 병렬 그룹들(16 및 17)을 가진 MTJ 어레이의 단일 컬럼(15)만이 이해를 용이하게 하기 위하여 도시된다. 각각의 MTJ 메모리 셀(18)은 제어 트랜지스터(20)와 직렬로 접속된 자기 터널 접합(19)을 포함한다. 커럼(15)은 글로벌 비트 라인(21)을 포함하고 각각의 그룹의 셀들(16 및 17)의 MTJ 셀들(18)은 로컬 비트 라인(22) 및 접지 같은 기준 전위 사이에 병렬로 접속된다. 각각의 로컬 비트 라인(22)은 그룹 선택 트랜지스터(23)에 의해 글로벌 비트 라인(21)에 병렬로 접속된다. 어레이의 컬럼들에서 대응하는 그룹 선택 트랜지스터들(23)은 로우들에 접고되고 메모리 셀들(18)은 이후 워드 라인이라 불리고 WL0 내지 WL3로 표시된 제어 라인들에 의해 로우들에 접속되는 메모리 셀들(18)내의 제어 트랜지스터들의 제어 전극들과 로우로 배열된다.
여기서 단지 선택된 로컬 비트 라인(22)이 글로벌 비트 라인(21) 및 임의의 특정 예(instance)에 접속될것이라는 것을 유의하여야 한다. 따라서, 비트 라인 캐패시턴스는 도 1에 도시된 바와 같이 아키텍쳐들과 비교하여 크게 감소된다. 비트 라인 캐패시턴스에서 이런 큰 감소는 병렬-병렬 아키텍쳐를 가진 MTJ RAM들의 동작을 크게 증가시킨다.
전체 MTJ 메모리 어레이 및 관련된 전자 회로는 반도체 기판(35) 상에서 제조된다. 도 3을 부가적으로 참조하면, 단면은 반도체 기판(35) 상에 도 2의 제어 전자장치 및 MTJ 셀들의 그룹(16)을 집적한 금속화 층들 및 비어(via)들을 도시한다. 제어 트랜지스터들(20) 및 선택 트랜지스터(23)는 표준 반도체 기술들을 사용하여 기판(35)에 형성된다. 워드 라인들(WL0내지 WLn-1)은 워드 라인들을 형성하기 위하여 도면 안팎으로 계속될뿐뿐 아니라 제어 트랜지스터들(20)에 대한 게이트 단자들로서 형성되고 동작한다. 그룹 선택 라인(SS0)은 동일한 금속화 단계에서 형성되고 선택 트랜지스터(23)에 대한 게이트 단자로서 기능한다.
비어들 및 상호접속 라인들(컬럼으로서 도시된)은 로컬 비트 라인(22) 및 관련된 제어 트랜지스터(20)의 하나의 단자에 각각의 MTJ(19)를 상호접속시키기 위하여 추후 금속화 단계들에서 형성된다. 프로그래밍 워드 라인들(36)은 MTJ(19)들에 관련하여 밀접하게 배치되도록 추후 금속화 단게에서 형성된다. 로컬 비트 라인들(22)은 MTJ(19)들이 완성되는 금속화 단계에서 형성된다. 최종 금속화 단계에서, 컬럼 라인들 또는 글로벌 비트 라인들(21)은 로컬 비트 라인들(22)에 대해병렬이고 프로그래밍 워드 라인들(36), 즉 MTJ 셀들의 각각의 로우(또는 컬럼)에 대한 것중 하나에 대해 수직으로 형성된다. 여기서, 각각의 비트 라인(21)은 셀들의 그룹의 각각의 셀(18)이 로컬 비트 라인(22) 및 비트 라인(21)에 병렬로 연결되어, 컬럼에서 MTJ 셀들의 모든 그룹들을 접속시키기 때문에 글로벌 비트 라인이라 한다.
도 3에 도시된 구조의 구성 및 동작에 대한 부가적인 정보를 위해, 여기에 참조문헌으로써 포함되고 동일한 양수인에게 양도된 "고밀도 MRAM 셀 메모리"가 발명의 명칭인 공동 출원를 참조한다. 도 3에 도시된 특정 실시예에서, 프로그래밍 워드 라인들(36)은 MTJ(19)들 아래에 배치되어, 글로벌 비트 라인들(21)이 MTJ들(19)에 거의 근접하게 배치될 수 있고, 따라서 요구된 프로그래밍 전류 및 인접 로우들(또는 컬럼들)과 자기 상호작용을 감소시킨다.
이하, 도 4를 참조하면, 개략도는 본 발명에 따라 병렬-병렬 아키텍쳐에 접속된 MTJ 메모리 어레이(31)를 판독/프로그래밍하기 위한 회로를 포함하는 MTJ RAM(30)을 도시한다. 어레이(31)는 직렬로 접속되고 로우들 및 컬럼들에 배열된 자기 터널 접합들(19) 및 관련된 제어 트랜지스터들(20)을 각각 포함하는 다수의 MTJ 셀들(19)을 포함한다. 이 실시예에서 4개의 컬럼들은 글로벌 비트 라인(GBL0 내지 GBL3) 및 선택 트랜지스터들(23)에 의해 관련된 글로벌 비트 라인(21)에 연결된 다수의 로컬 비트 라인들(22)을 각각 포함하는 컬럼이 도시된다. 셀들(18)의 그룹(n)은 각각의 로컬 비트 라인(22)에 병렬로 접속된다. 여기서, 중앙에 배치된 컬럼은 다른 컬럼들과 유사하게 구성되지만 글로벌 비트 라인은 현재 보다 상세히설명될 이유들로 인해 REF로 도시되는 것이 주의되어야 한다.
비트 라인 프로그램 전류 스위치(37)는 글로벌 비트 라인들(GBL0 내지 GBL3)의 각각의 하나의 단부에 그리고 비트 라인들에서 소스 또는 싱크(sink) 프로그래밍 전류로 구성된 프로그램 전류 회로(37)의 각각의 하나의 단부에 접속된다. 글로벌 비트 라인들(GBL0 내지 GBL3)의 반대 단부들은 글로벌 비트 라인들(GBL0 내지 GBL3)중 특정 하나를 선택하기 위하여 접속된 컬럼 디코드 회로(column decode circuit: 40)를 가진 비트 라인 선택 회로(39)에 접속된다. 글로벌 비트 라인(REF)는 그것이 프로그램되지 않고, 일정한 기준을 유지하기 때문에 비트 라인 프로그램 전류 스위치(37)에 접속되지 않는다. 기준 비트 라인(REF)의 다른 단부는 비트라인 선택 회로(39)를 통하여 기준 데이터 라인(42)에 접속되고, 차례로 한쌍의 비교기들(43 및 44)의 음의 입력에 접속된다.
비트 라인 선택 회로(39)의 제 1 출력은 글로벌 비트 라인들(GBL0 및 GBL1)에서 소스 또는 싱크 프로그래밍 전류(회로 38에 반대)로 구성된 프로그램 전류 회로(47)에 차례로 접속되는 접합(46)에 접속된다. 접합(46)은 또한 비교기(43)의 양의 입력에 접속된다. 접합(46)은 회로(39)에 의해 글로벌 비트 라인들(GBL0 또는 GBL1)중 선택된 하나에 접속되어 선택된 글로벌 비트 라인상 전위가 비교기(43)의 글로벌 비트 라인(REF)상 전위와 비교된다. 유사하게, 비트 라인 선택 회로(39)의 제 2 출력은 접합(48)에 접속되고, 차례로 비트 라인들(GBL2 및 GBL3)의 소스 또는 싱크 프로그래밍 전류(회로 38과 반대)로 구성된 프로그램 전류 회로(49)에 접속된다. 접합(48)은 또한 비교기(44)의 양의 입력에 접속된다. 접합(48)은 회로(39)에 의해 글로벌 비트 라인들(GBL2 또는 GBL3)중 선택된 하나에 접속되어, 선택된 글로벌 비트 라인상 전위는 비교기(44)의 글로벌 비트 라인(REF)상의 전위와 비교된다.
상기 설명된 바와같이 컬럼들 및 그룹들에 배열되는 것에 부가하여, 셀들(18) 및 각각의 그룹(n)에서 선택 트랜지스터들(23)은 로우들에 배열된다. 선택 트랜지스터들(23)의 각각의 로우는 SS0 내지 SS3으로 표시된 선택 라인을 가지며, 선택 트랜지스터들(23)의 게이트들을 로컬 비트 라인 선택 회로(50)에 접속하고, 차례로 로컬 비트 라인 디코드 회로(51)에 의해 제어된다. 직렬 접속된 셀들(18)의 각각의 로우는 관련된 DL0 내지 DLn으로 표시된 디지트(워드 프로그래밍) 라인을 가지며, 디지트 라인들 모두는 하나의 단부에서 디지트 라인 전류 싱크(52)에 접속된다. 또한, 각각의 셀들(18)의 로우는 WL0 내지 WLn으로 표시되고, 셀들(18)에서 제어 트랜지스터들의 각각의 게이트에 접속되는 워드 라인을 가진다. 워드 라인들(WL0 내지 WLn)의 반대 단부들은 차례로 로우 디코더(56)에 의해 제어되는 워드/디지트 라인 선택 회로(55)를 통하여 전류 소스(57)에 연결된다.
제조시의 편리성 및 간략화를 위하여, 워드 라인들(WL0 내지 WLn)은 일반적으로 각각의 셀(18)의 제어 트랜지스터들(19)의 형성 동안 형성된다. 이런 형태의 트랜지스터의 제조시 사용된 특정 처리로 인해, 게이트들 및 워드 라인들은 도핑된 폴리실리콘으로 형성된다. 문제점은 폴리실리콘이 비교적 높은 저항을 가지며 요구된 동작 전력을 크게 증가시킬뿐만 아니라 MTJ 메모리 어레이의 동작 속도를 감소시킨다는 것이다. 많은 집적 회로들에서 이런 문제는 게이트들 및 워드 라인들을 금속화, 즉 부가적인 금속 라인으로 폴리실리콘 워드 라인을 스트랩핑(strapping)함으로써 감소된다. 그러나, 워드 라인의 이런 스트랩핑은 MTJ 셀 구조(M서 셀 및 관련된 제어 트랜지스터)의 크기를 실질적으로 증가시킨다. 제어 트랜지스터들의 게이트에서 워드 라인들의 스트랩핑은 몇몇 부가적인 마스킹 및 에칭 단계들을 요구하고 제어하기 어렵워서, 부가적인 단계들 및 상기 처리시 모든 추후 단계들은 부가적인 칩 실제 에스테이트(chip real estate)를 요구한다.
도 4에 도시된 실시예에서, 스트랩핑 문제는 각각 이격된 구간들에서, 폴리실리콘 워드 라인들(WL0 내지 WLn)에 금속 프로그래밍 디지트 라인들(DL0 내지 DLn)을 연결시킴으로써 극복된다. 이들 이격된 접속부들은 비어들이고, 도시되지 않았다. 프로그래밍 디지트 라인들(DL0 내지 DLn)이 금속이고 폴리실리콘 워드 라인들(WL0 내지 WLn)에 대해 병렬이기 때문에, 이격된 접속부들은 폴리실리콘 워드 라인들(WL0 내지 WLn)의 저항을 크게 감소시킨다. 게다가, 프로그래밍 디지트 라인들(DL0 내지 DLn)의 형성은 위치, 크기 등이 금속화된 게이트의 형성보다 중요하지 않기 때문에 스트랩핑 폴리실리콘 워드 라인들(WL0 내지 WLn)보다 상당히 간단하다.
도 4에 도시된 특정 실시예에서, 프로그래밍 워드 라인들(DL0-DLn)은 각각의 관련된 MTJ(19) 아래에 배치되므로, 컬럼 라인들은 MTJ(19)들에 인접하게 배치될수있고(도 3 참조), 따라서 프로그램 전류 및 인접 로우들(또는 컬럼들)과 자기 상호작용이 감소된다. 도 3에 도시된 구조의 구성 및 동작에 대한 부가적인 정보를 위해, 여기에 참조문헌으로써 포함되고 동일한 양수인에게 양도된 "고밀도 MRAM 셀어레이"가 발명의 명칭인 공동 출원을 참조한다.
이하, 도 5를 참조하면, MTJ RAM(65)의 개략도가 도시된다. RAM(65)은 전류 센서(66)가 제 1 데이터 출력(접합 46) 및 비교기(43) 사이에 포함되는 것을 제외하고는 도 4의 RAM(30)과 유사하다. 또한, 전류 센서(67)는 제 2 데이터 출력(접합 48) 및 비교기(44) 사이에 포함되고 전류 센서(68)는 글로벌 비트 라인 REF의 단부 및 비교기들(43 및 44)의 음의 입력들 사이에 연결된다. 전류 센서들(66, 67 및 68)은 여기에 참조문헌로써 포함되고 동일인에게 양도된 "MTJ의 판독을 위한 전류 컨베이어 및 방법"이 발명의 명칭인 200년 3월 31일에 출원된 공동 계류중인 09/540,794 호에 설명된다. 전류 컨베이어(current conveyors)로 인해, 회로 동작 및 출력 신호들은 모든 처리, 공급, 온도 및 MTJ 저항 조건에 무관하다. 또한, 전류 컨베이어로 인해, 데이터 라인들 또는 비트 라인들상에서의 전압 스윙들(votage swings)은 실제로 제거되어, 판독 처리의 속도는 크게 증가된다. 게다가, 전류 컨베이어들은 동작을 개선하기 위하여 전류-전압 컨베이어로서 동작하고 전압은 판독 특성을 개선시키기 위하여 증폭된다.
도 6을 참조하면, 본 발명에 따른 MTJ 메모리 어레이에 대한 다른 아키텍쳐(100)가 도시된다. 이런 실시예에서, MTJ 어레이 및 로우 전자장치들은 도 4와 관련하여 개시된 구조와 기본적으로 유사하다. 아키텍쳐(100)의 차이는 컬럼 전자장치들의 접속부 및 저장된 데이터의 판독 방법이다. 이해의 편리를 위해, MTJ 어레이는 연속적으로 101 내지 108로 숫자가 매겨진 8개의 컬럼들을 포함한다.
컬럼들(101 내지 108)에 대한 각각의 글로벌 비트 라인의 상부 단부는 스위칭 트랜지스터에 결합되고 8개의 전류 스위치(110)는 RW로 표시된 판독/기록 회로에 의해 제어된다. 스위치(110)는 프로그램 전류 소스/싱크 회로(112)에 글로벌 비트 라인들의 컬럼들(101, 103, 105 및 107)을 접속시키고 프로그램 전류 소스/싱크 회로(114)에 글로벌 비트 라인들의 컬럼들(102, 104, 106 및 108)을 접속시키도록 설계된다. 소스/싱크 회로(112 및 114)는 판독/기록 회로(RW)에 의해 제어된다.
컬럼들(101 내지 108)에 대한 각각의 글로벌 비트 라인의 하부 단부는 다른 스위칭 트랜지스터에 결합되고 8개의 스위칭 트랜지스터들은 115로 표시된 비트 라인 선택 회로를 형성한다. 선택 회로(115)는 프로그램 전류 소스/싱크 회로(117)에 컬럼들(101, 103, 105 및 107)의 글로벌 비트 라인들을 접속시키고, 프로그램 전류 소스/싱크 전류(118)에 글로벌 비트 라인들의 컬럼(102, 104, 106 및 108)을 접속시키도록 설계된다. 소스/싱크 회로(117)는 소스/싱크 회로(112)와 관련하여 동작하고 소스/싱크 회로(118)는 컬럼들(101 내지 108)에 판독 및 적당한 프로그래밍 전류를 제공하기 위하여 소스/싱크 회로(114)와 관련하여 동작한다. 비교기 회로(120)는 선택 회로(115)를 통하여 컬럼들(101, 103, 105 및 107)의 글로벌 비트 라인들의 하단부들에 접속된 제 1 입력 단자(121)를 가진다. 비교기 회로(120)는 선택 회로(115)를 통하여 컬럼들(102, 104, 106 및 108)의 글로벌 비트 라인들의 하단부들에 접속되는 제 2 입력 단자(122)를 가진다.
컬럼 디코드 회로(125)는 선택 회로(115)에 접속되어 인접하지만 다른 전류 소스 및 다른 출력 회로를 가진 두 개의 컬럼들이 동시에 활성화된다. 이런 실시예에서, 예를들어, 디코드 회로(125)로부터의 제 1 출력 신호(Y0)는 컬럼들(101 및 102)의 글로벌 비트 라인의 하단부에서 스위칭 트랜지스터들을 활성화시킨다. 디코드 회로(125)로부터의 제 2 출력 신호(Y1)는 컬럼들(103 및 104)의 글로벌 비트 라인의 하단부에서 스위칭 트랜지스터들을 활성화시킨다. 디코드 회로(125)로부터의 제 2 출력 신호(Y2)는 컬럼들(105 및 106)의 글로벌 비트 라인의 하단부에서 스위칭 트랜지스터들을 활성화시킨다. 디코드 회로(125)로부터의 제 4 출력 신호(Y3)는 컬럼들(107 및 108)의 글로벌 비트 라인의 하단부에서 스위칭 트랜지스터들을 활성화시킨다.
따라서, 판독 동작 동안, 두 개의 인접한 컬럼들은 비교기(120)의 대향되는 입력 단자들에 동시에 연결된다. 그 다음, 비교기(120)는 연관된 컬럼들의 쌍들 내의 저장된 비트들을 차동적으로 비교한다. MTJ 어레이의 병렬-병렬 아키텍쳐로 인해, 각각의 컬럼은 임의의 수의 로컬 비트 라인들을 가상으로 가지며 각각의 로컬 비트 라인은 임의의 수의 MTJ 셀들을 가상으로 포함할 수 있다. 이런 특정 예에서, 하나의 컬럼(예를들어 컬럼 101)에서 각각의 MTJ 셀은 관련된 컬럼(이 예에서, 컬럼 102)에서 대응하는 MTJ 셀에 저장된 것과 반대의 데이터를 가질 것이다. 두 개의 반대되는 저장된 비트들의 차동 비교로 인해, 판독동안 이용 가능한 신호의 양은 효과적으로 두배가 되는데, 왜냐하면, 이용 가능한 신호가 비차동 감지를 이용하는 MRAM 메모리들의 경우인 기준 레벨을 형성하기 위하여 두 개로 분할되지 않기 때문이다. 또한, 비교될 두 개의 MTJ 셀들 사이의 임의의 오정렬은 근접하여 있고 비교된 셀들의 동일 특성으로 인해 매우 작을 것이다. 게다가, 차동 비교는변수 및 공통 노이즈가 차동 비교기(120)에 의해 공통 모드로서 처리되도록 양쪽 컬럼들에 존재할 것이기 때문에, 전압 및 온도 변수 및 공통 노이즈뿐만 아니라, 관련된 컬럼들의 스위칭 트랜지스터들 사이의 변수들에 무감각할 것이다.
용어 "컬럼(column)" 및 "로우(row)"는 특정 방향을 설명하기 위하여 사용된다. 그러나, 이들 용어들이 기술된 특정 구조의 보다 나은 이해를 위해서만 사용되고 본 발명을 제한하기 위한 의도로 사용되지 않는다는 것이 이해되어야 한다. 당업자에 의해 명백한 바와같이 컬럼 및 로우들은 쉽게 상호 변경되고 본 명세서에서 상기 용어들은 상호변경 가능하다. 또한, 다양한 라인들, 예를들어, 비트 라인, 워드 라인, 디지트 라인, 선택 라인등의 특정 이름들은 본 발명을 임의의 방식으로 제한하기 위하여 의도되지 않고 설명의 용이화를 위해서만 사용된다.
따라서, MTJ RAM들에 대한 새롭고 개선된 병렬-병렬 아키텍쳐는 개시된다. 새롭고 개선된 병렬-병렬 아키텍쳐는 RAM의 동작을 가능한한 신뢰적으로 만든다. 게다가, MTJ 어레이에서 각각의 비트의 레이아웃으로 인해, 셀 크기는 보다 작아져서 고밀도 어레이를 발생시킨다. 또한, 새로운 워드 및 디지트 라인 접속부들로 인해, 동작 속도는 실질적으로 개선되고 동작 전력은 감소된다.
나는 본 발명의 특정 실시예를 도시하고 기술하였지만, 추가 변형들 및 개선들은 당업자에 의해 발생할 것이다. 그러므로, 나는 도시된 특정 형태로 본 발명이 제한되지 않는 것으로 이해되기를 바라고, 첨부된 청구항이 본 발명의 사상 및 범위를 벗어나지 않는 모든 변형을 커버할 것을 바란다.

Claims (8)

  1. 자기 터널 접합 랜덤 액세스 메모리 아키텍쳐(magnetic tunnel junnction random access memory architecture)에 있어서,
    로우들(rows) 및 컬럼들(columns)에 배열되는 메모리 셀들의 어레이로서, 각 메모리 셀을 직렬로 접속되는 자기 터널 접합과 제어 트랜지스터를 포함하는, 상기 메모리 셀들의 어레이를 포함하고,
    상기 메모리 셀들의 어레이는 제어 회로에 결합된 글로벌 비트 라인(global bit line)을 포함하는 각각의 컬럼을 갖는 다수의 컬럼들을 포함하고, 각각의 컬럼은 또한 글로벌 비트 라인과 병렬로 결합되는 다수의 로컬 비트 라인들(local bit lines) 및 상기 로컬 비트 라인과 기준 전위 사이에 병렬로 접속되는 다수의 메모리 셀들을 포함하는 각각의 그룹을 가진 다수의 메모리 셀들의 그룹들을 포함하는,자기 터널 접합 랜덤 액세스 메모리 아키텍쳐.
  2. 제 1 항에 있어서,
    각각의 로컬 비트 라인은 제어 단자를 가진 제어 트랜지스터를 포함하고, 상기 아키텍쳐는 제어 레지스터들의 로우에서 각각의 제어 트랜지스터의 제어 단자에 접속되는 제어 라인을 더 포함하는, 자기 터널 접합 랜덤 액세스 메모리 아키텍쳐.
  3. 제 2 항에 있어서,
    상기 로우에서 각각의 자기 터널 접합에 인접한 연장하는 금속 프로그래밍 라인(metal programming line) 및 이격된 간격들(intervals)에서 상기 제어 라인에 금속 프로그래밍 라인을 접속시키는 다수의 비어(via)들을 더 포함하는, 자기 터널 접합 랜덤 액세스 메모리 아키텍쳐.
  4. 제 3 항에 있어서,
    각각의 메모리 셀은 층들의 스택 내에 형성되고, 상기 프로그래밍 라인은 상기 자기 터널 접합 아래 층에 형성되는, 자기 터널 접합 랜덤 액세스 메모리 아키텍쳐.
  5. 제 3 항에 있어서,
    상기 제어 트랜지스터들은 반도체 기판에 형성되고, 상기 제어 라인은 상기 제어 트랜지스터들의 제어 단자들과 일체형으로 형성되는, 자기 터널 접합 랜덤 액세스 메모리 아키텍쳐.
  6. 제 5 항에 있어서,
    상기 제어 라인은 도핑된 다결정 반도체 재료로 형성되는, 자기 터널 접합 랜덤 액세스 메모리 아키텍쳐.
  7. 자기 터널 접합 랜덤 액세스 메모리 아키텍쳐에 있어서,
    로우들 및 컬럼들에 배열되는 메모리 셀들의 어레이로서, 각각의 메모리 셀은 직렬로 접속되는 자기 터널 접합과 제어 트랜지스터를 포함하며, 상기 메모리 셀들의 어레이는 제어 회로에 결합된 글로벌 비트 라인을 포함하는 각각의 컬럼을 가진 다수의 컬럼들을 포함하고, 각각의 컬럼은 또한 글로벌 비트 라인과 병렬로 결합되는 다수의 로컬 비트 라인들(local bit lines) 및 상기 로컬 비트 라인과 기준 전위 사이에 병렬로 접속되는 다수의 메모리 셀들을 포함하는 각각의 그룹을 가진 다수의 메모리 셀들의 그룹들을 포함하는, 상기 메모리 셀들의 어레이,
    상기 메모리 셀들의 각각의 컬럼들은 글로벌 비트 라인와 로컬 비트 라인들을 포함하고, 기준 신호 출력을 제공하기 위해 접속되는 상기 메모리 셀들의 컬럼들 중 하나, 및
    각각 기준 신호 출력을 수신하기 위해 접속되는 제 1 입력 단자 및 기준 컬럼의 각각의 반대측 상에 적어도 하나의 글로벌 비트 라인으로부터 데이터 출력 신호를 수신하기 위해 접속되는 제 2 입력 단자를 가지는 제 1 및 제 2 비교기 회로를 포함하는 출력 회로로서, 상기 제 1 비교기 회로는 상기 기준 신호 출력에 대해 상기 기준 컬럼의 한 측면 상의 글로벌 비트 라인으로부터의 데이터 출력 신호를 비교하고, 상기 제 2 비교기 회로는 상기 기준 신호 출력에 대해 상기 기준 컬럼의 반대 측면 상의 글로벌 비트 라인으로부터의 데이터 출력 신호를 비교하는, 상기 출력 회로를 포함하는, 자기 터널 접합 랜덤 액세스 메모리 아키텍쳐.
  8. 자기 터널 접합 랜덤 액세스 메모리 아키텍쳐로서,
    로우들 및 컬럼들에 배열되는 메모리 셀들의 어레이로서, 각각의 메모리 셀은 직렬로 접속되는 자기 터널 접합과 제어 트랜지스터를 포함하며, 상기 메모리 셀들의 어레이는 제어 회로에 결합된 글로벌 비트 라인을 포함하는 각각의 컬럼을 가진 다수의 컬럼들을 포함하고, 각각의 컬럼은 또한 글로벌 비트 라인과 병렬로 결합되는 다수의 로컬 비트 라인들(local bit lines) 및 상기 로컬 비트 라인과 기준 전위 사이에 병렬로 접속되는 다수의 메모리 셀들을 포함하는 각각의 그룹을 가진 다수의 메모리 셀들의 그룹들을 포함하고, 각각의 로컬 비트 라인은 제어 트랜지스터를 포함하는, 상기 메모리 셀들의 어레이,
    로우들에 배열되는 상기 로컬 비트 라인들 내의 상기 제어 트랜지스터들로서, 각각의 제어 트랜지스터는 제어 단자를 포함하고, 상기 제어 트랜지스터들의 각 로우는 상기 로우 내의 각 제어 트랜지스터의 제어 단자와 각각의 글로벌 비트 라인의 로컬 비트 라인을 선택하기 위해 제어 회로에 부착되는 선택라인을 가지는, 상기 제어 트랜지스터들, 및
    컬럼 선택 회로, 및 제 1 글로벌 비트 라인으로부터 제 1 데이터 출력 신호를 수신하기 위해 컬럼 선택 회로를 통해 접속되는 제 1 입력 단자와 제 2 글로벌 비트 라인으로부터 제 2 데이터 출력 신호를 수신하기 위해 컬럼 선택 회로를 통해 접속되는 제 2 입력 단자를 가지는 차동 비교기 회로를 포함하는, 출력 회로로서, 상기 비교기 회로는 상기 제 1 및 제 2 데이터 출력 신호들을 차동적으로 비교하는, 상기 출력 회로를 포함하는, 자기 터널 접합 랜덤 액세스 메모리 아키텍쳐.
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