KR100855891B1 - Ｍｔｊ ｍｒａｍ 직병렬 아키텍처 - Google Patents

Ｍｔｊ ｍｒａｍ 직병렬 아키텍처 Download PDF

Info

Publication number
KR100855891B1
KR100855891B1 KR1020037003095A KR20037003095A KR100855891B1 KR 100855891 B1 KR100855891 B1 KR 100855891B1 KR 1020037003095 A KR1020037003095 A KR 1020037003095A KR 20037003095 A KR20037003095 A KR 20037003095A KR 100855891 B1 KR100855891 B1 KR 100855891B1
Authority
KR
South Korea
Prior art keywords
bit line
column
memory cell
memory
control
Prior art date
Application number
KR1020037003095A
Other languages
English (en)
Other versions
KR20030059121A (ko
Inventor
나지피터케이.
데헤레라마크
덜램마크
Original Assignee
프리스케일 세미컨덕터, 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 프리스케일 세미컨덕터, 인크. filed Critical 프리스케일 세미컨덕터, 인크.
Publication of KR20030059121A publication Critical patent/KR20030059121A/ko
Application granted granted Critical
Publication of KR100855891B1 publication Critical patent/KR100855891B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
    • G11C11/15—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements using multiple magnetic layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)
  • Semiconductor Memories (AREA)

Abstract

메모리 셀들(18)의 어레이는 행들과 열들(15)로 배열되고, 각 메모리 셀은 병렬로 연결된 자기 터널 접합(20, 22, 24, 26) 및 제어 트랜지스터(21, 23, 25, 27)를 포함하는 자기 터널 접합 랜덤 액세스 메모리 아키텍처. 제어 라인(WL)은 제어 트랜지스터들의 행에서 각 제어 트랜지스터의 게이트에 연결되고, 각 자기 터널 접합에 인접하여 연장하는 금속 프로그래밍 라인(36-39)은 비아들에 의해 공간을 두고 떨어진 간격들로 제어 라인에 연결된다. 또한, 각 열에서의 메모리 셀들의 그룹들(16, 17)은 글로벌 비트 라인들(19)에 병렬로 연결된 국부 비트 라인들을 형성하기 위해 직렬로 연결된다. 상기 직병렬 구성은 기준 신호를 제공하도록 중앙에 위치된 열을 사용하여 판독되며, 기준 열의 각 측 위의 열들로부터 데이터는 상기 기준 신호에 비교되거나 인접한 두개의 열들은 차동적으로 비교된다.
자기 터널 접합 랜덤 액세스 메모리 아키텍처, 제어 라인, 제어 트랜지스터, 기준 신호

Description

ＭＴＪ ＭＲＡＭ 직병렬 아키텍처{MTJ MRAM series-parallel architecture}
본 발명은 일반적으로 자기저항 랜덤 액세스 메모리들(Magnetroresistive Random Access Memories ; MRAM들)에 관한 것이며, 보다 구체적으로 자기 터널 접합(Magnetic tunnel junction ; MTJ) MRAM 어레이들 및 상기 어레이들을 접속하기 위한 특정 아키텍처에 관한 것이다.
자기저항 랜덤 액세스 메모리들(MRAM)에 대한 아키텍처는 다수개의 메모리 셀 또는 메모리 셀 어레이 및 다수개의 디지트 및 비트 라인 교차로 구성되어 있다. 일반적으로 사용되는 자기저항 메모리 셀은 자기 터널 접합(MTJ), 절연 트랜지스터(isolation transistor), 및 디지트 및 비트 라인 교차로 구성되어 있다. 절연 트랜지스터는 일반적으로 N-채널 전계 효과 트랜지스터(FET)이다. 상호접속 스택은 MRAM 셀을 프로그래밍하기 위해 자기장의 일부를 생성하는데 사용되는 MTJ 디바이스, 비트 라인 및 디지트 라인에 절연 트랜지스터를 접속한다.
MTJ 메모리 셀들은 일반적으로 하부 전기 접점을 형성하는 비자기 도체, 핀(pinned) 자기층, 핀 층 위에 위치한 터널 배리어층, 및 터널 배리어층 위에 위치한 자유 자기층을 포함하며, 자유 자기층 위에는 상부 접점이 있다.
자기 재료의 핀 층은, 항상 동일한 방향을 가리키는 자기 벡터를 갖는다. 자유층의 자기 벡터는 자유롭지만, 그 층의 물리적인 크기에 의해 제약되어, 두 방향들 중 어느 한 방향을 가리킨다. MTJ 셀은 전기가 층들 중 한 층으로부터 다른 층으로 셀을 수직으로 흐르도록 회로 안에 접속함으로써 사용된다. 이 MTJ 셀은 전기적으로 레지스터로서 표현할 수 있으며, 저항의 크기는 자기 벡터들의 배향에 따른다. 당업계의 숙련자가 알고 있는 바와 같이, MTJ 셀은 자기 벡터들이 정렬되지 않을 때(반대 방향들을 가리킴)는 비교적 고저항을 가지며, 자기 벡터들이 정열될 때는 비교적 저저항을 갖는다.
물론 변화가 연관된 전자 회로에서 용이하게 검출될 수 있도록 가능한 한 낮은 저저항(정렬된 벡터들)을 갖고, 저저항보다 훨씬 높은 고저항(정렬되지 않은 벡터들)을 갖는 것이 바람직하다. 고저항과 저저항의 차는 일반적으로 자기비(magnetic ratio; MR)로 불리며, 그 차는 일반적으로 백분율(%)로 표시되며, 이하 MR%로 표시된다.
MTJ 메모리 셀들의 제조 및 동작에 관한 부가 정보는 1998년 3월 31일자로 발행된, 발명의 명칭이 "멀티층 자기 터널링 접합 메모리 셀들"인 특허 번호 제 5,702,831호에서 얻을 수 있으며, 이는 본 명세서에 참고로 포함된다.
비트 라인은 일반적으로 MTJ 셀 어레이의 각 열(column)과 연관되고, 디지트 라인은 어레이의 각 행(row)과 연관된다. 비트 라인들과 디지트 라인들은 어레이 내의 정보를 판독 및 프로그램하거나 또는 어레이에 정보를 저장하기 위해, 어레이 내의 개개의 셀들을 어드레스하는데 사용된다. 선택된 셀의 프로그래밍은 미리 결정된 전류가 선택된 셀에서 교차하는 디지트 라인과 비트 라인을 통과함으로써 달성된다. 표준 메모리 아키텍처에는, 높은 프로그래밍 또는 판독 전류들, 프로그래밍 동안 셀들 사이의 불충분한 공간, 장(long) 및/또는 고저항 비트 및 디지트 라인으로 인한 저항 변화 감지의 어려움, 및 (일반적으로 저장된 데이터를 판독하는데 있어서) 불충분한 속도를 포함하는 몇 가지의 문제점들이 있다.
그러므로, 이러한 문제점들 중 일부나 전부를 극복하는 MRAM 메모리들을 위한 아키텍처들을 제공하는 것이 바람직하다.
본 발명의 특정 목적들 및 이점들은 도면들과 관련된 다음의 상세한 설명으로부터 당업계의 숙련자들에게 쉽게 명백하게 될 것이다.
도 1은 일반적인 병렬 아키텍처에 접속된, MTJ 메모리 어레이의 일부가 제거된, MTJ 메모리 어레이의 개략도.
도 2는 행과 열 접속을 예시한, MTJ 메모리 어레이의 일부가 제거된, 종래 기술의 MTJ 메모리 어레이의 개략도.
도 3은 본 발명에 따른 직병렬 아키텍처에 접속된, MTJ 메모리 어레이의 일부가 제거된, MTJ 메모리 어레이의 개략도.
도 4는 제어 일렉트로닉스(control electronics)을 반도체 기판에 집적하는 금속층들 및 비아(via)들을 예시하는 도 3의 MTJ 어레이 일부의 단면도.
도 5는 본 발명에 따른 직병렬 아키텍처에 접속된, 도 4의 MTJ 메모리 어레이의 일부가 제거된, MTJ 메모리 어레이의 등척도(isometric view).
도 6은 직병렬 아키텍처를 판독/프로그래밍하기 위한 회로들을 포함하는 MTJ RAM의 개략도.
도 7은 도 6의 아키텍처를 통합하도록 접속된 MTJ 메모리 어레이의 일례를 도시한 도면.
도 8은 직병렬 아키텍처를 판독/프로그래밍하기 위한 또 다른 회로들을 포함하는 MTJ RAM의 개략도.
도 9는 본 발명에 따른 또 다른 MTJ 메모리 어레이 아키텍처의 개략도.
도 1을 참조하면, 일반적인 병렬 아키텍처에 접속된 MTJ 메모리 어레이(10)의 개략도가 도시된다. 이 명세서 전체에서 MTJ 메모리 셀들은 도면들과 명세서를 간단히 하기 위해서 단순 레지스터(simple resistor) 또는 가변 레지스터(variable resistor)로서 묘사될 것이다. 어레이(10)에서 MTJ 메모리 셀들의 단일 열(column)이 도 1에 도시되어 있는데, 이는 각각의 다른 열들이 유사하여 개별적으로 설명할 필요가 없기 때문이다. 단일 열은 열의 각 MTJ 셀(12)의 한 단자에 연결된 비트 라인(11)을 포함한다. 각 MTJ 셀은 그라운드와 같은 공통 접합 및 제 2 단자에 접속된 제어 트랜지스터(14)를 갖는다. 이와 같이, 열의 각 MTJ 셀(12)과 그와 연관된 제어 트랜지스터(14)는 비트 라인(11)과 그라운드 사이에 병렬로 접속된다. MTJ 셀들의 행들을 따라 연장된 워드 라인들 WL0, WL1, WL2, 등은 행의 각 트랜지스터(14)의 게이트에 접속된다.
저장된 데이터의 비트를 판독하기 위해서, 열 선택 트랜지스터(도시하지 않음)는 특정 행을 선택하도록 활성화되고, 선택된 워드 라인은 특정 트랜지스터(14)를 작동시키도록 활성화된다. 선택된 MTJ 셀(12)과 연관된 특정 트랜지스터(14)만이 활성화되므로, 선택된 MTJ 셀만이 선택된 비트 라인(11)에 접속된다. 일반적으로, 판독 동작 동안 제 1 비트 라인(11)이 활성화될 것이고, 그 다음에 워드 라인들이 WL0에서 WLn까지 순차적으로 샘플링될 것이다. 이 아키텍처가 랜덤 액세스 메모리(RAM)에 사용되면, 선택된 비트들은 적절한 비트 라인들과 워드 라인들을 선택함으로써 어드레스될 수 있다. 이 아키텍처가 명백하게 갖는 문제점들은 저장된 데이터에 액세스하는 것이 비교적 느리고, MTJ 어레이가 불필요하게 크다는 것이다.
미국 특허 제 5,894,447호에 기재된 아키텍처에서는, 열의 각 MTJ 셀이 도 2에 도시된 바와 같이 그와 연관된 제어 트랜지스터와 병렬로 접속된다. 이 아키텍처에서, 열의 각 MTJ 셀은 그와 연관된 제어 트랜지스터와 병렬로 접속되고, MTJ 셀들의 그룹들은 열 비트 라인과 그라운드 사이에서 부가적인 그룹 선택 트랜지스터와 직렬로 접속된다. 그룹 선택 트랜지스터들의 게이트들은 그룹 선택 라인들에 연속으로 접속된다.
저장된 데이터의 비트를 판독하기 위해서, 열 선택 트랜지스터(도시하지 않음)는 특정 비트 라인을 선택하도록 활성화된다. 선택된 그룹 라인이 활성화되며, 선택된 MTJ 셀과 연관된 워드 라인을 제외한 그룹의 워드 라인들 모두가 활성화된다. 따라서, 선택된 MTJ 셀과 연관된 트랜지스터를 제외한 그룹의 모든 트랜지스터들이 선택된 MTJ 셀을 제외한 그룹의 MTJ 셀들 전체에 걸쳐 단락(short circuit) 하도록 작동된다. 선택된 MTJ 셀을 제외한 MTJ 셀들 모두가 그들에 걸친 단락(액티브 트랜지스터)을 가지므로, 단락되지 않은 선택된 MTJ 셀의 저항만이 샘플링될 것이다.
프로그램 워드 라인은 행의 각 MTJ 셀과 연관된다. 도 2의 아키텍처를 위한 프로그래밍 동작에서, MTJ 셀은 일반적으로, 상기 판독 동작에 기재된 바와 같이 선택되며, 프로그래밍 전류는 연관된 프로그램 워드 라인을 통해서 선택된 MTJ 셀에 공급된다. 연관된 비트 라인과 워드 라인들에서의 전류들의 결합은 자유 자기층에서 자기 벡터를 정확한 방향으로 향하게 하는 자기장을 선택된 MTJ 셀에 생성한다. 이러한 타입의 아키텍처에서의 한 가지 주된 문제점은 워드 라인 및 어떤 경우에는 비트 라인들이 폴리실리콘으로서 집접 회로에 형성된다는 것이다. 폴리실리콘으로 형성된 라인들은 비교적 고저항을 가지며, 판독 및 프로그래밍 동작들 동안 필요한 전력을 상당히 증가시킨다. 또한, MTJ 셀과 긴 라인들이 비교적 높은 커패시턴스를 야기시킨다는 사실과 고저항 때문에, 각 셀의 RC 시상수가 비교적 높아, 동작 속도가 상당히 낮아진다.
이제 도 3을 참조하면, 본 발명에 따른 직병렬 아키텍처의 개략도가 도시된다. 이해를 쉽게 하기 위해서, 2개의 직렬 그룹들(16 및 17)의 MTJ 메모리 셀들(18)을 갖는 MTJ 어레이의 단일 열(15)만이 도시된다. 각 MTJ 메모리 셀(18)은 제어 트랜지스터와 병렬로 접속된 자기 터널 접합을 포함한다. 열(15)은 글로벌 비트 라인(19)을 포함하며, 각 그룹의 셀들(16 및 17)의 MTJ 셀들(18)은 글로벌 비트 라인(19)과, 그라운드와 같은 기준 전위 사이에 직렬로 접속된다. 각 그룹의 셀들(16 및 17)은 그룹 선택 트랜지스터에 의해 글로벌 비트 라인(19)에 병렬로 접속된다. 어레이의 열들에서의 대응하는 그룹 선택 트랜지스터들(28)은 연속으로 접속되며, 메모리 셀들(18)도 행으로 접속되며, 메모리 셀들(18)의 제어 트랜지스터들의 제어 전극들은 하기에 워드 라인들이라고 불리는 제어 라인들에 의해 연속으로 접속된다.
여기서 선택된 그룹의 셀들(16 또는 17)만이 임의의 특정 경우에 글로벌 비트 라인(19)에 접속될 것을 특히 유념해야 한다. 따라서, 비트 라인 커패시턴스는 도 1에 도시된 것과 같은 아키텍처들에 비해 현저히 감소된다. 비트 라인 커패시턴스의 이러한 현저한 감소는 직병렬 아키텍처를 갖는 MTJ RAM들의 동작을 상당히 증가시킨다.
그룹들의 셀들 각각이 유사한 방식으로 동작되며 구성되기 때문에, 이번에는 그룹(16)만이 더욱 상세하게 설명될 것이다. 그룹(16)은 한쪽이 그라운드에 접속되며 제어 트랜지스터(21)가 병렬로 접속된 제 1의 MTJ 셀(20)을 갖는다. 제 2의 MTJ 셀(22)은 한쪽이 MTJ 셀(20)의 반대쪽에 접속되며 제어 트랜지스터(23)가 병렬로 접속되어 있다. 제 3의 MTJ 셀(24)은 한쪽이 MTJ 셀(22)의 반대쪽에 접속되며 제어 트랜지스터(25)가 병렬로 접속되어 있다. 제 4의 MTJ 셀(26)은 한쪽이 MTJ 셀(24)의 반대쪽에 접속되며 제어 트랜지스터(27)가 병렬로 접속되어 있다. 그룹 선택 트랜지스터(28)는 제 4의 MTJ 셀(26)의 반대쪽을 글로벌 비트 라인(19)에 연결한다. 제어 트랜지스터들(21, 23, 25, 및 27)의 제어 단자들은 WL0 내지 WLn-1로 표시된 워드 라인들에 연결된다.
전체 MTJ 메모리 어레이 및 연관된 전자 회로는 반도체 기판(35) 위에 제조된다. 부가적으로 도 4를 참조하면, 단면도는 도 3의 그룹(16)의 MTJ 셀들 및 제어 일렉트로닉스를 반도체 기판(35) 상에 집적하는 비아들 및 금속화층들을 도시한다. 제어 트랜지스터들(21, 23, 25 및 27) 및 선택 트랜지스터(28)는 표준 반도체 기술들을 사용하여 기판(35)에 형성된다. 워드 라인들 WL0 내지 WLn-1이 형성되어 제어 트랜지스터들(21, 23, 25 및 27)을 위한 게이트 단자들로서 동작하며, 도면 내외에서 워드 라인들을 형성한다. 비트 선택 라인 BS은 동일 금속화 단계에서 형성되어 또한 선택 트랜지스터(28)를 위한 게이트 단자로서 동작한다.
(T-형상의 구조들로 도시된) 비아들 및 상호접속 라인들은 다음 금속화 단계들에서 형성되어 MTJ 셀들(20, 22, 24 및 26)을 비트 라인(19) 및 연관된 제어 트랜지스터들(21, 23, 25 및 27)의 반대측 단자에 상호접속시킨다. 프로그래밍 워드라인들(36 내지 39)이 다음 금속화 단계에서 MTJ 셀들(20, 22, 24 및 26)에 대해 각각 근접하게 위치하도록 형성된다. 최종 금속화 단계에서, 열 라인들 또는 글로벌 비트 라인들(19)은 일반적으로 MTJ 셀들의 각 행(또는 열)마다 하나씩, 프로그래밍 워드 라인들에 수직으로 형성된다. 여기서, 각 비트 라인(19)이 글로벌 비트 라인으로 불릴 수 있음을 알 수 있어야 하며, 이는 각 그룹의 셀들(16, 17, 등)이 비트 라인(19)에 직렬로 되어 MTJ 셀들의 모든 그룹들을 열로 연결하기 때문이다.
도 4에 도시된 구조의 구성 및 동작에 대한 추가 정보에 대해서는, 동일한 양수인에 의해 양도되고 여기에 참조로 포함된 "고밀도 MRAM 셀 어레이"라는 명칭으로, 동일자로 출원된 계류중인 출원을 참조하라. 도 4에 도시된 특정 실시예에서, 프로그래밍 워드 라인들(36-39)은 열 라인들(19)이 MTJ 셀들(20, 22, 24 및 26)에 더 가까이 인접하여 위치할 수 있도록 각각 MTJ 셀들(20, 22, 24 및 26) 아래에 위치하며, 이에 의해 필요한 프로그래밍 전류 및 인접한 행들(또는 열들)과의 자기 상호작용이 감소된다.
도 5를 추가로 참조하면, 도 4의 MTJ 메모리 어레이의 등척도가 도시된다. 도 4를 다시 참조함으로써 가장 명료하게 알 수 있듯이, 트랜지스터들(21, 23, 25, 및 27)의 형성 동안, 워드라인들 WL0 내지 WLn-1이 형성된다. 이러한 타입의 트랜지스터의 제조에 일반적으로 사용되는 특정 프로세스 때문에, 게이트들 및 워드라인들은 도핑된 폴리실리콘으로 형성된다. 상기에 요약한 바와 같이 문제는 폴리실리콘이 비교적 고저항을 가지며, 필요한 동작 전력을 크게 증가시키고, MTJ 메모리 어레이의 동작 속도를 감소시킨다는 것이다. 많은 집적 회로들에서 이 문제는 게이트들과 워드라인들을 금속화함으로써, 즉 폴리실리콘 워드라인을 추가 금속 라인으로 스트래핑(strapping)함으로써 감소된다. 그러나, 워드라인들의 이러한 스트래핑은 MTJ 셀 구조(MTJ 셀 및 연관된 제어 트랜지스터)의 크기를 상당히 증가시킨다. 제어 트랜지스터들의 게이트들에서의 워드라인들의 스트래핑은 수개의 추가 마스킹 및 에칭 단계들을 필요로 하여 제어하기 어려우므로, 처리시 추가 단계들 및 모든 후속 단계들에는 추가적인 칩 실장 면적(chip real estate)이 필요하다.
도 4 및 도 5에 도시된 실시예에서, 스트래핑 문제는 금속 프로그래밍 워드라인들(36, 37, 38 및 39)을, 이격된 간격들로, 폴리실리콘 워드라인들 WL0 내지 WLn-1에 연결시킴으로써 극복된다. 이러한 공간을 둔 연결들은 비아들(42)로서 도 5에 도시된다. 프로그래밍 워드 라인들(36, 37, 38 및 39)이 금속이고, 폴리실리콘 워드라인들 WL0 내지 WLn-1에 병렬이기 때문에, 공간을 둔 연결들은 폴리실리콘 워드라인들 WL0 내지 WLn-1의 저항을 크게 감소시킨다. 또한, 프로그래밍 워드라인들(36, 37, 38 및 39)의 형성은 폴리실리콘 워드라인들 WL0 내지 WLn-1을 스트래핑하는 것보다 훨씬 단순하다. 왜냐하면 위치, 크기 등이 금속화된 게이트의 형성보다 훨씬 덜 중요하기 때문이다.
이제 도 6으로 돌아가면, 본 발명에 따른 직병렬 아키텍처에 연결된, MTJ 메모리 어레이(51)를 판독/프로그래밍하기 위한 회로를 포함하는, MTJ RAM(50)의 개략도가 도시된다. 어레이(51)는 52로 표시된 병렬 유닛들에 연결되고 행들과 열들로 배열된, 연관된 제어 트랜지스터들 및 다수개의 MTJ 셀들을 포함한다. 그룹 n의 유닛들(52)은 비트 선택 트랜지스터를 갖는 국부 비트 라인으로서 직렬로 연결되며 이는 일례로 파선으로 에워싸이고 55로 표시된다. 각 열은 글로벌 비트 라인 BL0 내지 BL3에 병렬로 연결된 국부 비트 라인들을 갖는 다수개의 그룹들(55)을 포함한다. 여기서, 중심에 위치된 열은 다른 열들과 유사하게 구성되어 있지만, 글로벌 비트 라인은 여기서 좀더 상세하게 설명할 것이기 때문에 BLref로 표시됨을 유념해야 한다.
비트 라인 프로그램 전류 스위치(57)는 각 글로벌 비트 라인들 BL0 내지 BL3의 한 단부와 프로그램 전류 회로(58)에 연결되며, 프로그램 전류 회로(58)는 비트 라인들에서 프로그램 전류를 소스(source) 또는 싱크(sink)하도록 구성된다. 글로벌 비트 라인 BLref은 프로그램되지 않고 대신 일정한 기준이기 때문에 프로그램 전류 회로(58)에 연결되지 않는다. 글로벌 비트 라인들 BL0 내지 BL3의 반대쪽 단부들은, 글로벌 비트 라인들 BL0 내지 BL3의 특정 라인을 선택하기 위해 연결된 열 디코드 회로(60)를 갖는 비트 라인 선택 회로(59)에 연결된다. 기준 비트 라인 BLref의 다른쪽 단부는 기준 데이터 라인(62)에 연결되고, 이는 차례로 비교기들(63 및 64)의 네거티브 입력들에 연결된다.
비트 라인 선택 회로(59)의 제 1 출력은 접합(66)에 연결되며 이 접합은 비트 라인들 BL0 및 BL1에서 프로그래밍 전류를 소스 또는 싱크하도록 구성된 프로그램 전류 회로(69)(회로(58)의 반대측)에 연결된다. 접합(66)도 비교기(63)의 포지티브 입력에 연결된다. 접합(66)은 선택된 글로벌 비트 라인 상의 전위가 비교기(63)의 글로벌 비트 라인 BLref 상의 전위와 비교될 수 있도록 회로(59)에 의해, 글로벌 비트 라인들 BL0 및 BL1 중 선택된 한 라인에 연결된다. 유사하게, 비트 라인 선택 회로(59)의 제 2 출력은 접합(68)에 연결되며, 이것은 차례로, 비트 라인들 BL2 및 BL3에서 프로그래밍 전류를 소스 또는 싱크하도록 구성된 프로그램 전류 회로(69)(회로(58)의 반대측)에 연결된다. 접합(68)은 또한 비교기(64)의 포지티브 입력에 연결된다. 접합(68)은 선택된 글로벌 비트 라인 상의 전위가 비교기(64)의 글로벌 비트 라인 BLref 상의 전위와 비교될 수 있도록 회로(59)에 의해, 글로벌 비트 라인들 BL2 및 BL3 중 선택된 한 라인에 연결된다.
열들 및 그룹들로 배열되는 것 외에도, 상기 설명한 바와 같이, 각 그룹의 비트 선택 트랜지스터 및 병렬 유닛들(52)은 행들로 배열된다. 비트 선택 트랜지스터들의 각 행은 트랜지스터들의 게이트들을 직렬 선택 회로(70)에 연결하는 SS0 내지 SS3으로 표시된 선택 라인을 가지며, 이 직렬 선택 회로(70)는 직렬 디코드 회로(71)에 의해 제어된다. 병렬 유닛들(52)의 각 행은 그와 연관된 DL0 내지 DLn으로 표시된 디지트(워드 프로그래밍) 라인을 가지며, 상기 디지트 라인들 모두는 디지트 라인 전류 싱크(72)의 한 단부에 연결된다. 또한, 병렬 유닛들(52)의 각 행은 유닛들(52)의 각 제어 트랜지스터들의 게이트들에 연결된, WL0 내지 WLn으로 표시된 워드라인을 갖는다. 워드라인들 WL0 내지 WLn의 반대쪽 단부들은 워드/디지트 라인 선택 회로(75)를 통해 전류원(77)에 연결되며, 이 워드/디지트 라인 선택 회로(75)는 행 디코더(76)에 의해 제어된다. 상기 설명한 바와 같이, 워드라인들 WL0 내지 WLn은 각각 이격된 간격들로 연관된 디지트 라인들 DL0 내지 DLn에 연결된다.
도 7을 더 참조하면, 상기 설명한 MTJ RAM(50)과 유사한 MTJ RAM(80)이 도시된다. 이 특정 예에서, RAM(80)은 MTJ 셀들의 512개의 열들과 4개의 기준 열들(81)을 포함한다. 각 기준 열(81)은 각 측에 64개의 열들을 갖도록 위치되고, 각 기준 열(81)이 각 기준 열(81)의 좌측의 64개의 열들 및 우측의 64개의 열들에 대해 기준으로서 작용하도록 연결된다. 전원 전류 변화들, 프로세스 변경들, 온도 추적 프로세스, 전압 및 온도 변화들과 같은 것들이 신호 손실을 가져올 수 있을 것이다. 도 6과 관련하여 기술된 아키텍처로 인해, 좌측 64개의 열들의 선택된 MTJ 셀과 우측 64개의 열들의 병렬 트랜지스터의 임의의 변화들은 또한 워드/디지트 라인을 따라 동일한 행에 위치된 기준 MTJ 셀에서 실질적으로 동일한 크기로 제시될 것이다. 일단 변화들이 차동적으로 비교기에 제시되면, 그들은 공통 모드로 처리되고 거부될 것이다.
도 2와 관련하여 도시되고 설명된 바와 같이, 직렬로 연결된 MTJ 셀들에서의 주요 단점들 중 하나는 데이터의 차동 검출을 얻는데 어려움이 있다는 것이다. 이러한 어려움은, 주로, MTJ 셀들의 그룹에서 각 셀의 전압들이 액세스되고 있는 MTJ 셀에 따라 조금 다른 것에 기인한다. 이론적으로, 각 MTJ 셀은 동일하게 전압 강하하지만, 이것은 실제 마이크로 제조 프로세스에서 가능하지 않다. 도 6과 관련하여 기술된 아키텍처는 MTJ 셀들을, 선택된 MTJ 셀과 동일한 위치에서 MTJ 기준 셀에 의해 생성된 일정한 기준과 비교함으로써 이 문제를 극복한다. 선택된 MTJ 셀들과 기준 MTJ 셀들의 상대 위치들 때문에, 기준은 실질적으로 일정하고, 데이터의 차동 검출은 비교적 정확하게 달성될 수 있다.
또한, MTJ 셀에 걸친 전압은 MTJ 셀에 걸쳐 인가되는 바이어스에 의해 결정되며, 이는 MR을 제어한다. 선택된 MTJ 셀과 기준 MTJ 셀들은 그 전역에 걸쳐 매우 가까운 바이어스 전압들을 가지는 것이 중요하다. 이것은, 선택된 MTJ 셀과 기준 MTJ 셀들이 선택된 열과 기준 열에서 동일한 위치를 차지하기 때문에, 도 6과 관련하여 설명된 아키텍처에서 달성된다. 또한, 데이터 라인들과 비트 라인들 상에 도입된 임의의 입력 노이즈는 기준 및 비트 라인들 모두에 존재할 것이고, 공통 모드로서 비교기들에 의해 거부될 것이며, 이것은 저주파 노이즈에 대해서 특히 그러하다.
이제, 도 8로 돌아가면, MTJ RAM(85)의 개략도가 도시된다. RAM(85)은 제 1 데이터 출력(접합(66))과 비교기(63) 사이에 전류 센서(86)가 포함된 것을 제외하면 도 6의 RAM(50)과 유사하다. 또한, 전류 센서(87)는 제 2 데이터 출력(접합(68))과 비교기(64) 사이에 포함되며, 전류 센서(88)는 비트 라인 BLref의 단부와 비교기들(63 및 64)의 네거티브 입력들 사이에 연결된다. 전류 센서들(86, 87 및 88)은, 동일한 양수인에 의해 양도되고 여기에 참조로 포함된, "MTJ 메모리들의 판독을 위한 전류 컨베이어 및 방법"이라는 명칭의, 일련 번호 제 09/540,794호인, 2000년 3월 31일 출원된 계류중인 출원에 설명된, 전류 컨베이어와 유사하다. 전류 컨베이어들 때문에, 회로 동작과 출력 신호들은 모든 프로세스, 공급, 온도 및 MTJ 저항 조건들과 독립적이다. 또한, 전류 컨베이어들 때문에, 데이터 라인들 또는 비트 라인들 상의 전압 흔들림(swing)들은 판독 프로세스의 속도가 크게 증가되도록 실질적으로 제거된다. 또한, 전류 컨베이어들은 동작을 개선시키기 위해 전류-전압 변환기로서 동작하며, 전압은 판독 특성들을 개선시키기 위해 증폭된다.
도 9를 참조하면, 본 발명에 따른 MTJ 메모리 어레이를 위한 또 다른 아키텍처가 도시된다. 이 실시예에서, MTJ 어레이 및 행 일렉트로닉스들은 기본적으로 도 6과 관련하여 설명한 구조와 유사하다. 아키텍처(100)의 차는 열 일렉트로닉스들의 접속과 저장된 데이터를 판독하는 방법이다. 이해하기 편리하게 하기 위해서, MTJ 어레이는, 101 내지 108로 연속적으로 번호가 매겨진 8개의 열들을 포함한다.
열들(101 내지 108)에 대한 각 글로벌 비트 라인의 상단은 스위칭 트랜지스터에 결합되며, 여기서 8개의 스위칭 트랜지스터들은 RW로 표시된, 판독/기입 회로에 의해 제어된 비트 라인 프로그램 전류 스위치(110)를 형성한다. 스위치(110)는 열들(101, 103, 105 및 107)의 글로벌 비트 라인들을 프로그램 전류 소스/싱크 회로(source/sink circuit; 112)에 연결하고, 열들(102, 104, 106 및 108)의 글로벌 비트 라인들을 프로그램 전류 소스/싱크 회로(114)에 연결하도록 설계된다. 소스/싱크 회로(112)는 또한 판독/기입 회로(RW)에 의해 제어된다.
열들(101 내지 108)에 대한 각 글로벌 비트 라인의 하단은 또 다른 스위칭 트랜지스터에 결합되며, 여기서 8개의 스위칭 트랜지스터들은 115로 표시된, 비트 라인 선택 회로를 형성한다. 선택 회로(115)는 열들(101, 103, 105 및 107)의 글로벌 비트 라인들을 프로그램 전류 소스/싱크 회로(117)에 연결하고, 열들(102, 104, 106 및 108)의 글로벌 비트 라인들을 프로그램 전류 소스/싱크 회로(118)에 연결하도록 설계된다. 소스/싱크 회로(117)는 소스/싱크 회로(112)와 관련하여 동작하고, 소스/싱크 회로(118)는 소스/싱크 회로(114)와 관련하여 동작하여 열들(101 내지 108)에 판독 및 적절한 프로그래밍 전류들을 제공한다. 비교기 회로(120)는 선택 회로(115)를 통해서 열들(101, 103, 105 및 107)의 글로벌 비트 라인들의 하단들에 연결된 제 1 입력 단자(121)를 갖는다. 비교기 회로(120)는 선택 회로(115)를 통해서 열들(102, 104, 106 및 108)의 글로벌 비트 라인들의 하단들에 연결된 제 2 입력 단자(122)를 갖는다.
열 디코드 회로(125)는 상이한 전류원들과 상이한 출력 회로들과 인접한 두개의 열들이 동시에 활성화될 수 있도록 회로(115)를 선택하도록 연결된다. 이 실시예에서, 예를 들면 디코드 회로(125)로부터의 제 1 출력 신호(Y0)는 열들(101 및 102)의 글로벌 비트 라인의 하단에서 스위칭 트랜지스터들을 활성화시킨다. 디코드 회로(125)로부터의 제 2 출력 신호(Y1)는 열들(103 및 104)의 글로벌 비트 라인의 하단에서 스위칭 트랜지스터들을 활성화시킨다. 디코드 회로(125)로부터의 제 3 출력 신호(Y2)는 열들(105 및 106)의 글로벌 비트 라인의 하단에서 스위칭 트랜지스터들을 활성화시킨다. 디코드 회로(125)로부터의 제 4 출력 신호(Y3)는 열들(107 및 108)의 글로벌 비트 라인의 하단에서 스위칭 트랜지스터들을 활성화시킨다.
그러므로, 판독 동작 동안, 가깝게 인접한 2개의 열들은 비교기(120)의 반대측 입력 단자들에 동시에 연결된다. 다음에 비교기(120)는 열들의 연관된 쌍에 저장된 비트들을 차동적으로 비교한다. MTJ 어레이의 직병렬 연결 때문에, 각 열은 실제로 임의의 수의 국부 비트 라인들을 가질 수 있으며, 각 국부 비트 라인은 실제로 직렬로 연결된 임의의 수의 MTJ 셀들을 포함할 수 있다. 이러한 특정 예에서, 하나의 열(예컨대 열(101))의 각 MTJ 셀은 연관된 열(이 예에서는 열(102))에서 대응하는 MTJ 셀에 저장된 데이터와 반대 데이터를 가질 것이다. 두개의 반대로 저장된 비트들의 차동 비교 때문에, 판독하기 위해 이용가능한 신호의 양은 효과적으로 두배가 된다. 왜냐하면, 이용 가능한 신호가 비차동 감지에 의한 MRAM 메모리들의 경우인, 기준 레벨을 확립하기 위해 둘로 분리되면 안되기 때문이다. 또한, 비교된 셀들의 근접성 및 동일 특성들로 인해, 비교되는 두개의 MTJ 셀들 사이의 임의의 부정합은 매우 적을 것이다. 또한, 차동 비교들은 연관된 열들의 스위칭 트랜지스터들 사이의 변동들뿐만 아니라, 전압 및 온도 변화들 및 공통 노이즈에 민감하지 않을 것이다. 왜냐하면, 변동들 및 공통 노이즈가 두 열들내에 존재하여 차동 비교기(120)에 의해 공통 모드로 처리될 것이기 때문이다.
이 명세서 전반에 걸쳐, 용어 "열" 및 "행"은 개별적인 배향을 설명하기 위해 사용되었다. 그러나, 이러한 용어들은 설명되는 특정 구조의 보다 나은 이해를 도모하기 위해서 사용된 것일 뿐, 어떤 방법으로든 본 발명을 한정하기 위해 사용된 것은 아님을 이해해야 한다. 당업계의 숙련자들에 의해 이해될 것이지만, 열들과 행들은 쉽게 상호교환될 수 있으며, 그러한 용어가 상호교환 가능함이 이 명세서에서 의도된다. 또한, 여러 라인들의 특정 이름들, 예컨대 비트 라인, 워드 라인, 디지트 라인, 선택 라인, 프로그램 라인 등은 설명을 쉽게 하기 위해서 사용된 일반명이지, 임의의 방식으로 본 발명을 한정하기 위한 것이 아니다.
이와 같이, MTJ RAM들의 새롭고 개선된 아키텍처가 기재되어 있다. 새롭고 개선된 아키텍처는 RAM의 실현가능한 동작을 가능하게 한다. 또한, MTJ 어레이에 있는 각 비트의 배치 때문에, 셀 크기는 더 작아서, 더 높은 밀도의 어레이들을 만든다. 또한, 새로운 워드 및 디지트 라인 연결들 때문에, 동작 속도는 실질적으로 개선되고, 동작 전력은 감소된다.
우리는 본 발명의 특정 실시예들을 도시하고 설명하였지만, 당업계의 숙련자들은 추가의 수정들과 개선들을 할 것이다. 그러므로, 본 발명은 보여준 특정 형태들에 한정되는 것이 아니라는 것을 이해하길 바라며, 첨부된 청구범위에서, 본 발명의 요지와 범위로부터 벗어나지 않는 모든 수정들을 포함하려는 의도이다.

Claims (11)

  1. 자기 터널 접합(magnetic tunnel junction) 랜덤 액세스 메모리 아키텍처 (random access memory architecture)에 있어서,
    행들과 열들로 배치된 메모리 셀들의 어레이로서, 각 메모리 셀은 병렬로 연결된 자기 터널 접합 및 제어 트랜지스터를 포함하며, 각 제어 트랜지스터는 제어 단자를 포함하는, 상기 어레이와;
    제어 트랜지스터들의 행에서 각 제어 트랜지스터의 상기 제어 단자에 연결된 제어 라인과;
    각 자기 터널 접합에 인접하여 연장하는 금속 프로그래밍 워드 라인과;
    상기 금속 프로그래밍 워드 라인을 이격된 간격들로 상기 제어 라인에 연결하는 다수개의 비아들을 포함하는, 자기 터널 접합 랜덤 액세스 메모리 아키텍처.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 자기 터널 접합 랜덤 액세스 메모리 아키텍처에 있어서,
    행들과 열들로 배치된 메모리 셀들의 어레이로서, 각 메모리 셀은 병렬로 연결된 자기 터널 접합 및 제어 트랜지스터를 포함하며, 각 제어 트랜지스터는 제어 단자를 포함하고,
    상기 메모리 셀들의 어레이는 다수개의 메모리 셀 열들을 포함하고, 각 메모리 셀 열은 비트라인 선택 회로에 한쪽 끝이 결합되고, 비트라인 프로그램 전류 스위치를 통해 프로그램 전류 회로에 반대쪽 끝이 결합된 글로벌 비트 라인을 포함하며, 각 메모리 셀 열은 다수개의 그룹들의 메모리 셀들을 더 포함하며, 각 그룹은 국부 비트 라인을 형성하도록 글로벌 비트 라인과 기준 전위 사이에 직렬로 연결된 다수개의 메모리 셀들을 포함하고, 각 메모리 셀은 메모리 셀 열에서 다수개의 메모리 셀 열 위치들 중 하나에 위치되고, 상기 다수개의 메모리 셀 열 위치들의 각각은 행에 대응하며, 각 국부 비트 라인은 제어 트랜지스터를 포함하는, 상기 어레이와;
    메모리 셀들의 기준 열로서, 다수개의 기준 셀들, 글로벌 기준 비트 라인과 국부 비트 라인들을 포함하고, 상기 글로벌 기준 비트 라인은 일정한 기준을 제공하도록 기준 데이터 라인에 결합되고, 각 기준 셀은 상기 기준 열에서 다수개의 기준 열 위치들 중 하나에 위치되고, 상기 다수개의 기준 열 위치들의 각각은 메모리 셀 열 위치에 대응하고, 상기 기준 열은 선택된 메모리 셀과 같은 위치에 있는 기준 메모리 셀이 기준 신호 출력을 제공하도록 더 연결되는, 상기 메모리 셀들의 기준 열과,
    기준 신호 출력을 수신하도록 연결된 제 1 입력 단자와 상기 기준 열의 각 반대측 상의 적어도 하나의 글로벌 비트 라인으로부터 데이터 출력 신호를 수신하도록 연결된 제 2 입력 단자를 각각 가지는 제 1 및 제 2 비교기 회로를 포함하는 출력 회로로서, 상기 제 1 비교기 회로는 상기 기준 열의 한측 상의 글로벌 비트 라인으로부터 데이터 출력 신호를 기준 신호 출력과 비교하고, 상기 제 2 비교기 회로는 상기 기준 열의 반대측 상의 글로벌 비트 라인으로부터 데이터 출력 신호를 기준 신호 출력과 비교하는, 상기 출력 회로를 포함하는, 자기 터널 접합 랜덤 액세스 메모리 아키텍처.
  10. 자기 터널 접합 랜덤 액세스 메모리 아키텍처에 있어서,
    행들과 열들로 배치된 메모리 셀들의 어레이로서, 각 메모리 셀은 병렬로 연결된 자기 터널 접합 및 제어 트랜지스터를 포함하고, 각 제어 트랜지스터는 제어 단자를 포함하고,
    상기 메모리 셀들의 어레이는 다수개의 메모리 셀 열들을 포함하고, 각 메모리 셀 열은 비트라인 선택 회로에 한쪽 끝이 결합되고, 비트라인 프로그램 전류 스위치를 통해 프로그램 전류 회로에 반대쪽 끝이 결합된 글로벌 비트 라인을 포함하며, 각 메모리 셀 열은 다수개의 그룹들의 메모리 셀들을 더 포함하며, 각 그룹은 국부 비트 라인을 형성하도록 글로벌 비트 라인과 기준 전위 사이에 직렬로 연결된 다수개의 메모리 셀들을 포함하고, 각 메모리 셀은 메모리 셀 열에서 다수개의 메모리 셀 열 위치들 중 하나에 위치되고, 상기 다수개의 메모리 셀 열 위치들의 각각은 행에 대응하며, 각 국부 비트 라인은 제어 트랜지스터를 포함하는, 상기 어레이와;
    다수개의 기준 셀들을 포함하는 기준 열로서, 상기 기준 열은 글로벌 기준 비트 라인과 국부 비트 라인들을 포함하고, 상기 글로벌 기준 비트 라인은 일정한 기준을 제공하도록 기준 데이터 라인에 결합되고, 각각의 기준 셀은 상기 기준 열에서 다수개의 기준 열 위치들 중 하나에 위치되고, 상기 다수개의 기준 열 위치들의 각각은 메모리 셀 열 위치에 대응하고, 상기 기준 열은 선택된 메모리 셀과 같은 위치에 있는 기준 메모리 셀이 상기 기준 열의 선택된 국부 비트 라인으로부터 기준 신호 출력을 제공하도록 더 연결되는, 기준 열과;
    행들에 배열된 국부 비트 라인들에서의 제어 트랜지스터들로서, 각 제어 트랜지스터는 제어 단자를 포함하며, 제어 트랜지스터들의 각 행은 상기 제어 트랜지스터들의 행의 각 제어 트랜지스터의 제어 단자에 그리고 각 글로벌 비트 라인과 상기 기준 열의 국부 비트 라인을 선택하기 위한 직렬 선택 회로에 부착된 선택 라인을 갖는, 상기 제어 트랜지스터들과;
    기준 신호 출력을 수신하도록 연결된 제 1 입력 단자와 기준 열의 각 반대측 상의 적어도 하나의 글로벌 비트 라인으로부터 데이터 출력 신호를 수신하도록 연결된 제 2 입력 단자를 각각 가지는 제 1 및 제 2 비교기 회로를 포함하는 출력 회로로서, 상기 제 1 비교기 회로는 상기 기준 열의 한측 상의 글로벌 비트 라인으로부터 데이터 출력 신호를 기준 신호 출력과 비교하고, 상기 제 2 비교기 회로는 상기 기준 열의 반대측 상의 글로벌 비트 라인으로부터 데이터 출력 신호를 기준 신호 출력과 비교하는, 상기 출력 회로를 포함하는, 자기 터널 접합 랜덤 액세스 메모리 아키텍처.
  11. 자기 터널 접합 랜덤 액세스 메모리 아키텍처에 있어서,
    행들과 열들로 배치된 메모리 셀들의 어레이로서, 각 메모리 셀은 병렬로 연결된 자기 터널 접합 및 제어 트랜지스터를 포함하고, 각 제어 트랜지스터는 제어 단자를 포함하고,
    상기 메모리 셀들의 어레이는 다수개의 메모리 셀 열들을 포함하고, 각 메모리 셀 열은 비트라인 선택 회로에 한쪽 끝이 결합되고, 비트라인 프로그램 전류 스위치를 통해 프로그램 전류 회로에 반대쪽 끝이 결합된 글로벌 비트 라인을 포함하며, 각 메모리 셀 열은 다수개의 그룹들의 메모리 셀들을 더 포함하며, 각 그룹은 국부 비트 라인을 형성하도록 글로벌 비트 라인과 기준 전위 사이에 직렬로 연결된 다수개의 메모리 셀들을 포함하고, 각 메모리 셀은 메모리 셀 열에서 다수개의 메모리 셀 열 위치들 중 하나에 위치되고, 상기 다수개의 메모리 셀 열 위치들의 각각은 행에 대응하며, 각 국부 비트 라인은 제어 트랜지스터를 포함하는, 상기 어레이와;
    행들에 배열된 국부 비트 라인들에서의 제어 트랜지스터들로서, 각 제어 트랜지스터는 제어 단자를 포함하며, 제어 트랜지스터들의 각 행은 상기 제어 트랜지스터들의 행의 각 제어 트랜지스터의 제어 단자에 그리고 각 글로벌 비트 라인의 국부 비트 라인을 선택하기 위한 직렬 선택 회로에 부착된 선택 라인을 갖는, 상기 제어 트랜지스터들과;
    메모리 셀들의 기준 열로서, 다수개의 기준 셀들, 제 2 글로벌 기준 비트 라인과 국부 비트 라인들을 포함하고, 상기 글로벌 기준 비트 라인은 일정한 기준을 제공하도록 기준 데이터 라인에 결합되고, 각 기준 셀은 상기 기준 열에서 다수개의 기준 열 위치들 중 하나에 위치되고, 상기 다수개의 기준 열 위치들의 각각은 메모리 셀 열 위치에 대응하고, 상기 기준 열은 선택된 메모리 셀과 같은 위치에 있는 기준 메모리 셀이 제 2 데이터 출력 신호를 제공하도록 더 연결되는, 상기 메모리 셀들의 기준 열과,
    열 선택 회로와, 상기 열 선택 회로를 통해 제 1 글로벌 비트 라인으로부터 제 1 데이터 출력 신호를 수신하도록 연결된 제 1 입력 단자와 상기 열 선택 회로를 통해 상기 제 2 글로벌 기준 비트 라인으로부터 상기 제 2 데이터 출력 신호를 수신하도록 연결된 제 2 입력 단자를 갖는 차동 비교기 회로를 포함하는 출력 회로로서, 상기 비교기 회로는 상기 제 1 및 제 2 데이터 출력 신호들을 차동적으로 비교하는, 상기 출력 회로를 포함하는, 자기 터널 접합 랜덤 액세스 메모리 아키텍처.
KR1020037003095A 2000-08-28 2001-08-24 Ｍｔｊ ｍｒａｍ 직병렬 아키텍처 KR100855891B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US09/649,117 2000-08-28
US09/649,117 US6331943B1 (en) 2000-08-28 2000-08-28 MTJ MRAM series-parallel architecture
PCT/US2001/026571 WO2002019337A2 (en) 2000-08-28 2001-08-24 Mtj mram series-parallel architecture

Publications (2)

Publication Number Publication Date
KR20030059121A KR20030059121A (ko) 2003-07-07
KR100855891B1 true KR100855891B1 (ko) 2008-09-03

Family

ID=24603530

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020037003095A KR100855891B1 (ko) 2000-08-28 2001-08-24 Ｍｔｊ ｍｒａｍ 직병렬 아키텍처

Country Status (9)

Country Link
US (1) US6331943B1 (ko)
EP (1) EP1356469B1 (ko)
JP (1) JP2004516645A (ko)
KR (1) KR100855891B1 (ko)
CN (1) CN100565700C (ko)
AU (1) AU2001286765A1 (ko)
DE (1) DE60121043T2 (ko)
TW (1) TW520499B (ko)
WO (1) WO2002019337A2 (ko)

Families Citing this family (206)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10062570C1 (de) * 2000-12-15 2002-06-13 Infineon Technologies Ag Schaltungsanordnung zur Steuerung von Schreib- und Lesevorgängen in einer magnetoresistiven Speicheranordnung (MRAM)
US6490194B2 (en) * 2001-01-24 2002-12-03 Infineon Technologies Ag Serial MRAM device
JP2002230965A (ja) * 2001-01-24 2002-08-16 Internatl Business Mach Corp <Ibm> 不揮発性メモリ装置
DE10103313A1 (de) * 2001-01-25 2002-08-22 Infineon Technologies Ag MRAM-Anordnung
US6418046B1 (en) * 2001-01-30 2002-07-09 Motorola, Inc. MRAM architecture and system
JP2002299584A (ja) * 2001-04-03 2002-10-11 Mitsubishi Electric Corp 磁気ランダムアクセスメモリ装置および半導体装置
US6574137B2 (en) * 2001-08-30 2003-06-03 Micron Technology, Inc. Single ended row select for a MRAM device
JP4780874B2 (ja) * 2001-09-04 2011-09-28 ルネサスエレクトロニクス株式会社 薄膜磁性体記憶装置
JP3853199B2 (ja) * 2001-11-08 2006-12-06 Ｎｅｃエレクトロニクス株式会社 半導体記憶装置及び半導体記憶装置の読み出し方法
JP4073690B2 (ja) * 2001-11-14 2008-04-09 株式会社ルネサステクノロジ 薄膜磁性体記憶装置
US6944048B2 (en) * 2001-11-29 2005-09-13 Kabushiki Kaisha Toshiba Magnetic random access memory
JP2003242771A (ja) * 2002-02-15 2003-08-29 Toshiba Corp 半導体記憶装置
US6606263B1 (en) * 2002-04-19 2003-08-12 Taiwan Semiconductor Manufacturing Company Non-disturbing programming scheme for magnetic RAM
US6597049B1 (en) * 2002-04-25 2003-07-22 Hewlett-Packard Development Company, L.P. Conductor structure for a magnetic memory
KR20030089078A (ko) * 2002-05-16 2003-11-21 주식회사 하이닉스반도체 자기터널접합소자를 갖는 자기메모리셀
CN1184643C (zh) * 2002-07-29 2005-01-12 财团法人工业技术研究院 具有低写入电流的磁性随机存取内存
US6970375B2 (en) * 2002-08-02 2005-11-29 Unity Semiconductor Corporation Providing a reference voltage to a cross point memory array
JP4212325B2 (ja) * 2002-09-30 2009-01-21 株式会社ルネサステクノロジ 不揮発性記憶装置
US7224556B2 (en) 2002-10-24 2007-05-29 Hitachi Global Storage Technologies Netherlands B.V. Self-pinned CPP magnetoresistive sensor
US6806127B2 (en) * 2002-12-03 2004-10-19 Freescale Semiconductor, Inc. Method and structure for contacting an overlying electrode for a magnetoelectronics element
JP3766380B2 (ja) * 2002-12-25 2006-04-12 株式会社東芝 磁気ランダムアクセスメモリ及びその磁気ランダムアクセスメモリのデータ読み出し方法
US6909631B2 (en) * 2003-10-02 2005-06-21 Freescale Semiconductor, Inc. MRAM and methods for reading the MRAM
JP2004213771A (ja) * 2002-12-27 2004-07-29 Toshiba Corp 磁気ランダムアクセスメモリ
US6888743B2 (en) * 2002-12-27 2005-05-03 Freescale Semiconductor, Inc. MRAM architecture
US6711053B1 (en) * 2003-01-29 2004-03-23 Taiwan Semiconductor Manufacturing Company Scaleable high performance magnetic random access memory cell and array
JP2004253111A (ja) * 2003-01-31 2004-09-09 Sharp Corp 光ピックアップ装置
US7173846B2 (en) * 2003-02-13 2007-02-06 Taiwan Semiconductor Manufacturing Company, Ltd. Magnetic RAM and array architecture using a two transistor, one MTJ cell
JP4167513B2 (ja) * 2003-03-06 2008-10-15 シャープ株式会社 不揮発性半導体記憶装置
US6816405B1 (en) * 2003-06-02 2004-11-09 International Business Machines Corporation Segmented word line architecture for cross point magnetic random access memory
ATE405950T1 (de) * 2003-06-24 2008-09-15 Ibm Selbstausgerichtete leitfähige linien für magnetische direktzugriffsspeicherbausteine auf fet-basis und herstellungsverfahren dafür
US20050073878A1 (en) * 2003-10-03 2005-04-07 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-sensing level MRAM structure with different magnetoresistance ratios
US6925000B2 (en) 2003-12-12 2005-08-02 Maglabs, Inc. Method and apparatus for a high density magnetic random access memory (MRAM) with stackable architecture
CN1898749B (zh) * 2003-12-26 2012-01-18 松下电器产业株式会社 具有可变电阻的存储器件、存储电路及半导体集成电路
US6873535B1 (en) 2004-02-04 2005-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple width and/or thickness write line in MRAM
US7105879B2 (en) 2004-04-20 2006-09-12 Taiwan Semiconductor Manufacturing Co., Ltd. Write line design in MRAM
US7209383B2 (en) * 2004-06-16 2007-04-24 Stmicroelectronics, Inc. Magnetic random access memory array having bit/word lines for shared write select and read operations
FR2871921A1 (fr) * 2004-06-16 2005-12-23 St Microelectronics Sa Architecture de memoire a lignes d'ecriture segmentees
US7372728B2 (en) * 2004-06-16 2008-05-13 Stmicroelectronics, Inc. Magnetic random access memory array having bit/word lines for shared write select and read operations
US7301800B2 (en) * 2004-06-30 2007-11-27 Stmicroelectronics, Inc. Multi-bit magnetic random access memory element
US7136298B2 (en) * 2004-06-30 2006-11-14 Stmicroelectronics, Inc. Magnetic random access memory array with global write lines
US7061037B2 (en) * 2004-07-06 2006-06-13 Maglabs, Inc. Magnetic random access memory with multiple memory layers and improved memory cell selectivity
US7221584B2 (en) * 2004-08-13 2007-05-22 Taiwan Semiconductor Manufacturing Company, Ltd. MRAM cell having shared configuration
US7075818B2 (en) * 2004-08-23 2006-07-11 Maglabs, Inc. Magnetic random access memory with stacked memory layers having access lines for writing and reading
US8337873B2 (en) 2004-10-22 2012-12-25 The Board Of Trustees Of The University Of Illinois Hollow and porous orthopaedic or dental implant that delivers a biological agent
US7286393B2 (en) 2005-03-31 2007-10-23 Honeywell International Inc. System and method for hardening MRAM bits
DE102005046739B4 (de) * 2005-09-29 2009-01-08 Qimonda Ag Ein quasi-selbstpositionierender MRAM-Kontakt
JP2008159612A (ja) * 2006-12-20 2008-07-10 Toshiba Corp 半導体記憶装置
US8130528B2 (en) 2008-08-25 2012-03-06 Sandisk 3D Llc Memory system with sectional data lines
US8027209B2 (en) 2008-10-06 2011-09-27 Sandisk 3D, Llc Continuous programming of non-volatile memory
US8279650B2 (en) 2009-04-20 2012-10-02 Sandisk 3D Llc Memory system with data line switching scheme
US10354995B2 (en) 2009-10-12 2019-07-16 Monolithic 3D Inc. Semiconductor memory device and structure
US10366970B2 (en) 2009-10-12 2019-07-30 Monolithic 3D Inc. 3D semiconductor device and structure
US10388863B2 (en) 2009-10-12 2019-08-20 Monolithic 3D Inc. 3D memory device and structure
US10910364B2 (en) 2009-10-12 2021-02-02 Monolitaic 3D Inc. 3D semiconductor device
US10157909B2 (en) 2009-10-12 2018-12-18 Monolithic 3D Inc. 3D semiconductor device and structure
US10043781B2 (en) 2009-10-12 2018-08-07 Monolithic 3D Inc. 3D semiconductor device and structure
US11984445B2 (en) 2009-10-12 2024-05-14 Monolithic 3D Inc. 3D semiconductor devices and structures with metal layers
US11374118B2 (en) 2009-10-12 2022-06-28 Monolithic 3D Inc. Method to form a 3D integrated circuit
US11018133B2 (en) 2009-10-12 2021-05-25 Monolithic 3D Inc. 3D integrated circuit
US10217667B2 (en) 2011-06-28 2019-02-26 Monolithic 3D Inc. 3D semiconductor device, fabrication method and system
US8446757B2 (en) * 2010-08-18 2013-05-21 International Business Machines Corporation Spin-torque transfer magneto-resistive memory architecture
US10497713B2 (en) 2010-11-18 2019-12-03 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11482440B2 (en) 2010-12-16 2022-10-25 Monolithic 3D Inc. 3D semiconductor device and structure with a built-in test circuit for repairing faulty circuits
US11024673B1 (en) 2010-10-11 2021-06-01 Monolithic 3D Inc. 3D semiconductor device and structure
US11227897B2 (en) 2010-10-11 2022-01-18 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US11469271B2 (en) 2010-10-11 2022-10-11 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US10896931B1 (en) 2010-10-11 2021-01-19 Monolithic 3D Inc. 3D semiconductor device and structure
US11018191B1 (en) 2010-10-11 2021-05-25 Monolithic 3D Inc. 3D semiconductor device and structure
US11158674B2 (en) 2010-10-11 2021-10-26 Monolithic 3D Inc. Method to produce a 3D semiconductor device and structure
US11257867B1 (en) 2010-10-11 2022-02-22 Monolithic 3D Inc. 3D semiconductor device and structure with oxide bonds
US10290682B2 (en) 2010-10-11 2019-05-14 Monolithic 3D Inc. 3D IC semiconductor device and structure with stacked memory
US11315980B1 (en) 2010-10-11 2022-04-26 Monolithic 3D Inc. 3D semiconductor device and structure with transistors
US11600667B1 (en) 2010-10-11 2023-03-07 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US11984438B2 (en) 2010-10-13 2024-05-14 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11437368B2 (en) 2010-10-13 2022-09-06 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11327227B2 (en) 2010-10-13 2022-05-10 Monolithic 3D Inc. Multilevel semiconductor device and structure with electromagnetic modulators
US10998374B1 (en) 2010-10-13 2021-05-04 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11404466B2 (en) 2010-10-13 2022-08-02 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US10833108B2 (en) 2010-10-13 2020-11-10 Monolithic 3D Inc. 3D microdisplay device and structure
US11043523B1 (en) 2010-10-13 2021-06-22 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US11133344B2 (en) 2010-10-13 2021-09-28 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US11929372B2 (en) 2010-10-13 2024-03-12 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11855100B2 (en) 2010-10-13 2023-12-26 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11694922B2 (en) 2010-10-13 2023-07-04 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11605663B2 (en) 2010-10-13 2023-03-14 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11063071B1 (en) 2010-10-13 2021-07-13 Monolithic 3D Inc. Multilevel semiconductor device and structure with waveguides
US10978501B1 (en) 2010-10-13 2021-04-13 Monolithic 3D Inc. Multilevel semiconductor device and structure with waveguides
US10943934B2 (en) 2010-10-13 2021-03-09 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11869915B2 (en) 2010-10-13 2024-01-09 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US10679977B2 (en) 2010-10-13 2020-06-09 Monolithic 3D Inc. 3D microdisplay device and structure
US11164898B2 (en) 2010-10-13 2021-11-02 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11855114B2 (en) 2010-10-13 2023-12-26 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11163112B2 (en) 2010-10-13 2021-11-02 Monolithic 3D Inc. Multilevel semiconductor device and structure with electromagnetic modulators
US11804396B2 (en) 2010-11-18 2023-10-31 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11901210B2 (en) 2010-11-18 2024-02-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11482439B2 (en) 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device comprising charge trap junction-less transistors
US11521888B2 (en) 2010-11-18 2022-12-06 Monolithic 3D Inc. 3D semiconductor device and structure with high-k metal gate transistors
US11495484B2 (en) 2010-11-18 2022-11-08 Monolithic 3D Inc. 3D semiconductor devices and structures with at least two single-crystal layers
US11735462B2 (en) 2010-11-18 2023-08-22 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US11862503B2 (en) 2010-11-18 2024-01-02 Monolithic 3D Inc. Method for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11094576B1 (en) 2010-11-18 2021-08-17 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11443971B2 (en) 2010-11-18 2022-09-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11615977B2 (en) 2010-11-18 2023-03-28 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11923230B1 (en) 2010-11-18 2024-03-05 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11610802B2 (en) 2010-11-18 2023-03-21 Monolithic 3D Inc. Method for producing a 3D semiconductor device and structure with single crystal transistors and metal gate electrodes
US11482438B2 (en) 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11355380B2 (en) 2010-11-18 2022-06-07 Monolithic 3D Inc. Methods for producing 3D semiconductor memory device and structure utilizing alignment marks
US11854857B1 (en) 2010-11-18 2023-12-26 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11121021B2 (en) 2010-11-18 2021-09-14 Monolithic 3D Inc. 3D semiconductor device and structure
US11004719B1 (en) 2010-11-18 2021-05-11 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11569117B2 (en) 2010-11-18 2023-01-31 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US11355381B2 (en) 2010-11-18 2022-06-07 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11508605B2 (en) 2010-11-18 2022-11-22 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11784082B2 (en) 2010-11-18 2023-10-10 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11211279B2 (en) 2010-11-18 2021-12-28 Monolithic 3D Inc. Method for processing a 3D integrated circuit and structure
US11031275B2 (en) 2010-11-18 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11164770B1 (en) 2010-11-18 2021-11-02 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US11107721B2 (en) 2010-11-18 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure with NAND logic
US11018042B1 (en) 2010-11-18 2021-05-25 Monolithic 3D Inc. 3D semiconductor memory device and structure
US8890266B2 (en) 2011-01-31 2014-11-18 Everspin Technologies, Inc. Fabrication process and layout for magnetic sensor arrays
KR101983651B1 (ko) * 2011-05-31 2019-05-29 에버스핀 테크놀러지스, 인크. Ｍｒａｍ 장 교란 검출 및 복구
US10388568B2 (en) 2011-06-28 2019-08-20 Monolithic 3D Inc. 3D semiconductor device and system
US10600888B2 (en) 2012-04-09 2020-03-24 Monolithic 3D Inc. 3D semiconductor device
US11164811B2 (en) 2012-04-09 2021-11-02 Monolithic 3D Inc. 3D semiconductor device with isolation layers and oxide-to-oxide bonding
US11735501B1 (en) 2012-04-09 2023-08-22 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11476181B1 (en) 2012-04-09 2022-10-18 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11594473B2 (en) 2012-04-09 2023-02-28 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11088050B2 (en) 2012-04-09 2021-08-10 Monolithic 3D Inc. 3D semiconductor device with isolation layers
US11881443B2 (en) 2012-04-09 2024-01-23 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11616004B1 (en) 2012-04-09 2023-03-28 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11410912B2 (en) 2012-04-09 2022-08-09 Monolithic 3D Inc. 3D semiconductor device with vias and isolation layers
US11694944B1 (en) 2012-04-09 2023-07-04 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US9159381B2 (en) * 2012-05-04 2015-10-13 Qualcomm Incorporated Tunable reference circuit
US8995180B2 (en) * 2012-11-29 2015-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. Magnetoresistive random access memory (MRAM) differential bit cell and method of use
US11018116B2 (en) 2012-12-22 2021-05-25 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US11916045B2 (en) 2012-12-22 2024-02-27 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11967583B2 (en) 2012-12-22 2024-04-23 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11784169B2 (en) 2012-12-22 2023-10-10 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11063024B1 (en) 2012-12-22 2021-07-13 Monlithic 3D Inc. Method to form a 3D semiconductor device and structure
US11309292B2 (en) 2012-12-22 2022-04-19 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11961827B1 (en) 2012-12-22 2024-04-16 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11217565B2 (en) 2012-12-22 2022-01-04 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US11177140B2 (en) 2012-12-29 2021-11-16 Monolithic 3D Inc. 3D semiconductor device and structure
US10903089B1 (en) 2012-12-29 2021-01-26 Monolithic 3D Inc. 3D semiconductor device and structure
US10651054B2 (en) 2012-12-29 2020-05-12 Monolithic 3D Inc. 3D semiconductor device and structure
US11087995B1 (en) 2012-12-29 2021-08-10 Monolithic 3D Inc. 3D semiconductor device and structure
US10892169B2 (en) 2012-12-29 2021-01-12 Monolithic 3D Inc. 3D semiconductor device and structure
US10115663B2 (en) 2012-12-29 2018-10-30 Monolithic 3D Inc. 3D semiconductor device and structure
US11004694B1 (en) 2012-12-29 2021-05-11 Monolithic 3D Inc. 3D semiconductor device and structure
US11430667B2 (en) 2012-12-29 2022-08-30 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US10600657B2 (en) 2012-12-29 2020-03-24 Monolithic 3D Inc 3D semiconductor device and structure
US11430668B2 (en) 2012-12-29 2022-08-30 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11869965B2 (en) 2013-03-11 2024-01-09 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US8902663B1 (en) 2013-03-11 2014-12-02 Monolithic 3D Inc. Method of maintaining a memory state
US11935949B1 (en) 2013-03-11 2024-03-19 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US10325651B2 (en) 2013-03-11 2019-06-18 Monolithic 3D Inc. 3D semiconductor device with stacked memory
US11923374B2 (en) 2013-03-12 2024-03-05 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11088130B2 (en) 2014-01-28 2021-08-10 Monolithic 3D Inc. 3D semiconductor device and structure
US11398569B2 (en) 2013-03-12 2022-07-26 Monolithic 3D Inc. 3D semiconductor device and structure
US10840239B2 (en) 2014-08-26 2020-11-17 Monolithic 3D Inc. 3D semiconductor device and structure
US9117749B1 (en) * 2013-03-15 2015-08-25 Monolithic 3D Inc. Semiconductor device and structure
US10224279B2 (en) 2013-03-15 2019-03-05 Monolithic 3D Inc. Semiconductor device and structure
US11487928B2 (en) 2013-04-15 2022-11-01 Monolithic 3D Inc. Automation for monolithic 3D devices
US11341309B1 (en) 2013-04-15 2022-05-24 Monolithic 3D Inc. Automation for monolithic 3D devices
US11030371B2 (en) 2013-04-15 2021-06-08 Monolithic 3D Inc. Automation for monolithic 3D devices
US11720736B2 (en) 2013-04-15 2023-08-08 Monolithic 3D Inc. Automation methods for 3D integrated circuits and devices
US11574109B1 (en) 2013-04-15 2023-02-07 Monolithic 3D Inc Automation methods for 3D integrated circuits and devices
US9021414B1 (en) 2013-04-15 2015-04-28 Monolithic 3D Inc. Automation for monolithic 3D devices
US11270055B1 (en) 2013-04-15 2022-03-08 Monolithic 3D Inc. Automation for monolithic 3D devices
KR102116792B1 (ko) 2013-12-04 2020-05-29 삼성전자 주식회사 자기 메모리 장치, 이의 동작 방법 및 이를 포함하는 반도체 시스템
US10297586B2 (en) 2015-03-09 2019-05-21 Monolithic 3D Inc. Methods for processing a 3D semiconductor device
US11031394B1 (en) 2014-01-28 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure
US11107808B1 (en) 2014-01-28 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure
CN104134455B (zh) * 2014-07-17 2017-04-19 北京航空航天大学 一种磁逻辑器件的并联编程电路
US11011507B1 (en) 2015-04-19 2021-05-18 Monolithic 3D Inc. 3D semiconductor device and structure
US11056468B1 (en) 2015-04-19 2021-07-06 Monolithic 3D Inc. 3D semiconductor device and structure
US10825779B2 (en) 2015-04-19 2020-11-03 Monolithic 3D Inc. 3D semiconductor device and structure
US10381328B2 (en) 2015-04-19 2019-08-13 Monolithic 3D Inc. Semiconductor device and structure
KR102354350B1 (ko) 2015-05-18 2022-01-21 삼성전자주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
US11956952B2 (en) 2015-08-23 2024-04-09 Monolithic 3D Inc. Semiconductor memory device and structure
US11978731B2 (en) 2015-09-21 2024-05-07 Monolithic 3D Inc. Method to produce a multi-level semiconductor memory device and structure
DE112016004265T5 (de) 2015-09-21 2018-06-07 Monolithic 3D Inc. 3d halbleitervorrichtung und -struktur
US10522225B1 (en) 2015-10-02 2019-12-31 Monolithic 3D Inc. Semiconductor device with non-volatile memory
US10847540B2 (en) 2015-10-24 2020-11-24 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11114464B2 (en) 2015-10-24 2021-09-07 Monolithic 3D Inc. 3D semiconductor device and structure
US11991884B1 (en) 2015-10-24 2024-05-21 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US10418369B2 (en) 2015-10-24 2019-09-17 Monolithic 3D Inc. Multi-level semiconductor memory device and structure
US11296115B1 (en) 2015-10-24 2022-04-05 Monolithic 3D Inc. 3D semiconductor device and structure
US11114427B2 (en) 2015-11-07 2021-09-07 Monolithic 3D Inc. 3D semiconductor processor and memory device and structure
US11937422B2 (en) 2015-11-07 2024-03-19 Monolithic 3D Inc. Semiconductor memory device and structure
US11711928B2 (en) 2016-10-10 2023-07-25 Monolithic 3D Inc. 3D memory devices and structures with control circuits
US11251149B2 (en) 2016-10-10 2022-02-15 Monolithic 3D Inc. 3D memory device and structure
US11930648B1 (en) 2016-10-10 2024-03-12 Monolithic 3D Inc. 3D memory devices and structures with metal layers
US11869591B2 (en) 2016-10-10 2024-01-09 Monolithic 3D Inc. 3D memory devices and structures with control circuits
US11329059B1 (en) 2016-10-10 2022-05-10 Monolithic 3D Inc. 3D memory devices and structures with thinned single crystal substrates
US11812620B2 (en) 2016-10-10 2023-11-07 Monolithic 3D Inc. 3D DRAM memory devices and structures with control circuits
CN111742366B (zh) * 2018-06-14 2022-08-26 华为技术有限公司 存储器
US11296106B2 (en) 2019-04-08 2022-04-05 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11158652B1 (en) 2019-04-08 2021-10-26 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11018156B2 (en) 2019-04-08 2021-05-25 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11763864B2 (en) 2019-04-08 2023-09-19 Monolithic 3D Inc. 3D memory semiconductor devices and structures with bit-line pillars
US10892016B1 (en) 2019-04-08 2021-01-12 Monolithic 3D Inc. 3D memory semiconductor devices and structures
CN112927736B (zh) * 2019-12-05 2023-12-29 上海磁宇信息科技有限公司 磁性随机存储器之读写电路
US11164610B1 (en) 2020-06-05 2021-11-02 Qualcomm Incorporated Memory device with built-in flexible double redundancy
US11177010B1 (en) * 2020-07-13 2021-11-16 Qualcomm Incorporated Bitcell for data redundancy
US11651807B2 (en) * 2020-12-07 2023-05-16 Everspin Technologies, Inc. Midpoint sensing reference generation for STT-MRAM

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5852574A (en) * 1997-12-24 1998-12-22 Motorola, Inc. High density magnetoresistive random access memory device and operating method thereof
US5894447A (en) * 1996-09-26 1999-04-13 Kabushiki Kaisha Toshiba Semiconductor memory device including a particular memory cell block structure

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5734605A (en) * 1996-09-10 1998-03-31 Motorola, Inc. Multi-layer magnetic tunneling junction memory cells
JP3450657B2 (ja) * 1997-07-16 2003-09-29 株式会社東芝 半導体記憶装置
US5699293A (en) * 1996-10-09 1997-12-16 Motorola Method of operating a random access memory device having a plurality of pairs of memory cells as the memory device
US6055179A (en) * 1998-05-19 2000-04-25 Canon Kk Memory device utilizing giant magnetoresistance effect
US5946227A (en) * 1998-07-20 1999-08-31 Motorola, Inc. Magnetoresistive random access memory with shared word and digit lines
US6111781A (en) * 1998-08-03 2000-08-29 Motorola, Inc. Magnetic random access memory array divided into a plurality of memory banks
US5940319A (en) * 1998-08-31 1999-08-17 Motorola, Inc. Magnetic random access memory and fabricating method thereof
US6172903B1 (en) * 1998-09-22 2001-01-09 Canon Kabushiki Kaisha Hybrid device, memory apparatus using such hybrid devices and information reading method
JP2000132961A (ja) * 1998-10-23 2000-05-12 Canon Inc 磁気薄膜メモリ、磁気薄膜メモリの読出し方法、及び磁気薄膜メモリの書込み方法
US6055178A (en) * 1998-12-18 2000-04-25 Motorola, Inc. Magnetic random access memory with a reference memory array

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5894447A (en) * 1996-09-26 1999-04-13 Kabushiki Kaisha Toshiba Semiconductor memory device including a particular memory cell block structure
US5852574A (en) * 1997-12-24 1998-12-22 Motorola, Inc. High density magnetoresistive random access memory device and operating method thereof

Also Published As

Publication number Publication date
KR20030059121A (ko) 2003-07-07
WO2002019337A2 (en) 2002-03-07
TW520499B (en) 2003-02-11
DE60121043D1 (de) 2006-08-03
JP2004516645A (ja) 2004-06-03
EP1356469A2 (en) 2003-10-29
WO2002019337A3 (en) 2003-08-14
US6331943B1 (en) 2001-12-18
EP1356469B1 (en) 2006-06-21
CN100565700C (zh) 2009-12-02
AU2001286765A1 (en) 2002-03-13
CN1524269A (zh) 2004-08-25
DE60121043T2 (de) 2006-11-02

Similar Documents

Publication Publication Date Title
KR100855891B1 (ko) Ｍｔｊ ｍｒａｍ 직병렬 아키텍처
US6272041B1 (en) MTJ MRAM parallel-parallel architecture
KR100869658B1 (ko) Ｍｒａｍ 구조 및 시스템
US6445612B1 (en) MRAM with midpoint generator reference and method for readout
KR100869659B1 (ko) 컨텐트 어드레스 가능한 자기 랜덤 액세스 메모리
KR100939068B1 (ko) 정보 저장 장치 및 차동 증폭기
US6826079B2 (en) Method and system for performing equipotential sensing across a memory array to eliminate leakage currents
US20020034117A1 (en) Non-volatile semiconductor memory device with magnetic memory cell array
KR20030010459A (ko) 정보 저장 장치
US6862210B2 (en) Magnetic random access memory for storing information utilizing magneto-resistive effects
US6781873B2 (en) Non-volatile memory device capable of generating accurate reference current for determination
US6822897B2 (en) Thin film magnetic memory device selecting access to a memory cell by a transistor of a small gate capacitance
EP1476875B1 (en) Mram without isolation devices
US6711053B1 (en) Scaleable high performance magnetic random access memory cell and array
KR20070027635A (ko) 자기저항식 디바이스, 집적회로, 자기저항식 디바이스의제조 방법 및 입력 방법
EP1612804B1 (en) Multi-bit magnetic random access memory element
US7613035B2 (en) Magnetic memory device and method of writing into the same

Legal Events

Date Code Title Description
AMND Amendment
N231 Notification of change of applicant
A201 Request for examination
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J201 Request for trial against refusal decision
AMND Amendment
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120821

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20130821

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20140807

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20150806

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20160811

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20170811

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20180810

Year of fee payment: 11