JP2008159612A - 半導体記憶装置 - Google Patents
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Abstract
【解決手段】間隔を有して順に配置され、膜面に対して垂直方向に電流を流すことで記録が行われる第1乃至第4の抵抗変化素子MTJ1〜MTJ4と、第1及び第2の抵抗変化素子を接続する第1の電極15と、第3及び第4の抵抗変化素子を接続する第2の電極15と、第2及び第3の抵抗変化素子を接続するビット線BL2と、抵抗変化素子と対をなし、第1及び第2の電極と離間して配置されたワード線WL1〜WL4と、第1乃至第4の抵抗変化素子の中の選択素子にデータを書き込む時、第1乃至第4の抵抗変化素子と第1及び第2の電極とビット線とを有するチェーン構造部に第1の電流Iw1を流す第1の電流源と、選択素子にデータを書き込む時、選択素子に対応する第1乃至第4のワード線の中の選択ワード線に第2の電流Iw2を流す第2の電流源とを具備する。
【選択図】図6
Description
Roy Scheuerlein et.al."A 10ns R and W Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell",ISSCC2000 Technical Digest pp.128-pp.129 Saied Tehrani,"Magneto resistive RAM", 2001 IEDM short course W.C.Jeong et.al."High scalable MRAM using field assisted current induced switching",2005 VLSI Sympo. Technical Digest pp.184-pp.185 S.Mangin et al.,Nature Materials,Vol.5,Mar 2006
第1の実施形態では、半導体記憶装置として磁気ランダムアクセスメモリ(MRAM:Magnetic Random Access Memory)を例に挙げ、抵抗変化素子である複数のMTJ(Magnetic Tunnel Junction)素子をチェーン構造にしている。
図1は、本発明の第1の実施形態に係る磁気ランダムアクセスメモリの断面図を示す。以下に、第1の実施形態に係る磁気ランダムアクセスメモリの構造について説明する。
図2乃至図5は、本発明の第1の実施形態に係る磁気ランダムアクセスメモリの製造工程の断面図を示す。以下に、第1の実施形態に係る磁気ランダムアクセスメモリの製造方法について説明する。
第1の実施形態の書き込み方法は、スピン注入磁化反転技術を用いた書き込み方法を用いる。スピン注入磁化反転の理論は次のような式に基づいている。尚、詳細については、非特許文献4を参照されたい。
・素子サイズ=0.1×0.1μm2のとき、MTJ素子の抵抗Rmtjは1KΩ(平行状態P)又は2KΩ(反平行状態AP)
・反転電流閾値は、以下の通りである。
電流密度Jc=0.3MA/cm2(外部磁場印加なし)、電流値Ic=0.03mA
・チェーン規模は64ビット/ビット線と仮定すると、各素子抵抗値は1KΩ(平行状態Pの時)であり、64ビットで64KΩとなるので、回路の動作時のビット線の両側の電位差は0.64Vとなる。一方、反平行状態APの時は抵抗が2倍になるので、回路の動作時のビット線の両側の電位差は1.28Vとなる。
第1の実施形態の読み出し方法は、トンネル磁気抵抗効果を利用したデータ読み出し方法を採用する。
まず、図10に示すように、選択セルのイニシャル状態を読み出す(R)。具体的には、チェーン構造部の右方向に電流Ir1−0を流し、MTJ素子MTJ3の上から下(記録層から固定層)へ電流Ir1−0を流す。これにより、チェーン構造部のイニシャル状態の抵抗値Ω0を読み出す(R)。
第1サイクルでは、図10に示すように、選択セルに電流Iw1−1、Ir1−1を流し、“0”期待書き込み動作(W0)と読み出し動作(R)を行う。ここで、“0”期待書き込み動作(W0)を行う間、選択セルに対応するワード線に電流Iw2を流す。
第2サイクルでは、図10に示すように、選択セルに電流Iw1−2、Ir1−2を流し、“1”期待書き込み動作(W1)と読み出し動作(R)を行う。ここで、“1”期待書き込み動作(W1)を行う間、選択セルに対応するワード線に電流Iw2を流す。
第3サイクルでは、図10に示すように、選択セルに電流Iw1−3を流し、“0”又は“1”期待書き込み動作(W0/1)を行う。ここで、データ書き戻しのための書き込み動作(W0/1)を行う間、選択セルに対応するワード線に電流Iw2を流す。
(構造)
図12(a)は、本発明の第1の実施形態に係るMTJ素子MTJの第1の例を示す断面図である。第1の例に係るMTJ素子MTJは、シングルジャンクション型と呼ばれているMTJ素子MTJである。以下に、MTJ素子の第1の例について説明する。
MTJ素子MTJの平面形状は、例えば、長方形、楕円、円、六角形、菱型、平行四辺形、十字型、ビーンズ型(凹型)等種々変更可能である。
固定層及び記録層の材料には、次のような強磁性材料が用いられる。例えば、Fe,Co,Ni、それらの積層膜、又はそれらの合金、スピン分極率の大きいマグネタイト、CrO2,RXMnO3−Y(R;希土類、X;Ca,Ba,Sr)等の酸化物の他、NiMnSb,PtMnSb等のホイスラー合金等を用いることが好ましい。また、これら磁性体には、強磁性を失わないかぎり、Ag,Cu,Au,Al,Mg,Si,Bi,Ta,B,C,O,N,Pd,Pt,Zr,Ir,W,Mo,Nb等の非磁性元素が多少含まれていてもよい。
図13(a)及び(b)、図14(a)及び(b)は、本発明の第1の実施形態に係るMTJ素子の平行又は反平行の磁化配置の図を示す。
上記第1の実施形態によれば、MTJ素子をチェーン構造にし、1ビットのMTJ素子への選択書き込みを可能にする。これにより、1MTJ素子の動作に必要なトランジスタのサイズを縮小させることで、セルの高密度化を実現できる。
第2の実施形態は、第1の実施形態のMTJ素子とビット線との間にコンタクトをさらに設けた例である。
図15は、本発明の第2の実施形態に係る磁気ランダムアクセスメモリの断面図を示す。以下に、第2の実施形態に係る磁気ランダムアクセスメモリの構造について説明する。
上記第2の実施形態によれば、第1の実施形態と同様の効果を得ることができるだけでなく、さらに次のような効果も得ることができる。
第3の実施形態では、第1の実施形態のワード線上にヒーター層を追加することで、書き込み動作時に熱アシスト効果を得るものである。
図16は、本発明の第3の実施形態に係る磁気ランダムアクセスメモリの断面図を示す。以下に、第3の実施形態に係る磁気ランダムアクセスメモリの構造について説明する。
(b)Cu−Ni、Cu−Ni−Zn−W系の合金
(c)W、W−Th酸化物、W−Mo系、W−Re等のW系合金
(d)Ta、Ta−W−Hf等のTa系合金
(e)Ti−Al−酸化物合金
ライナー膜14は、加熱されたヒーター層31の熱をMTJ素子MTJ1〜MTJ6に効率よく伝導させるために熱伝導性がよく、かつ、プロセスとの整合性がよい絶縁材料が望ましい。このような材料としては、例えば、SiO2、SiN、AlOx等があげられる。
図17乃至図21は、本発明の第3の実施形態に係る磁気ランダムアクセスメモリの製造工程の断面図を示す。以下に、第3の実施形態に係る磁気ランダムアクセスメモリの製造方法について説明する。
第3の実施形態の書き込み動作は、第1の実施形態と基本的には同じである。つまり、選択セルに書き込み動作を行う場合、チェーン構造部に書き込み電流Iw1を流し、この書き込み電流Iw1によるスピン偏極電子を選択セルの記録層の磁化に作用させる。この状態で、選択セルに対応するワード線WLに電流Iw2を流し、この電流Iw2による電流磁場Hを選択セルのMTJ素子に印加する。従って、選択セルには、電流Iw1によるスピン偏極電子と電流Iw2による電流磁場Hを作用させている。
上記第3の実施形態によれば、第1の実施形態と同様の効果を得ることができる。さらに、第3の実施形態では、ワード線WL上にヒーター層31を設けている。このため、書き込み動作時、ワード線WLの書き込み電流Iw2によって発生する電流磁場Hのアシストに加え、ヒーター層31による熱アシストが起こる。このため、スピン注入反転させるために必要な磁化反転閾値Icをさらに低減させることができ、それだけMTJ膜の設計余裕ができ、MTJ膜の信頼性向上を図ることができる。
第4の実施形態は、第1の実施形態に係るチェーン構造部が梯子型となっている例である。
図22は、本発明の第4の実施形態に係る磁気ランダムアクセスメモリの断面図を示す。以下に、第4の実施形態に係る磁気ランダムアクセスメモリの構造について説明する。
図23乃至図26は、本発明の第4の実施形態に係る磁気ランダムアクセスメモリの製造工程の断面図を示す。以下に、第4の実施形態に係る磁気ランダムアクセスメモリの製造方法について説明する。
図27は、本発明の第4の実施形態に係る磁気ランダムアクセスメモリの書き込み動作の説明図を示す。以下に、第4の実施形態に係る磁気ランダムアクセスメモリの書き込み動作について説明する。
図28は、本発明の第4の実施形態に係る磁気ランダムアクセスメモリの読み出し動作の説明図を示す。以下に、第4の実施形態に係る磁気ランダムアクセスメモリの読み出し動作について説明する。
上記第4の実施形態によれば、第1の実施形態と同様の効果を得ることができる。さらに、第4の実施形態では、セル毎にトランジスタTrを設け、梯子型のチェーン構造を形成している。これにより、MTJ素子の書き込み電流を流すパスをチェーン構造部内に止めることができるため、トランジスタのチャネルはより低電流の読み出し電流を流せればよく、セルアレイ面積の縮小が可能となる。また、書き込み動作がチェーン構造部のみを流れる電流で可能になるため、書き込み動作の高速化が可能となる。
第5の実施形態は、第4の実施形態の変形例であり、第4の実施形態のワード線上にヒーター層を設けている。従って、第5の実施形態は、ヒーター層を有する梯子型チェーン構造である。
図29は、本発明の第5の実施形態に係る磁気ランダムアクセスメモリの断面図を示す。以下に、第5の実施形態に係る磁気ランダムアクセスメモリの構造について説明する。
上記第5の実施形態によれば、第1の実施形態と同様の効果を得ることができる。さらに、第5の実施形態は、梯子型のチェーン構造とすることで第4の実施形態と同様の効果を得られ、さらに、ヒーター層51を設けることで第3の実施形態と同様の効果を得ることができる。
第6の実施形態は、第1の実施形態のチェーン構造部を多層に積層した例である。
図30は、本発明の第6の実施形態に係る磁気ランダムアクセスメモリの断面図を示す。以下に、第6の実施形態に係る磁気ランダムアクセスメモリの構造について説明する。
上記第6の実施形態によれば、第1の実施形態と同様の効果を得ることができる。さらに、第6の実施形態では、チェーン構造部を積層している。このため、通常のセルアレイ構成では原理的に不可能である、4F2を大きく下回るメモリセルサイズを実現することが可能となり、高集積メモリデバイスを提供できる。
第7の実施形態は、第1の実施形態の変形例であり、ワード線をMTJ素子とずらして配置した例である。
図31は、本発明の第7の実施形態に係る磁気ランダムアクセスメモリの断面図を示す。以下に、第7の実施形態に係る磁気ランダムアクセスメモリの構造について説明する。
第7の実施形態の書き込み動作は、第1の実施形態と基本的には同じである。つまり、図31に示すように、選択セルのMTJ素子MTJ3に書き込み動作を行う場合、チェーン構造部に書き込み電流Iw1を流し、この書き込み電流Iw1によるスピン偏極電子をMTJ素子MTJ3の記録層の磁化に作用させる。この状態で、選択セルに対応するワード線WL3に電流Iw2を流し、この電流Iw2による電流磁場HをMTJ素子MTJ3に印加する。従って、選択セルのMTJ素子MTJ3には、電流Iw1によるスピン偏極電子と電流Iw2による電流磁場Hを作用させている。
上記第7の実施形態によれば、第1の実施形態と同様の効果を得ることができる。さらに、第7の実施形態では、ワード線WLをMTJ素子MTJの真下に配置せずに、ワード線WLをMTJ素子MTJに対して斜めに配置している。このため、垂直磁化型のMTJ素子の場合、真下から磁場を印加するよりも斜めから磁場を印加する方が、垂直方向の磁場を効率よく印加できる。
第8の実施形態は、第1の実施形態の変形例であり、2つのMTJ素子に対して1つのワード線を配置した例である。
図32は、本発明の第8の実施形態に係る磁気ランダムアクセスメモリの断面図を示す。以下に、第8の実施形態に係る磁気ランダムアクセスメモリの構造について説明する。
第8の実施形態の書き込み動作は、第1の実施形態と基本的には同じである。つまり、図32に示すように、選択セルのMTJ素子MTJ3に書き込み動作を行う場合、チェーン構造部に書き込み電流Iw1を流し、この書き込み電流Iw1によるスピン偏極電子をMTJ素子MTJ3の記録層の磁化に作用させる。この状態で、選択セルに対応するワード線WL2に電流Iw2を流し、この電流Iw2による電流磁場HをMTJ素子MTJ3に印加する。従って、選択セルのMTJ素子MTJ3には、電流Iw1によるスピン偏極電子と電流Iw2による電流磁場Hを作用させている。
上記第8の実施形態によれば、第1の実施形態と同様の効果を得ることができる。さらに、第8の実施形態では、2つのMTJ素子に対して1つのワード線WLを設けている。このため、ワード線WLの方向の周辺回路領域を広く確保することができる。
第9の実施形態は、第1の実施形態のチェーン構造部の下方の空間部を利用するものである。
図33は、本発明の第9の実施形態に係る磁気ランダムアクセスメモリの断面図を示す。以下に、第9の実施形態に係る磁気ランダムアクセスメモリの構造について説明する。
上記第9の実施形態によれば、第1の実施形態と同様の効果を得ることができる。さらに、第9の実施形態では、チェーン構造部の下方の空間部Sの有効活用ができる。例えば、書き込み配線の電流駆動用のデコーダートランジスタをセル下部に配置することによって、周辺回路の占める領域の縮小が可能となる。その結果、MRAMセルの占有率の向上、ひいてはチップサイズの縮小が可能となる。
上記各実施形態では、MTJ素子を用いた磁気ランダムアクセスメモリの例であった。これに対し、第10の実施形態は、熱で記憶状態が変化する相変化素子を用いた相変化メモリ(PRAM:Phase change Random Access Memory)の例である。
図34は、本発明の第10の実施形態に係る相変化メモリの断面図を示す。以下に、第10の実施形態に係る相変化メモリについて説明する。
第10の実施形態では、選択セルの相変化素子PC3に書き込み動作を行う場合、チェーン構造部に書き込み電流Iw1を流す。この書き込み電流Iw1は、相変化素子PC3の膜面に対して垂直方向に流れる。この状態で、選択セルに対応するワード線WL3に書き込み電流Iw2を流し、この電流Iw2によってヒーター層31を加熱する。これにより、ヒーター層31に発生する熱と電流Iw1によって発生する熱との合成熱によって、選択セルの相変化素子PC3の結晶状態のみを変化させることが可能となる。
上記第10の実施形態によれば、相変化メモリであっても、上記各実施形態と同様の効果を得ることができる。
Claims (5)
- 第1の方向に間隔を有して順に配置され、膜面に対して垂直方向に電流を流すことで記録が行われる第1乃至第4の抵抗変化素子と、
前記第1の抵抗変化素子の一端と前記第2の抵抗変化素子の一端とを接続する第1の電極と、
前記第3の抵抗変化素子の一端と前記第4の抵抗変化素子の一端とを接続する第2の電極と、
前記第2の抵抗変化素子の他端と前記第3の抵抗変化素子の他端とを接続するビット線と、
前記第1乃至第4の抵抗変化素子と対をなし、前記第1及び第2の電極と離間して配置され、前記第1の方向と異なる第2の方向に延在された第1乃至第4のワード線と、
前記第1乃至第4の抵抗変化素子の中の選択素子にデータを書き込む時、前記第1乃至第4の抵抗変化素子と前記第1及び第2の電極と前記ビット線とを有するチェーン構造部に第1の電流を流す第1の電流源と、
前記選択素子に前記データを書き込む時、前記選択素子に対応する前記第1乃至第4のワード線の中の選択ワード線に第2の電流を流す第2の電流源と
を具備することを特徴とする半導体記憶装置。 - 前記第1乃至第4のワード線と前記第1及び第2の電極との間に設けられ、前記第1乃至第4のワード線に接し、前記第1及び第2の電極と絶縁され、前記第2の電流を流すことで加熱される第1乃至第4のヒーター層と
をさらに具備することを特徴とする請求項1に記載の半導体記憶装置。 - 前記第1の抵抗変化素子の下方に配置され、第1の電流経路の両端が前記第1の抵抗変化素子の両端と並列接続された第1のトランジスタと、
前記第2の抵抗変化素子の下方に配置され、第2の電流経路の両端が前記第2の抵抗変化素子の両端と並列接続された第2のトランジスタと、
前記第3の抵抗変化素子の下方に配置され、第3の電流経路の両端が前記第3の抵抗変化素子の両端と並列接続された第3のトランジスタと、
前記第4の抵抗変化素子の下方に配置され、第4の電流経路の両端が前記第4の抵抗変化素子の両端と並列接続された第4のトランジスタと、
前記第1及び第2のトランジスタで共有する第1の拡散層と前記第1の電極とを接続する第1のコンタクトと、
前記第3及び第4のトランジスタで共有する第2の拡散層と前記第2の電極とを接続する第2のコンタクトと、
前記第2及び第3のトランジスタで共有する第3の拡散層と前記ビット線とを接続する第3のコンタクトと
をさらに具備することを特徴とする請求項1に記載の半導体記憶装置。 - 前記第1乃至第4のワード線と前記第1及び第2の電極との間に設けられ、前記第1乃至第4のワード線に接し、前記第1及び第2の電極と絶縁され、前記第2の電流を流すことで加熱される第1乃至第4のヒーター層と
をさらに具備することを特徴とする請求項3に記載の半導体記憶装置。 - 前記第1乃至第4の抵抗変化素子は、熱で記憶状態が変化する相変化素子であることを特徴とする請求項2又は4に記載の半導体記憶装置。
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012174818A (ja) * | 2011-02-21 | 2012-09-10 | Hitachi Ltd | 半導体記憶装置およびその製造方法 |
JP2015156488A (ja) * | 2010-03-26 | 2015-08-27 | クアルコム,インコーポレイテッド | 水平及び垂直な部分を備えるダマシン型磁気トンネル接合構造及びその製造方法 |
JP2016021594A (ja) * | 2015-09-30 | 2016-02-04 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドUnisantis Electronics Singapore Pte Ltd. | 半導体装置 |
US9530793B2 (en) | 2014-03-03 | 2016-12-27 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5019223B2 (ja) * | 2007-11-21 | 2012-09-05 | 株式会社東芝 | 半導体記憶装置 |
US8159864B2 (en) * | 2008-12-08 | 2012-04-17 | Qualcomm Incorporated | Data integrity preservation in spin transfer torque magnetoresistive random access memory |
JP5462490B2 (ja) | 2009-01-19 | 2014-04-02 | 株式会社日立製作所 | 半導体記憶装置 |
CN102142517B (zh) * | 2010-12-17 | 2017-02-08 | 华中科技大学 | 一种低热导率的多层相变材料 |
US8890266B2 (en) | 2011-01-31 | 2014-11-18 | Everspin Technologies, Inc. | Fabrication process and layout for magnetic sensor arrays |
JP2012256690A (ja) * | 2011-06-08 | 2012-12-27 | Toshiba Corp | 半導体記憶装置 |
WO2018063159A1 (en) * | 2016-09-27 | 2018-04-05 | Intel Corporation | Spin transfer torque memory devices having heusler magnetic tunnel junctions |
US10446228B2 (en) * | 2017-12-23 | 2019-10-15 | Nantero, Inc. | Devices and methods for programming resistive change elements |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004516645A (ja) * | 2000-08-28 | 2004-06-03 | モトローラ・インコーポレイテッド | Mtjmram直並列アーキテクチャ |
JP2004272975A (ja) * | 2003-03-06 | 2004-09-30 | Sharp Corp | 不揮発性半導体記憶装置 |
JP2005524225A (ja) * | 2002-04-23 | 2005-08-11 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 発熱体付きメモリ記憶デバイス |
JP2007115956A (ja) * | 2005-10-21 | 2007-05-10 | Toshiba Corp | 半導体記憶装置 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4149647B2 (ja) * | 2000-09-28 | 2008-09-10 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
DE10103313A1 (de) | 2001-01-25 | 2002-08-22 | Infineon Technologies Ag | MRAM-Anordnung |
US6721203B1 (en) * | 2001-02-23 | 2004-04-13 | Western Digital (Fremont), Inc. | Designs of reference cells for magnetic tunnel junction (MTJ) MRAM |
-
2006
- 2006-12-20 JP JP2006343165A patent/JP2008159612A/ja active Pending
-
2007
- 2007-12-19 US US11/959,897 patent/US7751235B2/en not_active Expired - Fee Related
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004516645A (ja) * | 2000-08-28 | 2004-06-03 | モトローラ・インコーポレイテッド | Mtjmram直並列アーキテクチャ |
JP2005524225A (ja) * | 2002-04-23 | 2005-08-11 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 発熱体付きメモリ記憶デバイス |
JP2004272975A (ja) * | 2003-03-06 | 2004-09-30 | Sharp Corp | 不揮発性半導体記憶装置 |
JP2007115956A (ja) * | 2005-10-21 | 2007-05-10 | Toshiba Corp | 半導体記憶装置 |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015156488A (ja) * | 2010-03-26 | 2015-08-27 | クアルコム,インコーポレイテッド | 水平及び垂直な部分を備えるダマシン型磁気トンネル接合構造及びその製造方法 |
US9385308B2 (en) | 2010-03-26 | 2016-07-05 | Qualcomm Incorporated | Perpendicular magnetic tunnel junction structure |
JP2017103489A (ja) * | 2010-03-26 | 2017-06-08 | クアルコム,インコーポレイテッド | 水平及び垂直な部分を備えるダマシン型磁気トンネル接合構造及びその製造方法 |
JP2012174818A (ja) * | 2011-02-21 | 2012-09-10 | Hitachi Ltd | 半導体記憶装置およびその製造方法 |
US9530793B2 (en) | 2014-03-03 | 2016-12-27 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device |
US9711658B2 (en) | 2014-03-03 | 2017-07-18 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device |
JP2016021594A (ja) * | 2015-09-30 | 2016-02-04 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドUnisantis Electronics Singapore Pte Ltd. | 半導体装置 |
Also Published As
Publication number | Publication date |
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