JP2012174818A - 半導体記憶装置およびその製造方法 - Google Patents
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Abstract
【解決手段】 半導体記憶装置において、Y方向に延伸する複数のワード線WL1nの上方に、ゲート絶縁膜104、X方向に延伸するチャネル106、X方向に延伸する抵抗変化素子108を順に形成し、複数のワード線のそれぞれの上方に、チャネルの一部および抵抗変化素子の一部を配置する(MC11n)。係る構成により、セル面積を縮小し、かつ、設計の自由度を担保しうる。
【選択図】 図2
Description
Tr11n(n=1、2・・・8) 選択トランジスタ
Vr11n(n=1、2・・・8) 抵抗変化素子
CH11、CH12、CH21、CH22 ストリング
Vrs11、Vrs21 ストリング選択トランジスタ
CSL 共通ソース線
WLs1、WLs2、WL1n(n=1、2・・・8)、WL2n(n=1、2・・・8) ワード線100、100a、110、111 電極
101 半導体基板
102 第一シリコン
103、103a、103b、104 絶縁膜
105、112 第二シリコン
106 第三シリコン
107 マスク
108、115、1171081、1082、1083 抵抗変化素子
108a 拡散防止膜
109、114、 層間膜
110、110b 電極
113 犠牲層
116 金属膜
Claims (12)
- 半導体基板の上方に形成され、前記半導体基板の表面に平行な第1の方向に延伸する複数の第1ワード線と、
前記複数の第1ワード線のそれぞれの上方に形成される第1ゲート絶縁膜と、
前記第1ゲート絶縁膜の上方に形成され、前記第1の方向と交差し前記半導体基板の表面に平行な第2の方向に延伸する第1チャネルと、
前記第1チャネルの上方に形成され、前記第2の方向に延伸する第1抵抗変化素子と、
を有し、
前記複数の第1ワード線のそれぞれの上方に、前記第1チャネルの一部および前記第1抵抗変化素子の一部が配置されることを特徴とする半導体記憶装置。 - 請求項1において、
前記複数の第1ワード線および前記第1チャネルが、ポリシリコン層からなることを特徴とする半導体記憶装置。 - 請求項1において、
前記第1チャネルは、複数のポリシリコン層の積層構造からなることを特徴とする半導体記憶装置。 - 請求項1において、
前記半導体基板の上方に形成され、前記第1の方向に延伸する第3ワード線をさらに有し、
前記第1ゲート絶縁膜および前記第1チャネルは、前記第3ワード線の上方に形成され、
前記第1抵抗変化素子は、前記第3ワード線の上方には形成されないことを特徴とする半導体記憶装置。 - 請求項1において、
前記第1抵抗変化素子の上方に形成され、前記第1の方向に延伸する複数の第2ワード線と、
前記複数の第2ワード線のそれぞれの上方に形成される第2ゲート絶縁膜と、
前記第2ゲート絶縁膜の上方に形成され、前記第2の方向に延伸する第2チャネルと、
前記第2チャネルの上方に形成され、前記第2の方向に延伸する第2抵抗変化素子と、
前記第1チャネルの一端および前記第2チャネルの一端と接続される第1ソース線と、
前記第1チャネルの他端および前記第2チャネルの他端と接続される第2ソース線と、をさらに有し、
前記複数の第2ワード線のそれぞれの上方に、前記第2チャネルの一部および前記第2抵抗変化素子の一部が配置されることを特徴とする半導体記憶装置。 - 請求項1において、
前記複数の第1ワード線のそれぞれの下方に形成され、前記複数の第1ワード線のうち対応するものと電気的に接続され、前記第1の方向に延伸する複数の第1電極をさらに有することを特徴とする半導体記憶装置。 - 請求項1において、
前記複数の第1ワード線のそれぞれは、ポリシリコン層と金属層の積層構造からなることを特徴とする半導体記憶装置。 - 請求項1において、
前記第1チャネルと前記第1抵抗変化素子との間に形成される拡散防止膜をさらに有することを特徴とする半導体記憶装置。 - 請求項1において、
前記第1抵抗変化素子は、複数の抵抗変化材料層の積層構造であることを特徴とする半導体記憶装置。 - 請求項1において、
前記第1抵抗変化素子の前記第1の方向における幅が、前記第1チャネルの前記第1の方向における幅より小さいことを特徴とする半導体記憶装置。 - (a)半導体基板の上方に、前記半導体基板の表面に平行な第1の方向に延伸する複数の第1ワード線を形成する工程と、
(b)前記複数の第1ワード線のそれぞれの上方に、第1ゲート絶縁膜を形成する工程と、
(c)前記第1ゲート絶縁膜の上方に、前記第1の方向と交差し前記半導体基板の表面に平行な第2の方向に延伸する第1チャネルを形成する工程と、
(d)前記第1チャネルの上方に、前記第2の方向に延伸する第1抵抗変化素子を形成する工程と、を有し、
前記工程(c)において、前記複数の第1ワード線のそれぞれの上方に前記第1チャネルの一部を配置し、
前記工程(d)において、前記複数の第1ワード線のそれぞれの上方に前記第1抵抗変化素子の一部を配置することを特徴とする半導体記憶装置の製造方法。 - 請求項11において、
(e)前記工程(c)の後かつ前記工程(d)の前に、前記第1チャネルの上方に犠牲層を形成する工程と、
(f)前記工程(e)の後かつ前記工程(d)の前に、前記第1ゲート絶縁膜、前記第1チャネル、および前記犠牲層の側面に層間膜を形成する工程と、をさらに有し、
前記工程(d)において、前記犠牲層を除去し、前記犠牲層の除去された空間に前記第1抵抗変化素子を形成することを特徴とする半導体記憶装置の製造方法。
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