JP2011114016A - 半導体記憶装置 - Google Patents
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Abstract
【解決手段】半導体記憶装置は、ワード線1と、ワード線1と交差するように配置されたビット線2と、ワード線1とビット線2との各交差部に配置された絶縁膜3と、ワード線1の間及びビット線2の間を埋め込む層間絶縁膜と、ビット線1に接続され、低抵抗状態と高抵抗状態との間で遷移する抵抗変化材4とを備える。ワード線1、ビット線2、及び絶縁膜3はワード線1とビット線2との各交差部において電界効果トランジスタを構成する。電界効果トランジスタ及び抵抗変化材4はメモリセルを構成する。ビット線2は、絶縁膜を介してワード線1と対向する第1面と、この第1面とは反対側の第2面とを有する。抵抗変化材4は、第2面と接するように配置され、且つその一部が層間絶縁膜と接触している。
【選択図】図4A
Description
[第1の実施の形態に係る半導体記憶装置の構成]
図1は、第1の実施の形態に係る半導体記憶装置の全体構成を示す斜視図である。通常のシリコン(Si)基板51上に、通常用いられるプロセスにより、配線層を含むCMOS回路52が構成され、その上に複数のメモリセル部54を含む層53が形成されている。
また、半導体記憶装置は、ワード線を選択するワード線行デコーダ42、及びビット線を選択するビット線列デコーダ43を備える。ビット線列デコーダ43は、読み出し・書き込み・消去動作を制御するドライバを含む。また、ワード線行デコーダ42、ビット線列デコーダ43にそれぞれワード線行アドレス、ビット線列アドレスを与え、メモリセル配列41中の読み書きを行うメモリセルを選択する制御回路である上位ブロック44を備える。電源45は、読み出し、書き込み、消去の、それぞれの動作に対応した所定の電圧の組み合わせを生成し、ワード線行デコーダ42、ビット線列デコーダ43に供給する。この構成によれば、同一ワード線に接続された全てのメモリセルの情報を、一括して読み出し、書き込み、及び消去することが可能となる。図1に示すCMOS回路52に、図2のワード線行デコーダ42、ビット線列デコーダ43及び上位ブロック44を含む周辺回路と呼ばれる回路が設けられている。
図4A及び図4Bに示すように、メモリセル配列41において、X方向に伸び、Y方向に複数本が平行に配置されたワード線1と、Y方向に伸び、X方向に複数本が平行に配置されたビット線2が、交差するように対向している。両配線間には、例えば酸化シリコン(SiO2)からなる絶縁膜3が配置されている。ワード線1は、例えば金属的な導電性を示す高濃度不純物を含むシリコン(Si)からなり、ビット線2は、例えば不純物濃度の低いp型半導体シリコン(Si)からなる。ワード線1、ビット線2、及び絶縁膜3は、ワード線1をゲート電極とし、ビット線2をチャネルとするMOSFETを形成している。そして、ビット線2における絶縁膜3が形成されてワード線1と対向する面(第1面)とは反対側の面(第2面)には、炭素を主成分とする抵抗変化材4が設けられており、ビット線2と抵抗変化材4は電気的に接続している。
また、図4Bに示すように、メモリセルアレイ41は、例えば酸化シリコン(SiO2)からなる層間絶縁膜7、8により、基板を含む下層配線および上層配線から隔離されている。これにより、ビット線2及び抵抗変化材4には、所望の電界以外の電界が印加されない構造となっている。さらに、抵抗変化材4が、ビット線2を介してワード線1と対向している(抵抗変化材4は、ビット線2によりワード線1と隔離されている)ことにより、ワード線1により形成される電界が、ビット線2により部分的に遮蔽される。そのため、ワード線1に印加される電圧が抵抗変化材4に与える影響が制限される構造となっている。
各ワード線1、ビット線2の間も層間絶縁膜7、8により埋め込まれている。そのため、ビット線2の下部に設けられている抵抗変化材4は、層間絶縁膜7、8に接している。
図5A及び図5Bは、本実施の形態に係る半導体記憶装置の断面図である。図5A及び図5Bは、ビット線2の両端における電気的接続部の構成例をそれぞれ示している。ここで、図5A及び図5Bは、図4AのI−I’線断面に対応する方向の断面図であり、ビット線2の端部までを含めた断面を示している。また、図5A及び図5Bにおいて、図4A及び図4Bと同一の構成を有する箇所は、同一の符号を付して重複する説明を省略する。
図5Aは、固相エピタキシャル成長に用いた基板との接続部を、そのまま接続配線として利用した例を示し、図5Bは、固相エピタキシャル成長に用いた基板との接続部を切り離して、別の接続配線を設けた例を示している。以下、それぞれの例の構成・製造方法について説明する。
次に、このように形成された本実施の形態の半導体記憶装置の動作を、図6A及び図6Bを参照して説明する。図6A及び図6Bは、本実施の形態に係る半導体記憶装置の動作を解説するための模式図である。図6A及び図6Bも、図4AのI−I’線断面に対応する断面の模式図である。
半導体記憶装置の動作では、ビット線方向に直列に連なった複数のメモリセルMCから、MOSFETを用いて特定の一つのメモリセルMCのみを選択し、その選択メモリセルMCにのみ読み出し、書き込み又は消去動作を実行する。
この状態で、ビット線2の両端に上述の配線部を介して基準電圧Vsと動作電圧Vopを印加する。ここで、動作電圧Vopは、基準電圧Vsより大きい。この電圧印加により、動作電圧Vopと基準電圧Vsの電圧差の大部分は、選択ワード線1直下の部分2b及び抵抗変化材4の所定部分4bに印加される。また、抵抗変化材4の一部は層間絶縁膜8と接しており、ビット線2に完全には包まれてはいない。そのため、抵抗変化材4の所定部分4bには、動作電圧Vopと基準電圧Vsとの電圧差に基づいてビット線2から直接印加される主電界のほかに、ワード線1から層間絶縁膜7、8を介して間接的に補助電界(漏れ電界)が印加される。
また、書き込みを行う場合には、電圧差Vop−Vsを、セット電圧Vsetに設定する。セット電圧Vsetを印加することにより、抵抗変化材4の所定部分4bを高抵抗状態から低抵抗状態に遷移させることができる。
そして、消去を行う場合には、電圧差Vop−Vsを、リセット電圧Vresetに設定する。リセット電圧Vresetを印加することにより、抵抗変化材4の所定部分4bを低抵抗状態から高抵抗状態に遷移させることができる。
ここで、ビット線2の両端に印加される基準電圧Vsと動作電圧Vopとが異なるため、選択メモリセルMCsのチャネル領域の電位が、ビット線2の所定部分2bの左右で異なる。そのため、非選択メモリセルMCnに対応するワード線1への印加電圧を、電圧Vg1と電圧Vg2の2種類に分けている。チャネルの電位が異なると、MOSFETのしきい値電圧が変化するため、選択ワード線1を挟んで低電圧側(基準電圧Vs側)には比較的低いゲート電圧Vg1を印加し、高電圧側(動作電圧Vop側)には比較的高いゲート電圧Vg2を印加する。これにより、所望の動作を確実に実行することが可能となる。
さらに、導通状態となるビット線2の所定部分2aのチャネル抵抗は、抵抗変化材4の低抵抗状態の抵抗値よりも有意に小さいことがより望ましい。所定部分2aのチャネル抵抗が、抵抗変化材4の低抵抗状態の抵抗値よりも小さければ、選択メモリセルMCのセル電流値の読み出しの際に、他の非選択メモリセルMCの抵抗値の影響を排除することが可能となるので、読み出しのマージンが拡大する利点がある。
ビット線2を形成する半導体シリコンがp型の場合であれば、ゲート電極であるワード線1の電圧が正のしきい値電圧Vth以上(Vg>Vth>0)の場合、所定部分2bが絶縁状態となる。一方、ビット線2を形成する半導体シリコンがn型の場合であれば、ゲート電極であるワード線1の電圧が負のしきい値電圧Vth以下(Vg<Vth<0)の場合、所定部分2bが絶縁状態となる。
この状態で、ビット線2の両端に上述の配線部を介して基準電圧Vsと動作電圧Vopを印加する。動作電圧Vopと基準電圧Vsの電圧差の大部分は、選択ワード線1直下の部分2b及び抵抗変化材4の所定部分4bに印加される。また、抵抗変化材4の一部は層間絶縁膜8と接しており、ビット線2に完全には包まれてはいない。そのため、抵抗変化材4の所定部分4bには、動作電圧Vopと基準電圧Vsとの電圧差に基づいてビット線2から直接印加される主電界のほかに、ワード線1から層間絶縁膜7、8を介して間接的に補助電界(漏れ電界)が印加される。
本実施の形態の半導体記憶装置によれば、メモリセル部のパターンが極めて簡単であり、形成の困難なセル毎のコンタクト・ホールを含まない構造のメモリセルアレイを実現することが可能である。また、メモリセルMCには、ダイオードが含まれていないため、非選択メモリセルMC内のダイオードの逆方向リーク電流に起因する電力消費を抑制することが可能となる。そして、ワード線1及びビット線2のラインアンドスペースのパターンによりMOSFETが形成できるため、NOR型のアーキテクチャを用いた場合よりも低い製造コストで高集積化を図ることが可能となる。
[第2の実施の形態に係る半導体記憶装置の構成]
図7は、本実施の形態に係る半導体記憶装置のブロック図である。この半導体記憶装置は、複数本のワード線と、これらワード線と交差する複数本のビット線とを有し、それらの各交差部にメモリセルMCが配置されたメモリセル配列(メモリセルアレイ)71を有する。本実施の形態のメモリセル配列71は、メモリセルアレイが3次元的に構成されている点において、第1の実施の形態と異なる。また、メモリセルアレイの制御に用いるアレイワード線及びアレイビット線を備える点においても、第1の実施の形態のメモリセル配列41と異なる。このメモリセルアレイ、アレイワード線及びアレイビット線や、ワード線1及びビット線2の構成については後に詳述する。
図8A及び図8Bに示すように、メモリセル配列71には、図8A内のX方向に伸び、Y方向及びZ方向に複数本が平行に配置されたワード線63と、Z方向に伸び、X方向及びY方向に複数本が平行に配置されたビット線64が設けられている。ワード線63とビット線64とは、Y方向に交互に配置されている。ビット線64は、炭素を主成分とする薄膜状の抵抗変化材66を挟み込む柱状に形成されている。ビット線64と抵抗変化材66の間は電気的な接続がなされている。この柱状のビット線64は、抵抗変化材66が接する側面とは反対側の側面(図中の側面64A)がワード線63と対向するように、ワード線63と交差している。ワード線63のY方向側面には、ワード線63に沿って、例えば酸化シリコン(SiO2)からなる絶縁膜65が配置されている。すなわち、ワード線63は、ビット線64と、絶縁膜65を介して接している。
第1の実施の形態では、ワード線1及びビット線2が、いずれも基板表面に対し平行になるように配置されていた。これに対し、本実施の形態では、ワード線63は基板表面に対し平行に、且つ複数層に亘り配置される一方、ビット線64は基板表面に対し垂直方向に伸びるように形成されている。これによりメモリセルアレイは、3次元的に構成されている。
ワード線63、ビット線64、及び絶縁膜65により形成されるMOSFETと、そのビット線64に挟まれるように形成された抵抗変化材66とにより、1つのメモリセルMCが形成される。本実施の形態において、図8Bに破線で示されるように、抵抗変化材66を挟んで対向する2つのMOSFETと、その間に挟まれた抵抗変化材66により、1つのメモリセルMCが構成される。このメモリセルMCが複数個、Z方向に直列に接続されてメモリストリングが構成されている。
また、各ワード線63、ビット線64の間も層間絶縁膜67により埋め込まれている。そのため、ビット線64に挟まれるように設けられている抵抗変化材66は、X方向側面において、層間絶縁膜67に接している。
図8Aに示すように、本実施の形態の半導体記憶装置は、アレイワード線61とアレイビット線62とが直交する位置関係となっている。この構成の場合、アレイワード線61及びアレイビット線62は単なるラインアンドスペースのパターンであれば良く、X方向及びY方向のずれを考慮する必要はない。従って、製造工程においてメモリセルアレイ内の位置合せ精度は極めて緩くすることが可能であり、製造を容易に行うことができる。そして、このような3次元構造を用いることにより、4F2の領域に多数ビットの情報を蓄えることのできる、超高集積化構造を実現することができる。
次に、このように形成された本実施の形態の半導体記憶装置の動作を、図9A及び図9Bを参照して説明する。図9A及び図9Bは、本実施の形態に係る半導体記憶装置の動作を解説するための模式図である。図9A及び図9Bも、図8AのII−II’線断面に対応する断面の模式図である。
半導体記憶装置の動作では、ビット線方向に直列に連なった複数のメモリセルMCから、MOSFETを用いて特定の一つのメモリセルMCのみを選択し、その選択メモリセルMCにのみ読み出し、書き込み又は消去動作を実行する。
この状態で、ビット線64の両端にアレイワード線61、及びアレイビット線62を介して基準電圧Vsと動作電圧Vopを印加する。ここで、動作電圧Vopは、基準電圧Vsより大きい。この電圧印加により、動作電圧Vopと基準電圧Vsの電圧差の大部分は、選択ワード線63に対応する部分64b及び抵抗変化材66の所定部分66bに印加される。そして、ビット線64の両端の間に流れる電流は、抵抗変化材66の所定部分66bに流れる電流とほぼ等しくなる。これは、ビット線64の両端に印加する電圧、及びビット線64に流れる電流を制御することにより、抵抗変化材66の所定部分66bに印加される電圧と、流れる電流とを制御・測定することが可能であることを意味する。その結果、抵抗変化材66の所定部分66bの抵抗状態の制御、すなわち読み出し・書き込み・消去が、抵抗変化材66の他の部分66aとは独立に実行可能となる。
ビット線64を形成する半導体シリコンがp型の場合であれば、ゲート電極であるワード線63の電圧が正のしきい値電圧Vth以上(Vg>Vth>0)の場合、所定部分64bが絶縁状態となる。一方、ビット線64を形成する半導体シリコンがn型の場合であれば、ゲート電極であるワード線63の電圧が負のしきい値電圧Vth以下(Vg<Vth<0)の場合、所定部分64bが絶縁状態となる。
この状態で、ビット線64の両端にアレイワード線61、及びアレイビット線62を介して基準電圧Vsと動作電圧Vopを印加する。動作電圧Vopと基準電圧Vsの電圧差の大部分は、選択ワード線63と対応する部分64b及び抵抗変化材66の所定部分66bに印加される。そして、ビット線64の両端の間に流れる電流は、抵抗変化材66の所定部分66bに流れる電流とほぼ等しくなる。これは、ビット線64の両端の電圧、及びビット線64に流れる電流を制御することにより、抵抗変化材66の所定部分66bに印加される電圧と、流れる電流とを制御・測定することが可能であることを意味する。その結果、抵抗変化材66の所定部分66bの抵抗値制御、すなわち読み出し・書き込み・消去が、抵抗変化材66の他の部分66aとは独立に実行可能となる。
そして、アレイビット線62に印加する電圧の電圧値をV/2とし、アレイワード線61に印加する電圧の電圧値を−V/2として説明する。これは、上述の説明から電圧値を全体に(Vop−Vs)/2だけシフトした状況となる。しかし、電圧値は各配線間の相対的な値にのみ意味があるので、本質的な差異は発生しない。
ここで繰り返しになるが、メモリセル部分の書き込みや消去に関する基本的な動作原理を再確認しておく。本実施形態で用いられているメモリセルMCの抵抗変化材66は、ある所定のしきい値電圧(V0set)以上の電圧が印加されると、高抵抗状態(抵抗値:RH)から低抵抗状態(抵抗値:RL)に遷移し、ある所定の電流(Ireset)以上の電流が流れると、低抵抗状態(抵抗値:RL)から高抵抗状態(抵抗値:RH)に変化する特性を有している。ここでは、この高抵抗状態から低抵抗状態への遷移を書き込みと定義し、低抵抗状態から高抵抗状態への遷移を消去と定義する。書き込み動作時には、アレイワード線61やアレイビット線62に印加する電位差Vをセット電圧Vsetに設定する。また、消去動作時には、電位差Vをリセット電圧Vresetに設定し、読み出し動作時には電位差Vをリード電圧Vreadに設定する。
各アレイビット線62は、アレイビット線62が非選択の場合にONされるpMOSFET37aを介して接地線(0V)に接続されている。また、各pMOSFET37aと並列にアレイビット線62選択時にONされるnMOSFET37cも接続されている。各pMOSFET37cのソースは共通に接続されており、ソースに+1/2×Vresetが印加され、消去動作時にONされるnMOSFET37iのドレインが接続されている。さらに、そのnMOSFET37iと並列に、ソースに+1/2×Vsetが印加されており、書き込み動作時にONされるnMOSFET37gのドレインが、出力抵抗として機能するpMOSFET37eを介して接続されている。
図13は、図12に示すメモリセル部と回路構成が同じであり、印加される電圧を変更したものである。具体的には、pMOSFET37a、37b、37g、37h、37i及び37jのソースには、それぞれ所定の電圧V_up、V_um、Vset_p、Vset_m、Vreset_p、Vreset_mが印加されている。
本実施の形態の半導体記憶装置によれば、メモリセルアレイのパターンが極めて簡単であり、形成の困難なセル毎のコンタクト・ホールを含まない構造のメモリセルアレイを実現することが可能である。また、メモリセルMCには、ダイオードが含まれていないため、非選択メモリセルMC内のダイオードの逆方向リーク電流に起因する電力消費を抑制することが可能となる。そして、ワード線1及びビット線2のラインアンドスペースのパターンによりMOSFETが形成できるため、NOR型のアーキテクチャを用いた場合よりも低製造コストで高集積化を図ることが可能となる。
[第3の実施の形態に係る半導体記憶装置の構成]
図14は、本実施の形態に係る半導体記憶装置のブロック図である。この半導体記憶装置は、複数本のワード線と、これらワード線と交差する複数本のビット線とを有し、それらの各交差部にメモリセルMCが配置されたメモリセル配列(メモリセルアレイ)101を有する。本実施の形態のメモリセル配列101は、メモリセルアレイ内でワード線及びビット線が、3次元的に積層されている点において、第1の実施の形態のメモリセル配列41と異なる。このワード線及びの構成については後に詳述する。
第1の実施の形態では、ワード線1及びビット線2は、1本ずつ配置され、その上下は絶縁膜により他の部分と隔離されていた。しかし、本実施の形態では、ワード線81と、ビット線82とは基板表面に対し垂直なZ方向に交互に配置され、メモリセルアレイは3次元的に構成されている。ここで、Z方向に隣接するワード線81は、Z方向のある層の1本のワード線81の直上に、別のワード線81が配置されるように形成されている。
ワード線81、ビット線82、及び絶縁膜83により形成されるMOSFETと、ビット線82に挟まれるように形成された抵抗変化材84とにより、1つのメモリセルMCが形成される。本実施の形態において、図15Bに破線で示されるように、抵抗変化材84を挟んで対向する2つのMOSFETと、その間に挟まれた抵抗変化材84により、1つのメモリセルMCが構成される。このメモリセルMCが複数個、Y方向に直列に接続されてメモリセルストリングが構成されている。
このように形成された本実施の形態の半導体記憶装置も、ビット線方向に直列に連なった複数のメモリセルMCから、MOSFETを用いて特定の一つのメモリセルMCのみを選択し、その選択メモリセルMCにのみ読み出し、書き込み又は消去動作を実行することができる。本実施の形態においても、抵抗変化材84の一部は層間絶縁膜と接しており、ビット線82に完全には包まれてはいない。そのため、抵抗変化材84には、動作電圧Vopと基準電圧Vsとの電圧差に基づいてビット線82から直接印加される主電界のほかに、ワード線81から層間絶縁膜を介して間接的に補助電界(漏れ電界)が印加される。
図16A、及び図16Bは、それぞれ本実施形態のメモリセルアレイの他の構成例の一部を示す斜視図、及び断面図である。図16Bは、図16AのIV−IV’線断面図である。なお、図16Aでも、各部材の間を埋め込む層間絶縁膜は図示を省略している。
[第4の実施の形態に係る半導体記憶装置の構成]
図18は、本実施の形態に係る半導体記憶装置のブロック図である。この半導体記憶装置は、複数本のワード線と、これらワード線と交差する複数本のビット線とを有し、それらの各交差部にメモリセルMCが配置されたメモリセル配列(メモリセルアレイ)111を有する。本実施の形態のメモリセル配列111は、メモリセルアレイ内でワード線及びビット線が、3次元的に積層されている点において、第1の実施の形態のメモリセル配列41と異なる。このワード線及びの構成については後に詳述する。
さらに、ワード線91のZ方向の上部の端部には、Y方向に伸び、X方向に複数本が平行に配置された上部ワード線95が接続されている。この上部ワード線95により、Y方向に並ぶ複数のワード線91には、同一の電圧が印加される。
このように形成された本実施の形態の半導体記憶装置も、ビット線方向に直列に連なった複数のメモリセルMCから、MOSFETを用いて特定の一つのメモリセルMCのみを選択し、その選択メモリセルMCにのみ読み出し、書き込み又は消去動作を実行することができる。本実施の形態においても、抵抗変化材94の一部は層間絶縁膜と接しており、ビット線92に完全には包まれてはいない。そのため、抵抗変化材94には、動作電圧Vopと基準電圧Vsとの電圧差に基づいてビット線92から直接印加される主電界のほかに、ワード線91から層間絶縁膜を介して間接的に補助電界(漏れ電界)が印加される。
図20A、及び図20Bは、それぞれ本実施形態のメモリセルアレイの他の構成例の一部を示す斜視図、及び断面図である。図20Bは、図20AのVI−VI’線断面図である。なお、図20Aでは、各部材の間を埋め込む層間絶縁膜は図示を省略している。
Claims (11)
- 半導体基板と、
前記半導体基板の表面に平行な第1の方向に伸び、前記半導体基板の表面に平行であり且つ前記第1の方向と直交する第2の方向に複数本が平行に配置されたワード線と、
前記第2の方向に伸び、前記ワード線と交差するように、前記第1の方向に複数本が平行に配置されたビット線と、
前記ワード線と前記ビット線との各交差部に配置された絶縁膜と、
前記ワード線の間及び前記ビット線の間を埋め込む層間絶縁膜と、
前記第2の方向に伸び、且つ、前記ビット線と電気的に接続され、低抵抗状態と高抵抗状態との間で遷移する抵抗変化材とを備え、
前記ワード線、前記ビット線、及び前記絶縁膜は、前記ワード線と前記ビット線との各交差部において前記ワード線を制御電極、前記ビット線をチャネル領域とする電界効果トランジスタを構成し、
前記電界効果トランジスタ及び前記抵抗変化材は、前記電界効果トランジスタと前記抵抗変化材とが並列に接続されたメモリセルを構成し、
前記ビット線は、前記絶縁膜を介して前記ワード線と対向する第1面と、前記第1面とは反対側の第2面とを有し、前記抵抗変化材は、前記第2面と接するように配置され、且つその一部が前記層間絶縁膜と接触している
ことを特徴とする半導体記憶装置。 - 前記ワード線を選択するワード線デコーダと、
前記ビット線を選択するビット線デコーダと、
前記ワード線デコーダにより選択された選択ワード線と、選択されていない非選択ワード線にそれぞれ所定の電圧を印加するとともに、前記ビット線デコーダにより選択された選択ビット線に所定の読み出し電圧を印加する電源部と、
前記選択ビット線に流れる電流を検出して、前記選択ワード線及び前記選択ビット線の交差部に構成される前記メモリセルの前記抵抗変化材の抵抗状態をデータとして検出するデータ読み出し部と、をさらに備える
ことを特徴とする請求項1に記載の半導体記憶装置。 - 前記ワード線を選択するワード線デコーダと、
前記ビット線を選択するビット線デコーダと、
前記ワード線デコーダにより選択された選択ワード線と、選択されていない非選択ワード線とにそれぞれ所定の電圧を印加するとともに、前記ビット線デコーダにより選択された選択ビット線に所定の書き込み電圧又は消去電圧を印加する電源部と、
前記選択ワード線及び前記選択ビット線の交差部に構成される前記メモリセルの前記抵抗変化材の抵抗状態を変化させるデータ書き込み・消去部と、をさらに備える
ことを特徴とする請求項1に記載の半導体記憶装置。 - 前記電界効果トランジスタのソース・ドレイン間耐圧は、前記書き込み電圧及び消去電圧の電圧値よりも大きい
ことを特徴とする請求項3に記載の半導体記憶装置。 - 前記電界効果トランジスタのチャネル抵抗値は、前記抵抗変化材の低抵抗状態の抵抗値よりも小さい
ことを特徴とする、請求項1乃至4のいずれかに記載の半導体記憶装置。 - 半導体基板と、
前記半導体基板の表面に平行な第1の方向に伸び、前記半導体基板の表面に平行であり且つ前記第1の方向と直交する第2の方向及び前記半導体基板に垂直な積層方向にそれぞれ複数本が平行に配置された第1のワード線と、
前記積層方向に伸びて前記第1のワード線と交差し、前記第1の方向及び前記第2の方向にそれぞれ複数本が平行に配置された第1のビット線と、
前記第1の方向に伸び、前記第2の方向に複数本が平行に配置され、前記第1のビット線の一の端部に共通接続された第2のワード線と、
前記第2の方向に伸び、前記第1の方向に複数本が平行に配置され、前記第1のビット線の他の端部に共通接続された第2のビット線と、
前記第1のワード線と前記第1のビット線との各交差部に配置された絶縁膜と、
前記第1のワード線の間及び前記第1のビット線の間を埋め込む層間絶縁膜と、
前記積層方向に伸び、且つ、前記ビット線と電気的に接続され、低抵抗状態と高抵抗状態との間で遷移する抵抗変化材とを備え、
前記第1のワード線、前記第1のビット線、及び前記絶縁膜は、前記第1のワード線と前記第1のビット線との各交差部において前記第1のワード線を制御電極、前記第1のビット線をチャネル領域とする電界効果トランジスタを構成し、
前記電界効果トランジスタ及び前記抵抗変化材は、前記電界効果トランジスタと前記抵抗変化材とが並列に接続されたメモリセルを構成し、
前記抵抗変化材は、前記第1のビット線に挟み込まれるように配置され、前記第1のビット線の前記第1の方向を向いた側面において、その一部が前記層間絶縁膜と接触している
ことを特徴とする半導体記憶装置。 - 半導体基板と、
前記半導体基板の表面に平行な第1の方向に伸び、前記半導体基板の表面に平行であり且つ前記第1の方向と直交する第2の方向に複数本が平行に配置されたワード線と、
前記第2の方向に伸び、前記ワード線と交差するように、前記第1の方向に複数本が平行に配置されたビット線と、
前記ワード線と前記ビット線との各交差部に配置された絶縁膜と、
前記ワード線の間及び前記ビット線の間を埋め込む層間絶縁膜と、
前記第2の方向に伸び、且つ、前記ビット線と電気的に接続され、低抵抗状態と高抵抗状態との間で遷移する抵抗変化材とを備え、
前記ワード線及び前記ビット線は、前記半導体基板の表面に垂直な積層方向に、交互に配置され、
前記ワード線、前記ビット線、及び前記絶縁膜は、前記ワード線と前記ビット線との各交差部において前記ワード線を制御電極、前記ビット線をチャネル領域とする電界効果トランジスタを構成し、
前記電界効果トランジスタ及び前記抵抗変化材は、前記電界効果トランジスタと前記抵抗変化材とが並列に接続されたメモリセルを構成し、
前記抵抗変化材は、前記ビット線に挟み込まれるように配置され、前記ビット線の前記第1の方向を向いた側面において、その一部が前記層間絶縁膜と接触している
ことを特徴とする半導体記憶装置。 - 前記ワード線は、前記積層方向の各層に配置されるワード線のライン形成部分とスペース部分のパターンが各層で互い違いになっている
ことを特徴とする請求項7記載の半導体記憶装置。 - 半導体基板と、
前記半導体基板の表面に垂直な積層方向に伸び、前記半導体基板の表面に平行な第1の方向と前記半導体基板の表面に平行であり且つ前記第1の方向に直交する第2の方向とにそれぞれ複数本が平行に配置されたワード線と、
前記第1の方向に伸びて前記ワード線と交差し、前記第2の方向及び前記積層方向にそれぞれ複数本が平行に配置されたビット線と、
前記ワード線と前記ビット線との各交差部に配置された絶縁膜と、
前記ワード線の間及び前記ビット線の間を埋め込む層間絶縁膜と、
前記第1の方向に伸び、且つ、前記ビット線と電気的に接続され、低抵抗状態と高抵抗状態との間で遷移する抵抗変化材とを備え、
前記ワード線及び前記ビット線は、前記第2の方向に、交互に配置され、
前記ワード線、前記ビット線、及び前記絶縁膜は、前記ワード線と前記ビット線との各交差部において前記ワード線を制御電極、前記ビット線をチャネル領域とする電界効果トランジスタを構成し、
前記電界効果トランジスタ及び前記抵抗変化材は、前記電界効果トランジスタと前記抵抗変化材とが並列に接続されたメモリセルを構成し、
前記抵抗変化材は、その一部が前記層間絶縁膜と接触している
ことを特徴とする半導体記憶装置。 - 前記抵抗変化材は、前記ビット線の前記積層方向を向いた側面に配置されている
ことを特徴とする請求項9記載の半導体記憶装置。 - 前記抵抗変化材は、前記ビット線に挟み込まれるように配置され、前記第2の方向を向いた側面において前記層間絶縁膜と接触している
ことを特徴とする請求項9記載の半導体記憶装置。
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