WO2014045372A1 - 半導体記憶装置 - Google Patents
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Abstract
Description
図1は、本発明の実施形態1に係る半導体記憶装置のメモリ回路構成を示す図である。メモリセル3は、相変化型記憶素子1と選択トランジスタ2を並列接続した構成を有し、選択トランジスタ2のドレインとソースに記憶素子1の両端子が接続される。メモリセル群4は、ワード線(電位VWLを有する信号線)とビット線(電位VBLを有する信号線)の間に複数のメモリセル3を直列接続した構成を有する。選択ゲートドライバ5は、各層のメモリセル3に対応してそれぞれ設けられており、電圧変換器6から入力電圧VINの供給を受けて各メモリセル3の選択トランジスタ2を駆動する。メモリセル群4は半導体記憶装置の半導体基板上に法線方向に積層して形成される。これにより、従来の半導体記憶装置と比べて面積あたりの記憶ビット数を増加させることができる。
以上のように、本実施形態1に係る半導体記憶装置は、各層のメモリセルの選択トランジスタに対してそれぞれ異なるゲート電圧を供給することにより、記憶素子に流れる電流の層毎のばらつきを低減することができる。
図3は、本発明の実施形態2に係る半導体記憶装置のメモリ回路構成を示す図である。本実施形態2においては、m個のメモリセル群4が設けられている。図3において、記載の便宜上、ワード線/メモリセル群4/ビット線を含む回路構成を点線で囲み、各メモリセル群4を区別できるようにした。
図4は、本発明の実施形態3に係る半導体記憶装置のメモリ回路構成を示す図である。本実施形態3において、各選択ゲートドライバ5と対応する選択トランジスタを結ぶ信号線に対して並列に、コンデンサ7によって構成された遅延回路が設けられている。その他の構成は、実施形態1と同様である。
以上のように、本実施形態3に係る半導体記憶装置は、ゲート電位の立ち下がりを遅延させる遅延回路を層毎に設けることにより、記憶素子に供給する電流の立ち上り時間を各層について揃えることができる。これにより、メモリセル毎に異なる電流が供給されることによって記憶素子の状態がばらつくことを抑えることができる。
図6は、本発明の実施形態4に係る半導体記憶装置のメモリ回路構成を示す図である。本実施形態4においては、実施形態2で説明した回路構成において、実施形態3で説明したコンデンサ7を各層に配置した。これにより、電圧変換器6と選択ゲートドライバ5を共通化して回路面積を抑えつつ、ゲート電位の立ち下がり時間を各層について揃えることができる。
図7は、本発明の実施形態5に係る半導体記憶装置のメモリ回路構成を示す図である。本実施形態5においては、メモリセル群4内の隣接する複数のメモリセル3をセットにして共通のゲート電圧を供給することとした。図7に示す例においては、選択ゲートドライバ5に供給する入力電圧VIN1~VINkは出力端子VB1が出力する電圧をもって共有化し、これらに対応するゲート電圧VG1~VGkは共通になっている。同様に入力電圧VINn-x~VINnは出力端子VBjが出力する電圧をもって共通化し、これらに対応するゲート電圧VGn-x~VGnは共通になっている。同一のゲート電位を用いるメモリセルの個数やセット数は任意でよい。
図8は、本発明の実施形態6に係る半導体記憶装置のメモリ回路構成を示す図である。本実施形態6では、実施形態2で説明した回路構成の下で実施形態5と同様にメモリセル群4内の隣接する複数のメモリセル3をセットにして共通のゲート電圧を供給することとした。これにより、実施形態2と同様に電圧変換器6と選択ゲートドライバ5の回路占有面積および消費電力を小さく抑えつつ、さらに電圧変換器6の出力端子数を減らして電圧変換器6の回路占有面積と消費電力を低減することができる。
本発明の実施形態7では、電圧変換器6の回路例について説明する。その他の構成については実施形態1~6と同様である。
本発明の実施形態8では、選択ゲートドライバ5の回路例について説明する。その他の構成については実施形態1~7と同様である。
メモリセル3の特性は、周囲温度に影響を受けて変動する。特に、選択トランジスタ2を導通させるために必要なゲート-ソース間電圧が温度に応じて変動し、記憶素子1に流れる電流に影響を与える。そこで本発明の実施形態9では、メモリセル3が備える選択トランジスタ2の温度に応じてゲート電位VGを調整することにより、記憶素子1に流れる電流が温度により変動することを抑制する構成例について説明する。その他の構成については実施形態1~6、8と同様である。
本発明の実施形態10では、本発明に係る半導体記憶装置のメモリセル3周辺の具体的な積層構造について説明する。ここでは、ワード線をプレート状に形成してメモリセル群4間で共有し、ビット線と選択トランジスタSttr.によっていずれかのメモリセル群4を選択する構成を例示する。
Claims (12)
- 第1および第2信号線と、
トランジスタと抵抗変化素子を並列接続して構成され、前記抵抗変化素子の状態変化によって情報を記憶するメモリセルと、
前記トランジスタにゲート電圧を供給するドライバ回路と、
を備え、
前記メモリセルは、前記第1および第2信号線の間に複数直列に接続されており、
前記ドライバ回路は、各前記メモリセルが備える前記トランジスタのうちいずれか少なくとも2つ以上について、それぞれ異なるゲート電圧を供給する
ことを特徴とする半導体記憶装置。 - 請求項1において、
前記ドライバ回路は、
各前記メモリセルが備える前記トランジスタに供給するゲート電圧のうち、
前記第1信号線に最も近い位置に配置された前記メモリセルが備える前記トランジスタに対して最も低いゲート電圧を供給し、
前記トランジスタが配置されている位置が前記第2信号線に近くなるにしたがって、前記トランジスタに対して供給するゲート電圧を次第に高くし、
前記第2信号線に最も近い位置に配置された前記メモリセルが備える前記トランジスタに対して最も高いゲート電圧を供給する
ことを特徴とする半導体記憶装置。 - 請求項2において、
前記ドライバ回路は、全ての前記メモリセルが備える前記トランジスタについて、同じ立ち下がり時間でゲート電圧を立ち下げる
ことを特徴とする半導体記憶装置。 - 請求項3において、
前記ドライバ回路は、
各前記メモリセルが備える前記トランジスタに供給するゲート電圧のうち、
前記第1信号線に最も近い位置に配置された前記メモリセルが備える前記トランジスタに対して供給するゲート電圧を最も緩やかに立ち下げ、
前記トランジスタが配置されている位置が前記第2信号線に近くなるにしたがって、前記トランジスタに対して供給するゲート電圧を立ち下げる勾配を次第に大きくし、
前記第2信号線に最も近い位置に配置された前記メモリセルが備える前記トランジスタに対して供給するゲート電圧を最も急峻に立ち下げる
ことを特徴とする半導体記憶装置。 - 請求項3において、
前記ドライバ回路は、各前記メモリセルが備える前記トランジスタのうちいずれか少なくとも2つ以上との間において、前記ゲート電圧を遅延させる遅延回路を備え、
前記遅延回路は、前記ドライバ回路が各前記トランジスタに対して供給するゲート電圧の立ち下がり時間が全て同じになるように構成されている
ことを特徴とする半導体記憶装置。 - 請求項5において、
前記遅延回路は、
各前記メモリセルが備える前記トランジスタに供給するゲート電圧のうち、
前記第1信号線に最も近い位置に配置された前記メモリセルが備える前記トランジスタに対して供給されるゲート電圧が最も緩やかに立ち下がり、
前記トランジスタが配置されている位置が前記第2信号線に近くなるにしたがって、前記トランジスタに対して供給されるゲート電圧が立ち下がる勾配が次第に大きくなり、
前記第2信号線に最も近い位置に配置された前記メモリセルが備える前記トランジスタに対して供給されるゲート電圧が最も急峻に立ち下がる
ように構成されていることを特徴とする半導体記憶装置。 - 請求項6において、
前記遅延回路は、
各前記メモリセルが備える前記トランジスタのうちいずれか少なくとも2つ以上との間においてそれぞれ配置されたコンデンサを用いて構成されており、
各前記コンデンサは、
前記第1信号線に最も近い位置に配置された前記メモリセルが備える前記トランジスタとの間において配置されたものが最も容量が大きく、
前記トランジスタが配置されている位置が前記第2信号線に近くなるにしたがって、前記トランジスタとの間に配置された前記コンデンサの容量が次第に小さくなり、
前記第2信号線に最も近い位置に配置された前記メモリセルが備える前記トランジスタとの間において配置されたものが最も容量が小さい
ように構成されていることを特徴とする半導体記憶装置。 - 請求項3において、
前記ドライバ回路は、
各前記メモリセルが備える前記トランジスタに供給するゲート電圧のうち、
前記第1信号線に最も近い位置に配置された前記メモリセルが備える前記トランジスタに対して供給するゲート電圧を最も遅れて立ち下げ、
前記トランジスタが配置されている位置が前記第2信号線に近くなるにしたがって、前記トランジスタに対して供給するゲート電圧を立ち下げ始めるタイミングを次第に早くし、
前記第2信号線に最も近い位置に配置された前記メモリセルが備える前記トランジスタに対して供給するゲート電圧を最も先に立ち下げる
ことを特徴とする半導体記憶装置。 - 請求項1において、
前記ドライバ回路は、各前記メモリセルが備える前記トランジスタのうちいずれか少なくとも2つ以上について、それぞれ同じゲート電圧を供給する
ことを特徴とする半導体記憶装置。 - 請求項1において、
前記半導体記憶装置は、
前記複数直列に接続されたメモリセルを有するメモリセル群を複数備え、
前記ドライバ回路は、
各前記メモリセル群内に含まれる前記メモリセルのうち、前記第1信号線または前記第2信号線から数えて同じ段に配置されているものに対しては、共通の前記ゲート電圧を供給するように接続されている
ことを特徴とする半導体記憶装置。 - 請求項1において、
前記半導体記憶装置は、前記トランジスタの温度を検知する温度検知回路を備え、
前記ドライバ回路は、前記温度検知回路が検知した前記トランジスタの温度に応じて前記ゲート電圧を調整することにより、前記トランジスタの温度によらず一定の前記ゲート電圧を前記トランジスタに対して供給する
ことを特徴とする半導体記憶装置。 - 請求項1において、
前記メモリセルは、ゲート電極層を積層した積層体を貫通する貫通孔の側面に、抵抗変化材料層とチャネル層を形成することによって構成されている
ことを特徴とする半導体記憶装置。
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