JP5886974B2 - 半導体記憶装置 - Google Patents

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Description

本発明は、半導体記憶装置に関する。
近年、微細化の限界に近付いているフラッシュメモリに代わるメモリとして、抵抗変化型メモリが研究されている。その１例として、抵抗変化型の記憶素子としてＧｅ２Ｓｂ２Ｔｅ５などのカルコゲナイド（相変化材料）を用いた相変化メモリが盛んに研究されている。
相変化材料の状態は、印加した電流によって発生するジュール熱により、アモルファス状態または結晶状態に変化する。アモルファス状態においては材料の抵抗値が高く、結晶状態においては材料の抵抗値が低い。この抵抗値の変化を情報に対応付けることにより、記憶素子としての機能を発揮することができる。
相変化メモリに対する情報書き換え動作においては、書き込む情報に応じて印加電流が制御される。リセット動作、すなわちビット‘０’を書き込む動作においては、大電流を短時間流して相変化材料を溶解させた後、電流を急減させる。これにより相変化材料が急冷され、相変化材料は高抵抗のアモルファス状態へ変化する。一方、セット動作、すなわちビット‘１’を書き込む動作においては、相変化材料を結晶化状態に保持するのに十分な電流を長時間流すことにより、相変化材料は低抵抗の結晶状態へ変化する。情報読み出し動作においては、記憶素子の両端に一定の電位差を与えて、素子に流れる電流を測定することにより、素子の抵抗値を判別する。
相変化メモリは、記憶素子の形状を小さくすると、相変化材料の状態を変化させるために必要な電流が小さくなる。このため、原理上、高集積化を実現するための微細化および多層化に向いている。
下記特許文献１〜２には、微細化に加えて相変化メモリを高集積化する方法として、多層化に関する技術が記載されている。特許文献１には、カルコゲナイド材料からなる記録層とセル選択用のダイオードで構成されたメモリセルが、絶縁層を介して積層された構造が記載されている。特許文献２には、ゲート電極とゲート絶縁膜を複数層積層した積層体に貫通孔を形成し、貫通孔内にゲート絶縁膜、チャネルとなるシリコン層、記録層となるカルコゲナイド層を貫通孔の側面に形成することにより、セル選択用トランジスタと記録素子からなるメモリセルを高さ方向に複数積層する技術が記載されている。高さ方向にメモリセルの積層数を増加させることにより、メモリセルの面積密度を高め、高集積化を実現することができる。
特開２００９−１５８０２０号公報 ＷＯ２０１１−０７４５４５号公報
上記特許文献１は、同文献の図３に示す回路図および図４に示す断面図に記載されているように、書き込み電流または読み出し電流の経路であるワード線とビット線との間には、基板に対する法線方向においてメモリセルが１つのみ接続されている。同文献では、ワード線／メモリセル／ビット線を含む層構造を積層することにより、メモリセルを多層化している。
一方、同文献においてワード線およびビット線と周辺回路を接続するためには、異なる層間を接続するコンタクト配線を、記憶素子が配置されている領域とは別に配置する必要がある。積層数が増加すると、これにともなってコンタクト配線を配置する領域も増加する。さらに、書き込み電流による電圧降下を低減するため、コンタクト配線を配置する領域の面積を確保して寄生抵抗を低減する必要がある。したがって、積層数を増加させても配線領域がこれにともなって増加するため、記憶素子の面積密度の増加分が十分ではないと考えられる。
上記特許文献２は、同文献２の図４に示す断面図および図５に示す回路図に記載されている通り、ワード線とビット線の間にメモリセルを複数積層しているため、メモリセルの積層数を増加させてもワード線とビット線の本数は増加しない。また、メモリセルを制御するゲート配線は情報を読み書きするための電流経路ではないため、寄生抵抗による電圧降下の影響は小さい。したがって多数のメモリセルを１つのゲート配線によって制御できるので、ゲート配線を配置する領域が小さくなり、メモリセルの積層数を増加させても周辺回路の面積増加分は小さい。したがって、記憶素子の面積密度を大幅に増加させることができる。
特許文献２に記載されている技術において、メモリセルの選択トランジスタを介してワード線とビット線の間を流れる電流は、選択トランジスタのＯＮ抵抗の影響を受けて電圧降下を生じさせるので、選択トランジスタのソース電位は層毎に異なる。したがって、メモリセルのゲート電圧が層に拠らず一定であると仮定すると、ゲート・ソース間電圧が層毎に異なることになる。これにより、メモリセルに情報を読み書きするための電流が層毎にばらつく。
記憶素子の特性がばらつくと、書き込み誤りや読み出し誤りを発生させる恐れがあるため、正常動作範囲に対してばらつきを考慮したマージンを確保する必要が生じる。これは半導体記憶素子の動作電圧を増加させることにつながるため、省電力の観点から望ましくない。
本発明は、上記のような課題に鑑みてなされたものであり、メモリセルを複数直列接続した半導体記憶装置において、記憶素子に供給される電流が層毎にばらつくことを抑えることを目的とする。
本発明に係る半導体記憶装置は、第１信号線と第２信号線の間に複数直列に接続されたメモリセルを備え、メモリセルが備える選択トランジスタのうちいずれか少なくとも２つ以上について、それぞれ異なるゲート電圧を供給する。
本発明に係る半導体記憶装置によれば、記憶素子に供給される電流の層毎のばらつきを抑えることができる。
上記した以外の課題、構成、および効果は、以下の実施形態の説明により明らかになるであろう。
実施形態１に係る半導体記憶装置のメモリ回路構成を示す図である。 メモリセル群４が４層のメモリセル３によって構成されている場合の動作原理を示す図である。 実施形態２に係る半導体記憶装置のメモリ回路構成を示す図である。 実施形態３に係る半導体記憶装置のメモリ回路構成を示す図である。 メモリセル群４が４層のメモリセル３によって構成されている場合の動作原理を示す図である。 実施形態４に係る半導体記憶装置のメモリ回路構成を示す図である。 実施形態５に係る半導体記憶装置のメモリ回路構成を示す図である。 実施形態６に係る半導体記憶装置のメモリ回路構成を示す図である。 電圧変換器６の回路例を示す図である。 電圧変換器６の別回路例を示す図である。 選択ゲートドライバ５の回路を示す図である。 選択ゲートドライバ５の別回路例を示す図である。 実施形態９における電圧変換器６の回路例を示す図である。 実施形態９における電圧変換器６の別回路例を示す図である。 半導体記憶装置のメモリセルアレイ部の構成を示す図である。
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、実施形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、特徴的な構成について説明した箇所は各実施形態に限定されるわけでなく、共通の構成をとる場合には同様の効果を得られることをあらかじめ述べておく。また、実施形態の各メモリセルを構成する回路素子は、特に制限しない場合、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。
＜実施の形態１＞
図１は、本発明の実施形態１に係る半導体記憶装置のメモリ回路構成を示す図である。メモリセル３は、相変化型記憶素子１と選択トランジスタ２を並列接続した構成を有し、選択トランジスタ２のドレインとソースに記憶素子１の両端子が接続される。メモリセル群４は、ワード線（電位ＶＷＬを有する信号線）とビット線（電位ＶＢＬを有する信号線）の間に複数のメモリセル３を直列接続した構成を有する。選択ゲートドライバ５は、各層のメモリセル３に対応してそれぞれ設けられており、電圧変換器６から入力電圧ＶＩＮの供給を受けて各メモリセル３の選択トランジスタ２を駆動する。メモリセル群４は半導体記憶装置の半導体基板上に法線方向に積層して形成される。これにより、従来の半導体記憶装置と比べて面積あたりの記憶ビット数を増加させることができる。
図１においては省略したが、メモリセル群４は、半導体基板上に複数形成される。ワード線の電位ＶＷＬとビット線の電位ＶＢＬの間の電位差が生じることにより、１つのメモリセル群４が選択される。さらに選択ゲートドライバ５の制御端子Ｓ１〜Ｓｎのいずれか１つの電位を変化させることにより、その層に対応する選択トランジスタ２のみがカットオフされ、その層においては電流が選択トランジスタ２ではなく記憶素子１を流れる。これにより、１つのメモリセルに対して選択的に情報を書込／消去／読込することができる。
図２は、メモリセル群４が４層のメモリセル３によって構成されている場合の動作原理を示す図である。図２（ａ）は記憶素子ｓｔ１のメモリセルが選択されている状態を示し、図２（ｂ）は記憶素子ｓｔ４のメモリセルが選択されている状態を示す。なお、ワード線電位ＶＷＬ＞ビット線電位ＶＢＬとすることによって特定のメモリセル群４が選択されているものとする。
図２（ａ）の場合、記憶素子ｓｔ１を有するメモリセルの選択トランジスタをオフにすることにより、記憶素子ｓｔ１に電流が流れる経路が形成される。その他のメモリセルの選択トランジスタについては、ゲート端子にそれぞれ電圧ＶＧ２、ＶＧ３、ＶＧ４を印加して各選択トランジスタをＯＮにし、記憶素子ｓｔ２〜ｓｔ４に電流が流れないようにする。同様に図２（ｂ）の場合、記憶素子ｓｔ４に対応するメモリセルの選択トランジスタをオフにし、その他のメモリセルの選択トランジスタについては、ゲート端子にそれぞれ電圧ＶＧ１、ＶＧ２、ＶＧ３を印加する。このような動作により、各記憶素子に電流Ｉｓｔ１、Ｉｓｔ４が流れ、メモリセルに対して選択的に情報を書き込み、または読み出すことができる。
記憶素子に大電流を短時間流すと記憶素子が高抵抗となりビット‘０’の状態に消去(リセット)され 、小電流を長時間流すと記憶素子が低抵抗となりビット‘１’の状態に書込(セット)される。記憶素子の状態を読み出すときは、ワード線とビット線の間に消去時／書込時よりも小さい電位差を与え、電流値の差により記憶素子の抵抗値の差異を検出しビット値を再生する。
各選択トランジスタはＯＮ抵抗を有するので、電流Ｉｓｔ１やＩｓｔ４が流れるときに電圧降下が生じる。そのため、各トランジスタのソース電位は層毎に異なる。したがって、各層の選択トランジスタに対して供給するゲート電位ＶＧ１〜ＶＧ４が全て同じ値である場合、各層のゲート−ソース間電圧ＶＧＳは層毎に異なることになる。具体的には、ＶＧＳ４が最も高く、ビット線に近づくにしたがって次第に低くなり、ＶＧＳ１が最も低い。選択トランジスタのＯＮ抵抗はＶＧＳに依拠するので、層毎にＯＮ抵抗がばらつき、その結果として各層の記憶素子に流れる電流が層毎に異なることになるので、書き込み誤差や読み込み誤差が生じる可能性が高くなってしまう。
そこで、電圧変換器６と選択ゲートドライバ５は、メモリセル毎に異なるゲート電位を供給し、各選択トランジスタのゲート−ソース間電圧ＶＧＳが同一となって各記憶素子に流れる電流が層毎に同じになるようにする。具体的には、電圧変換器６は入力電圧ＶＤＤに基づき各層に対応する電圧ＶＩＮ１〜ＶＩＮｎを生成し、各層に対応する選択ゲートドライバ５にそれぞれ供給する。選択ゲートドライバ５は、メモリセルの選択／非選択を指示する論理信号をそれぞれ制御端子Ｓ１〜Ｓｎから受け取り、これにしたがって各層の選択トランジスタに対してゲート電位ＶＧを供給する。メモリセルを選択する場合はゲート電位を接地電位とし、選択しない場合は入力電圧ＶＩＮをゲート電位として供給する。
＜実施の形態１：まとめ＞
以上のように、本実施形態１に係る半導体記憶装置は、各層のメモリセルの選択トランジスタに対してそれぞれ異なるゲート電圧を供給することにより、記憶素子に流れる電流の層毎のばらつきを低減することができる。
＜実施の形態２＞
図３は、本発明の実施形態２に係る半導体記憶装置のメモリ回路構成を示す図である。本実施形態２においては、ｍ個のメモリセル群４が設けられている。図３において、記載の便宜上、ワード線／メモリセル群４／ビット線を含む回路構成を点線で囲み、各メモリセル群４を区別できるようにした。
各メモリセル群４は、ワード線とビット線の間に所定の電位差を選択的に生じさせることにより、選択することができる。例えば、ワード線を基板上のＸ方向に延伸し、ビット線を基板上のＹ方向に延伸し、両者が交差する位置に配置されたメモリセル群４を選択することができる。あるいは、いずれかの信号線とメモリセル群４との間に選択スイッチを設けることによっても同様の効果を発揮できる。
本実施形態２において、各メモリセル群４に含まれる選択トランジスタのうち同じ層に配置されているものは、その層に対応する選択ゲートドライバ５に対して並列接続されている。すなわち各選択ゲートドライバ５は、同じ層に配置されている選択トランジスタに対して共通のゲート電圧を供給する。これにより、電圧変換器６と選択ゲートドライバ５の回路占有面積および消費電力を小さく抑えることができるので、メモリセルの面積密度を向上させることに資する。
＜実施の形態３＞
図４は、本発明の実施形態３に係る半導体記憶装置のメモリ回路構成を示す図である。本実施形態３において、各選択ゲートドライバ５と対応する選択トランジスタを結ぶ信号線に対して並列に、コンデンサ７によって構成された遅延回路が設けられている。その他の構成は、実施形態１と同様である。
図５は、メモリセル群４が４層のメモリセル３によって構成されている場合の動作原理を示す図である。図５（ａ）は、コンデンサ７を設けていない場合におけるゲート電位ＶＧの立ち下りと記憶素子電流Ｉｓｔの立ち上りの様子を示す。図５（ｂ）は、コンデンサ７を設けた場合におけるゲート電圧ＶＧの立ち下りと記憶素子電流Ｉｓｔの立ち上りの様子を示す。
ゲート電位ＶＧを立ち下げるとき、ゲート端子の入力寄生容量、選択ゲートドライバ５の寄生容量、配線容量などによって定まる傾きでゲート電位ＶＧが降下する。実施形態１で説明したように、本発明に係る半導体記憶装置は、各層にそれぞれ異なるゲート電位ＶＧを供給するので、各ゲート電位ＶＧが同じ傾きで降下すると、図５（ａ）に示すように立ち下がり時間がそれぞれ異なることになる。すなわち、最も低いゲート電位ＶＧ１で制御される電流Ｉｓｔ１が最も速く立ち上がり、最も高いゲート電位ＶＧ４で制御される電流Ｉｓｔ４が最も遅く立ち上がる。
相変化材料は、電流を供給する時間に応じてその状態が変化して情報を記憶するため、メモリセル毎に電流の立ち上がり時間が異なる場合、各層を同じように制御すると記憶素子の状態がメモリセル毎にばらつくことになり、ビット誤りが生じる可能性が高まる。
そこで本実施形態３では、コンデンサ７を設けて立ち下がりが速いゲート電位を遅延させることにより、各メモリセルに流れる電流の立ち上がり時間を揃えることにした。具体的には、最も速く立ち下がるゲート電位ＶＧ１に対応するコンデンサ７の容量を最も大きくし、以下上方に向かって容量を次第に小さくし、ゲート電位ＶＧ４に対応するコンデンサ７の容量を最も小さくする。これにより、図５（ｂ）に示すように、各層のゲート電位ＶＧが同じ遅延時間で立ち下がり、よって記憶素子に流れる電流も同じ遅延時間で立ち上がる。
＜実施の形態３：まとめ＞
以上のように、本実施形態３に係る半導体記憶装置は、ゲート電位の立ち下がりを遅延させる遅延回路を層毎に設けることにより、記憶素子に供給する電流の立ち上り時間を各層について揃えることができる。これにより、メモリセル毎に異なる電流が供給されることによって記憶素子の状態がばらつくことを抑えることができる。
なお、ゲート電位ＶＧの立ち下がりを遅延させて記憶素子に流れる電流の立ち上がりを揃えることができれば、図４に示した以外の回路構成を採用することもできる。例えばコンデンサ７に代えてインダクタンスを用いることが考えられる。その他、ゲート電位の立ち下がり勾配は変更せず、選択ゲートドライバ５に入力する制御信号のタイミングを、制御回路側で遅延させるようにしてもよい。図５に示す例においては、ゲート電位ＶＧ１を立ち下げ始めるタイミングを最も遅くし、ゲート電位ＶＧ４を立ち下げ始めるタイミングを最も早くすればよい。
コンデンサ７やインダクタンスを設ける位置は特に限定されないが、電圧変換器６や選択ゲートドライバ５を実装する回路基板上に設けるのが最も簡易な実装であると考えられる。
＜実施の形態４＞
図６は、本発明の実施形態４に係る半導体記憶装置のメモリ回路構成を示す図である。本実施形態４においては、実施形態２で説明した回路構成において、実施形態３で説明したコンデンサ７を各層に配置した。これにより、電圧変換器６と選択ゲートドライバ５を共通化して回路面積を抑えつつ、ゲート電位の立ち下がり時間を各層について揃えることができる。
特に、選択ゲートドライバ５を複数のメモリセル群４について共通化して場合、信号線などの寄生容量が増大して層毎の遅延時間のばらつきが大きくなるので、実施形態３の図５で説明した課題が顕在化し易い。そこで、実施形態３で説明したコンデンサ７による遅延回路（あるいは同様の効果を発揮する回路構成）を導入することにより、実施形態２の効果を活かすことができる。
＜実施の形態５＞
図７は、本発明の実施形態５に係る半導体記憶装置のメモリ回路構成を示す図である。本実施形態５においては、メモリセル群４内の隣接する複数のメモリセル３をセットにして共通のゲート電圧を供給することとした。図７に示す例においては、選択ゲートドライバ５に供給する入力電圧ＶＩＮ１〜ＶＩＮｋは出力端子ＶＢ１が出力する電圧をもって共有化し、これらに対応するゲート電圧ＶＧ１〜ＶＧｋは共通になっている。同様に入力電圧ＶＩＮｎ−ｘ〜ＶＩＮｎは出力端子ＶＢｊが出力する電圧をもって共通化し、これらに対応するゲート電圧ＶＧｎ−ｘ〜ＶＧｎは共通になっている。同一のゲート電位を用いるメモリセルの個数やセット数は任意でよい。
同一のゲート電位を用いるメモリセル３は、実施形態１で説明したようにゲート−ソース間電圧が層毎に異なることになるので、記憶素子に流れる電流が層毎にばらつく。ただしそのばらつきを許容できる範囲については、図７に示すように同一のゲート電位を用いても支障は生じないと考えられる。したがって、電圧変換器６の出力端子数を減らすことにより、電圧変換器６の回路占有面積と消費電力を低減することができる。
＜実施の形態６＞
図８は、本発明の実施形態６に係る半導体記憶装置のメモリ回路構成を示す図である。本実施形態６では、実施形態２で説明した回路構成の下で実施形態５と同様にメモリセル群４内の隣接する複数のメモリセル３をセットにして共通のゲート電圧を供給することとした。これにより、実施形態２と同様に電圧変換器６と選択ゲートドライバ５の回路占有面積および消費電力を小さく抑えつつ、さらに電圧変換器６の出力端子数を減らして電圧変換器６の回路占有面積と消費電力を低減することができる。
＜実施の形態７＞
本発明の実施形態７では、電圧変換器６の回路例について説明する。その他の構成については実施形態１〜６と同様である。
図９は、電圧変換器６の回路例を示す図である。図９に示す電圧変換器６は、複数のトランジスタ９と電流源８を備える。各トランジスタ９はそれぞれのゲート端子とドレイン端子を互いに接続したダイオード接続を構成しており、電流源８によって生じる電流に応じてドレイン−ソース間に一定の電圧を生じる。各トランジスタ９のソース電圧ＶＩＮを出力端子に取り出すことにより、ほぼ一定間隔の電位差を有する複数の電圧を出力することができる。図９に示す回路例は、抵抗を用いて電位差を生成する方法と比べて占有面積が小さいという利点がある。また、電流源８は半導体集積回路において用いられる一般的な回路により実現できる。
図１０は、電圧変換器６の別回路例を示す図である。図１０に示す電圧変換器６は、複数の抵抗１０と電流源８を備える。電流源８によって生じる電流に応じて各抵抗１０の両端に一定の電圧を生じる。各抵抗１０の両端電圧を出力端子に取り出すことにより、複数の異なる電圧を得ることができる。抵抗１０を用いることにより、図９に示す回路と比べて出力電圧を自由に設計することができるので、ばらつきを低減し易い。
＜実施の形態８＞
本発明の実施形態８では、選択ゲートドライバ５の回路例について説明する。その他の構成については実施形態１〜７と同様である。
図１１は、選択ゲートドライバ５の回路を示す図である。図１１に示す選択ゲートドライバ５は、ＮＭＯＳ（Ｎ−ｃｈａｎｎｅｌ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ１１ａおよび１１ｂとインバータ１２を備える。インバータ１２は、制御電圧を反転してＮＭＯＳトラジスタ１１ａのゲート端子に入力する。ＮＭＯＳトランジスタ１１ｂのゲート端子には制御電圧が入力される。制御電圧がメモリセル選択を表す高電位のとき、ＮＭＯＤトランジスタ１１ａは非導通、ＮＭＯＳトランジスタ１１ｂは導通となり出力電圧は接地電圧となる。制御電圧がメモリセル非選択を表す低電位のとき、ＮＭＯＳトランジスタ１１ａは導通、ＮＭＯＳトランジスタ１１ｂは非導通となり、出力電圧は入力電圧と同じとなる。この動作により、少ない素子数で選択ゲートドライバ５を実現できる。
図１２は、選択ゲートドライバ５の別回路例を示す図である。図１２に示す選択ゲートドライバ５は、ＮＭＯＳトランジスタ１１ａおよび１１ｂ、インバータ１２、ＰＭＯＳトランジスタ１３を備える。インバータ１２は、制御電圧を反転してＮＭＯＳトラジスタ１１ａのゲート端子に入力する。ＰＭＯＳトランジスタ１３のゲート端子とＮＭＯＳトランジスタ１１ｂのゲート端子には制御電圧が入力される。制御電圧がメモリセル選択を表す高電位のとき、ＮＭＯＳトランジスタ１１ａとＰＭＯＳトランジスタは非導通、ＮＭＯＳトランジスタは導通となり出力電圧は接地電圧となる。制御電圧がメモリセル非選択を表す低電位のとき、ＮＭＯＳトランジスタ１１ａとＰＭＯＳトランジスタ１３は導通、ＮＭＯＳトランジスタ１１ｂは非導通となり、出力電圧は入力電圧と同じとなる。ＰＭＯＳトランジスタ１３を新たに接続することにより、ＮＭＯＳトランジスタ１１ａは閾値電圧よりも低い入力電圧において導通するので、図１１に示す回路よりも広い範囲の出力電圧を提供することができる。
＜実施の形態９＞
メモリセル３の特性は、周囲温度に影響を受けて変動する。特に、選択トランジスタ２を導通させるために必要なゲート−ソース間電圧が温度に応じて変動し、記憶素子１に流れる電流に影響を与える。そこで本発明の実施形態９では、メモリセル３が備える選択トランジスタ２の温度に応じてゲート電位ＶＧを調整することにより、記憶素子１に流れる電流が温度により変動することを抑制する構成例について説明する。その他の構成については実施形態１〜６、８と同様である。
図１３は、本実施形態９における電圧変換器６の回路例を示す図である。本実施形態９において、電流源８に代えて出力電圧を制御することができる電流源１４を設けた。電流源１４の制御端子には、温度検知回路１５が接続されている。温度検知回路１５と電流源８は、半導体集積回路において一般的に知られているバンドギャップリファレンス（ＢＧＲ）と同様の回路構成を用いることができる。例えば、温度検知回路１５としてバンドギャップリファレンス回路を用い、電流源１４としてバンドギャップリファレンス回路に接続されるカレントミラー回路を用いることができる。
図１３に示す回路構成によれば、温度検知回路１５を用いて選択トランジスタ２周辺の温度を検知し、その温度に応じて電流源１４の出力電圧を調整することにより、電圧変換器６が出力する電圧ＶＩＮを調整することができる。これにより、選択トランジスタ２を導通させるために必要なゲート−ソース間電圧に合わせて、記憶素子１に流れる電流を調整し、温度によらず一定の素子電流を供給することができる。
図１４は、本実施形態９における電圧変換器６の別回路例を示す図である。図１４に示す電圧変換器６は、図１０で説明した回路構成における電流源８を電流源１４に置き換えるとともに、その制御端子に温度検知回路１５を接続した。図１４に示す回路構成によれば、図１３に示すダイオード接続されたトランジスタと比べて温度依存性の小さい抵抗を用いているため、温度によるばらつきをさらに抑制することができる。
＜実施の形態１０＞
本発明の実施形態１０では、本発明に係る半導体記憶装置のメモリセル３周辺の具体的な積層構造について説明する。ここでは、ワード線をプレート状に形成してメモリセル群４間で共有し、ビット線と選択トランジスタＳｔｔｒ．によっていずれかのメモリセル群４を選択する構成を例示する。
図１５は、本発明に係る半導体記憶装置のメモリセルアレイ部の構成を示す図である。図１５（ａ）は半導体記憶装置の一部の立体模式図、図１５（ｂ）は図１５（ａ）のＸＺ断面図である。
電極１０３は、Ｘ方向に延伸し、メモリセル群４を含む相変化メモリチェインＰＣＭＣＨＡＩＮをＹ方向において選択するビット線（選択電極）として動作する。電極１０３の下方には、選択トランジスタ２のゲート電極となるゲートポリシリコン層１２１ｐ、１２２ｐ、１２３ｐ、１２４ｐと、絶縁膜１１１、１１２、１１３、１１４、１１５とが交互に積層された積層体が配置されている。積層体に形成されたＺ方向の孔内には、相変化メモリチェインＰＣＭＣＨＡＩＮが形成されている。選択トランジスタＳＴＴｒ．は、ゲート電極１８１ｐ、ゲート絶縁膜１１０、チャネル半導体層１５０ｐを有する。選択トランジスタＳＴＴｒ．の周囲には、絶縁膜１７１、１７２、１３１が配置されている。プレート状の電極１０２は、選択トランジスタＳＴＴｒ．の下部に配置されている。Ｎ型半導体層１３８ｐは、電極１０３とＰＣＭＣＨＩＡＮを電気的に接続する。絶縁膜１９２は、電極１０３とＰＣＭＣＨＩＡＮの間に形成されている。Ｎ型半導体層１６０ｐは、電極１０２とチャネル半導体層１５０ｐを電気的に接続する。積層体の孔内に形成されたＰＣＭＣＨＡＩＮは、ゲート絶縁膜１０９、チャネル半導体層１０８ｐ、相変化材料層１０７、絶縁膜１９１を有する。
図１５において、Ｘ方向に延伸するビット線１０３、Ｙ方向に延伸する選択トランジスタＳｔｔｒ．のゲート電極１８１ｐは、最小加工寸法をＦとしてそれぞれ２Ｆピッチ、３Ｆピッチで形成することができる。すなわち、ＸＹ面内における投影面積６Ｆ２のメモリセルを形成することができる。
相変化材料層１０７としては、例えばＧｅ２Ｓｂ２Ｔｅ５などのように、アモルファス状態における抵抗値と結晶状態における抵抗値が異なることを利用して情報を記憶する材料を用いることができる。高抵抗の状態であるアモルファス状態から低抵抗の状態である結晶状態に変化させる動作、すなわちセット動作は、アモルファス状態の相変化材料を結晶化温度以上に加熱し１０−６秒程度以上保持して結晶状態にすることにより実施する。結晶状態の相変化材料は、融点以上の温度まで加熱し液体状態にした後、急速に冷却することにより、アモルファス状態にすることができる。
図１５に示す構造例においては、４段のメモリセル３が形成されている。図１５（ｂ）の点線で囲む相変化メモリセルＳＭＣが、メモリセル３に相当する。記憶素子１は、各層の相変化材料層１０７によって形成される。選択トランジスタ２は、貫通穴の側面に形成されたチャネル半導体層１０８ｐとゲートポリシリコン層１２１ｐ〜１２４ｐによって形成される。
本発明は上記した実施形態に限定されるものではなく、様々な変形例が含まれる。上記実施形態は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施形態の構成の一部を他の実施形態の構成に置き換えることもできる。また、ある実施形態の構成に他の実施形態の構成を加えることもできる。また、各実施形態の構成の一部について、他の構成を追加・削除・置換することもできる。
１：記憶素子、２：選択トランジスタ、３：メモリセル、４：メモリセル群、５：選択ゲートドライバ、６：電圧変換器、７：コンデンサ、８：電流源、９：トランジスタ、１０：抵抗、１１ａ〜１１ｂ：ＮＭＯＳトランジスタ、１２：インバータ、１３：ＰＭＯＳトランジスタ、１４：電流源、１５：温度検知回路。

Claims (10)

  1. 第１および第２信号線と、
    トランジスタと抵抗変化素子を並列接続して構成され、前記抵抗変化素子の状態変化によって情報を記憶するメモリセルと、
    前記トランジスタにゲート電圧を供給するドライバ回路と、
    を備え、
    前記メモリセルは、前記第１および第２信号線の間に複数直列に接続されており、
    前記ドライバ回路は、各前記メモリセルが備える前記トランジスタのうちいずれか少なくとも２つ以上について、それぞれ異なるゲート電圧を供給し、
    前記ドライバ回路は、
    各前記メモリセルが備える前記トランジスタに供給するゲート電圧のうち、
    前記第１信号線に最も近い位置に配置された前記メモリセルが備える前記トランジスタに対して最も低いゲート電圧を供給し、
    前記トランジスタが配置されている位置が前記第２信号線に近くなるにしたがって、前記トランジスタに対して供給するゲート電圧を次第に高くし、
    前記第２信号線に最も近い位置に配置された前記メモリセルが備える前記トランジスタに対して最も高いゲート電圧を供給し、
    前記ドライバ回路は、全ての前記メモリセルが備える前記トランジスタについて、同じ立ち下がり時間でゲート電圧を立ち下げる
    ことを特徴とする半導体記憶装置。
  2. 請求項１において、
    前記ドライバ回路は、
    各前記メモリセルが備える前記トランジスタに供給するゲート電圧のうち、
    前記第１信号線に最も近い位置に配置された前記メモリセルが備える前記トランジスタに対して供給するゲート電圧を最も緩やかに立ち下げ、
    前記トランジスタが配置されている位置が前記第２信号線に近くなるにしたがって、前記トランジスタに対して供給するゲート電圧を立ち下げる勾配を次第に大きくし、
    前記第２信号線に最も近い位置に配置された前記メモリセルが備える前記トランジスタに対して供給するゲート電圧を最も急峻に立ち下げる
    ことを特徴とする半導体記憶装置。
  3. 請求項１において、
    前記ドライバ回路は、各前記メモリセルが備える前記トランジスタのうちいずれか少なくとも２つ以上との間において、前記ゲート電圧を遅延させる遅延回路を備え、
    前記遅延回路は、前記ドライバ回路が各前記トランジスタに対して供給するゲート電圧の立ち下がり時間が全て同じになるように構成されている
    ことを特徴とする半導体記憶装置。
  4. 請求項３において、
    前記遅延回路は、
    各前記メモリセルが備える前記トランジスタに供給するゲート電圧のうち、
    前記第１信号線に最も近い位置に配置された前記メモリセルが備える前記トランジスタに対して供給されるゲート電圧が最も緩やかに立ち下がり、
    前記トランジスタが配置されている位置が前記第２信号線に近くなるにしたがって、前記トランジスタに対して供給されるゲート電圧が立ち下がる勾配が次第に大きくなり、
    前記第２信号線に最も近い位置に配置された前記メモリセルが備える前記トランジスタに対して供給されるゲート電圧が最も急峻に立ち下がる
    ように構成されていることを特徴とする半導体記憶装置。
  5. 請求項４において、
    前記遅延回路は、
    各前記メモリセルが備える前記トランジスタのうちいずれか少なくとも２つ以上との間においてそれぞれ配置されたコンデンサを用いて構成されており、
    各前記コンデンサは、
    前記第１信号線に最も近い位置に配置された前記メモリセルが備える前記トランジスタとの間において配置されたものが最も容量が大きく、
    前記トランジスタが配置されている位置が前記第２信号線に近くなるにしたがって、前記トランジスタとの間に配置された前記コンデンサの容量が次第に小さくなり、
    前記第２信号線に最も近い位置に配置された前記メモリセルが備える前記トランジスタとの間において配置されたものが最も容量が小さい
    ように構成されていることを特徴とする半導体記憶装置。
  6. 請求項１において、
    前記ドライバ回路は、
    各前記メモリセルが備える前記トランジスタに供給するゲート電圧のうち、
    前記第１信号線に最も近い位置に配置された前記メモリセルが備える前記トランジスタに対して供給するゲート電圧を最も遅れて立ち下げ、
    前記トランジスタが配置されている位置が前記第２信号線に近くなるにしたがって、前記トランジスタに対して供給するゲート電圧を立ち下げ始めるタイミングを次第に早くし、
    前記第２信号線に最も近い位置に配置された前記メモリセルが備える前記トランジスタに対して供給するゲート電圧を最も先に立ち下げる
    ことを特徴とする半導体記憶装置。
  7. 請求項１において、
    前記ドライバ回路は、各前記メモリセルが備える前記トランジスタのうちいずれか少なくとも２つ以上について、それぞれ同じゲート電圧を供給する
    ことを特徴とする半導体記憶装置。
  8. 請求項１において、
    前記半導体記憶装置は、
    前記複数直列に接続されたメモリセルを有するメモリセル群を複数備え、
    前記ドライバ回路は、
    各前記メモリセル群内に含まれる前記メモリセルのうち、前記第１信号線または前記第２信号線から数えて同じ段に配置されているものに対しては、共通の前記ゲート電圧を供給するように接続されている
    ことを特徴とする半導体記憶装置。
  9. 請求項１において、
    前記半導体記憶装置は、前記トランジスタの温度を検知する温度検知回路を備え、
    前記ドライバ回路は、前記温度検知回路が検知した前記トランジスタの温度に応じて前記ゲート電圧を調整することにより、前記トランジスタの温度によらず一定の前記ゲート電圧を前記トランジスタに対して供給する
    ことを特徴とする半導体記憶装置。
  10. 請求項１において、
    前記メモリセルは、ゲート電極層を積層した積層体を貫通する貫通孔の側面に、抵抗変化材料層とチャネル層を形成することによって構成されている
    ことを特徴とする半導体記憶装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004272975A (ja) * 2003-03-06 2004-09-30 Sharp Corp 不揮発性半導体記憶装置
JP2011114016A (ja) * 2009-11-24 2011-06-09 Toshiba Corp 半導体記憶装置
JP2012074542A (ja) * 2010-09-29 2012-04-12 Hitachi Ltd 不揮発性記憶装置およびその製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5063337B2 (ja) 2007-12-27 2012-10-31 株式会社日立製作所 半導体装置
JP5259270B2 (ja) * 2008-06-27 2013-08-07 ルネサスエレクトロニクス株式会社 半導体装置
US8238161B2 (en) * 2008-11-17 2012-08-07 Samsung Electronics Co., Ltd. Nonvolatile memory device
TWI492432B (zh) 2009-12-17 2015-07-11 Hitachi Ltd Semiconductor memory device and manufacturing method thereof

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004272975A (ja) * 2003-03-06 2004-09-30 Sharp Corp 不揮発性半導体記憶装置
JP2011114016A (ja) * 2009-11-24 2011-06-09 Toshiba Corp 半導体記憶装置
JP2012074542A (ja) * 2010-09-29 2012-04-12 Hitachi Ltd 不揮発性記憶装置およびその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10985213B2 (en) 2019-05-29 2021-04-20 Samsung Electronics Co., Ltd. Nonvolatile memory device

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