KR101964488B1 - 전류 순응 회로들을 포함하는 장치들 및 방법들 - Google Patents

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Abstract

가변 상태 재료 데이터 저장을 포함하는, 장치, 디바이스들, 시스템들, 및 방법들이 설명된다. 예시적인 디바이스들은 메모리 동작 동안 가변 저항 재료를 통과하는 전류를 동적으로 조정하도록 구성되는 전류 순응 회로들을 포함한다. 몇몇 구성들은 전류 순응 회로를 형성하기 위해 메모리 셀들의 어레이 내에서의 구성요소들을 이용한다. 부가적인 장치, 시스템들, 및 방법들이 설명된다.

Description

전류 순응 회로들을 포함하는 장치들 및 방법들 {APPARATUSES INCLUDING CURRENT COMPLIANCE CIRCUITS AND METHODS}
우선권 출원
본 출원은 2012년 5월 15일에 출원된, 미국 출원 일련 번호 제13/471,568호에 대한 우선권의 이득을 주장하고, 본 출원에 전체가 참조로서 통합된다.
몇몇 반도체 디바이스들은 가변 상태 재료들을 포함한다. 예를 들면, 저항성 랜덤 액세스 메모리(RRAM) 셀들과 같은 메모리 셀들은 그 상태가 고 저항 상태로부터 저 저항 상태로, 및 다시 전으로 변경될 수 있는 가변 상태 재료를 포함한다. 가변 상태 재료들은 종종 비-휘발성이며 작은 형태 인자를 가진 메모리 셀들에 형성될 수 있다. 그러나, 몇몇 구성들에서, 가변 상태 재료들은 플래시 메모리와 같은, 다른 저장 기술들보다 더 긴 프로그램 시간들을 보일 수 있다.
도 1은 본 발명의 실시예에 따른 메모리 셀 구성요소의 제 1 상태를 설정하는 블록도를 도시한다.
도 2는 본 발명의 실시예에 따라, 도 1로부터의 메모리 셀 구성요소의 제 2 상태를 설정하는 블록도를 도시한다.
도 3은 본 발명의 실시예에 따른 가변 저항 재료의 전압-전류 다이어그램을 도시한다.
도 4는 본 발명의 실시예에 따른 메모리 디바이스의 회로도를 도시한다.
도 5는 본 발명의 실시예에 따른 메모리 디바이스의 또 다른 회로도를 도시한다.
도 6은 본 발명의 실시예에 따른 메모리 디바이스의 또 다른 회로도를 도시한다.
도 7은 본 발명의 실시예에 따른 예시적인 방법을 도시한다.
도 8은 본 발명의 실시예에 따른 또 다른 예시적인 방법을 도시한다.
도 9는 본 발명의 실시예에 따른, 메모리 디바이스를 포함하는 정보 처리 시스템을 도시한다.
본 발명의 다양한 실시예들의 다음의 상세한 설명에서, 그 일부를 형성하며 예시로서, 본 발명이 실시될 수 있는 특정 실시예들이 도시되는, 첨부한 도면들에 대한 참조가 이루어진다. 이들 실시예들은 이 기술분야의 숙련자들이 본 발명을 실시할 수 있게 하기 위해 충분히 상세히 설명된다. 다른 실시예들이 이용될 수 있으며 구조적, 논리적, 및 전기적 변화들이 이루어질 수 있다.
도 1은 본 발명의 실시예에 따른 메모리 셀의 예시적인 구성요소(100)를 도시한다. 가변 상태 재료(102)가 제 1 전극(104) 및 제 2 전극(106) 사이에 위치되어 도시된다. 일 예에서, 가변 상태 재료(102)는 저항 스위칭 재료를 포함한다. 가변 상태 재료들(102)의 다른 예들은 자기 스위칭 재료들, 또는 검출 가능한 전자 상태를 가진 다른 스위칭 재료들을 포함한다.
일 예에서, 전압이 가변 상태 재료(102)에 걸쳐 제 1 방향(110)으로 인가될 때, 가변 상태 재료(102)의 상태는 고 저항 상태(103)로부터 저 저항 상태(105)로 변경된다. 구성요소(100)와 같은 구성요소를 포함하는 메모리 셀들의 어레이에서, 고 저항 상태는 로직 1 또는 로직 0 값과 같은, 데이터의 디지털 비트를 표현할 수 있다. 로우 및 컬럼 디코더들과 같은, 선택 회로가 셀들의 어레이로부터 원하는 메모리 셀(가변 상태 재료(102)를 포함하는)을 선택하기 위해, 저항 상태를 질의하고 및/또는 변경하기 위해 사용될 수 있으며, 따라서 데이터 리콜 및 저장 능력을 제공한다.
다수의 메커니즘들이 가변 상태 재료(102)의 물리적 상태(및 그러므로, 저항)를 변경하기 위해 사용될 수 있다. 일 예에서, 가변 상태 재료(102)는 실질적으로 비정질 상태에서 실질적으로 결정성 상태로 변경된다. 또 다른 예에서, 전압의 인가 시, 하나 이상의 도전성 필라멘트들이 제 1 전극(104) 및 제 2 전극(106) 사이에서의 거리를 브리징하는 가변 상태 재료(102) 내에 형성된다. 다양한 메커니즘들에서, 상태 변화는 가역적이다.
도 2는 저 저항 상태(105)에서, 도 1로부터의 예시적인 구성요소(100)를 도시한다. 도 1에 도시된 제 1 방향의 반대인 방향(112)으로 제 2 전압의 인가에 의해, 가변 상태 재료(102)는 저 저항 상태(105)로부터 고 저항 상태(103)로 다시 뒤바뀌어진다. 이러한 방식으로, 가변 상태 재료(102)의 물리적 상태(및 따라서 저항)는 적어도 두 개의 가능한 상태들 중 선택된 것을 차지하기 위해 원하는 대로 변경될 수 있다.
도 3은 가변 상태 재료의 예시적인 전압/전류 다이어그램(300)을 도시한다. 다이어그램은 X-축(302) 상에서의 전압 및 Y-축(304) 상에서의 전류를 도시한다. 동작에 있어서, 가변 상태 재료는 예시된 곡선(301)의 고 저항 부분(306)을 따라 고 저항 행동을 보인다. 인가된 전압이 기준 전압 레벨(318)에 대하여 제 1 전압 범위(310) 또는 제 2 전압 범위(312) 내에 있다면, 가변 상태 재료는 곡선(301)의 고 저항 부분(306) 내에 남아있다. 일 예에서, 제 1 전압 범위(310)는 대략 0.5 볼트들이다. 일 예에서, 제 1 전압 범위 및 제 2 전압 범위는 크기가 실질적으로 대칭이며, 제 2 전압 범위(312)는 대략 -0.5 볼트들이다.
인가된 전압이 기준 전압 레벨(318)에 대하여 제 3 전압 범위(314)(결과적으로 전압 범위(310)의 상한보다 큰)보다 크거나 또는 같다면, 가변 상태 재료는 곡선(301) 상에서의 포인트(303)에 의해 예시된 바와 같이, 저 저항을 보이며, 곡선(301)의 저 저항 부분(308)으로 이동한다. 가변 상태 재료는 인가된 전압 크기가 기준 전압 레벨(318)에 대하여 제 4 전압 레벨(316)의 크기(결과적으로 전압 범위(312)의 크기보다 큰)보다 크거나 또는 같을 때까지 곡선(301)의 저 저항 부분(308)에 남아있을 것이다. 그 후 가변 상태 재료는 곡선(301)의 고 저항 부분(306)으로 다시 되돌아갈 것이다.
도 3은 가변 상태 재료 저항 변화 속성을 예시하지만. 일 예에서, 기준 전압(318)은 대략 0 볼트들이고, 제 3 전압 범위(314) 및 제 4 전압 범위(316)는 크기가 실질적으로 동일하며, 극성이 반대이다. 예를 들면, 제 3 전압 범위(314)는 대략 1 볼트일 수 있으며, 제 4 전압 범위(316)는 대략 -1 볼트일 수 있다.
또 다른 예에서, 기준 전압(318)은 대략 3 볼트들일 수 있으며, 제 3 전압(314) 및 제 4 전압(316)은 전압 오프셋에 의해 정의된 바와 같이, 실질적으로 동일하다. 예를 들면, 제 3 전압(314)은 대략 4 볼트들(기준 전압(318) 더하기 약 1 볼트의 전압 오프셋)일 수 있으며, 제 4 전압(316)은 대략 2 볼트들(기준 전압(318) 빼기 약 1 볼트의 전압 오프셋)일 수 있다.
가변 상태 재료들은 비교적 작은, 비-휘발성 메모리 셀들로 형성될 수 있다. 일 예에서, 6개의 트랜지스터들을 사용하는 트랜지스터-기반 정적 랜덤 액세스 메모리(SRAM)과 대조적으로, 1 트랜지스터, 1 저항기(1T1R) 구성이 가능하다.
동작에 있어서, 곡선(301)의 고 저항 부분(306)으로부터 곡선(301)의 저 저항 부분(308) 상에서의 포인트(303)로 이동할 때, 인가된 전류는, 곡선(301)의 부분(320)에 의해 도시된 바와 같이, 프로그래밍이 완료함에 따라 빠르게 증가한다. 이러한 행동은 메모리 셀 세트 동작에서의 기술적 도전을 보여주며, 여기에서 메모리 셀은 고 저항 상태에서 저 저항 상태로 전이한다. 세트 전류가 제어되지 않는다면, 메모리 셀의 가변 상태 재료 구성요소에서의 높은 전류는 주울 발열을 야기하며 메모리 셀을 손상시킬 수 있다. 가변 상태 재료 메모리 셀들에서의 전류를 제어하기 위한 예시적인 구성들이 이하에 보다 상세히 설명된다.
도 4는 본 발명의 실시예에 따른 가변 상태 재료를 포함하는 장치(400)의 예시적인 회로도를 도시한다. 일 예에서, 장치(400)는 메모리 디바이스를 포함한다. 도 4의 예에서, 장치(400)는 메모리 셀들(410)의 어레이(402), 및 드라이버 회로(404)를 포함한다. 일 예에서, 드라이버 회로(404)는 상이한 전압들을 동시에 어레이(402)에서의 상이한 메모리 셀들(410)에 제공하도록 구성된다.
어레이(402)에서의 셀들(410)의 적어도 몇몇은 가변 상태 재료 구성요소(412)를 포함한다. 일 예에서, 가변 상태 재료 구성요소(412)는 도 1 및 도 2에 설명된 예들과 유사하거나 또는 동일한, 제 1 전극 및 제 2 전극 사이에 결합된 가변 상태 재료를 포함한다. 어레이(402)에서의 메모리 셀들(410)은 액세스 디바이스(414)를 더 포함한다. 일 예에서, 액세스 디바이스(414)는 n-형 금속 산화물(NMOS) 트랜지스터를 포함한다. 액세스 디바이스들(414)의 다른 예들은 부가적인 회로, 다이오드들, 및 다른 전자 디바이스들을 포함할 수 있다.
도 4는 어레이(402)에서의 액세스 디바이스들(414)에 결합된 다수의 액세스 라인들(408)을 추가로 도시한다. 소스(403), 및 다수의 데이터 라인들(406a 내지 406c)이 어레이(402)에서의 메모리 셀들(410)에 결합되어 도시된다. 일 예에서, 다수의 데이터 라인들은 다수의 비트 라인들을 포함한다. 도 4의 예에서, 드라이버 회로(404)는 컬럼 드라이버로서 구성된다.
일 예에서, 드라이버 회로(404)는 다수의 상이한 전압들을 동시에 상이한 메모리 셀들에 결합된 데이터 라인들(406a 내지 406c)에 제공하도록 구성된다. 드라이버 회로(404)는 제 1 전압 입력 라인(420), 제 2 전압 입력 라인(422), 및 제 3 전압 입력 라인(424)을 포함하여 도시된다. 3개의 상이한 전압 입력 라인들이 도시되지만, 두 개의 전압 입력 라인들, 또는 3개 이상의 전압 입력 라인들을 포함하는 다른 구성들이 다양한 실시예들의 범위 내에 있다.
다수의 선택기 회로들(405a 내지 405c)은 전압 입력 라인들(420, 422, 424) 중 하나를 선택하며 선택된 전압을 어레이(402)에서의 하나 이상의 선택된 메모리 셀들(410)에 인가하기 위해 드라이버 회로(404)에 포함된다. 도시된 예에서, 선택기 회로들(405a 내지 405c)은 상이한 전압들을 어레이(402)에서의 상이한 메모리 셀들(410)에 인가하기 위해 개별적으로 선택 가능하다. 예를 들면, 전압을 데이터 라인(406a)에 인가하기 위해 제 2 전압 입력 라인(422)을 선택하는 제 1 선택기 회로(405a)가 도시된다. 전압을 데이터 라인(406b)에 인가하기 위해 제 3 전압 입력 라인(424)을 선택하는 제 2 선택기 회로(405b)가 도시된다. 전압을 데이터 라인(406c)에 인가하기 위해 제 1 전압 입력 라인(420)을 선택하는 제 3 선택기 회로(405c)가 도시된다.
일 예에서, 전압 입력 라인들(420, 422, 424)은 세트 전압, 리셋 전압, 및 저지 전압을 인가하도록 구성된다. 예로서 도 3을 사용하여, 기준 전압(318)은 저지 전압을 포함한다. 저지 전압을 수신하는 어레이(402)에서의 메모리 셀들(410)은 고 전항 상태로 프로그램되거나, 또는 고 저항 상태로부터 저 저항 상태로 뒤바뀌어지지 않을 것이다.
세트 전압은 제 3 전압(314)과 같이, 저지 전압 더하기 오프셋 전압을 포함할 수 있다. 리셋 전압은 제 4 전압(316)과 같이, 저지 전압 빼기 오프셋 전압을 포함할 수 있다.
동작에 있어서, 선택기 회로들(405a 내지 405c)의 각각은 개별적으로 선택 가능하며, 전압 입력 라인들(420, 422, 424)로부터의 임의의 이용 가능한 전압을 동시에 임의의 원하는 데이터 라인(406a 내지 406c)에 제공할 수 있다. 장치(400)의 성능은 도 4에 도시된 드라이버 회로(404)를 사용하여 강화될 수 있다. 예를 들면, 동시에 어레이(402)의 주어진 컬럼에서의 선택된 셀들은 저 저항 상태로 설정되며, 어레이(402)의 상이한 주어진 컬럼에서의 다른 선택된 셀들은 리셋될 수 있다. 부가적으로, 동시에, 어레이(402)에서의 다른 셀들은 인가된 저지 전압의 결과로서 그것들 상에서 수행된 어떤 동작도 없을 수 있다. 데이터 프로그래밍 동작 횟수들은 단지 한 번에 어레이에 하나의 전압을 구동시킬 수 있는 디바이스들과 비교할 때 2회 이상만큼 감소될 수 있다.
도 5는 본 발명의 실시예에 따른 가변 상태 재료를 포함하는 장치(500)의 예시적인 회로도를 도시한다. 도 5에서, 회로에서의 기생 저항은 다수의 저항기들(503)에 의해 예시된다. 로우 디코더(502)가 메모리 셀들(501)의 어레이에 결합되어 도시된다. 메모리 셀들(501)의 어레이 내에서의 셀들(510)은 대응하는 소스 라인(509) 및 대응하는 데이터 라인(516) 사이에 결합된 가변 상태 재료 구성요소(512)를 포함한다. 전류 순응 회로(505)가 메모리 동작 동안 전류를 제어하기 위해 장치(500)에 포함된다. 일 예에서, 메모리 “세트” 동작은 도 3에 도시된 바와 같이, 영역(320)에서 주울 발열을 상당히 감소시키며, 이상적으로 방지하기 위해 전류 순응 회로(505)를 이용한다.
일 예에서, 전류 순응 회로(505)는 기준 전류 회로(520) 및 전류 제한기(504)를 포함한다. 도 5의 예에서, 기준 전류 회로(520)는 기준 다이오드들(524)을 포함하는 것들과 같이, 로우 드라이버들(522)의 컬럼을 포함한다. 일 예에서, 기준 다이오드들(524)은, 양호한 전류 미러를 만들기 위해 그런 식으로 액세스 디바이스들(514)에 매칭시키기 위해서와 같이, 동일한 재료들을 사용하여, 동일한 치수들로(예로서, 피치(pitch) 상에), 및 어레이(501)의 액세스 디바이스들(514)과 동일한 프로세스 단계들에서 형성된다. 그러나, 적어도 액세스 디바이스들(514)이 액세스 트랜지스터와 달리, 액세스 트랜지스터들인 실시예에서, 기준 다이오드(524)는 그것의 소스에 결합된 그것의 게이트를 갖고 형성된다. 일 예에서, 기준 다이오드(524)는 도 5에 도시된 바와 같이, 게이트에 결합된 소스를 가진 트랜지스터이다.
일 예에서, 기준 전류 회로(520)는 또한 기준 라인(518)을 포함한다. 기준 라인(518)은, 적어도 일 예에서, 동일한 재료(예로서, 동일한 금속 층)를 사용하여, 동일한 치수들로, 및 어레이(501)의 데이터 라인(516)과 동일한 프로세스 단계들에서 형성된다. 예를 들면, 기준 라인(518)은 데이터 라인(516)과 동일한 단면 높이 및 폭을 가질 수 있다.
기준 다이오드들(524) 및 기준 라인(518)은 액세스 트랜지스터들(514) 및 데이터 라인들(516)과 같이, 어레이(501) 내에서의 구성요소들과 구조적으로 및 동작적으로 유사할 수 있으며, 따라서 그것들은 전류 미러를 형성하기 위해 사용될 수 있다. 예를 들면, 주어진 액세스 라인(508)에 대하여, 기준 다이오드(524)(상기 액세스 라인(508)에 결합된) 및 기준 라인(518)은 기준 다이오드(524) 및 컬럼 드라이버 회로(506) 사이에 결합된 기준 라인(518)의 일 부분이 액세스 디바이스(514)(상기 액세스 라인(508)에 결합된) 및 컬럼 드라이버 회로(506) 사이에 결합된 데이터 라인(516)의 일 부분과 실질적으로 동일한 저항을 갖도록 구성될 수 있다.
예를 들면, 동작 동안, 전류 제한기(504)는 액세스 라인(508)에 대한 신호를 발생시킨다. 전류 제한기(504)로부터의 신호는 어레이에서의 액세스 트랜지스터들(514)의 게이트들 상에서, 뿐만 아니라 기준 다이오드(524) 상에서 바이어스 상태에 대한 상한을 설정한다. 여기에 설명된 구성들에서의 기준 라인(518)에서 측정된 전류는 어레이(501)에서의 선택된 데이터 라인(516) 내에서의 전류를 미러링할 것이다. 일 예에서, 전류 제한기(504)는 어레이에서의 액세스 트랜지스터들(514)의 게이트들 상에서 바이어스 상태에 대한 상한을 설정하기 위해 기준 전류 회로(520)로부터의 미러 전류를 사용한다.
일 예시적인 동작에서, 기준 전류 회로(520)는 “세트” 동작 동안 어레이에서의 액세스 트랜지스터들(514)의 게이트들 상에서의 바이어스 상태에 대한 상한을 설정하기 위해 사용된다. 또 다른 예시적인 동작에서, 기준 전압 회로(520)는 “리셋” 동작 동안 어레이에서의 액세스 트랜지스터들(514)의 게이트들 상에서 바이어스 상태에 대한 상한을 설정하기 위해 사용된다. 다른 메모리 동작들이 또한 기준 전압 회로(520)를 이용할 수 있다.
어레이(501)에서의 상이한 액세스 라인들이 선택될 때, 데이터 라인(516)의 동작 길이(즉, 전류가 그것을 통해 이동하는 데이터 라인의 길이)는 선택된 액세스 라인의 위치에 의존하여 더 길어지거나 또는 더 짧아진다. 도 5의 예에서, 전류가 이동하는 기준 라인(518)의 동작 길이가 또한 더 길어지거나 또는 더 짧아진다. 몇몇 실시예들에서, 전류가 통과하는 데이터 라인(516)의 결과적인 동작 길이는 기준 전류가 통과하는 기준 라인(518)의 동작 길이와 실질적으로 일치한다. 설명된 바와 같이 어레이(501) 내에서의 것들과 일치하는 구성요소들을 사용하는 것은 기준 전류에 셀 전류의 양호한 전류 매칭을 제공할 수 있다.
도 6은 간소화된 회로도에서의 이러한 개념을 예시한다. 도 5로부터의 기준 전류 회로(520)는 기준 다이오드(524)에 결합된 전류 제한기(504)와 함께 도시된다. 기준 라인(518)은 데이터 라인(516)과 함께 도시된다. 액세스 트랜지스터(514)는 기준 다이오드(524)와 실질적으로 동일한 치수들을 가진다. 일 예에서, 액세스 트랜지스터(514)는 기준 다이오드(524)와 동일한 제조 동작에서, 동일한 재료들로 형성된다.
전류 제한기(504)가 데이터 라인(516) 및 액세스 트랜지스터(514)에서의 상태들을 미러링하는 기준 라인(518) 및 기준 다이오드(524)로부터 정확한 피드백 정보를 사용하고 있기 때문에, 전류 제한기(504)는 액세스 라인(508)에 대한 정확한 상한 전류를 설정한다. 그 결과, 메모리 셀(510)의 가변 상태 재료(512)는 액세스 라인(508)을 따라 신호를 사용하여 액세스 트랜지스터(514)의 상한 상태를 설정함으로써 주울 발열과 같은 손상으로부터 보호된다.
도 7은 본 발명의 실시예에 따른 예시적인 방법을 도시한다. 동작(702)에서, 액세스 라인들이 형성된다. 동작(704)에서, 기준 전류 회로는 동일한 프로세스 단계들에서 및 동일한 치수들로, 및 메모리 셀들의 어레이의 액세스 트랜지스터들 및 데이터 라인들을 형성하기 위해 사용된 것들과 동일한 재료들(예로서, 재료들의 층들)을 사용하여 형성된다. 일 실시예에서, 다수의 기준 다이오드들이 액세스 라인들과 피치상에 형성된다.
도 8은 본 발명의 실시예에 따른 또 다른 예시적인 방법을 도시한다. 동작(802)에서, 전류는 가변 상태 재료 메모리 셀들의 어레이에서의 메모리 셀에 인가된다. 동작(804)에서, 전류는 어레이에서의 메모리 셀들과 피치상에 형성된 다수의 구성요소들을 포함하는 기준 전류 회로에서 미러링된다. 동작(806)에서, 전류는 기준 전류 회로로부터의 검출된 기준 전류에 따라, 메모리 동작 동안 변경된다.
예를 들면, 도 9는 본 발명의 실시예에 따라 메모리 디바이스(907)(예로서, 도 4에 도시된 장치(400) 및/또는 도 6에 도시된 장치(600)와 유사하거나 또는 동일한 디바이스)를 포함하는 적어도 하나의 칩 또는 칩 어셈블리(904)를 통합한 정보 처리 시스템(900)의 형태에 있는 장치의 블록도이다. 어셈블리(904)는 또한 프로세서(906) 및 다른 로직(908)을 포함할 수 있다.
일 예에서, 메모리 디바이스(907)는 RRAM과 같은 가변 상태 재료 메모리 디바이스를 포함한다. 도 9에 도시된 정보 처리 시스템(900)은 단지 본 발명이 사용될 수 있는 장치의 일 예이다. 다른 예들은 이에 제한되지 않지만, 개인용 데이터 보조기들(PDA들), 태블릿 컴퓨터들, 카메라들, 셀룰러 전화기들, MP3 플레이어들, 항공기, 위성들, 군용 차량들 등을 포함한다.
이 예에서, 정보 처리 시스템(900)은 시스템의 다양한 구성요소들을 결합하기 위해 시스템 버스(902)를 포함하는 데이터 프로세싱 시스템을 포함한다. 시스템 버스(902)는 정보 처리 시스템(900)의 다양한 구성요소들 중에서 통신 링크들을 제공하며 단일 버스로서, 버스들의 조합으로서, 또는 임의의 다른 적절한 방식으로 구현될 수 있다.
칩 어셈블리(904)는 시스템 버스(902)에 결합된다. 칩 어셈블리(904)는 임의의 회로 또는 회로들의 동작 가능하게 호환 가능한 조합을 포함할 수 있다. 일 실시예에서, 칩 어셈블리(904)는 임의의 유형일 수 있는 프로세서(906)를 포함한다. 여기에 사용된 바와 같이, "프로세서"는 이에 제한되지는 않지만, 마이크로프로세서, 마이크로제어기, 그래픽스 프로세서, 디지털 신호 프로세서(DSP), 또는 임의의 다른 유형의 프로세서 또는 프로세싱 회로와 같은 임의의 유형의 계산 회로를 의미한다. “다중-코어” 디바이스들과 같은 다수의 프로세서들이 또한 본 발명의 범위 내에 있다.
일 실시예에서, 상기 실시예들에 설명된 메모리 디바이스와 같은, 메모리 디바이스(907)가 칩 어셈블리(904)에 포함된다. 이 기술분야의 숙련자들은 광범위한 메모리 디바이스 구성들이 칩 어셈블리(904)에서 사용될 수 있다는 것을 인식할 것이다. 상기 논의된 바와 같이, 선택된 실시예들에서, 메모리 구성은 RRAM을 포함한다. 선택된 실시예들에서, 메모리 셀들은 NAND 메모리 또는 NOR 메모리와 같은, 상이한 논리적 구성들로 배열된다. 일 예에서, 메모리 구성은 동적 랜덤 액세스 메모리(DRAM) 구성이다.
일 실시예에서, 프로세서 칩들이 아닌 부가적인 로직 칩들(908)이 칩 어셈블리(904)에 포함된다. 프로세서가 아닌 로직 칩(908)의 일 예는 아날로그-디지털 변환기를 포함한다. 맞춤 회로들, 애플리케이션-특정 집적 회로(ASIC) 등과 같은 로직 칩들(908) 상에서의 다른 회로들이 또한 본 발명의 일 실시예에 포함된다.
정보 처리 시스템(900)은 또한 외부 메모리(911)를 포함할 수 있으며, 이것은 결과적으로 하나 이상의 하드 드라이브들(912), 및/또는 플래시 드라이브들, 콤팩트 디스크들(CD들), 디지털 비디오 디스크들(DVD들) 등과 같은 착탈 가능한 미디어(913)를 처리하는 하나 이상의 드라이브들과 같은 특정한 애플리케이션에 적합한 하나 이상의 메모리 요소들을 포함할 수 있다.
정보 처리 시스템(900)은 또한 모니터와 같은 디스플레이 디바이스(909), 스피커들 등과 같은 부가적인 주변 구성요소들(910), 및 마우스, 터치스크린 인터페이스, 또는 시스템 사용자로 하여금 정보 처리 시스템(900)으로 정보를 입력하고 그로부터 정보를 수신하도록 허용하는 임의의 다른 디바이스를 포함할 수 있는 키보드 및/또는 제어기(914)를 포함할 수 있다.
본 발명의 다수의 실시예들이 설명되지만, 상기 리스트들은 철저한 것으로 의도되지는 않는다. 특정 실시예들이 여기에 예시되고 설명되었지만, 동일한 목적을 달성하기 위해 산출되는 임의의 배열은 도시된 특정 실시예를 위해 대체될 수 있다는 것이 이 기술분야의 숙련자들에 의해 이해될 것이다. 본 출원은 본 발명의 임의의 각색들 또는 변형들을 커버하도록 의도된다. 상기 설명은 예시적이며 제한적이지 않은 것으로 의도된다는 것이 이해될 것이다. 상기 실시예들의 조합들, 및 다른 실시예들이 상기 설명을 연구할 때 이 기술분야의 숙련자들에게 명백할 것이다.

Claims (25)

  1. 메모리 디바이스에 있어서,
    액세스 라인들 및 데이터 라인들을 가진 메모리 셀들의 어레이 - 상기 셀들의 적어도 몇몇은:
    가변 상태 재료 구성요소;
    대응하는 액세스 라인 및 상기 가변 상태 재료 구성요소에 결합된 액세스 디바이스
    를 포함함 -; 및
    기준 전류 회로를 포함하는 전류 순응 회로(current compliance circuit)
    를 포함하고, 상기 기준 전류 회로는 데이터 라인 전류를 미러링하는 기준 전류를 제공하기 위해 상기 메모리 셀들의 어레이에서의 상기 액세스 디바이스들과 피치(pitch)상에 형성된 다수의 구성요소들을 포함하고, 상기 기준 전류 회로 내의 기준 라인의 동작 길이는 대응하는 데이터 라인의 동작 길이와 일치하는, 메모리 디바이스.
  2. 청구항 1에 있어서, 상기 기준 전류 회로의 상기 다수의 구성요소들은 다수의 기준 다이오드들을 포함하며, 상기 다수의 기준 다이오드들의 각각은 각각의 액세스 라인에 결합되는, 메모리 디바이스.
  3. 청구항 1에 있어서, 상기 기준 전류 회로는 상기 데이터 라인들 중 하나와 동일한 단면 치수들을 가진 기준 라인을 포함하는, 메모리 디바이스.
  4. 청구항 1에 있어서, 상기 기준 전류 회로는 다수의 기준 다이오드들을 포함하며, 상기 기준 다이오드들의 개수는 상기 액세스 라인들의 개수와 동일한, 메모리 디바이스.
  5. 청구항 1에 있어서, 상기 기준 전류 회로는 기준 라인의 동작 길이가 상기 데이터 라인들 중 선택된 데이터 라인의 동작 길이와 동일하게 유지하도록 구성되는, 메모리 디바이스.
  6. 청구항 1에 있어서, 상이한 전압들을 동시에 상기 어레이에서의 상이한 메모리 셀들에 제공하기 위해 상기 메모리 셀들의 어레이에 결합된 드라이버를 더 포함하는, 메모리 디바이스.
  7. 청구항 1에 있어서, 상기 전류 순응 회로는 상기 기준 전류 회로에 결합된 전류 제한기를 더 포함하는, 메모리 디바이스.
  8. 장치에 있어서,
    액세스 라인들 및 데이터 라인들을 가진 메모리 셀들의 어레이 - 상기 셀들의 적어도 몇몇은:
    가변 상태 재료 구성요소;
    대응하는 액세스 라인 및 상기 가변 상태 재료 구성요소에 결합된 액세스 디바이스
    를 포함함 -;
    상기 데이터 라인들에 결합된 제 1 드라이버; 및
    상기 액세스 라인들에 결합되며 기준 전류 회로를 포함하는 전류 순응 회로를 포함하는 제 2 드라이버
    를 포함하며, 상기 기준 전류 회로는 데이터 라인 전류를 미러링하는 기준 전류를 제공하기 위해 상기 메모리 셀들의 어레이에서의 상기 액세스 디바이스들과 피치(pitch)상에 형성된 다수의 구성요소들을 포함하고, 상기 기준 전류 회로 내의 기준 라인의 동작 길이는 대응하는 데이터 라인의 동작 길이와 일치하는, 장치.
  9. 청구항 8에 있어서, 상기 전류 순응 회로는 상기 데이터 라인들 중 하나와 동일한 치수들을 가진 기준 라인을 포함하는, 장치.
  10. 청구항 8에 있어서, 상기 전류 순응 회로는 기준 라인의 동작 길이가 상기 데이터 라인들 중 선택된 데이터 라인의 동작 길이와 동일하게 유지하도록 구성되는, 장치.
  11. 청구항 8에 있어서, 상기 제 1 드라이버는 세트 전압, 리셋 전압, 또는 저지 전압을 동시에 상기 어레이에서의 상이한 메모리 셀들에 제공하도록 구성되는, 장치.
  12. 청구항 8에 있어서, 상기 메모리 셀들의 각각은 대응하는 소스 라인 및 대응하는 데이터 라인 사이에 결합되는, 장치.
  13. 청구항 8에 있어서, 상기 메모리 셀들의 어레이에 결합된 프로세서를 더 포함하는, 장치.
  14. 청구항 13에 있어서, 상기 프로세서에 결합된 사용자 인터페이스 디바이스를 더 포함하는, 장치.
  15. 장치에 있어서,
    액세스 라인들 및 데이터 라인들을 가진 메모리 셀들의 어레이 - 상기 셀들의 적어도 몇몇은:
    가변 상태 재료 구성요소;
    대응하는 액세스 라인 및 상기 가변 상태 재료 구성요소에 결합된 액세스 디바이스
    를 포함함 -;
    상기 데이터 라인들에 결합된 컬럼 드라이버; 및
    상기 액세스 라인들에 결합되며 전류 순응 회로를 포함하는 로우 드라이버
    를 포함하며, 상기 전류 순응 회로는 데이터 라인 전류를 미러링하는 기준 전류를 제공하기 위해 상기 메모리 셀들의 어레이에서의 상기 액세스 디바이스들과 피치(pitch)상에 형성된 다수의 기준 다이오드들 및 기준 라인을 포함하고, 상기 전류 순응 회로 내의 기준 라인의 동작 길이는 대응하는 데이터 라인의 동작 길이와 일치하는, 장치.
  16. 청구항 15에 있어서, 상기 가변 상태 재료는 저항 스위칭 재료를 포함하는, 장치.
  17. 청구항 15에 있어서, 상기 다수의 기준 다이오드들은 다수의 다이오드-결합 트랜지스터들을 포함하는, 장치.
  18. 청구항 15에 있어서, 상기 기준 라인은 상기 데이터 라인들과 동일한 재료를 포함하는, 장치.
  19. 다수의 메모리 셀들을 포함하는 장치를 형성하는 방법에 있어서,
    액세스 라인들을 형성하는 단계; 및
    기준 전류 회로를 형성하는 단계를 포함하고, 상기 기준 전류 회로를 형성하는 단계는 상기 액세스 라인들과 피치상에 다수의 기준 다이오드들을 형성하는 단계를 포함하고, 상기 기준 전류 회로 내의 기준 라인의 동작 길이는 대응하는 데이터 라인의 동작 길이와 일치하는, 장치를 형성하는 방법.
  20. 청구항 19에 있어서, 상기 기준 전류 회로를 형성하는 단계는
    데이터 라인과 동일한 치수들을 가진 기준 라인을 형성하는 단계를 포함하는, 장치를 형성하는 방법.
  21. 청구항 20에 있어서, 상기 기준 라인을 형성하는 단계는 상기 데이터 라인과 동일한 재료로 형성하는 단계를 포함하는, 장치를 형성하는 방법.
  22. 방법에 있어서,
    가변 상태 재료 메모리 셀들의 어레이에서의 메모리 셀에 전류를 인가하는 단계;
    상기 어레이에서의 상기 메모리 셀들과 피치상에 형성된 다수의 구성요소들을 포함하는 기준 전류 회로에서 상기 전류를 미러링하는 단계 - 상기 기준 전류 회로 내의 기준 라인의 동작 길이는 대응하는 데이터 라인의 동작 길이와 일치함 -; 및
    상기 기준 전류 회로로부터의 검출된 기준 전류에 따라, 메모리 동작 동안 상기 전류를 변경하는 단계를 포함하는, 방법.
  23. 청구항 22에 있어서, 상기 전류를 인가하는 단계는 세트 전류를 메모리 셀에 전송하는 단계를 포함하는, 방법.
  24. 청구항 22에 있어서, 메모리 동작 동안 상기 전류를 변경하는 단계는 메모리 셀에서의 가변 상태 재료 구성요소가 저 저항 상태로 변화할 때 세트 전류를 감소시키는 단계를 포함하는, 방법.
  25. 청구항 22에 있어서, 기준 라인의 동작 길이 및 데이터 라인의 동작 길이가 일치하도록, 상기 가변 상태 재료 메모리 셀들의 어레이의 선택된 액세스 라인에 의존하여 상기 기준 라인의 동작 길이 및 상기 데이터 라인의 동작 길이를 변경하는 단계를 더 포함하는, 방법.
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