JP5121439B2 - 不揮発性半導体記憶装置 - Google Patents

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Description

本発明は、抵抗値をデータとして記憶する可変抵抗素子を用いた不揮発性半導体記憶装置に関する。
近年、不揮発性メモリとして、様々なものが開発され実用化されつつある。そのひとつに酸化物の抵抗変化を利用したＲｅＲＡＭ等の抵抗変化型メモリがある（例えば、非特許文献１）。
この抵抗変化型メモリは、酸化物からなる絶縁体薄膜を２枚の金属電極で挟んだ構造を有し、電極間に電圧または電流を印加することにより、高抵抗状態から低抵抗状態、又は低抵抗状態から高抵抗状態に抵抗変化させることが可能な素子であり、この可逆的な抵抗変化をデータとして記憶することができるものである。本書面では、高抵抗状態から低抵抗状態にすることをセット、低抵抗状態から高抵抗状態にすることをリセットと呼ぶ。
このような抵抗変化型メモリとして、電流、電圧の印加方向が一方向で、セット及びリセットの両方を行えるユニポーラ型と、電流、電圧の印加方向がセット及びリセットで逆方向となるバイポーラ型とがある。前者は、遷移金属と酸素の二元素から成る二元系の遷移金属酸化物を使用したものに多く見られ、後者は、酸素を含めて三元素以上から構成される三元系以上の酸化物を使用したものに多く見られる（例えば、非特許文献２）。
ところで、ユニポーラ型のものでは、リセット時には、例えばセット時よりも低い電圧をセット時よりも長時間印加することにより、可変抵抗素子を高抵抗のリセット状態に遷移させることができる。その際、リセットのための電流は、抵抗変化型メモリのドライバ、電流・電圧源回路、配線の寄生抵抗及び選択されたメモリセルを負荷抵抗として流れる。リセット前のセット状態では、低抵抗状態であるから大きな電流が流れるが、リセットされる際には高抵抗状態に遷移するため、他の負荷抵抗との関係で可変抵抗素子の両端電圧が瞬間的に上昇する。その際、可変抵抗素子の両端電圧がセット電圧を超えてしまうと、可変抵抗素子は再び低抵抗のセット状態に遷移してしまいリセットできないという問題が発生する可能性がある。
Ｗ．Ｗ．Ｚｈｕａｎｇ他著「Ｎｏｖｅｌｌ Ｃｏｌｏｓｓａｌ Ｍａｇｎｅｔｒｏｒｅｓｉｓｔｉｖｅ Ｔｈｉｎ Ｆｉｌｍ Ｎｏｎｖｏｌａｔｉｌｅ Ｒｅｓｉｓｔａｎｃｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ」Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ ｏｆ Ｉｎｔｅｒｎａｔｉｏｎａ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ ２００２年 ｐ．１９３ 澤 彰仁 著「遷移金属酸化物による抵抗変化型不揮発性メモリー（ＲｅＲＡＭ）」応用物理 第75巻 第9号 ２００６年 ｐ．１１０９ Ｋｗａｎｇ−Ｊｉｎ Ｌｅｅ他著「Ａ ９０ｎｍ １．８Ｖ ５１２Ｍｂ Ｄｉｏｄｅ−Ｓｗｉｔｃｈ ＰＲＡＭ ｗｉｔｈ ２６６ＭＢ／ｓ Ｒｅａｄ Ｔｈｒｏｕｇｈｐｕｔ」 ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ，Ｄｅｉｇｅｃｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ ２００７年 ｐ．４７２ Ｐ．Ｓｃｈｒoｇｍｅｉｅｒ他著「Ｔｉｍｅ Ｄｉｓｃｒｅｔｅ Ｖｏｌｔａｇｅ Ｓｅｎｓｉｎｇ ａｎｄ Ｉｔｅｒａｔｉｖｅ Ｐｒｏｇｒａｍｍｉｎｇ Ｃｏｎｔｒｏｌ ｆｏｒ ａ ４Ｆ２ Ｍｕｌｔｉｌｅｖｅｌ ＣＢＲＡＭ」Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｃｉｒｃｕｉｔｓ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ ２００７年 ｐ．１８６
本発明は、データの消去又は書き込みの誤動作を防止することにより、信頼性の向上した不揮発性半導体記憶装置を提供することを目的とする。
本発明の一つの態様において、不揮発性半導体記憶装置は、所定の電圧印加又は電流供給によって抵抗値が可逆的に変化する可変抵抗素子を有し、前記可変抵抗素子の抵抗値をデータとして記憶するメモリセルがマトリクス状に配置されたセルアレイと、前記セルアレイの中からデータを消去又は書き込むメモリセルを選択する選択回路と、前記選択回路により選択されたメモリセルに対して所定の電圧印加又は電流供給を行って前記選択されたメモリセルの可変抵抗素子の抵抗値を変化させることによりデータを消去又は書き込む書き込み回路とを備え前記書き込み回路は、前記選択されたメモリセルへと電流を供給する電流経路にデータ消去用の定電流を供給する定電流回路を有し、前記選択されたメモリセルの可変抵抗素子の抵抗値の変化態様に応じて、前記メモリセルへの印加電圧又は供給電流が前記データの消去又は書き込みの終了後に現れる一定レベルに到達したときに、前記メモリセルへの電圧印加又は電流供給を終了するとともに、前記書き込み回路は、前記定電流回路から前記選択されたメモリセルへ電流を供給する第１の電流経路及び前記第１の電流経路に対して並列に設けられるとともに前記定電流回路からの電流が供給される電流モニタ用の第２電流経路と、前記第２の電流経路に設けられ、前記第１の電流経路の寄生抵抗を模写した抵抗回路とを有し、前記抵抗回路は、前記選択回路によって選択された第１の電流経路に対応した抵抗を前記第２の電流経路に挿入することを特徴とする。
また、本発明の別の態様において、不揮発性半導体記憶装置は、所定の電圧印加又は電流供給によって抵抗値が可逆的に変化する可変抵抗素子を有し、前記可変抵抗素子の抵抗値をデータとして記憶するメモリセルがマトリクス状に配置されたセルアレイと、前記セルアレイの中からデータを消去又は書き込むメモリセルを選択する選択回路と、前記選択回路により選択されたメモリセルに対して所定の電圧印加又は電流供給を行って前記選択されたメモリセルの可変抵抗素子の抵抗値を変化させることによりデータを消去又は書き込む書き込み回路とを備え前記書き込み回路は、前記選択されたメモリセルへと電流を供給する電流経路にデータ消去用の定電流を供給する定電流回路を有し、前記選択されたメモリセルの可変抵抗素子の抵抗値の変化態様に応じて、前記メモリセルへの印加電圧又は供給電流が前記データの消去又は書き込みの終了後に現れる一定レベルに到達したときに、前記メモリセルへの電圧印加又は電流供給を終了するとともに、前記書き込み回路は、前記選択されたメモリセルの可変抵抗素子の現在の抵抗状態を模写するとともに前記定電流回路からの電流が供給される抵抗回路と、前記定電流回路の電流供給端の電圧が前記抵抗回路に現れる電圧を下回ったら前記定電流回路からの電流供給を終了するモニタ回路とを有することを特徴とする。
本発明によれば、データの消去又は書き込みの誤動作を防止することにより、信頼性の向上した不揮発性半導体記憶装置を提供することができる。
以下、図面を参照して、この発明の実施の形態を説明する。
［第１の実施形態］
［全体構成］
図１は、本発明の第１の実施の形態に係る不揮発性メモリのブロック図である。
この不揮発性メモリは、後述するＲｅＲＡＭ（可変抵抗素子）等の抵抗変化型素子をメモリセルとして使用したマトリクス状に配置された複数のメモリセルアレイ１を備える。メモリセルアレイ１のビット線ＢＬ方向に隣接する位置には、メモリセルアレイ１のビット線ＢＬを制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行うカラム制御回路２が設けられている。また、メモリセルアレイ１のワード線ＷＬ方向に隣接する位置には、メモリセルアレイ１のワード線ＷＬを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しに必要な電圧を印加するロウ制御回路３が設けられている。
データ入出力バッファ４は、図示しない外部のホストにＩ／Ｏ線を介して接続され、書き込みデータの受け取り、消去命令の受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。
データ入出力バッファ４は、読み出し／書き込み回路（以下、「Ｒ／Ｗ回路」と呼ぶ）８と接続される。データ入出力バッファ４は、受け取った書き込みデータをＲ／Ｗ回路８を介してカラム制御回路２に送り、カラム制御回路２からＲ／Ｗ回路８を介して読み出されたデータを受け取って外部に出力する。外部からデータ入出力バッファ４に供給されたアドレスは、アドレスレジスタ５を介してカラム制御回路２及びロウ制御回路３に送られる。また、ホストからデータ入出力バッファ４に供給されたコマンドは、コマンド・インターフェイス６に送られる。コマンド・インターフェイス６は、ホストからの外部制御信号を受け、データ入出力バッファ４に入力されたデータが書き込みデータかコマンドかアドレスかを判断し、コマンドであれば受け取りコマンド信号としてコントローラ７に転送する。コントローラ７は、この不揮発性メモリ全体の管理を行うもので、ホストからのコマンドを受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。また、外部のホストは、コントローラ７が管理するステータス情報を受け取り、動作結果を判断することも可能である。また、このステータス情報は書き込み、消去の制御にも利用される。
また、コントローラ７によってＲ／Ｗ回路８が制御される。この制御により、Ｒ／Ｗ回路８は、任意の電圧・電流、任意のタイミングのパルスを出力することが可能となる。ここで、形成されたパルスはカラム制御回路２及びロウ制御回路３で選択された任意の配線へ転送することが可能である。Ｒ／Ｗ回路８は、後述するように、メモリセルへのデータの消去又は書き込みの誤動作を防止する機能を含む。
なお、メモリセルアレイ１以外の周辺回路素子は、配線層に形成されたメモリアレイ１の直下のＳｉ基板に形成可能であり、これにより、この不揮発性メモリのチップ面積はほぼ、メモリセルアレイ１の面積に等しくすることも可能である。
［メモリセルアレイ及びその周辺回路］
図２は、メモリセルアレイ１の一部の斜視図、図３は、図２におけるＩ−Ｉ′線で切断して矢印方向に見たメモリセル１つ分の断面図である。
複数本の第１の配線としてワード線ＷＬ０〜ＷＬ２が平行に配設され、これと交差して複数本の第２の配線としてビット線ＢＬ０〜ＢＬ２が平行に配設され、これらの各交差部に両配線に挟まれるようにメモリセルＭＣが配置される。第１及び第２の配線は、熱に強く、且つ抵抗値の低い材料が望ましく、例えばW，WSi，NiSi，CoSi等を用いることができる。
メモリセルＭＣは、図３に示すように、可変抵抗素子ＶＲと非オーミック素子ＮＯの直列接続回路からなる。
可変抵抗素子ＶＲとしては、電圧印加によって、電流、熱、化学エネルギー等を介して抵抗値を変化させることができるもので、上下にバリアメタル及び接着層として機能する電極ＥＬ１，ＥＬ２が配置される。電極材としては、Pt，Au，Ag，TiAlN，SrRuO，Ru，RuN，Ir，Co，Ti，TiN，TaN，MN，LaNiO，Al，PtIrOx， PtRhOx，Rh/TaAlN等が用いられる。また、配向性を一様にするようなメタル膜の挿入も可能である。また、別途バッファ層、バリアメタル層、接着層等を挿入することも可能である。
可変抵抗素子ＶＲは、カルコゲナイド等のように結晶状態と非晶質状態の相転移により抵抗値を変化させるもの（ＰＣＲＡＭ、例えば、非特許文献３）、金属陽イオンが を析出させて電極間に架橋（コンタクティングブリッジ）を形成したり、析出した金属をイオン化して架橋を破壊することで抵抗値を変化させるもの（ＣＢＲＡＭ、例えば、非特許文献４）、一致した理論はない（抵抗変化の要因として、電極界面に存在する電荷トラップにトラップされた電荷の存在の有無により抵抗変化が起きるというもの、酸素欠損等に起因する伝導パスの存在の有無により抵抗変化が起きるというものとに、大きく2つに分かれている。例えば、非特許文献２）ものの電圧あるいは電流印加により抵抗値が変化するもの（ＲｅＲＡＭ）、等を用いることができる。
図４及び図５は、ＲｅＲＡＭの例を示す図である。図４に示す可変抵抗素子ＶＲは、電極層１１、１３の間に記録層１２を配置してなる。記録層１２は、少なくとも２種類の陽イオン元素を有する複合化合物から構成される。陽イオン元素の少なくとも１種類は電子が不完全に満たされたｄ軌道を有する遷移元素とし、且つ隣接する陽イオン元素間の最短距離は、０．３２ｎｍ以下とする。具体的には、化学式ＡｘＭｙＸｚ（ＡとＭは互いに異なる元素）で表され、例えばスピネル構造（ＡＭ２Ｏ４）、イルメナイト構造（ＡＭＯ３）、デラフォサイト構造（ＡＭＯ２）、ＬｉＭｏＮ２構造（ＡＭＮ２）、ウルフラマイト構造（ＡＭＯ４）、オリビン構造（Ａ２ＭＯ４）、ホランダイト構造（ＡｘＭＯ２）、ラムスデライト構造（ＡｘＭＯ２）ペロブスカイト構造（ＡＭＯ３）等の結晶構造を持つ材料により構成される。
図４の例では、ＡがＺｎ、ＭがＭｎ、ＸがＯである。記録層１２内の小さな白丸は拡散イオン（Ｚｎ）、大きな白丸は陰イオン（Ｏ）、小さな黒丸は遷移元素イオン（Ｍｎ）をそれぞれ表している。記録層１２の初期状態は高抵抗状態であるが、電極層１１を固定電位、電極層１３側に負の電圧を印加すると、記録層１２中の拡散イオンの一部が電極層１３側に移動し、記録層１２内の拡散イオンが陰イオンに対して相対的に減少する。電極層１３側に移動した拡散イオンは、電極層１３から電子を受け取り、メタルとして析出するため、メタル層１４を形成する。記録層１２の内部では、陰イオンが過剰となり、結果的に記録層１２内の遷移元素イオンの下層を上昇させる。これにより、記録層１２はキャリアの注入により電子伝導性を有するようになってセット動作が完了する。再生に関しては、記録層１２を構成する材料が抵抗変化を起こさない程度の微小な電流値を流せば良い。プログラム状態（低抵抗状態）を初期状態（高抵抗状態）にリセットするには、例えば記録層１２に大電流を充分な時間流してジュール加熱して、記録層１２の酸化還元反応を促進すれば良い。また、セット時と逆向きの電場を印加することによってもリセット動作が可能である。
図５の例は、電極層１１，１３に挟まれた記録層１５が第１化合物層１５ａと第２化合物層１５ｂの２層で形成されている。第１化合物層１５ａは電極層１１側に配置され化学式ＡｘＭ１ｙＸ１ｚで表記される。第２化合物層１５ｂは電極層１３側に配置され第１化合物層１５ａの陽イオン元素を収容できる空隙サイトを有している。
図５の例では、第１化合物層１５ａにおけるＡがＭｇ、Ｍ１がＭｎ、Ｘ１がＯである。第２化合物層１５ｂには、遷移還元イオンとして黒丸で示すＴｉが含まれている。また、第１化合物層１５ａ内の小さな白丸は拡散イオン（Ｍｇ）、大きな白丸は陰イオン（Ｏ）、二重丸は遷移元素イオン（Ｍｎ）をそれぞれ表している。なお、第１化合物層１５ａと第２化合物層１５ｂとは、２層以上の複数層となるように積層されていても良い。
この可変抵抗素子ＶＲにおいて、第１化合物層１５ａが陽極側、第２化合物層１５ｂが陰極側となるように、電極層１１，１３に電位を与え、記録層１５に電位勾配を発生させると、第１化合物層１５ａ内の拡散イオンの一部が結晶中を移動し、陰極側の第２化合物層１５ｂ内に進入する。第２化合物層１５ｂの結晶中には、拡散イオンを収容できる空隙サイトがあるため、第１化合物層１５ａ側から移動してきた拡散イオンは、この空隙サイトに収まることになる。このため、第１化合物層１５ａ内の遷移元素イオンの価数が上昇し、第２化合物層１５ｂ内の遷移元素イオンの価数が減少する。初期状態において、第１及び第２の化合物層１５ａ，１５ｂが高抵抗状態であるとすれば、第１化合物層１５ａ内の拡散イオンの一部が第２化合物層１５ｂ内に移動することにより、第１及び第２化合物の結晶中に伝導キャリアが発生し、両者共に電気伝導性を有することになる。なお、プログラム状態（低抵抗状態）を消去状態（高抵抗状態）にリセットするには、先の例と同様に、記録層１５に大電流を充分な時間流してジュール加熱して、記録層１５の酸化還元反応を促進すれば良い。また、セット時とは逆向きの電場を印加することによってもリセットは可能である。
非オーミック素子ＮＯは、例えば図６に示すように、（ａ）ショットキーダイオード、（ｂ）ＰＮ接合ダイオード、（ｃ）ＰＩＮダイオード等の各種ダイオード、（ｄ）ＭＩＭ（Metal-Insulator-Metal）構造、（ｅ）ＳＩＳ構造（Silicon-Insulator-Silicon）等からなる。ここにもバリアメタル層、接着層を形成する電極ＥＬ２，ＥＬ３を挿入しても良い。また、ダイオードを使用する場合はその特性上、ユニポーラ動作を行うことができ、また、ＭＩＭ構造、ＳＩＳ構造等の場合にはバイポーラ動作を行うことが可能である。なお、非オーミック素子ＮＯと可変抵抗素子ＶＲの配置は、図３と上下を逆にしても良いし、非オーミック素子ＮＯの極性を上下反転させても良い。
また、図７に示すように、上述したメモリ構造を複数積層した三次元構造とすることもできる。図８は、図７のII−II′断面を示す断面図である。図示の例は、セルアレイ層ＭＡ０〜ＭＡ３からなる４層構造のメモリセルアレイで、ワード線ＷＬ０ｊがその上下のメモリセルＭＣ０，ＭＣ１で共有され、ビット線ＢＬ１ｉがその上下のメモリセルＭＣ１，ＭＣ２で共有され、ワード線ＷＬ１ｊがその上下のメモリセルＭＣ２，ＭＣ３で共有されている。また、このような配線／セル／配線／セルの繰り返しではなく、配線／セル／配線／層間絶縁膜／配線／セル／配線のように、セルアレイ層間に層間絶縁膜を介在させるようにしても良い。
図９は、非オーミック素子ＮＯとしてダイオードＳＤを用いたメモリセルアレイ１及びその周辺回路の回路図である。ここでは、説明を簡単にするため、１層構造であるとして説明を進める。
図９において、メモリセルＭＣを構成するダイオードＳＤのアノードは可変抵抗素子ＶＲを介してビット線ＢＬに接続され、カソードはワード線ＷＬに接続されている。各ビット線ＢＬの一端はカラム制御回路２の一部である選択回路２ａに接続されている。また、各ワード線ＷＬの一端はロウ制御回路３の一部である選択回路３ａに接続されている。
選択回路２ａは、ビット線ＢＬ毎に設けられた、ゲート及びドレインが共通接続された選択ＰＭＯＳトランジスタＱＰ０及び選択ＮＭＯＳトランジスタＱＮ０からなる。選択ＮＭＯＳトランジスタＱＮ０のソースは、低電位電源Ｖｓｓに接続されている。選択ＰＭＯＳトランジスタＱＰ０のソースは、書き込みパルスを印加すると共にデータ読み出し時に検出すべき電流を流すドライブセンス線ＤＱに接続されている。トランジスタＱＰ０及びＱＮ０のドレインは、ビット線ＢＬに接続され、共通ゲートは、各ビット線ＢＬを選択するカラムデコーダ２ｂからのカラム選択信号線ＣＳＬに接続されている。
また、選択回路３ａは、ワード線ＷＬ毎に設けられた、ゲート及びドレインが共通接続された選択ＰＭＯＳトランジスタＱＰ１及び選択ＮＭＯＳトランジスタＱＮ１からなる。選択ＮＭＯＳトランジスタＱＮ１のソースは、低電位電源Ｖｓｓに接続されている。選択ＰＭＯＳトランジスタＱＰ１のソースは、高電位電源ＶＩＨに接続されている。トランジスタＱＰ１，ＱＮ１の共通ドレインは、ワード線ＷＬに接続され、共通ゲートは、各ワード線ＷＬを選択するロウデコーダ３ｂからのロウ選択信号線ＲＳＬに接続されている。
［選択回路の選択動作］
次に、選択回路２ａ、３ａによる選択動作を説明する。
上述した回路において、データは各メモリセルＭＣの可変抵抗素子ＶＲの抵抗値の大小として記憶される。例えば図９に示す回路を例にとると、非選択状態では、例えば、ロウ選択信号線ＲＳＬが“Ｌ”レベル、カラム選択信号線ＣＳＬが“Ｈ”レベルとなって全てのワード線ＷＬは“Ｈ”レベル、全てのビット線ＢＬは“Ｌ”レベルとなる。この非選択状態では、全てのメモリセルＭＣのダイオードＳＤが逆バイアス状態でオフであり、可変抵抗素子ＶＲには電流は流れない。ここで、ワード線ＷＬ１及びビット線ＢＬ１に繋がる真中のメモリセルＭＣを選択する場合を考えると、ロウデコーダ３ｂは真中のロウ選択信号線ＲＳＬを“Ｈ”レベルとし、カラムデコーダ２ｂは真中のカラム選択信号線ＣＳＬを “Ｌ”レベルとする。これによってワード線ＷＬ１は低電位電源Ｖｓｓに接続され、ビット線ＢＬ１はドライブセンス線ＤＱに接続されるので、ドライブセンス線ＤＱに“Ｈ”レベルを印加することにより、ワード線ＷＬ１が“Ｌ”レベル、ビット線ＢＬ１が“Ｈ”レベルとなる。これにより、選択セルでは、ダイオードＳＤが順バイアスになって図中矢印方向に示すように電流が流れる。このとき、選択セルに流れる電流量は、可変抵抗素子ＶＲの抵抗値によって決まるから、電流値の大きさを検知することにより、データの読み出しができる。すなわち、図１０に示すように、例えば高抵抗の消去状態（ＲＥＳＥＴ）を“１”、低抵抗のプログラム状態（ＳＥＴ）を“０”に対応させて、センスされた電流値が少ない場合“１”、多い場合“０”と検出することができる。
なお、選択されたワード線ＷＬ１と非選択のビット線ＢＬとは共に“Ｌ”レベルであるため、両者間に電流は流れず、非選択のワード線ＷＬと選択されたビット線ＢＬ１とは共に“Ｈ”レベルであるから、これらの間にも電流は流れない。従って、選択されたメモリセル以外のメモリセルには電流は流れない。
［Ｒ／Ｗ回路８の構成］
次に、図１のＲ／Ｗ回路８について詳細に説明する。
図１１は、本実施形態のＲ／Ｗ回路８の構成を示す図である。このＲ／Ｗ回路８は、図１０に示すように、メモリセルＭＣがリセット状態（１）とセット状態（０）の２値データを記憶する不揮発性メモリに適用した例を示している。
Ｒ／Ｗ回路８は、ドライブセンス線ＤＱに接続されたＳＥＴ／ＲＥＳＥＴ回路２０Ａと、センスアンプ回路（以下、「Ｓ／Ａ回路」と呼ぶ。）３０Ａとを有する。
ＳＥＴ／ＲＥＳＥＴ回路２０Ａは、選択メモリセルＭＣのリセット電流ＩＲＥＳを生成するＲＥＳＥＴ用電流・電圧バイアス回路２１と、セット電流ＩＳＥＴを生成するＳＥＴ用電流・電圧バイアス回路２２と、これら生成されたリセット電流ＩＲＥＳ及びセット電流ＩＳＥＴを、それぞれｂＲＥＳＥＴ，ｂＳＥＴ信号に従って選択的にドライブセンス線ＤＧに供給するＰＭＯＳトランジスタからなるトランスファゲートＱ１１，Ｑ１２とを備えて構成されている。
一方、Ｓ／Ａ回路３０Ａは、直列に接続された２段のインバータＩＶ１，ＩＶ２と、インバータＩＶ１の入力端とデータセンス線ＤＱとを接続するトランスファゲート用のＮＭＯＳトランジスタＱ１３と、インバータＩＶ１の入力端をバイアス電圧ＶＲＤＢＩＡＳによってプリチャージするためのＰＭＯＳトランジスタＱ１４とから構成されている。ＲｅＲＡＭの可変抵抗素子ＶＲは抵抗変化が大きいので、メモリセルに定電流バイアスを加えて生じるドライブセンス線ＤＱの電位をインバータＩＶ１，ＩＶ２で受けるだけでも十分センス増幅が可能である。なお、トランジスタＱ１１〜Ｑ１４は、それぞれ逆の導電型のトランジスタでも良いし、ＮＭＯＳとＰＭＯＳの並列回路でも良い。
［Ｒ／Ｗ回路８の動作］
次に、以上のように構成されたＲ／Ｗ回路８の動作について説明する。
まず、データのリセット動作について説明する。
図１２は、可変抵抗素子ＶＲのリセット時のドライブ曲線を示す図である。周辺回路や配線等の寄生抵抗等によって図中の負荷直線が決定される。データのリセット時には、例えばセット電圧ＶＳＥＴよりも低いリセット電圧ＶＲＥＳＥＴをセット時よりも長時間印加することにより、可変抵抗素子に流れる電流によりジュール熱を発生させる。リセットされる瞬間には、可変抵抗素子ＶＲが高抵抗状態に遷移するため、可変抵抗素子ＶＲへの印加電圧が瞬間的に上昇する。その際、可変抵抗素子ＶＲの両端電圧がセット電圧ＶＳＥＴを超えてしまうと、可変抵抗素子ＶＲは再びセット状態となり、低抵抗状態に遷移してしまい高抵抗状態にリセットできないという問題が発生する。
そこで、このような問題を解決した本実施形態に係るＲＥＳＥＴ用電流・電圧バイアス回路２１Ａを図１３（ａ）に示す。この回路２１Ａは、リセット電流ＩＲＥＳを供給する定電流源としてのカレントミラー回路２１ａと、リセット電流ＩＲＥＳの低下を検出してリセット電流ＩＲＥＳの供給を停止するモニタ回路としてのオペアンプＯＰ１、インバータＩＶ３、ゲート回路Ｇ１及びＰＭＯＳトランジスタＱ２２とを備えて構成されている。カレントミラー回路２１ａは、電流供給用のゲートが共通接続されたＰＭＯＳトランジスタＱ１６，Ｑ１７と、これらトランジスタＱ１６，Ｑ１７にそれぞれ直列に接続されたＮＭＯＳトランジスタＱ１８，Ｑ２０及びＮＭＯＳトランジスタＱ１９，Ｑ２１とから構成されている。
ドライブセンス線ＤＱは、予め“Ｌ”レベルにディスチャージされており、ＲＥＳＥＴ信号が立ち上がると、トランジスタＱ２２がオフ、トランジスタＱ２０，Ｑ２１がオンになるので、カレントミラー回路２１ａには、トランジスタＱ１８のゲートに印加されるバイアス電圧ＶＲＳＢＩＡＳの大きさに応じた電流が流れる。この電流は、図１１のトランスファゲートＱ１１及びドライブセンス線ＤＱを介して選択メモリセルＭＣを経由する第１の電流経路に流れると共に、カレントミラー回路２１ａの内部のトランジスタＱ１９，Ｑ２１からなる第２の電流経路にも流れる。ここで、もし、リセット動作が完了して第１の電流経路に流れる電流値が急激に減少すると、第２の電流経路であるトランジスタＱ１９，Ｑ２１に流れる電流が急増し、この結果、トランジスタＱ１９のドレイン側の端子の電位が上昇する。可変抵抗素子ＶＲにセット電圧ＶＳＥＴが印加されないように基準電位ＶＲＳＲＥＦの大きさを設定しておけば、この基準電圧ＶＲＳＲＥＦを超えた時点でオペアンプＯＰ１の出力が立ち上がり、インバータＩＶ３の出力が立ち下がるので、ゲート回路Ｇ１の出力が“Ｌ”レベルとなり、トランジスタＱ２２がオン、トランジスタＱ２０，２１がオフとなってリセット電流ＩＲＥＳの供給が停止される。
図１３（ｂ）は、同図（ａ）に示すＲＥＳＥＴ用電流・電圧バイアス回路２１Ａの出力端に、インバータＩＶ３ａ及びＮＭＯＳトランジスタＱ２３からなるリセット回路を追加した例を示している。
図１４は、カレントミラー回路２１ａに流れる電流値を決定するバイアス電圧ＶＲＳＢＩＡＳを生成するＲＥＳＥＴ用基準電圧源回路２１ｂを示す回路図である。この回路２１ｂは、ＲＥＳＥＴ用基準電流源回路２１ｃで生成された基準電流ＩＳＲＣを、アクティブ信号ＡＣＴＶによってオンするＮＭＯＳトランジスタＱ２４を介してＮＭＯＳトランジスタＱ２５に流すことにより、ＮＭＯＳトランジスタＱ２５のドレイン側に基準電圧ＶＲＳＢＩＡＳを出力するものである。
電流ＩＳＲＣを生成するリセット用基準電流源回路２１ｃは、例えば図１５のように構成することができる。すなわち、リセット用基準電流源回路２１ｃは、温度変化に対して減少する電流成分を生成するカレントミラー回路２１ｃａと、温度変化に対して増加する電流成分を生成するカレントミラー回路２１ｃｂとを有する。回路２１ｃｂに流れる電流と同じ電流を流すトランジスタとして、ゲートが共通接続された電流供給用のＰＭＯＳトランジスタＱ３５、Ｑ３６、Ｑ３７が設けられ、回路２１ｃａに流れる電流と同じ電流を流すトランジスタとして、ゲートが共通接続された電流供給用のＰＭＯＳトランジスタＱ３８、Ｑ３９、Ｑ４０が設けられている。トランジスタＱ３５とＱ３８、Ｑ３６とＱ３９、Ｑ３７とＱ４０の出力電流がそれぞれ加算されてＲＥＳＥＴ用基準電流ＩＳＲＣ１、ＩＳＲＣ２、ＩＳＲＣ３として出力される。
カレントミラー回路２１ｃａは、トランジスタＱ２７〜Ｑ３０、抵抗Ｒ１、及びダイオードＤ１、Ｄ２等から成り、カレントミラー回路２１ｃｂは、トランジスタＱ３１〜Ｑ３４、抵抗Ｒ２及びダイオードＤ３等から成る。抵抗Ｒ１は温度上昇により抵抗値が増加し、抵抗Ｒ２は温度変化に対して抵抗値が抵抗Ｒ１とは逆方向に変化する。こうして、温度変化補償されたＲＥＳＥＴ用基準電流ＩＳＲＣが生成される。
次にセット動作について説明する。
セット動作においては、メモリセルにセット電圧ＶＳＥＴを与えた時点での電流値によりセット後の抵抗値が決定されるため、印加電圧に対する電流値の変化が少ない回路であることが望ましい。
図１６は、このような点を考慮したＳＥＴ用電流・電圧バイアス回路２２の例である。電流値変動を少なくするため、ＰＭＯＳトランジスタによって図１７に示すようにソース電流の変動の少ない飽和領域の負荷電流を流す。
同図（ａ）に示すＳＥＴ用電流・電圧バイアス回路２２Ａは、電流供給用のＰＭＯＳトランジスタＱ４２を備えて構成される最も簡単な例である。トランジスタＱ４２は飽和領域で動作し、ゲートに印加されたバイアス電圧ＶＳＢＩＡＳに応じたセット電流ＩＳＥＴを出力する。
同図（ｂ）に示すＳＥＴ用電流・電圧バイアス回路２２Ｂは、飽和領域で動作するＰＭＯＳトランジスタＱ４４の出力であるセット電流ＩＳＥＴを、ＰＭＯＳトランジスタＱ４５に流れる電流値によって制御するようにしたものである。ＰＭＯＳトランジスタＱ４６及びＮＭＯＳトランジスタＱ４７からなるインバータ回路は、この回路２２Ｂをセット信号ＳＥＴによってアクティブにする。ＮＭＯＳトランジスタＱ４８は、ゲートに与えられるバイアス電圧ＶＳＢＩＡＳの大きさによってトランジスタＱ４５に流れる電流値を決定する。
上述の回路において、バイアス電圧ＶＳＢＩＡＳは、例えば、図１８に示すＳＥＴ用基準電圧源回路２２ａで生成可能である。ＰＭＯＳトランジスタＱ５０，Ｑ５３でカレントミラー回路を構成し、このカレントミラー回路に流れる電流値は、オペアンプＯＰ２の非反転入力端に入力された基準電圧ＶＢＡＳＥと、反転入力端に接続された抵抗Ｒ３とによってＶＢＡＳＥ／Ｒ３となる。ＮＭＯＳトランジスタＱ５１は、ゲートがオペアンプＯＰ２の出力によって制御され、上述の電流値を維持するように動作する。ＮＭＯＳトランジスタＱ５５は、上述の電流を流すことにより、ドレイン側にバイアス電圧ＶＳＢＩＡＳを発生させる。ＮＭＯＳトランジスタＱ５２，Ｑ５４及びＰＭＯＳトランジスタＱ５６は、アクティブ信号ＡＣＴＶにより、この回路２２ａを活性化するものである。
次に、図１１のＳ／Ａ回路３０Ａにおけるセンス動作について説明する。
まず、ドライブセンス線ＤＱを定電流バイアスによりプリチャージすると共に、トランジスタＱ１４のゲートにバイアス電圧ＶＲＢＩＡＳを印加してインバータＩＶ１の入力端をプリチャージする。そして、読み出し信号ＲＥＡＤによってトランジスタＱ１３をオン状態とすることにより、インバータＩＶ１の入力端の電位をセンスする。ドライブセンス線ＤＱの電位は、プリチャージ後のメモリセルＭＣの電位によって決定されるので、この電位をインバータＩＶ１の入力端で受けることにより、データセンスが行われる。
図１９は、図１１のＳ／Ａ回路３０ＡのトランジスタＱ１４のゲートに印加されるバイアス電圧ＶＲＤＢＩＡＳを生成するためのＲＥＡＤ用基準電圧源回路３１Ａを示す。ＲＥＡＤ用基準電圧源回路３１Ａは、トランジスタＱ５８〜Ｑ６２を備えて構成されたカレントミラー型回路である。ＮＭＯＳトランジスタＱ５８，Ｑ６１がアクティブ信号ＡＣＴによって活性化され、図１５に例示したような基準電流源回路からの基準電流ＩＳＲＣがＮＭＯＳトランジスタＱ５９に流れると共に、同様の電流がＰＭＯＳトランジスタＱ６０及びＮＭＯＳトランジスタＱ６２に流れる。トランジスタＱ６０のドレインに基準電圧ＶＲＤＢＩＡＳが生成される。
図２０（ａ）は、上記バイアス電圧ＶＲＤＢＩＡＳを生成する他のＲＥＡＤ用基準電圧源回路３１Ｂを示す。このＲＥＡＤ用基準電圧源回路３１Ｂは、オペアンプＯＰ３とＮＭＯＳトランジスタＱ６６とで構成される定電圧回路を利用したものである。ＰＭＯＳトランジスタＱ６４を流れる電流値は、オペアンプＯＰ３の非反転入力端に入力された基準電圧ＶＣＬＭＰと、反転入力端に接続された抵抗Ｒ４とによってＶＣＬＭＰ／Ｒ４となる。これにより、トランジスタＱ６４のドレイン端に基準電圧ＶＲＤＢＩＡＳが生成される。ＰＭＯＳトランジスタＱ６５とＮＭＯＳトランジスタＱ６７は、アクティブ信号ＡＣＴＶにより、この回路３１Ｂを活性化するものである。
図２０（ｂ）は、図２０（ａ）に示す電圧ＶＣＬＭＰを生成するための基準電圧源回路３１ａを示す。基準電圧源回路３１ａは、ゲートに基準電圧ＶＳＲＣが印加されるＰＭＯＳトランジスタＱ６９に流れる電流値と、これと直列に接続された抵抗Ｒ５とによって決まる基準電圧ＶＣＬＭＰを生成出力する。ＮＭＯＳトランジスタＱ７０はアクティブ信号ＡＣＴＶによって活性化される。
基準電圧ＶＳＲＣを生成するＲＥＡＤ用基準電圧源回路３１ｂは、例えば図２１のように構成することができる。ＲＥＡＤ用基準電流源回路３１ｂは、温度変化に対して減少する電流成分を生成するカレントミラー回路３１ｂａと、温度変化に対して増加する電流成分を生成するカレントミラー回路３１ｂｂを有する。ドレインが共通接続されたＰＭＯＳトランジスタＱ９０、Ｑ９１にはそれぞれカレントミラー回路３１ｂｂ，３１ｂａに流れる電流値に対応した電流Ｉ１，Ｉ２が流れる。これらトランジスタＱ９０、Ｑ９１と直列に抵抗Ｒ８が接続され、この抵抗Ｒ８の一端に基準電圧ＶＳＲＣが生成出力される。カレントミラー回路３１ｂａは、ＰＭＯＳトランジスタＱ８１，Ｑ８３、ＮＭＯＳトランジスタＱ８２，Ｑ８４、抵抗Ｒ６、及びダイオードＤ４，Ｄ５により構成され、カレントミラー回路３１ｂｂは、ＰＭＯＳトランジスタＱ８５，Ｑ８８、ＮＭＯＳトランジスタＱ８６，Ｑ８９、抵抗Ｒ７及びダイオードＤ６により構成されている。
［第２の実施形態］
以下、本発明の第２の実施形態に係るＲ／Ｗ回路について詳細に説明する。第２の実施形態に係るＲ／Ｗ回路は、メモリセルＭＣが多値データを記憶する点で、第１の実施形態と異なる。同一の構成要素については、同一符号で示す。
図２２は、４値記憶の場合のメモリセルの抵抗値分布とデータとの関係を示すグラフである。同図は各メモリセルＭＣに２ビットのデータを記憶させる場合の例で、４つの抵抗値分布Ａ〜Ｄに入るように各メモリセルＭＣに対する書き込みが行われる。抵抗値の高い方の分布Ａから順に２ビットのデータ“１１”，“１０”，“０１”，“００”が対応している。
図２３は、このような４値対応のＲ／Ｗ回路８’の構成を示す図である。 Ｒ／Ｗ回路８’は、ドライブセンス線ＤＱに接続されたＳＥＴ／ＲＥＳＥＴ回路２０Ｂと、Ｓ／Ａ回路３０Ｂとを有する。ＳＥＴ／ＲＥＳＥＴ回路２０Ｂのうち、セット電流ＩＳＥＴを生成するＳＥＴ用電流・電圧バイアス回路２３が多値用となっている点で先の実施形態と異なる。
図２４（ａ）は、図２３に示す多値用ＳＥＴ用電流・電圧バイアス回路２３の一例を示したものである。この多値用ＳＥＴ用電流・電圧バイアス回路２３Ａは、図１６（ｂ）に示した回路を４値用に拡張したもので、飽和領域で動作するＰＭＯＳトランジスタＱ９５の出力であるセット電流ＩＳＥＴを、ＰＭＯＳトランジスタＱ９４に流れる電流値によって３段階に変化させるようにしたものである。ＮＭＯＳトランジスタＱ９６〜Ｑ９８は、メモリセルＭＣの抵抗状態に対応したデータ信号ＤＬ＜０＞，ＤＬ＜１＞，ＤＬ＜２＞でいずれか一つ又は２つ或いは３つが同時にオン状態となることにより、トランジスタＱ９４に流れる電流値が３段階に変化する。ＮＭＯＳトランジスタＱ９９〜Ｑ１０１には電流値を決定するバイアス電圧ＶＳＢＩＡＳが与えられる。ＰＭＯＳトランジスタＱ９３は、この回路２３Ａをセット信号ＳＥＴによってアクティブにする。
図２４（ｂ）は、多値用ＳＥＴ用電流・電圧バイアス回路２３の他の例を示したものである。この多値用ＳＥＴ用電流・電圧バイアス回路２３Ｂは、多値データに応じてバイアス電圧ＶＳＢＩＡＳをＶＳＢＩＡＳ＜０＞，ＶＳＢＩＡＳ＜１＞，ＶＳＢＩＡＳ＜２＞と変えることにより、メモリセルに流すセット電流ＩＳＥＴを変化させるものである。ＰＭＯＳトランジスタＱ１０３〜Ｑ１０５は、同図（ａ）のＰＭＯＳトランジスタＱ９３〜Ｑ９５に対応し、ＮＭＯＳトランジスタＱ１０６は、同じくＮＭＯＳトランジスタＱ９６〜Ｑ９８に対応し、ＮＭＯＳトランジスタＱ１０７〜Ｑ１０９は、同じくトランジスタＱ９９〜Ｑ１０１に対応する。
多値用バイアス電圧ＶＳＢＩＡＳ＜ｊ＞は、例えば図２５に示すＳＥＴ用基準電圧源回路２３ａで実現可能である。ＳＥＴ用基準電圧源回路２３ａは、図１８に示したＳＥＴ用基準電圧源回路２２ａと同様の構成であり、抵抗値Ｒ＜ｊ＞に対応したバイアス電圧ＶＳＢＩＡＳ＜ｊ＞を生成出力する。オペアンプＯＰ７は、図１８のオペアンプＯＰ２に対応し、ＰＭＯＳトランジスタＱ１１１〜Ｑ１１３は、同じくＰＭＯＳトランジスタＱ５６，Ｑ５０，Ｑ５３に対応し、ＮＭＯＳトランジスタＱ１１４〜Ｑ１１７は、同じくＮＭＯＳトランジスタＱ５１，Ｑ５２，Ｑ５４，Ｑ５５に対応する。
一方、図２３のＲ／Ｗ回路８′は、Ｓ／Ａ回路３０Ｂも多値用となっている点で先の実施形態とは異なる。Ｓ／Ａ回路３０Ｂは、４値データを検出するために、それぞれ異なる参照レベルＶＲＤＲＥＦ１〜３と検出レベルとを比較する３つのオペアンプＯＰ４、ＯＰ５、ＯＰ６を有すると共に、オペアンプＯＰ４〜ＯＰ６からの３ビットの出力を２ビットの出力データＱ０，Ｑ１に変換するためのゲート回路Ｇ２，Ｇ３及びインバータＩＶ４，ＩＶ５，ＩＶ６を備えている。検出動作は多値となるだけで第１の実施形態と基本原理は同様である。
図２３に示す多値用Ｓ／Ａ回路３０Ｂの参照電圧ＶＲＤＲＥＦ＜ｊ＞（ｊは、１、２、３のいずれか）は、具体的には図２６に示すＳ／Ａ用基準電圧源回路によって実現可能である。Ｓ／Ａ用基準電圧源回路３１ｃは、ゲートに基準電圧ＶＲＤＢＩＡＳが印加されるＰＭＯＳトランジスタＱ１１９に流れる電流値と、これと直列に接続された抵抗Ｒ＜ｊ＞とによって決まる基準電圧ＶＲＤＲＥＦ＜ｊ＞を生成出力する。ＮＭＯＳトランジスタＱ１２０は読み出し信号ＲＥＡＤによって活性化される。
［第３の実施形態］
図２７は、本発明の第３の実施形態に係るＲＥＳＥＴ用電流・電圧バイアス回路を示す。第３の実施形態は、選択されたセルアレイへの電流経路の寄生抵抗を模写したレプリカを使用する点で第１の実施形態と異なる。第１の実施形態と同一の構成要素については同一符号で示す。
本実施形態に係るＲＥＳＥＴ用電流・電圧バイアス回路２１Ｂを図２７（ａ）に示す。このＲＥＳＥＴ用電流・電圧バイアス回路２１Ｂのカレントミラー回路２１ｂは、図１３に示した第１の実施形態におけるＲＥＳＥＴ用電流・電圧バイアス回路２１Ａのカレントミラー回路２１ａの内部のトランジスタＱ１９，Ｑ２１からなる第２の電流経路に、レプリカ２１ｄが挿入されている点が、第１の実施形態と異なっている。
レプリカ２１ｄは、例えば図２７（ｂ）に示すように構成されている。カラム選択スイッチのレプリカＣＥＲ、ＲＥＳＥＴ用電流・電圧バイアス回路２１Ｂから各セルアレイまでの配線抵抗のレプリカＬＩＲ及びロウ選択スイッチのレプリカＲＯＲの直列回路により各セルアレイ用のレプリカＣＥＲが構成され、この各セルアレイ用のレプリカＣＥＲが並列接続されて、いずれか一つのセルアレイ用のレプリカＣＥＲがカラムアドレスＣＡ及びロウアドレスＲＡによって選択されるようになっている。
ＲＥＳＥＴ用電流・電圧バイアス回路２１ＢのオペアンプＯＰ１は、上述したレプリカ２１ｄでの電圧降下分を差し引いた電圧を、基準電圧ＶＲＳＲＥＦと比較する。
第３の実施形態によれば、Ｒ／Ｗ回路８′からセルアレイまでの寄生抵抗を模写したレプリカ回路２１ｄを採用することにより、信号伝達遅延が解消され、精度の高い書き込み制御を達成することが可能となる。
［第４の実施形態］
次に、本発明の第４の実施形態を説明する。第４の実施形態では、多値用のレプリカを使用している。多値用のレプリカは、メモリセルの現在の抵抗状態を模写するメモリセルの抵抗値のレプリカを含む点で第３の実施形態と異なる。第３の実施形態と同一構成要素については同一符号で示す。
図２８は、多値データ用のレプリカ２１ｅを示したものである。多値データ用のレプリカ２１ｅは、セルアレイ用のレプリカＣＥＲの並列回路と直列に、メモリセルの抵抗値のレプリカＶＲＲの並列回路を接続したものである。メモリセルの抵抗値のレプリカＶＲＲは、これらと直列に接続された、データＤＬ＜０＞〜ＤＬ＜３＞によってオンオフ制御されるメモリ選択スイッチのレプリカＭＳＲによって選択される。セット電圧ＶＳＥＴは、メモリセルＭＣの可変抵抗ＶＲに印加されるので、セルアレイ用のレプリカＣＥＲとメモリセルの抵抗値のレプリカＶＲＲの接続点がオペアンプＯＰ１の入力電圧となる。
第４の実施形態によれば、Ｒ／Ｗ回路８′から多値データが記憶されたメモリセルまでの寄生抵抗を模写したレプリカ２１ｅを採用することにより、信号伝達遅延が解消され、精度の高い書き込み制御を達成することが可能となる。結果として、不揮発性メモリの信頼性を向上させることができる。
［第５の実施形態］
次に、本発明の第５の実施形態に係るＲＥＳＥＴ用電流・電圧バイアス回路について説明する。図２９は、第５の実施形態に係るＲＥＳＥＴ用電流・電圧バイアス回路２１Ｃを示す回路図である。
第１の実施形態では、ＲＥＳＥＴ用電流・電圧バイアス回路２１からメモリセルへ供給される電流値の変化を検出してリセット電流ＩＲＥＳを遮断するものであったが、第５の実施形態に係るＲＥＳＥＴ用電流・電圧バイアス回路２１Ｃは、出力端の電圧変化を検知してリセット電流ＩＲＥＳを遮断する点で第１実施形態と異なる。第１実施形態と同一の構成要素につては、同一符号で示す。
この実施形態では、リセット電流ＩＲＥＳの電流経路にリセット電流ＩＲＥＳを遮断するトランジスタＱ１２２が挿入され、このトランジスタＱ１２２をオペアンプＯＰ８の出力によって制御するようになっている。オペアンプＯＰ８は、ＲＥＳＥＴ用電流・電圧バイアス回路２１Ｃの出力端の電圧が基準電圧ＶＳＥＴ′を超えたら出力をＬレベルに変化させてトランジスタＱ１２２をオフ状態にする。
第５の実施形態によれば、リセット完了時の電圧をモニタすることにより、メモリセルに流れる電流を遮断することができ、結果として、不揮発性メモリの信頼性を向上させることが可能となる。
［第６の実施形態］
次に、本発明の第６の実施形態に係るＲＥＳＥＴ用電流・電圧バイアス回路について説明する。第５の実施形態では、回路の出力端の電圧と一定の基準電圧ＶＳＥＴ′とを比較してリセット電流ＩＲＥＳを遮断したが、第６の実施形態に係るＲＥＳＥＴ用電流・電圧バイアス回路は、負荷抵抗モデルを用いて、負荷抵抗モデルに現れる電圧と、可変抵抗素子ＶＲに印加される電圧とを比較する点で第５実施形態と異なる。
負荷抵抗モデルとしては、例えば図３０に示すような電流-電圧特性を有するものが選択される。可変抵抗素子の抵抗状態が変化しても、セット状態からリセット状態に移る限界的な抵抗値を負荷抵抗モデルに設定することにより、更に実態に近い制御が可能になる。
図３１は、この負荷抵抗モデルによる制御を用いたＲＥＳＥＴ用電流・電圧バイアス回路２１Ｄを示す。このＲＥＳＥＴ用電流・電圧バイアス回路２１Ｄは、リセット電流ＩＲＥＳを供給する定電流源としてのカレントミラー回路２１ｇと、可変抵抗素子ＶＲの電圧を、負荷抵抗モデルの電位と比較してリセット電流ＩＲＥＳの供給を停止するモニタ回路としてのオペアンプＯＰ９、インバータＩＶ７、ゲート回路Ｇ４ゲートを備えて構成されている。カレントミラー回路２１ｇは、ゲートが共通接続された電流供給用のＰＭＯＳトランジスタＱ１２４、Ｑ１２５と、これらトランジスタＱ１２４、Ｑ１２５にそれぞれ直列に接続されたＰＭＯＳトランジスタＱ１２６、ＰＭＯＳトランジスタＱ１２７と、トランジスタＱ１２６に直列接続された負荷抵抗モデル２１ｆ、ＮＭＯＳトランジスタＱ１２８とから構成されている。
第６の実施形態によれば、負荷抵抗モデルを用いることにより、更に精度の良い制御が可能になる。
［第７の実施形態］
次に、本発明に係る第７の実施形態に係るＲＥＳＥＴ用電流・電圧バイアス回路について説明する。第７の実施形態に係るＲＥＳＥＴ用電流・電圧バイアス回路は、多値データに対応する負荷抵抗モデルを採用する点で第６実施形態と異なる。第６実施形態と同一の構成要素については同一符号で示す。
本実施形態では負荷抵抗モデルとして、例えば、図３２に示すような電流-電圧特性を有する負荷抵抗モデル（モデル＃０、モデル＃１、モデル＃２、モデル＃３）を採用することができる。グラフ中の曲線はメモリセルの多値データ記憶状態での実際の電流-電圧特性を示し、直線はモデル抵抗の電流-電圧特性を示している。具体的には、抵抗モデル＃３は低抵抗状態“００”に、抵抗モデル＃２は“０１”に、抵抗モデル＃１は“１０”に、抵抗モデル＃０は高抵抗状態“１１”にそれぞれ対応している。
これらの負荷抵抗モデルを採用したＲＥＳＥＴ用電流・電圧バイアス回路２１Ｅを図３３に示す。この回路２１Ｅは、負荷抵抗モデル２１ｆが、４つの負荷抵抗モデル（モデル＃１、モデル＃２、モデル＃３、モデル＃４）と、その負荷抵抗モデルを選択するためのトランジスタＱ１３０、Ｑ１３１、Ｑ１３２、Ｑ１３３から構成されている点で第６の実施形態と異なっている。それ以外の構成は第６の実施形態と同様なので説明を省略する。
データ線ＤＬに読み出されたデータ信号ＤＬ＜ｊ＞（ｊは０、１、２、３のいずれか）に応じて、トランジスタＱ１３０、Ｑ１３１、Ｑ１３２、Ｑ１３３のいずれかのトランジスタがオンし、いずれかの負荷特性モデルが選択される。これ以外の動作は、第６の実施形態と同様なので説明を省略する。
第７実施形態に係るＲＥＳＥＴ用電流・電圧バイアス回路によれば、多値データに対応した負荷抵抗モデルを採用することにより、この負荷抵抗モデルの電位と可変抵抗素子の電位とを比較してメモリセルに流すリセット電流を遮断することができる。結果として、不揮発性メモリの信頼性を向上させることが可能となる。
［第８の実施形態］
次に、本発明の第８の実施形態に係るＳ／Ａ回路について説明する。第１の実施形態で示したＳ／Ａ回路３０Ａ、第２の実施形態で示したＳ／Ａ回路３０Ｂ以外でも、図３４（ａ）、図３４（ｂ）に示すようなＳ／Ａ回路を使用することができる。
図３４（ａ）に示すＳ／Ａ回路３０Ｃは、図１１に示すＳ／Ａ回路３０Ａに加えて、オペアンプＯＰ１０とＮＭＯＳトランジスタＱ１３５とでメモリセルに定電圧バイアスＶＣＬＭＰを与えるようにしたものである。これにより、センス動作がより正確になる。
図３４（ｂ）に示すＳ／Ａ回路３０Ｄは、同図（ａ）の回路の多値版で、図２３に示すＳ／Ａ回路３０Ｂに、定電圧バイアスＶＣＬＭＰを与えるようにしたものである。
図３４（ｂ）に示す多値用Ｓ／Ａ回路３０Ｄの参照電圧ＶＲＤＲＥＦ＜ｊ＞（ｊは、１、２、３のいずれか）は、具体的には図３５に示すＳ／Ａ用基準電圧源回路３１ｄによって実現可能である。この回路３１ｄは、図２６に示すＳ／Ａ用基準電圧源回路３１ｃに、オペアンプＯＰ１１及びトランジスタＱ１３８からなる定電圧バイアス回路を付加したもので、抵抗Ｒ＜ｊ＞に流す電流の精度を更に高められる。
尚、上述した種々の基準電圧ＶＲＥＦ（例えば、ＶＳＥＴ’、ＶＣＬＭＰ、ＶＲＳＲＥＦ）は、図３６に示す基準電位生成回路４０により生成することができる。この回路４０は、直列接続されたＰＭＯＳトランジスタＱ１４１、抵抗ＲＡ、抵抗ＲＢ及びＮＭＯＳトランジスタＱ１４２と、トランジスタＱ１４１を制御するオペアンプＯＰ１２とを備えて構成されている。オペアンプＯＰ１２は、抵抗ＲＡと抵抗ＲＢの接続点の電位をＶＳＲＣに維持するようにトランジスタＱ１４１を制御する。トランジスタＱ１４２のゲートに信号ＲＥＡＤが印加されオンすると、ＶＳＲＣ×（１＋ＲＡ／ＲＢ）の大きさの基準電位ＶＲＥＦが生成出力される。
［第９の実施形態］
次に、本発明の第９の実施形態に係る不揮発性メモリについて説明する。図３７は第９実施形態に係る不揮発性メモリのブロック図である。第９の実施形態は、Ｒ／Ｗ回路８の一部の回路８ｂがメモリセルアレイの近傍に分散配置され、残りの回路８ａが集中配置されている点で第１実施形態と異なっている。第１実施形態と同一の構成要素については同一符号で示す。
分散配置された回路８ｂは、例えば、ＲＥＳＥＴ用電流・電圧バイアス２１、ＳＥＴ用電流・電圧バイアス回路２３、トランスファゲートＱ１１，Ｑ１２等である。また、集中配置された回路８ａは、例えば、Ｓ／Ａ回路３０等である。他の回路構成は、第１実施形態と同様なので説明を省略する。
第９の実施形態に係る不揮発性メモリによれば、Ｒ／Ｗ回路８の一部をメモリセルアレイの近傍に分散配置することにより、セルアレイ間で寄生抵抗の影響による差が生じる事態が解消され、精度の高い書き込み制御を実行することができる。結果として、信頼性の向上した不揮発性メモリを提供することが可能となる。
［第１０の実施形態］
次に、本発明の第１０の実施形態に係る不揮発性メモリについて説明する。図３８は、第１０の実施形態に係る不揮発性メモリのメモリセルアレイ１’及びその周辺回路の回路図である。第１０の実施形態に係る不揮発性メモリは、可変抵抗素子ＶＲとＭＯＳトランジスタＴＲによりメモリセルＭＣが構成される点で第１実施形態と異なっている。第１実施形態と同様の構成要素については同一符号で示す。
図３８において、メモリセルＭＣを構成するトランジスタのドレインは可変抵抗素子ＶＲを介してビット線ＢＬに接続され、ソースは低電位電源Ｖｓｓに共通接続され、ゲートはワード線ＷＬに接続されている。各ビット線ＢＬの一端はカラム制御回路２’の一部である選択回路２ｂ’に接続されている。また、各ワード線ＷＬの一端はロウ制御回路３の一部である選択回路３ｂに接続されている。
選択回路２ｂ’は、ビット線ＢＬ毎に設けられた選択ＮＭＯＳトランジスタからなる。選択ＮＭＯＳトランジスタのドレインは、書き込みパルスを印加すると共にデータ読み出し時に検出すべき電流を流すドライブセンス線ＤＱに接続されている。選択ＮＭＯＳトランジスタのゲートは、各ビット線ＢＬを選択するカラムデコーダ２ｂからのカラム選択信号線ＣＳＬに接続されている。
また、選択回路３ｂは、ワード線ＷＬ毎に設けられた、ゲート及びドレインが共通接続された選択ＰＭＯＳトランジスタ及び選択ＮＭＯＳトランジスタからなる。選択ＮＭＯＳトランジスタのソースは、低電位電源Ｖｓｓに接続されている。選択ＰＭＯＳトランジスタのソースは、高電位電源ＶＤＤに接続されている。それぞれの選択トランジスタの共通ドレインは、ワード線ＷＬに接続され、共通ゲートには、各ワード線ＷＬを選択するロウデコーダ３ｂ’からのロウ選択信号線ｂＲＳＬに接続されている。
［選択回路の選択動作］
次に、選択回路２ａ’、３ｂによる選択動作を説明する。
上述した回路において、データは各メモリセルＭＣの可変抵抗素子ＶＲの抵抗値の大小として記憶される。例えば図３８に示す回路を例にとると、非選択状態では、例えば、ロウ選択信号線ｂＲＳＬが“Ｈ”レベル、カラム選択信号線ＣＳＬが“Ｌ”レベルとなって全てのワード線ＷＬは“Ｌ”レベル、全てのビット線ＢＬは“Ｌ”レベルとなる。この非選択状態では、全てのメモリセルＭＣのトランジスタがオフであり、可変抵抗素子ＶＲには電流は流れない。ここで、ワード線ＷＬ及びビット線ＢＬに繋がる真中のメモリセルＭＣを選択する場合を考えると、ロウデコーダ３ｂ’は真中のロウ選択信号線ｂＲＳＬを“Ｌ”レベルとし、カラムデコーダ２ｂは真中のカラム選択信号線ＣＳＬを “Ｈ”レベルとする。これによってワード線ＷＬは高電位電源ＶＤＤに接続され、ビット線ＢＬはドライブセンス線ＤＱに接続されるので、ドライブセンス線ＤＱに“Ｈ”レベルを印加することにより、ワード線ＷＬが“Ｈ”レベル、ビット線ＢＬが“Ｈ”レベルとなる。これにより、選択セルでは、トランジスタがオンし、図中矢印方向に示すように電流が流れる。このとき、選択セルに流れる電流量は、可変抵抗素子ＶＲの抵抗値によって決まるから、電流量の大きさを検知することにより、データの読み出しができる。
［第１１の実施形態］
次に、本発明の第１１の実施形態に係る不揮発性メモリについて説明する。第１１の実施形態に係る不揮発性メモリは、メモリセルアレイが記憶層に可変抵抗素子を用いたプローブメモリ５０から構成されている点で、第１０の実施形態と異なっている。この場合でも、メモリセルに可変抵抗素子を利用していれば、本発明の効果が得られる。他の構成は、第１０の実施形態と同様なので説明を省略する。
［その他の実施形態］
なお、以上の実施形態では、特に言及しなかったが、メモリセルに十分な電圧が印加できない場合には、上述した各種回路の電源電位を記憶装置内でチャージポンプ等により昇圧して供給すれば良い。
本発明は、記憶素子としてＲｅＲＡＭの代わりに相変化メモリ（ＰＣＲＡＭ，ＰＲＡＭ）を使用する場合、高抵抗状態になったにも拘わらず電流バイアスを続けることで温度上昇し、再度低抵抗化することを防止することができる。また、本発明は、固体電解質を利用した記憶素子を用いたメモリ（ＰＭＣ，ＣＢＲＡＭ）の場合、高抵抗化したにも拘わらず、高電圧が印加されることによる絶縁状態の破壊を防止することができる。
本発明の実施の形態に係る不揮発性メモリのブロック図である。 同実施形態に係る不揮発性メモリのメモリセルアレイの一部の斜視図である。 図２におけるＩ−Ｉ′線で切断して矢印方向に見たメモリセル１つ分の断面図である。 同実施形態における可変抵抗素子の一例を示す模式的な断面図である。 同実施形態における可変抵抗素子の他の例を示す模式的な断面図である。 同実施形態における非オーミック素子の例を示す模式的断面図である。 本発明の他の実施形態に係るメモリセルアレイの一部を示す斜視図である。 図７におけるII−II′線で切断して矢印方向に見たメモリセル１つ分の断面図である。 同実施形態に係る不揮発性メモリのメモリセルアレイ及びその周辺回路の回路図である。 二値データの場合のメモリセルの抵抗値分布とデータの関係を示すグラフである。 同実施形態におけるＲ／Ｗ回路を示す。 可変抵抗メモリのリセット書き込み動作における電流と電圧の関係を示すグラフである。 本発明の第１の実施形態に係るリセット用電流・電圧バイアス回路を示す。 同実施形態に係るリセット用電流・電圧バイアス回路用のリセット用基準電圧源回路を示す。 図１４に示すリセット用基準電流源回路を示す。 図１６（ａ）及び（ｂ）は、同実施形態に係るセット用電流・電圧バイアス回路を示す。 同実施形態に使用するＰＭＯＳトランジスタの電流-電圧特性と可変抵抗素子のセット電圧との関係を示すグラフである。 図１６の回路に使用するセット用基準電圧源回路を示す。 同実施形態のＳ／Ａ回路に使用するＲＥＡＤ用基準電圧源回路を示す。 図２０（ａ）は同実施形態のＳ／Ａ回路に使用する他のＲＥＡＤ用基準電圧源回路を示し、図２０（ｂ）は、（ａ）で使用するＳ／Ａ用基準電圧源回路を示す。 図２０（ｂ）の回路で使用するＲＥＡＤ用基準電圧源回路を示す。 多値データを記憶する場合の抵抗状態とセル分布を示す。 本発明の第２実施形態に係る多値用のＲ／Ｗ回路を示す回路図である。 図２４（ａ）は、同実施形態に係る多値用セット用電流・電圧バイアス回路の一例を示し、図２４（ｂ）は多値用セット用電流・電圧バイアス回路の他の例を示す。 図２４（ｂ）で使用するセット用基準電圧源回路を示す。 同実施形態に係る多値用Ｓ／Ａ回路で使用するＳ／Ａ用基準電圧源回路の例を示す。 図２７（ａ）は、本発明の第３の実施形態に係るリセット用電流・電圧バイアス回路を示し、図２７（ｂ）は図２７（ａ）で使用するレプリカの回路構成を示す。 本発明の第４の実施形態に係る多値用のレプリカの回路構成を示す。 本発明の第５の実施形態に係るリセット用電流・電圧バイアス回路を示す。 本発明の第６の実施形態に係るリセット用電流・電圧バイアス回路で使用するモデルの電流-電圧特性を示す。 同実施形態に係るリセット用電流・電圧バイアス回路の回路構成を示す。 本発明の第７の実施形態に係るリセット用電流・電圧バイアス回路に使用するモデルの電流-電圧特性を示す。 同実施形態に係るリセット用電流・電圧バイアス回路を示す。 図３４（ａ）は、本発明の第８の実施形態に係る２値用Ｓ／Ａ回路、図３４（ｂ）は同実施形態の多値用Ｓ／Ａ回路を示す。 図３４（ｂ）のＳ／Ａ回路で使用するＳ／Ａ回路用基準電圧源回路を示す。 上述した実施形態で使用する基準電位生成回路を示す。 本発明の第９の実施の形態に係る不揮発性メモリのブロック図を示す。 本発明の第１０の実施形態に係る不揮発性メモリのメモリセルアレイ及びその周辺回路の回路図である。 本発明の第１１の実施形態に係るプローブメモリ及びその周辺回路の回路図である。
符号の説明
１…メモリセルアレイ、２…カラム制御回路、３…ロウ制御回路、４…データ入出力バッファ、５…アドレスレジスタ、６…コマンド・インターフェイス、７…コントローラ、８…Ｒ／Ｗ回路。

Claims (4)

  1. 所定の電圧印加又は電流供給によって抵抗値が可逆的に変化する可変抵抗素子を有し、前記可変抵抗素子の抵抗値をデータとして記憶するメモリセルがマトリクス状に配置されたセルアレイと、
    前記セルアレイの中からデータを消去又は書き込むメモリセルを選択する選択回路と、
    前記選択回路により選択されたメモリセルに対して所定の電圧印加又は電流供給を行って前記選択されたメモリセルの可変抵抗素子の抵抗値を変化させることによりデータを消去又は書き込む書き込み回路と
    を備え
    前記書き込み回路は、前記選択されたメモリセルへと電流を供給する電流経路にデータ消去用の定電流を供給する定電流回路を有し、前記選択されたメモリセルの可変抵抗素子の抵抗値の変化態様に応じて、前記メモリセルへの印加電圧又は供給電流が前記データの消去又は書き込みの終了後に現れる一定レベルに到達したときに、前記メモリセルへの電圧印加又は電流供給を終了するとともに、
    前記書き込み回路は、
    前記定電流回路から前記選択されたメモリセルへ電流を供給する第１の電流経路及び前記第１の電流経路に対して並列に設けられるとともに前記定電流回路からの電流が供給される電流モニタ用の第２電流経路と、
    前記第２の電流経路に設けられ、前記第１の電流経路の寄生抵抗を模写した抵抗回路とを有し、
    前記抵抗回路は、前記選択回路によって選択された第１の電流経路に対応した抵抗を前記第２の電流経路に挿入する
    ことを特徴とする不揮発性半導体記憶装置。
  2. 前記書き込み回路は、前記第２の電流経路に流れる電流値が一定レベルに達したら前記定電流の供給を終了するモニタ回路を有することを特徴とする請求項１記載の不揮発性半導体記憶装置。
  3. 前記書き込み回路は、前記定電流回路の電流供給端の電圧値が一定レベルに達したら前記定電流の供給を終了するモニタ回路を有することを特徴とする請求項１記載の不揮発性半導体記憶装置。
  4. 所定の電圧印加又は電流供給によって抵抗値が可逆的に変化する可変抵抗素子を有し、前記可変抵抗素子の抵抗値をデータとして記憶するメモリセルがマトリクス状に配置されたセルアレイと、
    前記セルアレイの中からデータを消去又は書き込むメモリセルを選択する選択回路と、
    前記選択回路により選択されたメモリセルに対して所定の電圧印加又は電流供給を行って前記選択されたメモリセルの可変抵抗素子の抵抗値を変化させることによりデータを消去又は書き込む書き込み回路と
    を備え
    前記書き込み回路は、前記選択されたメモリセルへと電流を供給する電流経路にデータ消去用の定電流を供給する定電流回路を有し、前記選択されたメモリセルの可変抵抗素子の抵抗値の変化態様に応じて、前記メモリセルへの印加電圧又は供給電流が前記データの消去又は書き込みの終了後に現れる一定レベルに到達したときに、前記メモリセルへの電圧印加又は電流供給を終了するとともに、
    前記書き込み回路は、
    前記選択されたメモリセルの可変抵抗素子の現在の抵抗状態を模写するとともに前記定電流回路からの電流が供給される抵抗回路と、
    前記定電流回路の電流供給端の電圧が前記抵抗回路に現れる電圧を下回ったら前記定電流回路からの電流供給を終了するモニタ回路と
    を有することを特徴とする不揮発性半導体記憶装置。
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