JP2009157982A - 不揮発性半導体記憶装置 - Google Patents
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Abstract
【解決手段】半導体記憶装置は、抵抗値が可逆的に変化する可変抵抗素子を有し、可変抵抗素子の抵抗値をデータとして記憶するメモリセルがマトリクス状に配置されたセルアレイ1と、セルアレイの中からメモリセルを選択する選択回路2、3と、選択されたメモリセルに対して所定の電圧印加又は電流供給を行ってそのメモリセルの可変抵抗素子の抵抗値を変化させることによりデータを消去又は書き込みを行う書き込み回路8とを備える。書き込み回路8は、選択されたメモリセルの可変抵抗素子の抵抗値の変化態様に応じて、メモリセルへの印加電圧又は供給電流がデータの消去又は書き込みの終了後に現れる一定レベルに到達したときに、メモリセルへの電圧印加又は電流供給を終了する。
【選択図】図1
Description
W.W.Zhuang他著「Novell Colossal Magnetroresistive Thin Film Nonvolatile Resistance Random Access Memory」Technical Digest of Internationa Electron Device Meeting 2002年 p.193 澤 彰仁 著「遷移金属酸化物による抵抗変化型不揮発性メモリー(ReRAM)」応用物理 第75巻 第9号 2006年 p.1109 Kwang−Jin Lee他著「A 90nm 1.8V 512Mb Diode−Switch PRAM with 266MB/s Read Throughput」 IEEE International Solid−State Circuits Conference,Deigect of Technical Papers 2007年 p.472 P.Schrogmeier他著「Time Discrete Voltage Sensing and Iterative Programming Control for a 4F2 Multilevel CBRAM」Symposium on VLSI Circuits Digest of Technical Papers 2007年 p.186
[全体構成]
図1は、本発明の第1の実施の形態に係る不揮発性メモリのブロック図である。
図2は、メモリセルアレイ1の一部の斜視図、図3は、図2におけるI−I′線で切断して矢印方向に見たメモリセル1つ分の断面図である。
次に、選択回路2a、3aによる選択動作を説明する。
次に、図1のR/W回路8について詳細に説明する。
次に、以上のように構成されたR/W回路8の動作について説明する。
以下、本発明の第2の実施形態に係るR/W回路について詳細に説明する。第2の実施形態に係るR/W回路は、メモリセルMCが多値データを記憶する点で、第1の実施形態と異なる。同一の構成要素については、同一符号で示す。
図27は、本発明の第3の実施形態に係るRESET用電流・電圧バイアス回路を示す。第3の実施形態は、選択されたセルアレイへの電流経路の寄生抵抗を模写したレプリカを使用する点で第1の実施形態と異なる。第1の実施形態と同一の構成要素については同一符号で示す。
次に、本発明の第4の実施形態を説明する。第4の実施形態では、多値用のレプリカを使用している。多値用のレプリカは、メモリセルの現在の抵抗状態を模写するメモリセルの抵抗値のレプリカを含む点で第3の実施形態と異なる。第3の実施形態と同一構成要素については同一符号で示す。
次に、本発明の第5の実施形態に係るRESET用電流・電圧バイアス回路について説明する。図29は、第5の実施形態に係るRESET用電流・電圧バイアス回路21Cを示す回路図である。
次に、本発明の第6の実施形態に係るRESET用電流・電圧バイアス回路について説明する。第5の実施形態では、回路の出力端の電圧と一定の基準電圧VSET′とを比較してリセット電流IRESを遮断したが、第6の実施形態に係るRESET用電流・電圧バイアス回路は、負荷抵抗モデルを用いて、負荷抵抗モデルに現れる電圧と、可変抵抗素子VRに印加される電圧とを比較する点で第5実施形態と異なる。
次に、本発明に係る第7の実施形態に係るRESET用電流・電圧バイアス回路について説明する。第7の実施形態に係るRESET用電流・電圧バイアス回路は、多値データに対応する負荷抵抗モデルを採用する点で第6実施形態と異なる。第6実施形態と同一の構成要素については同一符号で示す。
次に、本発明の第8の実施形態に係るS/A回路について説明する。第1の実施形態で示したS/A回路30A、第2の実施形態で示したS/A回路30B以外でも、図34(a)、図34(b)に示すようなS/A回路を使用することができる。
尚、上述した種々の基準電圧VREF(例えば、VSET’、VCLMP、VRSREF)は、図36に示す基準電位生成回路40により生成することができる。この回路40は、直列接続されたPMOSトランジスタQ141、抵抗RA、抵抗RB及びNMOSトランジスタQ142と、トランジスタQ141を制御するオペアンプOP12とを備えて構成されている。オペアンプOP12は、抵抗RAと抵抗RBの接続点の電位をVSRCに維持するようにトランジスタQ141を制御する。トランジスタQ142のゲートに信号READが印加されオンすると、VSRC×(1+RA/RB)の大きさの基準電位VREFが生成出力される。
次に、本発明の第9の実施形態に係る不揮発性メモリについて説明する。図37は第9実施形態に係る不揮発性メモリのブロック図である。第9の実施形態は、R/W回路8の一部の回路8bがメモリセルアレイの近傍に分散配置され、残りの回路8aが集中配置されている点で第1実施形態と異なっている。第1実施形態と同一の構成要素については同一符号で示す。
次に、本発明の第10の実施形態に係る不揮発性メモリについて説明する。図38は、第10の実施形態に係る不揮発性メモリのメモリセルアレイ1’及びその周辺回路の回路図である。第10の実施形態に係る不揮発性メモリは、可変抵抗素子VRとMOSトランジスタTRによりメモリセルMCが構成される点で第1実施形態と異なっている。第1実施形態と同様の構成要素については同一符号で示す。
次に、選択回路2a’、3bによる選択動作を説明する。
次に、本発明の第11の実施形態に係る不揮発性メモリについて説明する。第11の実施形態に係る不揮発性メモリは、メモリセルアレイが記憶層に可変抵抗素子を用いたプローブメモリ50から構成されている点で、第10の実施形態と異なっている。この場合でも、メモリセルに可変抵抗素子を利用していれば、本発明の効果が得られる。他の構成は、第10の実施形態と同様なので説明を省略する。
なお、以上の実施形態では、特に言及しなかったが、メモリセルに十分な電圧が印加できない場合には、上述した各種回路の電源電位を記憶装置内でチャージポンプ等により昇圧して供給すれば良い。
Claims (5)
- 所定の電圧印加又は電流供給によって抵抗値が可逆的に変化する可変抵抗素子を有し、前記可変抵抗素子の抵抗値をデータとして記憶するメモリセルがマトリクス状に配置されたセルアレイと、
前記セルアレイの中からデータを消去又は書き込むメモリセルを選択する選択回路と、
前記選択回路により選択されたメモリセルに対して所定の電圧印加又は電流供給を行って前記選択されたメモリセルの可変抵抗素子の抵抗値を変化させることによりデータを消去又は書き込む書き込み回路と
を備え
前記書き込み回路は、前記選択されたメモリセルの可変抵抗素子の抵抗値の変化態様に応じて、前記メモリセルへの印加電圧又は供給電流が前記データの消去又は書き込みの終了後に現れる一定レベルに到達したときに、前記メモリセルへの電圧印加又は電流供給を終了する
ことを特徴とする不揮発性半導体記憶装置。 - 前記書き込み回路は、
前記選択されたメモリセルへ電流を供給する第1の電流経路に対して並列に設けられた電流モニタ用の第2電流経路と、
前記第1及び第2の電流経路にデータ消去用の定電流を供給する定電流回路と、
前記第2の電流経路に流れる電流値が一定レベルに達したら前記定電流の供給を終了するモニタ回路と、
を有することを特徴とする請求項1記載の不揮発性半導体記憶装置。 - 前記書き込み回路は、前記第2の電流経路に前記第1の電流経路の寄生抵抗を模写した抵抗回路を有し、
前記抵抗回路は、前記選択回路によって選択された第1の電流経路に対応した抵抗を前記第2の電流経路に挿入する
ことを特徴とする請求項2記載の不揮発性半導体記憶装置。 - 前記書き込み回路は、
前記選択されたメモリセルにデータ消去用の定電流を供給する定電流回路と、
前記定電流回路の電流供給端の電圧値が一定レベルに達したら前記定電流の供給を終了するモニタ回路と、
を有することを特徴とする請求項1記載の不揮発性半導体記憶装置。 - 前記書き込み回路は、
前記選択されたメモリセルの可変抵抗素子の現在の抵抗状態を模写した抵抗回路と、
前記選択されたメモリセルと前記抵抗回路とに同等のデータ消去用の電流を供給する電流供給回路と、
前記電流供給回路の電流供給端の電圧が前記抵抗回路に現れる電圧を下回ったら前記電流供給回路からの電流供給を終了するモニタ回路と
を有することを特徴とする請求項1記載の不揮発性半導体記憶装置。
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