JP2011108327A - 不揮発性半導体記憶装置 - Google Patents

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Abstract

【課題】メモリセルのセット／リセット動作におけるデータの誤書き込みや誤消去を防止することができる不揮発性半導体記憶装置を提供することを目的とする。
【解決手段】不揮発性半導体記憶装置は、互いに交差する複数の第１及び第２の配線、並びにこれら第１及び第２の配線の各交差部に配置された可変抵抗素子及び整流素子を直列接続してなるメモリセルを有するメモリセルアレイと、前記第１及び第２の配線を介して前記メモリセルにデータの書き込み／消去に必要な電圧を印加するデータ書き込み／消去回路とを備え、前記データ書き込み／消去回路は、データ書き込み／消去時、前記第１及び第２の配線のうち前記整流素子のカソード側に設けられた配線に流れる電流を制限する第１の電流リミット回路を有することを特徴とする。
【選択図】図１４

Description

この発明は、可変抵抗素子を利用した不揮発性半導体記憶装置に関する。
近年、不揮発性メモリ装置として、電気的書き換え可能な可変抵抗素子の抵抗値情報を不揮発に記憶する、ＲｅＲＡＭやＰＲＡＭがフラッシュメモリの後継メモリとして注目を集めている。
ＲｅＲＡＭの記憶素子としての可変抵抗素子は、電極／金属酸化物（２元系或いは３元系）／電極により構成される。可変抵抗素子には、２種の動作モードがあることが知られている。１つは、印加電圧の極性を変えることによって、高抵抗状態と低抵抗状態とを切り換えるもので、これはバイポーラ型と称される。もう１つは、印加電圧の極性を変えることなく、電圧値と印加時間の制御により、高抵抗状態と低抵抗状態とを切り換えるもので、これはユニポーラ型と称される。
高密度メモリセルアレイを実現するためには、ユニポーラ型が好ましい。ユニポーラ型の場合は、トランジスタを用いることなく、ビット線とワード線との各クロスポイントに、可変抵抗素子とダイオード等の整流素子を重ねることによって４Ｆ2の最小の１セル寸法のセルアレイ層が構成できるからである。このセルアレイ層を積層することで、セルアレイの面積を増大させることなくメモリ容量を大きくすることを目的とするのが３次元積層抵抗変化メモリである。
ユニポーラ型のＲｅＲＡＭの場合、可変抵抗メモリに対するデータの書き込みは、可変抵抗素子に、例えば４．０Ｖ程度のプログラム電圧を印加し、数１００ｎＡ〜数１０ｎＡ程度の電流を数１０ｎｓ〜１μｓ程度だけ流すことでなされる。これにより、可変抵抗素子が高抵抗状態から低抵抗状態へ変化する。この状態変化を「プログラム」、又は「セット」と呼ぶ。また、データがプログラムされた可変抵抗素子に３．０Ｖ程度の消去電圧を印加し、１μＡ〜１０μＡの電流を数μｓだけ流すと、可変抵抗素子は低抵抗状態から高抵抗状態へと変化する。この状態変化を、「消去」、又は「リセット」と呼ぶ。
高抵抗のメモリセルを低抵抗状態へ変化させるセット動作では、印加パルスが長く加わりすぎると、一旦低抵抗状態になったメモリセルがジュール熱の発生により再び高抵抗状態にリセットされてしまうという問題がある。また、低抵抗のメモリセルを高抵抗状態へ変化させるリセット動作では、メモリセルが高抵抗状態に変化する際に印加パルスの電圧を生成する電圧レギュレータがこのスピードに追従できず、電荷の供給が過剰になり、印加パルスの電圧が高くなってしまい、制御性の悪化や最悪メモリセルが再びセット状態に戻ってしまうという問題が発生する。
この問題に関しては、ダイオードのアノード側に接続された配線に流れる電流を制限する方法が提案されている。この場合、選択メモリセルに流れる電流も制限されるため、誤書き込みが生じるのを防止することができる（特許文献１）。
しかし、この方法の場合、アノード側に接続された配線が持つ寄生容量分の電荷の放電を制御することができない。その結果、この寄生容量に蓄積された電荷がメモリセルに抜けることになり、電流制限効果が限定的になる点が問題となる。
特開２００９−２１７９０８号
本発明は、メモリセルのセット／リセット動作におけるデータの誤書き込みや誤消去を防止することができる不揮発性半導体記憶装置を提供することを目的とする。
本発明の一態様に係る不揮発性半導体記憶装置は、互いに交差する複数の第１及び第２の配線、並びにこれら第１及び第２の配線の各交差部に配置された可変抵抗素子及び整流素子を直列接続してなるメモリセルを有するメモリセルアレイと、前記第１及び第２の配線を介して前記メモリセルにデータの書き込み／消去に必要な電圧を印加するデータ書き込み／消去回路とを備え、前記データ書き込み／消去回路が、データ書き込み／消去時、前記第１及び第２の配線のうち前記整流素子のカソード側に設けられた配線に流れる電流を制限する第１の電流リミット回路を有することを特徴とする。
本発明によれば、メモリセルのセット／リセット動作におけるデータの誤書き込みや誤消去を防止することができる不揮発性半導体記憶装置を提供することができる。
本発明の実施形態に係る不揮発性メモリのブロック図である。 同実施形態に係る不揮発性メモリのメモリセルアレイの一部の斜視図である。 図２におけるI-I´線で切断して矢印方向に見たメモリセル１つ分の断面図である。 同実施形態における可変抵抗素子の一例を示す模式的な断面図である。 同実施形態におけるメモリセルアレイのバイアス状態を示す図である。 同実施形態におけるメモリセルアレイのバイアス状態を示す図である。 同実施形態におけるメモリセルアレイのバイアス状態を示す図である。 同実施形態におけるメモリセルに対するセット動作時の動作波形の一例を示す図である。 同実施形態におけるメモリセルに対するセット動作時の動作波形を他の一例を示す図である。 同実施形態におけるセット動作時の電流制限値とリセット電圧との関係を示す図である。 同実施形態に係る不揮発性メモリセルのメモリセルアレイ周辺のブロック図である。 同実施形態に係る不揮発性メモリのメインロウデコーダの回路図である。 同実施形態に係る不揮発性メモリのロウドライバの回路図である。 同実施形態に係る不揮発性メモリの書き込み駆動線ドライバの回路図である。 同実施形態に係る不揮発性メモリのワード線電流リミット回路の回路図である。 同実施形態に係る不揮発性メモリの書き込み電圧発生器及び非選択ワード線電圧発生器の回路図である。 同実施形態に係る不揮発性メモリのカラムデコーダの回路図である。 同実施形態に係る不揮発性メモリのカラムドライバの回路図である。 同実施形態に係る不揮発性メモリのセンスアンプ／書き込みバッファの回路図である。 同実施形態に係る不揮発性メモリのビット線電流リミット回路の回路図である。 同実施形態に係る不揮発性メモリの非選択ビット線電圧発生器の回路図である。 本発明の第２の実施形態に係る不揮発性メモリの電荷リミット回路の回路図である。
以下、図面を参照しながら、本発明に係る不揮発性半導体記憶装置の実施の形態について詳細に説明する。
［第１の実施形態］
図１は、本発明の第１の実施形態に係る不揮発性メモリのブロック図である。
この不揮発性メモリは、後述するＰＣＲＡＭ（相変化型素子）、ＲｅＲＡＭ（可変抵抗素子）等の可変抵抗素子を使用したメモリセルをマトリクス状に配置したメモリセルアレイ１を備える。メモリセルアレイ１のビット線ＢＬ方向に隣接する位置には、メモリセルアレイ１のビット線ＢＬを制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行うカラム制御回路２が設けられている。また、メモリセルアレイ１のワード線ＷＬ方向に隣接する位置には、メモリセルアレイ１のワード線ＷＬを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しに必要な電圧を印加するロウ制御回路３が設けられている。これらカラム制御回路２及びロウ制御回路３で、データ書き込み／消去回路を構成する。
データ入出力バッファ４は、外部の図示しないホスト装置と接続され、ホスト装置との間で書き込みデータの受け取り、消去命令の受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ４は、受け取った書き込みデータをカラム制御回路２に送り、カラム制御回路２から読み出したデータを受け取って外部に出力する。外部のホスト装置からデータ入出力バッファ４に供給されたアドレスは、アドレスレジスタ５を介してカラム制御回路２及びロウ制御回路３に送られる。また、外部のホスト装置からデータ入出力バッファ４に供給されたコマンドは、コマンド・インタフェース６に送られる。コマンド・インタフェース６は、外部からの外部制御信号を受け、データ入出力バッファ４に入力されたデータが書き込みデータかコマンドかアドレスかを判断し、コマンドであれば受け取りコマンド信号としてステートマシン７に転送する。ステートマシン７は、この不揮発性メモリ全体の管理を行うもので、外部のホスト装置からのコマンドを受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。また、外部のホスト装置は、ステートマシン７が管理するステータス情報を受け取り、動作結果を判断することも可能である。また、このステータス情報は書き込み、消去の制御にも利用される。
また、ステートマシン７によってパルスジェネレータ９が制御される。この制御により、パルスジェネレータ９は任意の電圧、任意のタイミングのパルスを出力することが可能となる。ここで、形成されたパルスはカラム制御回路２及びロウ制御回路３で選択された任意の配線へ転送することが可能である。
なお、メモリセルアレイ１以外の周辺回路素子は配線層に形成されたメモリアレイ１の直下のシリコン基板に形成可能であり、これにより、この不揮発性メモリのチップ面積はほぼ、メモリセルアレイ１の面積に等しくすることも可能である。
図２は、メモリセルアレイ１の一部の斜視図、図３は、図２におけるI-I´線で切断して矢印方向に見たメモリセル１つ分の断面図である。
複数本の第１の配線であるワード線ＷＬ０〜ＷＬ２が平行に配設され、これと交差して複数本の第２の配線であるビット線ＢＬ０〜ＢＬ２が平行に配設され、これらの各交差部に両配線に挟まれるようにメモリセルＭＣが配置される。第１及び第２の配線は、熱に強く、且つ抵抗値の低い材料が望ましく、例えばW、WSi、NiSi、CoSi等を用いることができる。
メモリセルＭＣは、図３に示すように、可変抵抗素子ＶＲと非オーミック素子ＮＯの直列接続回路からなる。
可変抵抗素子ＶＲとしては、電圧印加によって、電流、熱、化学エネルギー等を介して抵抗値を変化させることができるもので、上下にバリアメタル及び接着層として機能する電極ＥＬ１、ＥＬ２が配置される。電極材としては、Pt、Au、Ag、TiAlN、SrRuO、Ru、RuN、Ir、Co、Ti、TiN、TaN、LaNiO、Al、PtIrOx、 PtRhOx、Rh/TaAlN等が用いられる。また、配向性を一様にするようなメタル膜の挿入も可能である。また、別途バッファ層、バリアメタル層、接着層等を挿入することも可能である。
可変抵抗素子ＶＲは、カルコゲナイド等のように結晶状態と非晶質状態の相転移により抵抗値を変化させるもの（ＰＣＲＡＭ）、金属陽イオンを析出させて電極間に架橋（コンダクティングブリッジ）を形成したり、析出した金属をイオン化して架橋を破壊することで抵抗値を変化させるもの（ＣＢＲＡＭ）、電圧あるいは電流印加により抵抗値が変化するもの（ＲｅＲＡＭ）(電極界面に存在する電荷トラップにトラップされた電荷の存在の有無により抵抗変化が起きるものと、酸素欠損等に起因する伝導パスの存在の有無により抵抗変化が起きるものとに大別される。）等を用いることができる。
図４及び図５は、ＲｅＲＡＭの例を示す図である。図４に示す可変抵抗素子ＶＲは、電極層１１、１３の間に記録層１２を配置してなる。記録層１２は、少なくとも２種類の陽イオン元素を有する複合化合物から構成される。陽イオン元素の少なくとも１種類は電子が不完全に満たされたｄ軌道を有する遷移元素とし、且つ隣接する陽イオン元素間の最短距離は、０．３２ｎｍ以下とする。具体的には、化学式AxMyXz（AとMは互いに異なる元素）で表され、例えばスピネル構造（AM2O4）、イルメナイト構造（AMO3）、デラフォサイト構造（AMO2）、LiMoN2構造（AMN2）、ウルフラマイト構造（AMO4）、オリビン構造（A2MO4）、ホランダイト構造（AxMO2）、ラムスデライト構造（AxMO2）、ペロブスカイト構造（AMO3）等の結晶構造を持つ材料により構成される。
図４の例では、AがZn、MがMn、XがOである。記録層１２内の小さな白丸は拡散イオン（Zn）、大きな白丸は陰イオン（O）、小さな黒丸は遷移元素イオン（Mn）をそれぞれ表している。記録層１２の初期状態は高抵抗状態であるが、電極層１１を固定電位、電極層１３側に負の電圧を印加すると、記録層１２中の拡散イオンの一部が電極層１３側に移動し、記録層１２内の拡散イオンが陰イオンに対して相対的に減少する。電極層１３側に移動した拡散イオンは、電極層１３から電子を受け取り、メタルとして析出するため、メタル層１４を形成する。記録層１２の内部では、陰イオンが過剰となり、結果的に記録層１２内の遷移元素イオンの下層を上昇させる。これにより、記録層１２はキャリアの注入により電子伝導性を有するようになってセット動作が完了する。再生に関しては、記録層１２を構成する材料が抵抗変化を起こさない程度の微小な電流値を流せば良い。プログラム状態（低抵抗状態）を初期状態（高抵抗状態）にリセットするには、例えば記録層１２に大電流を充分な時間流してジュール加熱して、記録層１２の酸化還元反応を促進すれば良い。また、セット時と逆向きの電場を印加することによってもリセット動作が可能である。以下において、セット動作に必要な電圧及びリセット動作に必要な電圧を「書き込み電圧」と呼ぶ。
図５Ａ及び図５Ｂは、本実施形態におけるセット／リセット動作時のメモリセルアレイのバイアス状態を示す図である。図５の場合、メモリセルＭＣは、直列接続された可変抵抗素子ＶＲ及びダイオードＤｉからなる。
ここでは、図５Ａ中の点線で囲まれたメモリセルＭＣ´に対してセット／リセットする場合を例に説明する。この場合、選択メモリセルＭＣ´に接続されたワード線ＷＬ´及びビット線ＢＬ´にそれぞれ接地電圧ＶＳＳ（例えば、０Ｖの電圧である。以下において「選択ワード線電圧」とも呼ぶ）及び書き込み電圧ＶＷＲ（例えば、４．０Ｖの電圧である。以下において「選択ビット線電圧」とも呼ぶ）を印加する。一方、その他の非選択ワード線ＷＬ及び非選択ビット線ＢＬには、それぞれ非選択ワード線電圧ＶＵＸ（例えば、３．２Ｖ）及び非選択ビット線電圧ＶＵＢ（例えば、０．８Ｖ）を印加する。その結果、選択メモリセルＭＣ´には、図５Ｂに示す通り、ダイオードＤｉの順方向にバイアス「ＶＷＲ−ＶＳＳ」が掛かる。非選択ビット線ＢＬ及び非選択ワード線ＷＬの各交差部に位置する非選択メモリセルＭＣには、図５Ｂに示す通り、ダイオードＤｉの逆方向にバイアス「ＶＵＸ−ＶＵＢ」が掛かる。非選択ワード線ＷＬ及び選択ビット線ＢＬ´の各交差部に位置するメモリセルＭＣ及び選択ワード線ＷＬ´及び非選択ビット線ＢＬの各交差部に位置するメモリセルＭＣ（以下、「半選択メモリセル」と呼ぶ）には、図５Ｂに示す通り、ダイオードＤｉの順方向に、それぞれバイアス「ＶＷＲ-ＶＵＸ」又はバイアス「ＶＵＢ−ＶＳＳ」が掛かる。この半選択メモリセルＭＣに掛かるバイアスは、ダイオードＤｉがオンしない程度の弱いバイアスである。すなわち、非選択ワード線電圧ＶＵＸは、選択ビット線電圧ＶＷＲ以下で、且つ、「ＶＷＲ−ＶＵＸ」がダイオードＤｉのＶＦ以下の電圧に設定する。また、非選択ビット線電圧ＶＵＢは、選択ワード線電圧ＶＳＳ以上で、且つ、ダイオードＤｉのＶＦ以下に設定する。このように各ワード線ＷＬ及びビット線ＢＬに電圧を印加することで、選択メモリセルＭＣ´の可変抵抗素子ＶＲにのみ十分な順方向バイアスが掛かり、その結果、抵抗状態が遷移することになる。
図６は、本実施形態におけるリード動作時のメモリセルアレイのバイアス状態を示す図である。リード動作時は、選択ビット線ＢＬ´に非選択ワード線ＷＬと同じ非選択ワード線電圧（例えば、２．０Ｖ）を印加する。一方、選択ワード線ＷＬ´に非選択ビット線ＢＬと同じ非選択ビット線電圧（０．５Ｖ）を印加する。この場合、選択メモリセルＭＣ´には、ダイオードＤｉがオンする程度で、且つ、可変抵抗素子ＶＲの抵抗状態が遷移しない程度のバイアス「ＶＵＸ−ＶＵＢ」が掛かる。その結果、選択ビット線ＢＬ´に可変抵抗素子ＶＲの抵抗値に応じた電流が流れることになる。この電流をカラム制御回路２が備えるセンスアンプによって検知・増幅することでデータの読み出しができる。
図７は、本実施形態における第１のセット動作時のワード線ＷＬ及びビット線ＢＬの動作波形の一例である。この動作では、選択ワード線ＷＬ´を最初から選択状態にしておき、選択ビット線ＢＬ´を非選択電位から選択電位へ変化させることにより、選択メモリセル所望の電圧を印加する。
待機時、全てのワード線ＷＬ及びビット線ＢＬは、接地電圧ＶＳＳになっており、セット動作開始後の時刻ｔ１において、非選択ワード線ＷＬ及び非選択ビット線ＢＬの電圧が立ち上がり、それぞれ非選択ワード線電圧ＶＵＸ及び非選択ビット線電圧ＶＵＢに達する。
続く時刻ｔ２付近において、選択ビット線ＢＬの電圧が立ち上がり、時刻ｔ２経過後に選択ビット線電圧ＶＷＲに達する。
続く時刻ｔ３付近において、選択ビット線ＢＬの電圧が立ち下がり、時刻ｔ３経過後に接地電圧ＶＳＳに達する。
最後に時刻ｔ４において、非選択ワード線ＷＬ及び非選択ビット線ＢＬが立ち下がり、共に接地電圧ＶＳＳに達する。
図７の場合、選択ビット線ＢＬの立ち上がり後である時刻ｔ２から時刻ｔ３までの期間ｔ＿ＳＥＴの間、選択メモリセルＭＣに、セット動作に必要な順方向のバイアス「ＶＷＲ−ＶＳＳ」が印加され、可変抵抗素子ＶＲの抵抗状態が高抵抗状態から低抵抗状態に遷移する。
図８は、本実施形態における第２のセット動作時のワード線ＷＬ及びビット線ＢＬの動作波形の他の一例である。この動作では、選択ビット線ＢＬ´を最初から選択状態にしておき、選択ワード線ＷＬ´を非選択電位から選択電位へ変化させることにより、選択メモリセルに所望の電圧を印加する。
待機時、全てのワード線ＷＬ及びビット線ＢＬは、接地電圧ＶＳＳになっており、セット動作開始後の時刻ｔ１において、選択／非選択ワード線ＷＬ及び非選択ビット線ＢＬの電圧が立ち上がり、それぞれ非選択ワード線電圧ＶＵＸ及び非選択ビット線電圧ＶＵＢに達する。その後、選択ビット線ＢＬの電圧が立ち上がり、選択ビット線電圧ＶＷＲに達する。
選択ビット線ＢＬの電圧が選択ビット線電圧ＶＷＲに達した後、選択ワード線ＷＬの電圧が立ち下がり、時刻ｔ２経過後に選択ワード線電圧ＶＳＳに達する。
続く時刻ｔ３付近において、選択ビット線ＢＬの電圧が立ち下がり、時刻ｔ３経過後に接地電圧ＶＳＳに達する。
最後に時刻ｔ４において、非選択ワード線ＷＬ及び非選択ビット線ＢＬが立ち下がり、共に接地電圧ＶＳＳに達する。
図８の場合、選択ワード線ＷＬの立ち下がり後である時刻ｔ２から時刻ｔ３までの期間ｔ＿ＳＥＴの間、選択メモリセルＭＣに、セット動作に必要な順方向のバイアス「ＶＷＲ−ＶＳＳ」が印加され、可変抵抗素子ＶＲの抵抗状態が高抵抗状態から低抵抗状態に遷移する。
しかし、図７及び図８に示すいずれの場合であっても、選択メモリセルＭＣには、期間ｔ＿ＳＥＴの間は、可変抵抗素子ＶＲの抵抗状態が低抵抗状態に遷移した後であっても、バイアス「ＶＷＲ−ＶＳＳ」が印加され続ける。この場合、リセット電流が流れる選択メモリセルＭＣにジュール熱が発生することになり、選択メモリセルＭＣが再びリセットされて高抵抗状態に遷移する誤リセットが生じる可能性がある。
ここで、セット動作時における選択メモリセルに流れる電流を制限するとリセット電流も減少する。つまりセット動作時の選択メモリセルに流れる電流の値Ｉｃｏｍｐと、選択メモリセリがセット状態になった後に流れるリセット電流Ｉｒｅｓｅｔとは、図９から分かるように、比例関係になることが知られている。そこで、本実施形態では、図１０〜２０に示す回路構成によって、リセット電流Ｉｒｅｓｅｔを減少させる。
なお、以下の回路構成は、ワード線ＷＬ方向に２Ｋｂｉｔ（＝２０４８ｂｉｔ）、ビット線ＢＬ方向に５１２ｂｉｔのメモリセルＭＣを配列した１Ｍｂｉｔのメモリセルアレイ１を構成する場合を例に説明する。
図１０は、本実施形態に係る不揮発性メモリのメモリセルアレイ１及びその周辺回路を示すブロック図である。
図１０に示されるように、ロウ制御回路３は、例えば、ロウドライバ１２０、メインロウデコーダ１３０、書き込み駆動線ドライバ１４０、及びロウ系周辺回路１９０からなる。一方、カラム制御回路２は、例えば、カラムドライバ２１０、カラムデコーダ２２０、センスアンプ／書き込みバッファ２３０、及びカラム系周辺回路２５０からなる。
本実施形態に係るワード線ＷＬは階層構造を有している。メインロウデコーダ１３０は、２５６対のメインワード線ＭＷＬｘ、ＭＷＬｂｘ（ｘ＝＜２５５：０＞）のいずれか一対を選択駆動する。これらメインワード線ＭＷＬｘ、ＭＷＬｂｘは、選択された場合、それぞれ“Ｈ”、“Ｌ”になり、非選択の場合、“Ｌ”、“Ｈ”状態となる。一対のメインワード線ＭＷＬｘ、ＭＷＬｂｘはロウドライバ１２０に接続され、ロウドライバ１２０は、メインワード線ＭＷＬｘ、ＭＷＬｂｘの階層下にある８本のワード線ＷＬｘ＜７：０＞のうちの１本を選択駆動する。すなわち、メインロウデコーダ１３０によって選択駆動されたメインワード線ＭＷＬｘ、ＭＷＬｂｘに接続されたロウドライバ１２０が更にワード線ＷＬを選択駆動することによって、１本のワード線ＷＬが選択駆動される。書き込み駆動線ドライバ１４０には８本の書き込み駆動線ＷＤＲＶ＜７：０＞及び非選択ワード線電圧ＶＵＸの電源線が接続される。書き込み駆動線ＷＤＲＶ＜７：０＞及び非選択ワード線電圧ＶＵＸの電源線はロウドライバ１２０に接続され、ロウドライバ１２０によってワード線ＷＬに印加される。具体的には、セット動作時において８本の書き込み駆動線ＷＤＲＶ＜７：０＞のうち選択ワード線ＷＬに対応する１本の書き込み駆動線ＷＤＲＶに選択ワード線電圧ＶＳＳを供給し、それ以外の７本には非選択ワード線電圧ＶＵＸを供給する。ロウ系周辺回路１９０は、この不揮発性メモリ全体の管理を行うもので、外部のホスト装置からの制御信号を受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。
本実施の形態に係るビット線も階層構造を有しており、カラムデコーダ２２０は、１２８対のカラム選択線ＣＳＬｙ、ＣＳＬｂｙ（ｙ＝＜１２８：０＞）のいずれか一対を選択駆動する。一例として、選択されたカラム選択線ＣＳＬｙ、ＣＳＬｂｙでは、カラム選択線ＣＳＬｙが“Ｈ”状態となり、カラム選択線ＣＳＬｂｙが“Ｌ”状態となる。逆に、非選択のカラム選択線ＣＳＬｙ、ＣＳＬｂｙでは、カラム選択線ＣＳＬｙが“Ｌ”状態となり、カラム選択線ＣＳＬｂｙが“Ｈ”状態となる。一対のカラム選択線ＣＳＬｙ、ＣＳＬｂｙはカラムドライバ２１０に接続され、カラムドライバ２１０は、カラム選択線ＣＳＬｙ、ＣＳＬｂｙの階層下にある８本のビット線ＢＬｙ＜７：０＞のうちの１本を選択駆動する。すなわち、カラムデコーダ２２０により選択駆動されたカラム選択線ＣＳＬｙ、ＣＳＬｂｙに接続されたカラムドライバ２１０が更にビット線ＢＬを選択駆動することによって、１本のビット線ＢＬが選択駆動される。センスアンプ／書き込みバッファ２３０は、ローカルデータ線ＬＤＱ＜７：０＞に読み出された信号を検知増幅するとともに、データ入出力線Ｉ／Ｏ＜７：０＞から入力される書き込みデータをカラムドライバ２１０を介してメモリセルＭＣに供給するものである。センスアンプ／書き込みバッファ２３０には、８本のローカルデータ線ＬＤＱ＜７：０＞及びカラム電源ＶＷＥの電源線が接続されている。ローカルデータ線ＬＤＱ＜７：０＞及び選択ビット線電圧ＶＷＲの電源線がカラムドライバ２１０に接続される。具体的には、セット動作時において８本のローカルデータ線ＬＤＱ＜７：０＞のうち選択ビット線ＢＬに対応する１本のローカルデータ線ＬＤＱに選択ビット線電圧ＶＷＲを供給し、それ以外の７本には非選択ビット線電圧ＶＵＢを供給する。カラム系周辺回路２は、この不揮発性メモリ全体の管理を行うもので、外部のホスト装置からの制御信号を受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。
次に、図１１〜図１５を参照して、ロウ制御回路３の構成を詳細に説明する。図１１〜図１５は不揮発性メモリのロウ制御回路３の構成例を示す回路図である。
図１１は、メインロウデコーダ１３０の回路図である。メインロウデコーダ１３０はプリデコーダであり、ロウアドレスを入力し、２５６対のメインワード線ＭＷＬｘ及びＭＷＬｂｘ（ｘ＝＜２５５：０＞）の一つを選択する。なお、メインロウデコーダ１３０は、図１２に示すような回路を、２５６対のメインワード線ＭＷＬｘ、ＭＷＬｂｘのそれぞれについて有している。図１１に示すように、１つのメインロウデコーダ１３０において、メインロウデコーダ１３０に接続されたアドレス信号線は、論理ゲートＧ１３１に接続される。論理ゲートＧ１３１の出力信号はレベルシフタＬ／Ｓを介してＰＭＯＳトランジスタＱＰ１３１及びＮＭＯＳトランジスタＱＮ１３１からなるインバータＩＶ１３１の入力端子に供給される。トランジスタＱＰ１３１のソースに、書き込み電圧ＶＷＲが印加され、トランジスタＱＮ１３１のソースは接地されている。インバータＩＶ１３１の出力端子はメインワード線ＭＷＬｘに接続されると共に、次段のＰＭＯＳトランジスタＱＰ１３２及びＮＭＯＳトランジスタＱＮ１３２からなるＣＭＯＳインバータＩＶ１３２の入力端子に接続されている。トランジスタＱＰ１３２のソースにも書き込み電圧ＶＷＲが印加され、トランジスタＱＮ１３２のソースは接地されている。そして、インバータＩＶ１３２の出力端子は、メインワード線ＭＷＬｂｘに接続される。メインワード線ＭＷＬｘ、ＭＷＬｂｘはロウドライバ１２０の入力端子に接続されている。
図１２は、ロウドライバ１２０の回路図である。ロウドライバ１２０には２５６対のメインワード線ＭＷＬｘ及びＭＷＬｂｘ（ｘ＝＜２５５：０＞）のいずれか一対が入力として接続されると共に、ＷＤＲＶドライバ１４０からの書き込み駆動線ＷＤＲＶ＜７：０＞が接続され、ワード線ＷＬｘ＜７：０＞の出力が決定する。このワード線ＷＬｘ＜７：０＞は一列に並んで設けられた複数のメモリセルＭＣに接続されている。ロウドライバ１２０は、１つのメインロウデコーダ１３０に対して８つ設けられている。ワード線ＷＬｘ＜７：０＞はワード線ＷＬｘ＜０＞〜ＷＬｘ＜７＞までの８本の配線からなる。同様に、書き込み駆動線ＷＤＲＶ＜７：０＞は、ＷＤＲＶ＜０＞〜ＷＤＲＶ＜７＞までの８本の配線からなる配線である。図１２に示すように、ロウドライバ１２０は、２つのＰＭＯＳトランジスタＱＰ１２１及びＱＰ１２２のソースを互いに接続してなるトランジスタ対と、トランジスタＱＰ１２１のソース及びドレインに、それぞれソース及びドレインが接続されたＮＭＯＳトランジスタＱＮ１２１とから構成されている。トランジスタＱＰ１２２のゲートにメインワード線ＭＷＬｘが、ドレインに非選択ワード線電圧ＶＵＸの電源線が接続されている。また、トランジスタＱＰ１２１、ＱＮ１２１のゲートには、それぞれメインワード線ＭＷＬｂｘ、ＭＷＬｘが、ドレインに書き込み駆動線ＷＤＲＶ＜７：０＞のいずれか１本が接続されている。そして、トランジスタＱＰ１２１、ＱＰ１２２のソース、及びトランジスタＱＮ１２１のドレインは共通にワード線ＷＬｘ＜７：０＞のいずれか１本に接続されている。
図１３は、書き込み駆動線ドライバ１４０（WDRV Driver）の回路図である。書き込み駆動線ドライバ１４０には、アドレス信号線（Address）が接続されている。ここで、書き込み駆動線ドライバ１４０も、プリデコーダである。書き込み駆動線ドライバ１４０に接続されたアドレス信号線は、論理ゲートＧ１４１に接続され、論理ゲートＧ１４１の出力信号はレベルシフタＬ／Ｓを介してＰＭＯＳトランジスタＱＰ１４１及びＮＭＯＳトランジスタＱＮ１４１からなるＣＭＯＳインバータＩＶ１４１の入力端子に供給される。トランジスタＱＰ１４１のソースには、非選択ワード線電圧ＶＵＸが印加されている電源線が接続され、トランジスタＱＮ１４１のソースは後述するワード線電流リミット回路が出力するロウ接地電圧ＶＳＳＲＯＷの電源線に接続されている。そして、トランジスタＱＰ１４１及びＱＰ１４１のドレインはともに書き込み駆動線ＷＤＲＶ＜７：０＞に接続される。
図１４は、書き込み駆動線ドライバ１４０に含まれる第１の電流リミット回路であるワード線電流リミット回路１４１の回路図である。ワード線電流リミット回路１４１は、ワード線ＷＬの電流をリミットするか否かを制御する信号であるスイッチ信号ＳＷ１及びＳＷ２と、電流リミット値を調整する電流基準電圧ＩＲＥＦを入力とする。このワード線電流リミット回路１４１は、ロウ接地電圧ＶＳＳＲＯＷと接地電圧ＶＳＳ間にスイッチ信号ＳＷ１で制御されるＮＭＯＳトランジスタＱＮ１５１を備える。また、このトランジスタＱＮ１５１と並列に、スイッチ信号ＳＷ２で制御されるトランジスタＱＮ１５２及び電流基準電圧ＩＲＥＦで制御されるトランジスタＱＮ１５３からなる直列回路が設けられている。
図１５は、電圧発生器１６０の一部である書き込み電圧発生器１６１及び非選択ワード線電圧発生器１６２の回路図である。
書き込み電圧発生器１６１は、通常２．７Ｖ〜３．３Ｖの外部電源ＶＣＣを昇圧し、セット動作時４．０Ｖ、リセット動作時３．０Ｖ程度の書き込み電圧ＶＷＲを生成する回路である。書き込み電圧発生器１６１には、外部電圧ＶＣＣの電源線が接続されている。また、電流経路が直列に接続された３つのＮＭＯＳトランジスタＱＮ１６１〜ＱＮ１６３を備える。これらトランジスタＱＮ１６１〜ＱＮ１６３は、それぞれダイオード接続されている。さらに、トランジスタＱＮ１６１、ＱＮ１６２及びＱＮ１６３のドレインには、それぞれキャパシタＣ１６１、Ｃ１６２及びリミッタ（LIMITER）の一端が接続されている。また、これらキャパシタＣ１６１、Ｃ１６２及びリミッタの他端には共通に接続されている。このような構成によって、チャージポンプを構成し、トランジスタＱＮ１６３のドレインがこの回路の出力である書き込み電圧ＶＷＲになる。
非選択ワード線電圧発生器１６２は、書き込み電圧発生器１６１で生成された書き込み電圧ＶＷＲを降圧し、非選択ワード線電圧ＶＵＸを生成する回路である。非選択ワード線電圧発生器１６２は、書き込み電圧ＶＷＲの電源線と接地線との間に直列接続されたＰＭＯＳトランジスタＱＰ１７２、可変抵抗Ｒ１７３及び固定抵抗Ｒ１７４を備える。また、抵抗Ｒ１７３及びＲ１７４の接続点の電圧が非反転入力端子に入力され、非選択ワード線電圧ＶＵＸを生成するための所定の基準電圧ＶＲＥＦが反転入力端子に入力されるオペアンプＯＰ１７１を備える。このオペアンプＯＰ１７１の出力信号がトランジスタＱＰ１７２のゲートに入力される。この構成によって定電圧回路を構成し、オペアンプ１７２及び抵抗１７３の接続点がこの回路の出力である非選択ワード線電圧ＶＵＸになる。
次に、図１６〜図１９を参照して、カラム制御回路２の構成を詳細に説明する。図１６〜図１９は不揮発性メモリのカラム制御回路２の構成例を示す回路図である。
図１６は、カラムデコーダ２２０の回路図である。カラムデコーダ２２０はカラムアドレスを入力し、１２８対のカラム選択線ＣＳＬｙ及びＣＳＬｂｙ（ｙ＝＜１２８：０＞）の一つを選択する。カラムデコーダ２２０は、図１８に示すような回路を、１２８対のカラム選択線ＣＳＬｙ、ＣＳＬｂｙのそれぞれに対して有している。図１６に示すように、カラムデコーダ２２０に接続されたアドレス信号線は、論理ゲートＧ２２１に接続される。論理ゲートＧ２２１の出力信号はレベルシフタＬ／Ｓを介してＰＭＯＳトランジスタＱＰ２２１及びＮＭＯＳトランジスタＱＮ２２１からなるＣＭＯＳインバータＩＶ２２１の入力端子に供給される。トランジスタＱＰ２２１のソースに書き込み電圧ＶＷＲの電源線が接続され、トランジスタＱＮ２２１のソースには接地線が接続されている。そして、トランジスタＱＰ２２１及びＱＮ２２１のドレインはともにカラム選択線ＣＳＬｙに接続されている。また、カラム選択線ＣＳＬｙは、ＰＭＯＳトランジスタＱＰ２２２及びＮＭＯＳトランジスタＱＮ２２２からなるＣＭＯＳインバータＩＶ２２２に接続されている。トランジスタＱＰ２２２のソースには書き込み電圧ＶＷＲの電源線が接続され、トランジスタＱＮ２２２のソースには接地線が接続されている。そして、トランジスタＱＰ２２２及びＱＮ２２２のドレインはともにカラム選択線ＣＳＬｂｙに接続されている。
図１７は、カラムドライバ２１０の回路図である。カラムドライバ２１０には、１２８対のカラム選択線ＣＳＬｙ及びＣＳＬｂｙ（ｙ＝＜１２８：０＞）のいずれか一対、非選択ビット線電圧ＶＵＢの電源線並びにローカルデータ線ＬＤＱ＜７：０＞が接続されている。また、カラムドライバ２１０には、ビット線ＢＬｙ＜７：０＞が接続されており、このビット線は一列に並んで設けられた複数のメモリセルＭＣに接続されている。前述のように、１つのカラムドライバ２１０に接続されるビット線ＢＬｙ＜７：０＞はビット線ＢＬｙ＜０＞〜ビット線ＢＬｙ＜７＞までの８本の配線からなる。同様に、ローカルデータ線ＬＤＱ＜７：０＞は、ＬＤＱ＜０＞〜ＬＤＱ＜７＞までの８本の配線からなる配線である。図１６に示すように、カラムドライバ２１０は、２つのＮＭＯＳトランジスタＱＮ２１１及びＱＮ２１２のソースを互いに接続してなる８対のトランジスタ対と、トランジスタＱＮ２１１のソース及びドレインに、ソース及びドレインがそれぞれ接続されたＰＭＯＳトランジスタＱＰ２１１とから構成されている。トランジスタＱＮ２１１、ＱＰ２１１のゲートにはそれぞれカラム選択線ＣＳＬｙ、ＣＳＬｂｙが、ドレインにローカルデータ線ＬＤＱ＜７：０＞のいずれか１本が接続されている。また、トランジスタＱＮ２１２のゲートにカラム選択線ＣＳＬｂｙが、ドレインに非選択ビット線電圧ＶＵＢの電源線が接続されている。そして、トランジスタＱＮ２１１、ＱＮ２１２、及びＱＰ２１１のソースは共通にビット線ＢＬｙ＜７：０＞のいずれか１本に接続されている。
図１８は、センスアンプ／書き込みバッファ２３０の一部の回路図である。センスアンプ／書き込みバッファ２３０には、書き込み電源ＶＷＲの電源線、ローカルデータ線ＬＤＱ＜７：０＞、及びデータ入出力線Ｉ／Ｏ＜７：０＞が接続されている。まず、書き込みバッファ（Write Buffer）２３１について、その構成を説明する。センスアンプ／書き込みバッファ２３０に接続されたデータ入出力線ＩＯ＜７：０＞は、ラッチ回路ＬＡＴ及びレベルシフタＬ／Ｓを介してＰＭＯＳトランジスタＱＰ２３２及びＮＭＯＳトランジスタＱＮ２３１からなるＣＭＯＳインバータＩＶ２３１に接続される。トランジスタＱＰ２３２のソースには書き込みバッファ部分活性化用のＰＭＯＳトランジスタＱＰ２３１を介してカラム電圧ＶＷＥの電源線が接続されている。ここで、カラム電圧ＶＷＥは、書き込み電圧ＶＷＲに電流制限を加えたものであり、後述するビット線電流リミット回路から供給される電圧である。また、トランジスタＱＮ２３１のソースには、書き込みバッファ部分活性化用のＮＭＯＳトランジスタＱＮ２３２を介して接地線が接続されている。そして、トランジスタＱＰ２３２及びＱＮ２３１のドレインは共にローカルデータ線ＬＤＱ＜７：０＞に接続されている。
次に、センスアンプ２３２について、その構成を説明する。センスアンプ／書き込みバッファ２３０に接続されたデータ入出力線Ｉ／Ｏ＜７：０＞は、センスアンプ２３２に接続される。センスアンプ２３２としては、シングルエンド型、参照セルを用いた差動型など種々のタイプを用いるとこができる。センスアンプ２３２の出力端子はローカルデータ線ＬＤＱ＜７：０＞に接続されている。
図１９は、センスアンプ／書き込みバッファ２３０の他の一部であり第２の電流リミット回路であるビット線電流リミット回路２３３の回路図である。ビット線電流リミット回路２３３は、書き込みバッファ２３１にカラム電圧ＶＷＥを出力する回路である。この電流リミット回路２３３は、図示しない定電流源から供給される基準電流ＩＲＥＦを流すカレントミラー回路を構成する高耐圧ＮＭＯＳトランジスタＱＮ２４１、ＱＮ２４３と、これらを活性化させるＮＭＯＳトランジスタＱＮ２４２、ＱＮ２４４と、トランジスタＱＮ２４３に流れる電流を受けるカレントミラー回路を構成する高耐圧ＰＭＯＳトランジスタＱＰ２４１、ＱＰ２４２とを備えている。
図２０は、電圧発生器１６０に含まれる非選択ビット線電圧発生器１６３の回路図である。非選択ビット線発生器１６３は、供給電源ＶＤＤの電源線と接地線との間に直列接続されたＰＭＯＳトランジスタＱＰ１８１、可変抵抗Ｒ１８１及び固定抵抗Ｒ１８２を備える。また、抵抗Ｒ１８１及びＲ１８２の接続点の電圧が非反転入力端子に入力され、非選択ワード線電圧ＶＵＢを生成するための所定の基準電圧ＶＲＥＦが反転入力端子に入力されたオペアンプＯＰ１８１を備える。このオペアンプＯＰ１８１の出力がトランジスタＱＰ１８１のゲートに入力される。この構成によって定電圧回路を構成し、トランジスタＱＰ１８１及び抵抗Ｒ１８１の接続点がこの回路の出力となる非選択ビット線電圧ＶＵＢとなる。
次に、このように構成された不揮発性メモリのセット動作について説明する。まず、セット動作時における不揮発性メモリのロウ系制御回路の動作について、図１０〜１４を参照して説明する。
先ず、メインロウデコーダ１３０の動作について説明する。
メインロウデコーダ１３０の論理ゲートＧ１３１の入力端子にも、アドレス信号（Address）が供給される。このアドレス信号に基づき、論理ゲートＧ１３１は、ｘ＝＜２５５：０＞のうち選択されたｘ（例えばｘ＝０）について“Ｌ”を、選択されていないｘについて“Ｈ”をインバータＩＶ１３１の入力端子に供給する。選択されたｘ（例えばｘ＝０）の場合、インバータＩＶ１３１の入力端子には“Ｌ”が供給され、導通したトランジスタＱＰ１３１を介して書き込み電圧ＶＷＲ（“Ｈ”）がメインワード線ＭＷＬ＜０＞に供給される。また、メインワード線ＭＷＬ＜０＞の“Ｈ”は、インバータＩＶ１３２の入力端子に供給され、導通したトランジスタＱＮ１３２を介して接地電圧ＶＳＳ（“Ｌ”）がメインワード線ＭＷＬｂ＜０＞に供給される。すなわち、選択されたｘ（例えばｘ＝０）の場合、メインワード線ＭＷＬ＜０＞には、“Ｈ”、メインワード線ＭＷＬｂ＜０＞には“Ｌ”が供給される。選択されていないｘの場合、インバータＩＶ１３１の入力端子には“Ｈ”が供給され、導通したトランジスタＱＮ１３１を介して接地電圧ＶＳＳ（“Ｌ”）がメインワード線ＭＷＬｘに供給される。また、メインワード線ＭＷＬｘの“Ｌ”は、インバータＩＶ１３２の入力端子に供給され、導通したトランジスタＱＰ１３２を介して書き込み電圧ＶＷＲの“Ｈ”がメインワード線ＭＷＬｂｘに供給される。すなわち、選択されていないｘの場合、メインワード線ＭＷＬｘには、“Ｌ”、メインワード線ＭＷＬｂｘには“Ｈ”が供給される。
続いて、書き込み駆動線ドライバ１４０の動作について説明する。
書き込み駆動線ドライバ１４０の論理ゲートＧＧ１４１には、アドレス信号（Address）が入力される。このアドレス信号に基づき、論理ゲートＧ１４１は、アドレス信号に対応する一の書き込み駆動線（例えばＷＤＲＶ＜ｉ＞）について、“Ｈ”を、対応しない他の書き込み駆動線ＷＤＲＶについて“Ｌ”をインバータＩＶ１４１の入力端子に供給する。アドレス信号に対応する書き込み駆動線（例えばＷＤＲＶ＜ｉ＞）の場合、インバータＩＶ１４１の入力端子には“Ｈ”が供給され、インバータＩＶ１４１の出力はロウ接地電圧ＶＳＳＲＯＷとなる。アドレス信号に対応しない書き込み駆動線ＷＤＲＶの場合、インバータＩＶ１４１の入力端子には“Ｌ”が供給され、インバータＩＶ１４１の出力は非選択ワード線電圧ＶＵＸとなる。これがロウドライバ１２０の書き込み駆動線ＷＤＲＶ＜ｉ＞に印加される。
続いて、ロウドライバ１２０の動作について説明する。
ロウドライバ１２０は、メインワード線ＭＷＬｘ及びＭＷＬｂｘに供給された信号に基づき、非選択ワード線電圧ＶＵＸ又は書き込み駆動線ＷＤＲＶの電圧をワード線ＷＬに対して印加する。選択されたｘ（例えばｘ＝０）の場合、メインワード線ＭＷＬ０には、“Ｈ”、メインワード線ＭＷＬｂ０には“Ｌ”が供給されている。ロウドライバ１２０のトランジスタＱＮ１２１、ＱＰ１２２のゲートに“Ｈ”が供給され、トランジスタＱＰ１２１のゲートに“Ｌ”が供給されるため、ＷＬ０＜７：０＞には導通したトランジスタＱＮ１２１、ＱＰ１２１を介して書き込み駆動線ＷＤＲＶ＜７：０＞の電圧が印加される。ここで、アドレス信号に対応する書き込み駆動線（例えば、ＷＤＲＶ＜１＞）には、接地電圧ＶＳＳが印加され、アドレス信号に対応しない書き込み駆動線ＷＤＲＶには、非選択ワード線電圧ＶＵＸが印加されている。ワード線ＷＬ０＜７：０＞のうち、アドレス信号で選択されたワード線ＷＬ０＜１＞の１本のみに接地電圧ＶＳＳが印加され、その他のワード線ＷＬには非選択ワード線電圧ＶＵＸが印加される。また、選択されていないｘの場合、メインワード線ＭＷＬｘには、“Ｌ”、メインワード線ＭＷＬｂｘには“Ｈ”が供給されている。ロウドライバ１２０のトランジスタＱＰ１２１のゲートに“Ｈ”が供給され、トランジスタＱＮ１２１、ＱＰ１２２のゲートに“Ｌ”が供給されるため、ワード線ＷＬｘ＜７：０＞には導通したトランジスタＱＰ１２２を介して非選択ワード線電圧ＶＵＸが印加される。これによって、セット動作時にはアドレス信号で選択された１本のワード線ＷＬ０＜１＞のみに接地電圧ＶＳＳが印加され、その他の全てのワード線ＷＬには非選択ワード線電圧ＶＵＸが印加される。
最後に、ワード線電流リミット回路１４１の動作について説明する。
ワード線電流リミット回路１４１は、ワード線ＷＬの電流を制限しない場合、スイッチ信号ＳＷ１、ＳＷ２をそれぞれ“Ｈ”、“Ｌ”とする。この場合、トランジスタＱＮ１５１がオンされるため、ロウ接地電圧ＶＳＳＲＯＷは、接地電圧ＶＳＳに直結されるので、強く駆動される。一方、ワード線ＷＬの電流を制限する場合、スイッチ信号ＳＷ１、ＳＷ２をそれぞれ“Ｌ”、“Ｈ”とする。この場合、トランジスタＱＮ１５２がオンされるため、所定の基準電圧ＩＲＥＦによって制御されるトランジスタＱＮ１５３によって、電流が制限される。
次に、セット動作時における不揮発性メモリのカラム系制御回路の動作について、図１６〜図１９を参照して説明する。
先ず、センスアンプ／書き込みバッファ２３０の動作について説明する。
セット動作時、書き込みイネーブル信号ＷＥ、ＷＥｂによって書き込みバッファ２３１のインバータＩＶ２３１が活性化される。これによって、データ入出力線Ｉ／Ｏ＜７：０＞のデータがラッチ回路ＬＡＴ及びレベルシフタＬ／Ｓを介してインバータＩＶ２３１に入力される。インバータＩＶ２３１はこのデータに応じてローカルデータ線ＬＤＱ＜７：０＞にカラム電圧ＶＷＥ又は接地電圧ＶＳＳを出力する。
続いて、ビット線電流リミット回路２３３の動作について説明する。
ビット線電流リミット回路は、イネーブル信号ＥＮＡが“Ｈ”になると活性化され、セット電圧ＶＳＥＴ或いはリセット電圧ＶＲＥＳＥＴに基づく書き込み電圧ＶＷＲがカラム電圧ＶＷＥとして出力される。この際、電流値は、トランジスタＱＮ２４１に流れる基準電流ＩＲＥＦと、トランジスタＱＮ２４１及びＱＮ２４２のミラー比、トランジスタＱＰ２４１及びＱＰ２４２のミラー比によって決定する。そのため、選択メモリセルＭＣに流れる電流値が制限されることになり、誤書き込みの発生を防止することができる。
続いて、カラムデコーダ２２０の動作について説明する。
カラムデコーダ２２０では、論理ゲートＧ２２１に入力されるアドレス信号（Address）に基づいて一のカラム選択線ＣＳＬｙ、ＣＳＬｂｙ（例えば、ｙ＝０）が選択される。そして、選択カラム選択線ＣＳＬ０に対応するインバータＩＶ２２１には“Ｌ”が入力され、その他のインバータＩＶ２２１には“Ｈ”が入力される。その結果、選択カラム選択線ＣＳＬ０、ＣＳＬｂ０は、それぞれ“Ｈ”（書き込み電圧ＶＷＲ）、“Ｌ”（接地電圧ＶＳＳ）になり、非選択カラム選択線ＣＳＬｙ、ＣＳＬｙは、それぞれ“Ｌ”（接地電圧ＶＳＳ）、“Ｈ”（書き込み電圧ＶＷＲ）になる。
続いて、カラムドライバ２１０の動作について説明する。
カラムドライバ２１０では、カラムデコーダ２２０から受けたカラム選択線ＣＳＬｙ、ＣＳＬｂｙの信号に基づいて、非選択ビット線電圧ＶＵＢ又はローカルデータ線ＬＤＱの電圧をビット線ＢＬに印加する。カラム選択線ＣＳＬｙ、ＣＳＬｂｙが、それぞれ“Ｈ”、“Ｌ”であった場合、トランジスタＱＮ２１１、ＱＰ２１１がオン、トランジスタＱＮ２１２がオフになるため、ビット線ＢＬｙ＜７：０＞にはトランジスタＱＮ２１１、ＱＰ２１１を介してローカルデータ線ＬＤＱ＜７：０＞の電圧が印加される。この際、アドレス信号によって選択されたローカルデータ線ＬＤＱ＜ｉ＞にのみ書き込み電圧ＶＷＲが印加されているため、ビット線ＢＬｙ＜ｉ＞にのみ書き込み電圧ＶＷＲが供給される。一方、カラム選択線ＣＳＬｙ、ＣＳＬｂｙが、それぞれ“Ｌ”、“Ｈ”であった場合、トランジスタＱＮ２１１、ＱＰ２１１がオフ、トランジスタＱＮ２１２がオンになるため、ビット線ＢＬｙ＜７：０＞にはトランジスタＱＮ２１２を介して非選択ビット線電圧ＶＵＢが印加される。以上によって、セット動作時にはアドレス信号で選択された１本のビット線ＢＬｙ＜ｉ＞のみに書き込み電圧ＶＷＲが印加され、その他の全てのビット線ＢＬｙには非選択ビット線電圧ＶＵＢが印加される。
以上、本実施形態に係る揮発性メモリでは、ビット線電流リミット回路２３３によってビット線ＢＬに流れる電流が制限されている上に、ワード線電流リミット回路１４１によって、選択メモリセルＭＣがセット状態に遷移した後のワード線ＷＬの電圧を上昇させ選択メモリセルＭＣに電流を流れにくくしている。
つまり、本実施形態によれば、ビット線ＢＬのみならずワード線ＷＬ側でも電流リミットをすることで、よりメモリセルＭＣに対する電流リミット効果を高めることができる。その結果、可変抵抗素子ＶＲにおける電圧降下が減り、セット動作後の誤リセットが生じる可能性を低減することができる。また、メモリセルＭＣ毎の消費電流が低減することで同時に選択できるメモリセルＭＣの数を上げることができるため、不揮発性メモリのパファーマンス向上にも繋がる。
［第２の実施形態］
本発明の第２の実施形態に係る不揮発性メモリは、図１９に示すビット線電流リミット回路の代わりに電荷リミット回路を備えた点を除き、第１の実施形態に係る不揮発性メモリと同じである。
図２１は、本実施形態に係る電荷リミット回路の回路図である。この電荷リミット回路は、選択メモリセルＭＣをセットするのに必要且つ十分な電荷量を選択メモリセルＭＣに供給する制御を行うようにしたものである。
この電荷リミット回路は、直列接続された高耐圧ＰＭＯＳトランジスタＱＰ２４１、ＱＰ２４２と、トランジスタＱＰ２４２と並列に接続された高耐圧ＮＭＯＳトランジスタＱＮ２４１と、トランジスタＱＰ２４１、ＱＰ２４２の接続点に接続されたキャパシタＣ２４１とを備えている。
この電荷リミット回路では、セット動作に先立ち、まずスイッチ信号ＳＷ１が“Ｌ”になってトランジスタＱＰ２４１がオンになり、キャパシタＣ２４１にセット動作に必要な電荷がプリチャージされる。次に、スイッチ信号ＳＷ１が“Ｈ”になってトランジスタＱＰ２４２をオフにすると共に、スイッチ信号ＳＷ２を“Ｌ”にしてトランジスタＱＰ２４２、ＱＮ２４１からなるトランスファゲートを開く。これにより、キャパシタＣ２４１にチャージされた電荷の範囲内で選択セルに電荷が供給されるので、選択メモリセルに流れる電流値が制限される。
本実施形態のように、ビット線ＢＬをフローティングにして電流を制限する電荷リミット回路を用いた場合であっても、図１４に示すワード線電流リミット回路を用いることで、電流リミット効果を高めることができる。その結果、第１の実施形態と同様、可変抵抗素子ＶＲにおける電圧降下が減り、セット動作後の誤リセットが生じる可能性を低減することができる。また、メモリセルＭＣ毎の消費電流が低減することで同時に選択できるメモリセルＭＣの数を上げることができるため、不揮発性メモリのパファーマンス向上にも繋がる。
１・・・メモリセルアレイ、２・・・カラム制御回路、３・・・ロウ制御回路、４・・・データ入出力バッファ、５・・・アドレスレジスタ、６・・・コマンド・インタフェース、７・・・ステートマシン、９・・・パルスジェネレータ、１１、１３・・・電極層、１２・・・記録層、１４・・・メタル層、１１０・・・単位メモリセルアレイ、１２０・・・ロウドライバ、１３０・・・メインロウデコーダ、１４０・・・書き込み駆動線ドライバ、１４１・・・ワード線電流リミット回路、１６０・・・電圧発生器、１６１・・・書き込み電圧発生器、１６２・・・非選択ワード線電圧発生器、１６３・・・非選択ビット線電圧発生器、１９０・・・ロウ系周辺回路、２１０・・・カラムドライバ、２２０・・・カラムデコーダ、２３０・・・センスアンプ／書き込みバッファ、２３１・・・書き込みバッファ、２３２・・・センスアンプ、２３３・・・ビット線電流リミット回路、２５０・・・カラム系周辺回路。

Claims (3)

  1. 互いに交差する複数の第１及び第２の配線、並びにこれら第１及び第２の配線の各交差部に配置された可変抵抗素子及び整流素子を直列接続してなるメモリセルを有するメモリセルアレイと、
    前記第１及び第２の配線を介して前記メモリセルにデータの書き込み／消去に必要な電圧を印加するデータ書き込み／消去回路と
    を備え、
    前記データ書き込み／消去回路は、データ書き込み／消去時、前記第１及び第２の配線のうち前記整流素子のカソード側に設けられた配線に流れる電流を制限する第１の電流リミット回路を有する
    ことを特徴とする不揮発性半導体記憶装置。
  2. データ書き込み／消去時、前記第１及び第２の配線のうち前記整流素子のアノード側に設けられた配線に流れる電流を制限する第２の電流リミット回路を更に有する
    ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
  3. 前記データ書き込み／消去回路は、データ書き込み／消去時、前記メモリセルに対する電荷供給量を制限する電荷リミット回路を有する
    ことを特徴とする請求項１又は２記載の不揮発性半導体記憶装置。
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