KR20200120788A - 저항 변화 메모리 장치 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 저항 변화 메모리 장치는, 글로벌 워드 라인과 글로벌 비트 라인 사이에 연결된 복수의 메모리 셀, 및 상기 복수의 메모리 셀들을 제어하는 제어 회로 블록을 포함한다. 상기 제어 회로 블록은, 상기 글로벌 워드 라인과 선택된 메모리 셀 사이에 연결되는 고저항 패스부 및 바이패스부를 포함하며, 선택된 메모리 셀의 위치에 따라, 상기 고저항 패스부 및 상기 바이패스부 중 하나를 인에이블시키도록 구성되는 라이트 펄스 제어블록을 포함한다.

Description

저항 변화 메모리 장치{Resistance Variable Memory Device}
본 발명은 비휘발성 메모리 장치에 관한 것으로, 보다 구체적으로는, 저항 변화에 따라 메모리 동작을 수행하는 저항 변화 메모리 장치에 관한 것이다.
최근 디램(DRAM)과 플래시(Flash) 메모리를 대체하기 위한 차세대 메모리 정치에 대한 연구가 활발하게 수행되고 있다. 이러한 차세대 메모리 중 하나는, 인가되는 바이어스에 따라 저항이 급격하게 변화하여 적어도 서로 다른 두 저항 상태를 스위칭할 수 있는 물질, 즉 가변 저항 물질을 이용하는 저항 변화 메모리 장치이다. 저항 변화 메모리 장치의 대표적인 예로, PCRAM(Phase-Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 등이 있다.
저항 변화 메모리 장치는 예를 들어, 크로스 포인트 어레이(cross point array) 구조로 메모리 셀 어레이를 구성하고 있다. 크로스 포인트 어레이 구조는 억세스 소자 및 메모리 셀이 교차 배열되는 워드 라인과 비트 라인 사이에 각각 구비되는 소자이다.
그런데, 저항 변화 메모리 장치, 특히, PCRAM은 메모리 셀을 구성하는 저항층의 특성 상, 메모리 셀의 턴온 시, 갑작스럽게 과도한 량의 전류가 발생되는 스냅백(snapback) 현상 및 오버슛(overshoot) 현상이 발생될 수 있다. 또한, 스냅 백 현상(혹은 오버 슛 현상) 후, 정상 라이트 동작으로 복귀하는 과정에서, 스파이크(spike) 전류가 발생될 수 있다.
이와 같은 스냅백 전류, 오버슛 전류, 및 스파이크 전류와 같은 과도 전류 현상은 메모리 셀의 오동작을 유발할 수 있다.
특히, 상기 과도 전류 현상은 전압 및 전류를 제공하는 제어 회로 블록과 인접하게 배치된 근접 셀 그룹에서 더욱 심각하게 발생되고 있다.
본 발명의 실시예들은 영역별로 과도 전류로 인한 메모리 셀의 오동작을 방지할 수 있는 저항 변화 메모리 장치를 제공하는 것이다.
본 발명의 일 실시예에 따른 저항 변화 메모리 장치는 글로벌 워드 라인과 글로벌 비트 라인 사이에 연결된 복수의 메모리 셀, 및 상기 복수의 메모리 셀들을 제어하는 제어 회로 블록을 포함한다. 상기 제어 회로 블록은, 상기 글로벌 워드 라인과 선택된 메모리 셀 사이에 연결되는 고저항 패스부 및 바이패스부를 포함하며, 선택된 메모리 셀의 위치에 따라, 상기 고저항 패스부 및 상기 바이패스부 중 하나를 인에이블시키도록 구성되는 라이트 펄스 제어블록을 포함한다.
본 발명의 일 실시예에 따른 저항 변화 메모리 장치는, 복수의 워드 라인, 복수의 비트 라인, 및 상기 복수의 워드 라인과 상기 복수의 비트 라인 사이에 각각 형성되는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이; 및 상기 메모리 셀 어레이의 가장자리에 위치되어, 상기 메모리 셀들을 제어하는 제어 회로 블록을 포함한다. 상기 제어 회로 블록은 선택된 메모리 셀의 턴온 여부를 감지하여, 감지 결과에 따라 감지 신호를 생성하는 검출 회로 블록; 및 상기 감지 신호 및 상기 선택된 메모리 셀의 어드레스 정보에 따라, 상기 선택된 메모리 셀과 연결된 워드 라인에 고저항 패스부 및 바이패스부를 선택적으로 연결하는 라이트 펄스 제어블록을 포함한다.
본 발명에 따르면, 제어 회로 블록과 인접하게 위치되는 근접 셀 그룹의 메모리 셀 선택시, 메모리 셀 턴온 후, 글로벌 워드 라인(혹은 선택된 워드 라인)에 고저항 패스를 연결시킨다. 이에 따라, 메모리 셀 턴온 후, 라이트 동작 복귀시, 과도 전류의 발생을 감소시킬 수 있다.
또한, 본 실시예의 글로벌 비트 라인 및 글로벌 워드 라인에, 전압 조절부 및 전류 조절부를 각각 설치한다. 이에 따라, 선택된 메모리 셀의 턴온 전에, 상기 메모리 셀의 턴 온에 필요한 최소의 전압 및 전류를 제공하고, 메모리 셀 턴온 후에 정상적인 라이트 전압 및 전류를 제공한다. 이에 따라, 메모리 셀 턴온시 발생될 수 있는 스냅백 전류 및 오버 슛 전류의 영향을 줄일 수 있다.
도 1은 본 발명의 일 실시예에 따른 저항 변화 메모리 시스템을 보여주는 블록도이다.
도 2는 본 발명의 실시예에 따른 저항 변화 메모리 장치의 개략적인 구성도이다.
도 3은 본 발명의 실시예에 따른 저항 변화 메모리 장치의 메모리 셀 어레이를 보여주는 구성도이다.
도 4는 본 발명의 일 실시예에 따른 메모리 셀 구조를 보여주는 개략적인 회로도이다.
도 5는 본 발명의 일 실시예에 따른 워드 라인 및 비트 라인의 하이어라키 구조를 개략적으로 보여주는 도면이다.
도 6은 본 발명의 일 실시예에 따른 라이트 펄스 제어블록의 구성을 보여주는 회로도이다.
도 7 내지 도 9는 본 발명의 일 실시예에 따른 라이트 펄스 제어블록(160)의 세부 구성을 보여주는 회로도이다.
도 10은 본 발명의 일 실시예에 따른 저항 변화 메모리 장치의 라이트 동작시, 동작 전류를 보여주는 그래프이다.
도 11은 본 발명의 실시예에 따른 제어 신호 생성부를 보여주는 회로도이다.
도 12는 본 발명의 일 실시예에 따른 저항 변화 메모리 장치의 동작을 설명하기 위한 저항 변화 메모리 장치의 개략적인 회로도이다.
도 13은 본 발명의 다른 실시예에 따른 저항 변화 메모리 장치를 보여주는 개략적인 회로도이다
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1은 본 발명의 일 실시예에 따른 저항 변화 메모리 시스템을 보여주는 블록도이다.
도 1을 참조하면, 반도체 시스템(100)은 프로세서(10), 콘트롤러(50) 및 저항 변화 메모리 장치(PCM)를 포함할 수 있다.
프로세서(10)는 버스(15)에 의해 콘트롤러(50)와 연결될 수 있다. 프로세서(10)는 메모리 어드레스 및 데이터를 포함하는 메모리 억세스 리퀘스트(리드 리퀘스트, 라이트 리퀘스트 등)를 콘트롤러(50)에 제공할 수 있다.
콘트롤러(50)는 저항 변화 메모리 장치(PCM)에 메모리 동작을 위한 커맨드(CMD), 어드레스(ADD), 데이터(DATA) 및 제어 신호(CTRL)를 제공할 수 있다. 콘트롤러(50)는 위치 저장 블록(60)을 더 포함할 수 있다. 위치 저장 블록(60)은 저항 변화 메모리 장치(PCM)의 메모리 셀 어레이(110)를 구성하는 메모리 셀들의 위치 정보를 저장할 수 있다. 예컨대, 위치 저장 블록(60)은 메모리 셀들의 어드레스를 통해, 메모리 셀들이 근접 셀 그룹에 해당하는 지, 원격 셀 영역에 해당하는 지 구분할 수 있다. 위치 저장 블록(60)은 예를 들어, 레지스터(register)일 수 있다. 저항 변화 메모리 장치(PCM)는 메모리 셀 어레이(110) 및 제어 회로 블록(CB)을 포함할 수 있다.
본 실시예는 콘트롤러(50)에 위치 저장 블록(60)이 구비된 예를 보여주고 있지만, 위치 저장 블록(60)은 저항 변화 메모리 장치(PCM)의 제어 회로 블록(CB)내에 구비될 수도 있다.
도 2는 본 발명의 실시예에 따른 저항 변화 메모리 장치의 개략적인 구성도이다. 도 3은 본 발명의 실시예에 따른 저항 변화 메모리 장치의 메모리 셀 어레이를 보여주는 구성도이다. 도 4는 본 발명의 일 실시예에 따른 메모리 셀 구조를 보여주는 개략적인 회로도이다.
도 2를 참조하면, 상술한 바와 같이, 저항 변화 메모리 장치(PCM)은 메모리 셀 어레이(110) 및 메모리 셀 어레이(110)의 각각의 동작을 제어하기 위한 제어 회로 블록(CB)을 포함할 수 있다.
도 2 및 도 3을 참조하면, 메모리 셀 어레이(110)는 복수의 워드 라인(WL0~WLn) 및 복수의 비트 라인(BL0~BLm)을 포함할 수 있다. 복수의 워드 라인(WL0~WLn) 및 복수의 비트 라인(BL0~BLm)은 교차 배열될 수 있으며, 복수의 워드 라인(WL0~WLn) 및 복수의 비트 라인(BL0~BLm)의 교차 지점에서 메모리 셀(MC)이 각각 구비될 수 있다. 워드 라인(WL)과 비트 라인(BL)의 교차 지점에서 메모리 셀(MC)이 구비되는 구조를 크로스 포인트 어레이(cross point array) 구조라 한다.
본 실시예의 메모리 셀 어레이(110)의 메모리 셀들(MC)은 제어 회로 블록(CB)과의 거리를 기초로 하여, 근접 셀 그룹(NC)과 원격 셀 그룹(FC)으로 구분할 수 있다. 즉, 제어 회로 블록(CB)과 상대적으로 가까운 거리에 위치한 메모리 셀들(MC)은 근접 셀 그룹(NC)으로 정의하고, 제어 회로 블록(CB)과 상대적으로 먼 거리에 위치하는 메모리 셀들(MC)은 원격 셀 그룹(FC)으로 정의한다. 근접 셀 그룹(NC)의 위치 정보 및 원격 셀 그룹(FC)의 위치 정보는 예를 들어, 상기 위치 저장 블록(60)에 저장될 수 있다.
본 실시예의 위치 저장 블록(60)은 워드 라인 0번부터 b번, 및 비트 라인 0번부터 b번 사이에 위치하는 메모리 셀들(MC)은 근접 셀 그룹(NC)으로 분류하고, 워드 라인 b+1부터 n번 및 비트 라인 b+1부터 m번 사이에 위치하는 메모리 셀들(MC)은 원격 셀 그룹(FC)으로 분류할 수 있다. 위치 저장 블록(60)에 선택된 메모리 셀의 어드레스가 입력되면, 위치 저장 블록(60)은 선택된 메모리 셀이 근접 셀 그룹(NC)에 해당하는 지, 혹은 원격 셀 그룹(FC)에 해당하는지를 결정하여, 어드레스 정보로서 출력할 수 있다. 위치 저장 블록(60)은 예를 들어, MRS(Mode register set)를 포함할 수 있고, 상기 MRS는 근접 셀 그룹(NC)과 원격 셀 그룹(FC)을 구분하기 위한 어드레스 정보를 포함할 수 있다.
상기 메모리 셀(MC)은 도 4에 도시된 바와 같이, 워드 라인(WL)과 비트 라인(BL) 사이에 연결되는 선택 소자(S) 및 가변 저항(R)을 포함할 수 있다.
선택 소자(S)는 다이오드 또는 모스 트랜지스터로 구성될 수 있고, 더 나아가, 상변화 메모리층을 포함하는 OTS(Ovonic threshold switch)를 이용할 수 있다.
가변 저항(R)은 메모리층으로 구성될 수 있고, 비트 라인(BL)과 워드 라인(WL) 사이의 전압차에 의해, 서로 다른 복수의 저항 값을 나타낼 수 있다. 가변 저항(R)은 상변화층(phase-change material layer) 또는 저항 변화층(resistance change material layer)을 포함할 수 있다. 상변화층은 2개의 원소를 화합한 GaSb, InSb, InSe, Sb2Te3, GeTe, 3개의 원소를 화합한 GeSbTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등과 같이 다양한 종류의 원소들을 화합한 물질을 사용할 수 있다.
상변화층은 비교적 저항이 높은 비정질 상태(amorphous state)와 비교적 저항이 낮은 결정 상태(crystal state)를 가질 수 있다. 상기 상변화층은 전류의 양에 따라 발생되는 주울 열(Joule's heat) 및 냉각 시간에 의해 상(phase)이 변화될 수 있다.
각각의 메모리 셀은 1 비트의 데이터를 저장하는 싱글 레벨 셀일 수 있고, 이와 같은 경우, 메모리 셀은 저장된 데이터에 따라 두 개의 저항 분포를 가질 수 있다. 또한, 각 메모리 셀은 2 비트 이상의 데이터를 저장할 수 있는 멀티 레벨 셀일 수 있다. 이와 같은 경우, 메모리 셀은 저장된 데이터에 따라, 4개 혹은 8개의 저항 분포를 가질 수 있다.
다시, 도 2를 참조하면, 제어 회로 블록(CB)은 컬럼 스위치 블록(120), 로우 스위치 블록(150), 라이트 펄스 제어블록(160), 제어 로직(200) 및 검출 회로 블록(250)을 포함할 수 있다.
컬럼 스위치 블록(120)은 글로벌 비트 라인(GBL)과 복수의 비트 라인(BL<0:m>) 사이에 연결될 수 있다. 컬럼 스위치 블록(120)은 상기 제어 로직(200)에서 제공되는 컬럼 선택 신호(GYB,LYB)에 응답하여, 복수의 비트 라인(BL<0:m>) 중 하나를 선택하도록 구성될 수 있다. 글로벌 비트 라인(GBL)은 예를 들어, 비트 라인 전압 터미널(Va)과 연결될 수 있다. 비트 라인 전압 터미널(Va)은 예를 들어, 라이트 전압 또는 리드 전압을 제공하는 전압원일 수 있다.
로우 스위치 블록(150)은 글로벌 워드 라인(GWL)과 복수의 워드 라인(WL<0:n>) 사이에 연결될 수 있다. 로우 스위치 블록(150)은 상기 제어 로직(200)에서 제공되는 로우 선택 신호(GX,LX)에 응답하여, 복수의 워드 라인 (WL<0:n>) 중 하나를 선택하도록 구성될 수 있다. 글로벌 워드 라인(GWL)은 라이트 전류를 제공하기 위한 전류원(Iwrite)과 연결될 수 있다. 또한, 전류원(Iwrite)은 워드 라인 전압 터미널(Vb)에 접속될 수 있다.
도면에 자세히 도시되지는 않았지만, 글로벌 비트 라인(GBL) 및 글로벌 워드 라인(GWL)은 복수 개가 구비될 수 있다. 하이어라키(hierarchy) 구조에 따라, 하나의 글로벌 비트 라인(혹은 하나의 글로벌 워드 라인)에 복수의 로컬 비트 라인(혹은 복수의 로컬 워드 라인)이 연결되고, 하나의 로컬 비트 라인(혹은 로컬 워드 라인)에 복수의 비트 라인(혹은 워드 라인)이 연결될 수 있다. 도 5는 본 발명의 일 실시예에 따른 워드 라인 및 비트 라인의 하이어라키 구조를 개략적으로 보여주는 도면이다. 도 5를 참조하면, 하이어라키 형태로 배열된 비트 라인들(BL) 중 하나를 선택하기 위하여, 컬럼 스위치 블록(120)은 하나의 글로벌 비트 라인(GBL)과 하나의 비트 라인(BL) 사이에 연결되는 글로벌 비트 라인 스위치(GBS) 및 로컬 비트 라인 스위치(LBS)를 포함할 수 있다. 하이어라키 형태로 배열된 워드 라인들(WL) 중 하나를 선택하기 위하여, 로우 스위치 블록(150)은 하나의 글로벌 워드 라인(GWL)과 하나의 워드 라인(WL) 사이에 연결되는 글로벌 워드 라인 스위치(GWS) 및 로컬 워드 라인 스위치(LWS)를 포함할 수 있다.
라이트 펄스 제어블록(160)은 글로벌 워드 라인(GWL)과 메모리 셀 어레이 사이, 보다 자세하게는, 글로벌 워드 라인(GWL)과 로우 스위치 블록(150)에 연결되어, 글로벌 워드 라인(GWL), 나아가, 선택된 워드 라인(WL)에 인가되는 전류량을 제어할 수 있다. 예를 들어, 라이트 펄스 제어블록(160)은 선택된 메모리 셀의 어드레스 및 선택된 메모리 셀의 턴온 여부를 기초로 하여, 글로벌 워드 라인(GWL)으로부터 선택된 워드 라인(WL)까지의 라이트 전류의 전달 경로를 선택할 수 있다. 라이트 펄스 제어블록(160)의 동작에 따라, 라이트 전류는 고저항 패스를 거쳐 선택된 워드 라인에 전달될 수 있고, 혹은 바이패스 경로를 거쳐 선택된 워드 라인에 전달될 수 있다.
도 6은 본 발명의 일 실시예에 따른 라이트 펄스 제어블록(160)의 구성을 보여주는 회로도이다. 도 7 내지 도 9는 본 발명의 일 실시예에 따른 라이트 펄스 제어블록(160)의 세부 구성을 보여주는 회로도이다.
도 6을 참조하면, 라이트 펄스 제어블록(160)은 고저항 패스부(HP) 및 바이패스부(BP)로 구성될 수 있다. 고저항 패스부(HP) 및 바이패스부(BP)는 로우 스위치 블록(150)과 글로벌 워드 라인(GWL) 사이에 병렬로 연결될 수 있다.
고저항 패스부(HP)는 도 7에 도시된 바와 같이, 고저항을 갖는 트랜지스터(이하, 고저항 트랜지스터 tr) 를 포함할 수 있다. 고저항 트랜지스터(Tr)는 예를 들어, 제어 신호(AB)에 응답하여 구동될 수 있다. 상기 고저항 트랜지스터(Tr)는 예를 들어, NMOS 트랜지스터일 수 있다. 상기 고저항 트랜지스터(Tr)을 구동시키기 위한 제어 신호(AB)는 예를 들어, VDD 전압일 수 있지만, 여기에 한정되지 않고, VSS 전압을 이용할 수도 있다. 예를 들어, 상기 VSS 전압이 고저항 트랜지스터(tr)의 게이트 전압(AB)으로 이용되는 경우, 고저항 트랜지스터(tr)의 게이트 소스 전압(Vgs)은 VDD 전압을 게이트 전압(AB)으로 이용하는 경우의 게이트 소스 전압보다 낮아진다. 이에 따라, 동일 저항을 기준으로 할 때, VSS를 게이트 전압(AB)으로 이용하는 경우, 고저항 트랜지스터(tr)의 사이즈(W/L, W: 채널 폭, L: 채널 길이)를 줄일 수 있다. 본 실시예에서, 고저항 트랜지스터(tr)를 NMOS 트랜지스터로 설명하였지만, 여기에 한정되지 않고 PMOS 트랜지스터를 이용할 수 있음은 물론이다. 여기서, 제어 신호(AB)는 제어 신호(A)를 반전시킨 신호일 수 있으며, 예를 들어, 제어 신호(AB)는 근접 셀 그룹(NC)의 메모리 셀(MC)이 선택될 때 하이로 인에이블되도록 설정될 수 있다. 제어 신호(A,AB)의 생성에 대해서는 이하에서 보다 자세히 설명하도록 한다.
예를 들어, 근접 셀 그룹(NC)의 메모리 셀이 선택되어 턴온되면, 제어 신호(AB)가 하이로 인에이블되어, 글로벌 워드 라인(GWL)과 로우 스위치 블록(160) 사이에 고저항 패스부(HP)가 연결된다. 이에 따라, 글로벌 워드 라인(GWL)에 인가되는 라이트 전류는 고저항 패스부(HP)를 지나면서, 그 값이 감소된다.
한편, 근접 셀 그룹(NC)의 메모리 셀이 선택되었지만, 아직 턴온되지 않는 경우, 혹은 원격 셀 그룹(FC)의 메모리 셀이 선택 및 턴온되는 경우, 제어 신호(A)가 인에이블되어, 글로벌 워드 라인(GWL)과 로우 스위치 블록(150) 사이에 바이패스부(BP)가 연결된다. 이에 따라, 글로벌 워드 라인(GWL)에 인가되는 라이트 전류는 바이패스부(BP)통해, 실질적인 전류량 감소 없이 선택된 워드 라인에 전달된다.
본 실시예에서, 고저항 패스부(HP)로 MOS 트랜지스터가 이용되었지만, 여기에 한정되지 않고, 상기 바이패스부(BP)보다 큰 저항 경로를 제공하는 가변 저항(Rv)으로 구성될 수 있다. 예를 들어, 가변 저항(Rv)은 선택된 바이패스부(BP) 보다 큰 저항을 갖고, 선택되지 않은 바이패스부(BP)보다는 낮은 저항을 가질 수 있다. 또한, 가변 저항(Rv)는 제어 신호(AB)에 응답하여, 상기 선택된 바이패스부(BP)보다는 큰 저항 값을 제공할 수도 있다.
또한, 고저항 패스부(HP)는 도 9에 도시된 바와 같이, 병렬로 연결된 복수의 트랜지스터들(tr<0:n>)로 구성될 수도 있다. 복수의 트랜지스터들(tr<0:n>)은 예를 들어, 전류 제어 신호(C<0:n>)에 응답하여 선택적으로 구동된다. 상기 전류 제어 신호(C<0:n>)는 예를 들어, 도 2의 제어 로직(200)에서 생성될 수 있다. 고저항 패스부(HP)의 저항은 복수의 트랜지스터(tr<0:n>)의 턴온 개수에 의해 조절될 수 있다. 즉, 다수의 트랜지스터(tr<0:n>)가 턴온되면 상대적으로 낮은 저항을 갖게 되고, 소수의 트랜지스터(tr<0:n>)가 턴온되면 상대적으로 높은 저항을 갖게된다.
바이패스부(BP)는 NMOS 트랜지스터 및 PMOS 트랜지스터로 된 트랜스퍼 게이트(T)로 구성될 수 있다. 바이패스부(BP)를 구성하는 NMOS 트랜지스터 및 PMOS 트랜지스터는 고저항 패스부(HP) 보다 현저히 작은 저항을 가질 수 있다. 바이패스부(BP)의 NMOS 트랜지스터는 제어 신호(A)에 응답하여 구동되고, 바이패스(BP)의 PMOS 트랜지스터는 제어 신호(AB)에 응답하여 구동된다.
다시, 도 2를 참조하면, 검출 회로 블록(250)은 선택된 메모리 셀(MC)에 흐르는 전류를 검출한다. 또한, 검출 회로 블록(250)은 선택된 메모리 셀(MC)이 턴온되었을 때, 감지 신호(D)를 생성하여, 제어 로직(200)에 제공한다.
도 10은 본 발명의 일 실시예에 따른 저항 변화 메모리 장치의 라이트 동작시, 동작 전류를 보여주는 그래프이다.
도 10을 참조하면, 일반적으로 저항 변화 메모리 장치의 메모리 셀(MC)은 라이트 동작 개시에 의해, 메모리 셀(MC)이 선택되면, 메모리 셀(MC)에 라이트 전류 이하의 소정의 전류가 흐르게 된다. 그후, 선택된 워드 라인과 선택된 비트 라인 사이에 임계 전압 이상의 전압차가 발생되면, 비로서 가변 저항을 구성하는 메모리층이 도통되어, 다량의 라이트 전류가 메모리 셀(MC)을 흐르게 된다. 본 실시예의 검출 회로 블록(250)은 예를 들어, 글로벌 워드 라인(GWL)과 연결되어, 선택된 메모리 셀(MC)의 전류량을 통해, 메모리 셀(MC)의 턴온 시점을 검출할 수 있다. 본 실시예의 검출 회로 블록(250)은 예를 들어, 일반적인 센스 앰프로 구성될 수 있다.
제어 로직(200)은 상기 제어 신호(A,AB)를 생성하는 제어 신호 생성부(210)를 포함할 수 있다.
도 11은 본 발명의 실시예에 따른 제어 신호 생성부(210)를 보여주는 회로도이다.
도 11을 참조하면, 제어 신호 생성부(210)는 상기 감지 신호(D) 및 콘트롤러(50)의 위치 저장 블록(60)에서 제공되는 어드레스 정보(ADD_info)를 입력받아, 제 1 제어 신호(A) 및 제 2 제어 신호(AB)를 생성할 수 있다. 예를 들어, 선택된 메모리 셀(MC)이 근접 셀 그룹(NC)에 해당하는 경우, 어드레스 정보(ADD_info)는 하이 레벨의 신호일 수 있고, 선택된 메모리 셀(MC)이 원격 셀 영역(FC)에 해당하는 경우, 어드레스 정보(ADD_info)는 로우 레벨 신호일 수 있다.
예를 들어, 선택된 메모리 셀(MC)이 턴온되어, 감지 신호(D)가 하이로 인에이블되고, 선택된 메모리 셀(MC)이 근접 셀 그룹(NC)에 해당하는 경우, 제어 신호 생성부(210)는 라이트 펄스 제어블록(160)내에 고저항 패스부(HP)가 인에이블될 수 있도록, 로우 레벨의 제 1 제어 신호(A) 및 하이 레벨의 제 2 제어 신호(AB)를 생성할 수 있다.
한편, 선택된 메모리 셀(MC)이 턴온되어 감지 신호(D)가 하이로 인에이블되고, 선택된 메모리 셀(MC)이 원격 셀 영역(FC)에 해당하는 경우, 혹은 선택된 메모리 셀(MC)이 턴온되지 않는 경우, 제어 신호 생성부(210)는 라이트 펄스 제어블록(160) 내에 바이패스부(BP)가 인에이블될 수 있도록, 하이 레벨의 제 1 제어 신호(A) 및 로우 레벨의 제 2 제어 신호(AB)를 생성할 수 있다.
보다 구체적으로, 제어 신호 생성부(210)는 도 6에 도시된 바와 같이, 제 1 인버터(In1), 낸드 게이트(ND) 및 제 2 인버터(In2)로 구성될 수 있다.
낸드 게이트(ND)는 제 1 인버터(In1)에 의해 반전된 감지 신호(D) 및 어드레스 정보(ADD_info)를 입력받아, 제 1 제어 신호(A)를 출력할 수 있다. 제 2 인버터(In2)는 제 1 제어 신호(A)를 입력받고, 이를 반전시켜, 제 2 제어 신호(AB)를 출력할 수 있다.
본 실시예의 제어 신호 생성부(210)는 인버터 및 낸드 게이트로 구성하였지만, 여기에 한정되지 않고 다양한 논리 로직으로 구현될 수 있다.
또한, 도면에 도시되지는 않았지만, 제어 로직(200)은 상기 제어 신호 생성부(210)외에, 다양한 회로부를 구비하여, 컬럼 선택 신호(GYB, LYB) 및 로우 선택 신호(GX,LX), 전류 제어 신호(C<0:n>) 및 다양한 제어 신호들을 생성할 수 있다.
도 12는 본 발명의 일 실시예에 따른 저항 변화 메모리 장치(PCM)의 동작을 설명하기 위한 저항 변화 메모리 장치의 개략적인 회로도이다.
도 12를 참조하면, 라이트 동작이 개시되면, 선택된 메모리 셀과 전기적으로 연결된 글로벌 비트 라인(GBL)에 라이트 전압이 인가되고, 선택된 글로벌 워드 라인(GWL)에 워드 라인 전압 및 라이트 전류가 인가된다.
제어 로직(200)은 콘트롤러(50)에서 제공된 어드레스(ADD)에 근거하여, 컬럼 스위치 블록(120) 및 로우 스위치 블록(150)에 컬럼 선택 신호(GYB,LYB) 및 로우 선택 신호(GX,LX)를 출력한다.
컬럼 선택 신호(GYB,LYB)에 응답하여, 컬럼 스위치 블록(120)의 글로벌 비트 라인 스위치(GYT) 및 로컬 비트 라인 스위치(LYT)가 턴온되어, 글로벌 비트 라인(GBL)에 인가된 라이트 전압(Va)이 선택된 비트 라인(BL)에 전달된다.
로우 선택 신호(GX,LX)에 응답하여, 로우 스위치 블록(150)의 글로벌 워드 라인 스위치(GXT) 및 로컬 워드 라인 스위치(LXT)가 턴온되어, 글로벌 워드 라인(GWL)에 인가된 워드 라인 전압이 선택된 워드 라인(WL)에 전달된다.
라이트 동작 초기, 워드 라인(WL)과 비트 라인(BL) 사이에 충분한 전압 차가 발생되지 않았으므로, 메모리 셀(MC)의 가변 저항을 구성하는 메모리층(R)이 도통되지 않는다. 그러므로, 글로벌 워드 라인(GWL)의 전류량은 설정된 라이트 전류보다 작은 량의 전류가 흐르게 되어, 검출 회로 블록(250)은 디스에이블된 감지 신호(D)를 제어 신호 생성부(210)에 출력한다. 이에 따라, 제어 신호 생성부(210)는 라이트 펄스 제어블록(160)의 바이패스부(BP)를 인에이블시키기 위한 제 1 제어 신호(A) 및 제 2 제어 신호(AB)를 출력한다.
일정 시간이 경과하여, 워드 라인(WL)과 비트 라인(BL)사이에 충분한 전압 차가 발생되면, 메모리 셀(MC)이 턴온된다. 이에 따라, 글로벌 워드 라인(GWL)의 전류량이 급격히 증대되어, 검출 회로 블록(250)은 인에이블된 감지 신호(D)를 제어 신호 생성부(210)에 제공한다. 이때, 제어 신호 생성부(210)는 턴온된 메모리 셀(MC)이 근접 셀 그룹(NC)에 해당되는 경우, 라이트 펄스 제어블록(160)의 고저항 패스부(HP)를 인에이블시키기 위한 제 1 제어 신호(A) 및 제 2 제어 신호(AB)를 출력한다. 한편, 턴온된 메모리 셀(MC)이 원격 셀 그룹(NC)에 해당되는 경우, 라이트 펄스 제어블록(160)의 바이패스부(BP)를 인에이블시키기 위한 제 1 제어 신호(A) 및 제 2 제어 신호(AB)를 출력한다.
일예로서, 라이트 펄스 제어블록(160)내에 고저항 패스부(HP)가 연결되면, 메모리 셀(MC)의 턴온 후, 근접 셀 그룹(NC)에서 더욱 심하게 발생될 수 있는 스파이크 전류가 고저항 패스부(HP)를 지나면서, 그 값이 감소된다. 이에 따라, 메모리 셀(MC)의 턴온 후, 안정화된 라이트 전류가 메모리 셀(MC)에 제공될 수 있다. 결과적으로, 라이트 전류내에 포함된 스파이크 전류로 인한 메모리 셀의 디스터번스 오류를 방지할 수 있다.
한편, 라이트 펄스 제어블록(160)내에 바이패스부(BP)가 연결되면, 글로벌 워드 라인(GWL)에 제공되는 라이트 전류가 턴온된 메모리 셀(MC)에 전류량의 실질적인 감소 없이 제공된다.
일반적으로, 근접 셀 그룹(NC)의 메모리 셀의 디스터번스를 방지하기 위하여, 로컬 스위치 블록의 로컬 워드 라인 스위치(LXT)의 구동력을 조절하는 기술이 이용되고 있다. 하지만, 로컬 워드 라인 스위치(LXT)의 구동력을 조절하기 위하여는, 다양한 로우 선택 전압원(로컬 워드 라인 전압) 및 로우 선택 전압 라인이 요구되어야 하므로, 협소한 메모리 셀 어레이에 적용하기에 매우 제약적이다.
하지만, 본 실시예는 글로벌 워드 라인(GWL)에 간단한 스위치 구조의 라이트 펄스 제어블록(160)을 연결하므로써, 근접 셀 그룹(NC)의 스파이크 전류량을 제어할 수 있으므로, 저항 변화 메모리 장치의 레이아웃 측면에서 유리하다.
도 13은 본 발명의 다른 실시예에 따른 저항 변화 메모리 장치(PCMa)를 보여주는 개략적인 회로도이다.
도 13을 참조하면, 본 실시예의 저항 변화 메모리 장치(PCMa)는 도 12의 저항 변화 메모리 장치(PCM)의 구성에, 전압 조절부(130) 및 전류 조절부(170) 더 포함할 수 있다. 본 실시예에서는 도 12의 구성과 동일한 부분에 대해서는 중복 설명을 배제할 것이며, 전압 조절부(130) 및 전류 조절부(170)에 대해서 설명할 것이다.
전압 조절부(130)는 글로벌 비트 라인(GBL)에 연결되어, 전압을 제공할 수 있다. 전압 조절부(130)는 메모리 셀(MC)의 턴온 전에 초기 전압(VL)을 글로벌 비트 라인(GBL)에 전달하고, 메모리 셀(MC)의 턴온 후, 라이트 전압(Vwrite)을 글로벌 비트 라인(GBL)에 전달하도록 구성된다. 상기 초기 전압(VL)은 메모리 셀(MC)의 턴온을 유지할 수 있는 최소 레벨의 전압일 수 있다. 전압 조절부(130)는 전압 제공부(130a) 및 전압 선택부(130b)를 포함할 수 있다.
전압 제공부(130a)는 제 1 구동 신호(ENPL)에 응답하여 초기 전압(VL)을 전압 선택부(130b)에 제공하는 제 1 스위치(P1) 및 제 2 구동 신호(ENPH)에 응답하여, 라이트 전압(Vwrite) 전압을 전압 선택부(130b)에 제공하는 제 2 스위치(P2)를 포함할 수 있다. 제 1 구동 신호(ENPL) 및 제 2 구동 신호(ENPH)는 각각 제어 로직(200)에서 생성될 수 있다. 예를 들어, 제 1 구동 신호(ENPL)는 감지 신호(D)가 발생되기 전에 인에이블되는 신호일 수 있고, 제 2 구동 신호(ENPH)는 감지 신호(D)가 발생된 후에 인에이블되는 신호일 수 있다. 예를 들어, 제 1 및 제 2 스위치(P1,P2)가 PMOS 트랜지스터인 경우, 제 1 및 제 2 구동 신호(ENPL,ENPH)는 로우 레벨일 때 인에이블될 수 있다.
전압 선택부(130b)는 감지 신호(D)가 발생되기 이전, 초기 전압(VL)이 글로벌 비트 라인(GBL)에 인가될 수 있도록, 글로벌 비트 라인(GBL)과 제 1 스위치(P1)를 전기적으로 연결시킬 수 있다. 전압 선택부(130b)는 감지 신호(D)가 발생된 이후, 라이트 전압(Vwrite)이 글로벌 비트 라인(GBL)에 인가될 수 있도록, 글로벌 비트 라인(GBL)과 제 2 스위치(P2)를 전기적으로 연결시킬 수 있다. 예를 들어, 전압 선택부(130b)는 감지 신호(P)에 응답하여 구동되는 PMOS 트랜지스터(PM1) 및 감지 신호(D)에 응답하여 구동되는 NMOS 트랜지스터(NM1)로 구성될 수 있다. 상기 PMOS 트랜지스터(PM1)는 감지 신호(D)가 디스에이블될 때, 제 1 스위치(P1)와 글로벌 비트 라인(GBL)을 전기적으로 연결시킬 수 있다. 상기 NMOS 트랜지스터(NM1)는 감지 신호(D)가 인에이블될 때, 제 2 스위치(P2)와 글로벌 비트 라인(GBL)을 전기적으로 연결시킬 수 있다. 본 실시예의 전압 선택부(130b)는 PMOS 트랜지스터(PM1) 및 NMOS 트랜지스터(NM1)로 구성된 예를 설명하고 있지만, 다양한 선택부가 여기에 이용될 수 있다.
전류 조절부(170)는 글로벌 워드 라인(GWL)과 연결되어, 전류를 제공할 수 있다. 이와 같은 전류 조절부(170)은 글로벌 워드 라인(GWL)과 워드 라인 전압 터미널(Vb) 사이에 연결될 수 있다. 전류 조절부(170)는 메모리 셀(MC) 턴온 전에, 상기 초기 전압에 따른 초기 전류(ISEL)를 제공하고, 메모리 셀(MC)의 턴온 후에, 상기 라이트 전압에 따른 라이트 전류(Iwrite)를 제공할 수 있다.
전류 조절부(170)는 전류 제공부(170a) 및 전류 선택부(170b)를 포함할 수 있다. 전류 조절부(170a)는 워드 라인 전압 터미널(Vb)과 연결되는 초기 전류원(ISEL) 및 라이트 전류원(Iwrite)를 포함할 수 있다. 초기 전류원(ISEL)은 예를 들어, 초기 전압(VL)에 해당하는 전류를 제공할 수 있고, 라이트 전류원(Iwrite)는 라이트 전압(Vwrite)에 해당하는 전류를 제공할 수 있다.
전류 선택부(170b)는 감지 신호(D)에 응답하여 구동되는 PMOS 트랜지스터(PM2) 및 감지 신호(D)에 응답하여 구동되는 NMOS 트랜지스터(NM2)로 구성될 수 있다. 상기 PMOS 트랜지스터(PM2)는 감지 신호(D)가 로우로 디스에이블될 때, 초기 전류원(ISEL)과 라이트 펄스 제어블록(160)을 전기적으로 연결시킬 수 있다. 상기 NMOS 트랜지스터(NM2)는 감지 신호(D)가 하이로 인에이블될 때, 라이트 전류원(Iwrite)과 라이트 펄스 제어블록(160)을 전기적으로 연결시킬 수 있다. 본 실시예의 전류 선택부(170b)는 PMOS 트랜지스터(PM2) 및 NMOS 트랜지스터(NM2)로 구성된 예를 설명하고 있지만, 다양한 선택부가 여기에 이용될 수 있다.
메모리 셀(MC)이 선택되고, 선택된 메모리 셀(MC)이 턴온되기 이전, 전압 조절부(130) 및 전류 조절부(170)의 구동에 의해, 메모리 셀(MC)에 턴온을 유지할 수 있는 최소의 전압(VL) 및 최소의 전류(ISEL)가 인가된다. 이에 따라, 메모리 셀(MC)의 선택 초기, 인가된 전압 및 전류의 절대량이 감소되기 때문에, 턴온과 동시에 발생되는 스냅백 전류(전압) 및 오버슛 전류(전압)가 감소된다. 이에 따라, 스냅백 전류(전압) 및 오버슛 전류(전압)이 메모리 셀에 미치는 영향을 줄일 수 있다. 그 후, 메모리 셀(MC)이 턴온되어, 감지 신호(D)가 검출되면, 정상적인 라이트 동작이 수행될 수 있도록, 전압 조절부(130) 및 전류 조절부(170)는 라이트 전압(Vwrite) 및 라이트 전류(Iwrite)를 제공할 수 있다.
본 발명에 따르면, 제어 회로 블록과 인접하게 위치되는 근접 셀 그룹의 메모리 셀 선택시, 메모리 셀 턴온 후, 글로벌 워드 라인(혹은 선택된 워드 라인)에 고저항 패스를 연결시킨다. 이에 따라, 메모리 셀 턴온 후, 라이트 동작 복귀시, 과도 전류의 발생을 감소시킬 수 있다.
또한, 본 실시예의 글로벌 비트 라인 및 글로벌 워드 라인에, 전압 조절부 및 전류 조절부를 각각 설치한다. 이에 따라, 선택된 메모리 셀의 턴온 전에, 상기 메모리 셀의 턴 온에 필요한 최소의 전압 및 전류를 제공하고, 메모리 셀 턴온 후에 정상적인 라이트 전압 및 전류를 제공한다. 이에 따라, 메모리 셀 턴온시 발생될 수 있는 스냅백 전류 및 오버 슛 전류의 영향을 줄일 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
110 : 메모리 셀 어레이 120 : 컬럼 스위치 블록
130 : 전압 조절부 150 : 로우 스위치 블록
160 : 라이트 펄스 제어블록 170 : 전류 조절부
200 : 제어 로직 210 : 제어 신호 생성부

Claims (20)

  1. 글로벌 워드 라인과 글로벌 비트 라인 사이에 연결된 복수의 메모리 셀; 및
    상기 복수의 메모리 셀들을 제어하는 제어 회로 블록을 포함하고,
    상기 제어 회로 블록은,
    상기 글로벌 워드 라인과 선택된 메모리 셀 사이에 연결되어, 상기 선택된 메모리 셀의 위치에 따라 상기 메모리 셀에 흐르는 전류량을 조절하는 라이트 펄스 제어블록을 포함하는 저항 변화 메모리 장치.
  2. 제 1 항에 있어서,
    상기 라이트 펄스 제어블록은,
    고저항 패스부, 및
    바이패스부를 포함하고,
    상기 선택된 메모리 셀의 위치에 따라, 상기 고저항 패스부 및 상기 바이패스부 중 하나가 선택적으로 상기 글로벌 워드 라인과 상기 선택된 메모리 셀 사이에 연결되도록 구성되는 저항 변화 메모리 장치.
  3. 제 2 항에 있어서,
    상기 복수의 메모리 셀들 중 상기 제어 회로 블록과 근접한 메모리 셀의 턴온 시, 상기 고저항 패스부를 인에이블하고,
    상기 복수의 메모리 셀들 중 상기 제어 회로 블록과 이격된 메모리 셀의 턴온 시, 상기 바이패스부를 인에이블하도록 구성되는 저항 변화 메모리 장치.
  4. 제 2 항에 있어서,
    상기 제어 회로 블록은, 상기 선택된 메모리 셀의 전류를 기초하여, 상기 선택된 메모리 셀의 턴온 여부를 감지하여, 감지 신호를 생성하는 검출 회로 블록을 포함하고,
    상기 라이트 펄스 제어블록은 상기 감지 신호 및 상기 선택된 메모리 셀의 어드레스 정보에 응답하여, 상기 고저항 패스부 및 상기 바이패스부 중 하나를 인에이블시키도록 구성되는 저항 변화 메모리 장치.
  5. 제 4 항에 있어서,
    상기 제어 회로 블록은,
    상기 검출 회로 블록으로부터 제공되는 상기 감지 신호 및 상기 선택된 메모리 셀의 어드레스 정보를 논리 조합하여, 상기 라이트 펄스 제어블록의 상기 고저항 패스부 및 상기 바이패스부를 인에이블시키기 위한 제어 신호를 생성하는 제어 신호 생성부를 더 포함하는 저항 변화 메모리 장치.
  6. 제 1 항에 있어서,
    상기 라이트 펄스 제어블록은 상기 글로벌 워드 라인과 상기 선택된 메모리 셀 사이에 병렬로 연결되는 고저항 패스부 및 바이패스부를 포함하고,
    상기 고저항 패스부는 MOS 트랜지스터로 구성되고,
    상기 고저항 패스부의 MOS 트랜지스터는 상기 바이패스부가 선택되었을 때의 저항보다 큰 저항을 갖고, 상기 바이패스부가 선택되지 않을 때의 저항보다는 작은 값을 갖는 저항 변화 메모리 장치.
  7. 제 1 항에 있어서,
    상기 라이트 펄스 제어블록은 상기 글로벌 워드 라인과 상기 선택된 메모리 셀 사이에 병렬로 연결되는 고저항 패스부 및 바이패스부를 포함하고,
    상기 고저항 패스부는 가변 저항을 포함하고,
    상기 가변 저항은 상기 바이패스부가 선택되었을 때의 저항 보다 큰 저항을 갖고, 상기 바이패스부가 선택되지 않을 때의 저항보다는 작은 값을 갖는 저항 변화 메모리 장치.
  8. 제 1 항에 있어서,
    상기 라이트 펄스 제어블록은 상기 글로벌 워드 라인과 상기 선택된 메모리 셀 사이에 병렬로 연결되는 고저항 패스부 및 바이패스부를 포함하고
    상기 고저항 패스부는 복수의 전류 제어 신호에 응답하여 각각 선택되는 병렬로 연결된 복수의 트랜지스터를 포함하는 저항 변화 메모리 장치.
  9. 제 2 항에 있어서,
    상기 바이패스부는 NMOS 트랜지스터 및 PMOS 트랜지스터로 구성되는 트랜스퍼 게이트로 구성되는 저항 변화 메모리 장치.
  10. 제 1 항에 있어서,
    상기 글로벌 비트 라인에 연결되는 전압 조절부를 더 포함하고,
    상기 전압 조절부는 상기 선택된 메모리 셀이 턴온되지 않을 때, 메모리 셀의 턴온을 유지할 수 있는 초기 전압을 제공하다가, 상기 선택된 메모리 셀이 턴온되면, 라이트 전압을 제공하도록 구성되는 저항 변화 메모리 장치.
  11. 제 1 항에 있어서,
    상기 글로벌 워드 라인에 연결되는 전류 조절부를 더 포함하고,
    상기 전류 조절부는 상기 선택된 메모리 셀이 턴온되지 않을 때, 메모리 셀의 턴온을 유지할 수 있는 초기 전류를 제공하다가, 상기 선택된 메모리 셀이 턴온되면, 라이트 전류를 제공하도록 구성되는 저항 변화 메모리 장치.
  12. 복수의 워드 라인, 복수의 비트 라인, 및 상기 복수의 워드 라인과 상기 복수의 비트 라인 사이에 각각 형성되는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이; 및
    상기 메모리 셀 어레이의 가장자리에 위치되어, 상기 메모리 셀들을 제어하는 제어 회로 블록을 포함하며,
    상기 제어 회로 블록은,
    선택된 메모리 셀의 턴온 여부를 감지하여, 감지 결과에 따라 감지 신호를 생성하는 검출 회로 블록; 및
    상기 감지 신호 및 상기 선택된 메모리 셀의 어드레스 정보에 따라, 상기 선택된 메모리 셀과 연결된 워드 라인에 고저항 패스부 및 바이패스부를 선택적으로 연결하는 라이트 펄스 제어블록을 포함하는 저항 변화 메모리 장치.
  13. 제 12 항에 있어서,
    상기 라이트 펄스 제어블록은,
    상기 감지 신호가 인에이블되고, 상기 선택된 메모리 셀의 어드레스가 상기 제어 회로 블록과 근접한 근접 셀 그룹 범위에 있는 경우, 상기 고저항 패스부를 인에이블시키고,
    상기 감지 신호가 인에이블되지 않거나, 상기 선택된 메모리 셀의 어드레스가 상기 제어 회로 블록과 이격된 원격 셀 그룹 범위에 있는 경우, 상기 바이패스부를 인에이블시키도록 구성된 저항 변화 메모리 장치.
  14. 제 12 항에 있어서,
    상기 제어 회로 블록은,
    상기 감지 신호 및 상기 선택된 메모리 셀의 어드레스 정보를 논리 조합하여, 상기 라이트 펄스 제어블록의 상기 고저항 패스부 및 상기 바이패스부를 인에이블시키기 위한 제어 신호를 생성하는 제어 신호 생성부를 더 포함하는 저항 변화 메모리 장치.
  15. 제 12 항에 있어서,
    상기 제어 회로 블록과 인접하게 배치되어 에러 비율이 높은 메모리 셀들을 근접 셀 그룹으로 사전 설정하고, 상기 제어 회로 블록과 이격 배치되어 상기 에러 비율이 낮은 메모리 셀들을 원격 셀 그룹으로 사전 설정하는 위치 저장 블록을 더 포함하는 근접 셀 그룹원격 셀 그룹저항 변화 메모리 장치.
  16. 제 12 항에 있어서,
    상기 고저항 패스부는 MOS 트랜지스터로 구성되고,
    상기 고저항 패스부의 MOS 트랜지스터는 상기 바이패스부가 선택되었을 때의 저항보다 큰 저항을 갖고, 상기 바이패스부가 선택되지 않을 때의 저항보다는 작은 값을 갖는 저항 변화 메모리 장치.
  17. 제 12 항에 있어서,
    상기 고저항 패스부는 가변 저항을 포함하고,
    상기 가변 저항은 상기 바이패스부가 선택되었을 때의 저항 보다 큰 저항을 갖고, 상기 바이패스부가 선택되지 않을 때의 저항보다는 작은 값을 갖는 저항 변화 메모리 장치.
  18. 제 12 항에 있어서,
    상기 고저항 패스부는 복수의 전류 제어 신호에 응답하여 각각 선택되는 병렬로 연결된 복수의 트랜지스터를 포함하는 저항 변화 메모리 장치.
  19. 제 12 항에 있어서,
    상기 복수의 비트 라인이 연결되는 글로벌 비트 라인; 및
    상기 글로벌 비트 라인에 전압을 제공하는 전압 조절부를 더 포함하고,
    상기 전압 조절부는 상기 선택된 메모리 셀이 턴온되지 않을 때, 메모리 셀의 턴온을 유지할 수 있는 초기 전압을 제공하다가, 상기 선택된 메모리 셀이 턴온되면, 라이트 전압을 제공하도록 구성되는 저항 변화 메모리 장치.
  20. 제 12 항에 있어서,
    상기 복수의 워드 라인이 연결되는 글로벌 워드 라인; 및
    상기 글로벌 워드 라인에 전류를 제공하는 전류 조절부를 더 포함하고,
    상기 전류 조절부는 상기 선택된 메모리 셀이 턴온되지 않을 때, 메모리 셀의 턴온을 유지할 수 있는 초기 전류를 제공하다가, 상기 선택된 메모리 셀이 턴온되면, 라이트 전류를 제공하도록 구성되는 저항 변화 메모리 장치.
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