KR20090100110A - 저항체를 이용한 비휘발성 메모리 장치 - Google Patents

저항체를 이용한 비휘발성 메모리 장치 Download PDF

Info

Publication number
KR20090100110A
KR20090100110A KR1020080025525A KR20080025525A KR20090100110A KR 20090100110 A KR20090100110 A KR 20090100110A KR 1020080025525 A KR1020080025525 A KR 1020080025525A KR 20080025525 A KR20080025525 A KR 20080025525A KR 20090100110 A KR20090100110 A KR 20090100110A
Authority
KR
South Korea
Prior art keywords
word line
pull
sub word
line driver
response
Prior art date
Application number
KR1020080025525A
Other languages
English (en)
Inventor
최병길
김두응
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020080025525A priority Critical patent/KR20090100110A/ko
Priority to US12/406,441 priority patent/US8264905B2/en
Publication of KR20090100110A publication Critical patent/KR20090100110A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
    • G11C11/15—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements using multiple magnetic layers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/025—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in signal lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50008—Marginal testing, e.g. race, voltage or current testing of impedance
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/1202—Word line control

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)

Abstract

저항체를 이용한 비휘발성 메모리 장치 및 그 구동 방법이 제공된다. 상기 비휘발성 메모리 장치는 메인 워드 라인, 다수의 서브 워드 라인으로, 각 서브 워드 라인은 다수의 비휘발성 메모리 셀과 연결된 다수의 서브 워드 라인, 및 다수의 서브 워드 라인의 전압 레벨을 조절하는 섹션 워드 라인 드라이버를 포함하되, 섹션 워드 라인 드라이버는 다수의 서브 워드 라인 각각과 공통 노드와 연결된 다수의 풀다운 소자와, 공통 노드와 메인 워드 라인과 연결된 선택 소자를 포함한다.
Figure P1020080025525
섹션 워드 라인 드라이버, 풀다운 소자, 공통 노드

Description

저항체를 이용한 비휘발성 메모리 장치{Nonvolatile memory device using variable resistive element}
본 발명은 저항체를 이용한 비휘발성 메모리 장치에 관한 것이다.
저항체(resistance material)를 이용한 비휘발성 메모리 장치에는 상변화 메모리 장치(PRAM: Phase change Random Access Memory), 저항 메모리 장치(RRAM: Resistive RAM), 자기 메모리 장치(MRAM: Magnetic RAM) 등 있다. 동적 메모리 장치(DRAM: Dynamic RAM)나 플래시 메모리 장치는 전하(charge)를 이용하여 데이터를 저장하는 반면, 저항체를 이용한 비휘발성 메모리 장치는 캘코제나이드 합금(chalcogenide alloy)과 같은 상변화 물질의 상태 변화(PRAM), 가변 저항체의 저항 변화(RRAM), 강자성체의 자화상태에 따른 MTJ(Magnetic Tunnel Junction) 박막의 저항 변화(MRAM) 등을 이용하여 데이터를 저장한다.
여기서, 비휘발성 메모리 셀을 예를 들어 설명하면, 상변화 물질은 가열 후 냉각되면서 결정 상태 또는 비정질 상태로 변화되는데, 결정 상태의 상변화 물질은 저항이 낮고 비정질 상태의 상변화 물질은 저항이 높다. 따라서, 결정 상태는 셋(set) 데이터 또는 0데이터로 정의하고 비정질 상태는 리셋(reset) 데이터 또는 1데이터로 정의할 수 있다.
도 1은 종래의 비휘발성 메모리 장치를 설명하기 위한 회로도이다.
도 1을 참조하면, 종래의 비휘발성 메모리 장치는 다수의 메모리 셀 블록(BLK0, BLK1), 다수의 섹션 워드 라인 드라이버 블록(SWD_BLK0~SWD_BLK2), 다수의 컨정션 블록(conjunction block)(CNJ0~CNJ2)을 포함한다.
각 메모리 셀 블록(BLK0, BLK1)은 도면에 명확하게 표시하지 않았으나, 다수의 비휘발성 메모리 셀이 매트릭스 형태로 배열되어 있다. 메인 워드 라인(MWL)은 다수의 메모리 셀 블록(BLK0, BLK1)에 공통되도록 배치되고, 다수의 서브 워드 라인(SWL0~SWLn)은 각 메모리 셀 블록(BLK0, BLK1)에 대응되도록 배치된다. 도면에 표시하지 않았으나, 각 서브 워드 라인(SWL0~SWLn)은 다수의 비휘발성 메모리 셀과 연결되어 있다.
각 섹션 워드 라인 드라이버 블록(SWD_BLK0~SWD_BLK2) 내에는 다수의 섹션 워드 라인 드라이버가 형성되어 있는데, 섹션 워드 라인 드라이버는 대응되는 서브 워드 라인(SWL0~SWLn)의 전압 레벨을 조절하는 역할을 한다. 각 섹션 워드 라인 드라이버는 서브 워드 라인(SWL0~SWLn)의 전압 레벨을 상승시키는 풀업 소자(U0~Un)와, 서브 워드 라인(SWL0~SWLn)의 전압 레벨을 하강시키는 풀다운 소자(D0~Dn)를 포함한다. 특히, 종래의 비휘발성 메모리 장치에서, 풀업 소자(U0~Un)와 풀다운 소자(D0~Dn)는 메인 워드 라인(MWL)에 인가된 전압에 응답하여 동작한다. 풀업 소자(U0~Un)는 PMOS 트랜지스터로 구성되고, 풀다운 소자(D0~Dn)는 NMOS 트랜지스터 로 구성될 수 있다.
한편, 컨정션 블록(CNJ0~CNJ2) 내에는 다수의 풀다운 소자(D0~Dn) 각각과 연결된 선택 소자(S0~Sn)가 형성되어 있고, 이러한 선택 소자(S0~Sn)는 신호 제공부(10)에서 제공하는 블록 정보를 포함하는 신호(E00~En0, E01~En1, E02~En2)에 응답하여 동작한다. 선택 소자(S0~Sn)는 NMOS 트랜지스터로 구성될 수 있다.
종래의 비휘발성 메모리 장치는, 풀다운 소자(D0~Dn)를 구성하는 NMOS 트랜지스터의 소오스(source)가 서로 전기적으로 분리되어 있기 때문에, 풀다운 소자(D0~Dn)의 레이아웃 사이즈를 줄이기 어렵다. 또한, 접지(GND)가 컨정션 블록(CNJ0~CNJ2) 내에 위치하고 있기 때문에, 풀다운 소자(D0~Dn)와 접지(GND) 사이의 거리가 너무 멀다. 따라서, 풀다운 소자(D0~Dn)와 접지(GND) 사이에는 큰 기생 저항(R)이 존재하게 되고, 이러한 기생 저항(R)은 비휘발성 메모리 장치의 성능(performance)를 떨어뜨린다.
본 발명이 해결하고자 하는 과제는, 레이아웃 사이즈가 감소되고 성능이 향상된 비휘발성 메모리 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 비휘발성 메모리 장치의 일 태양은 메인 워드 라인, 다수의 서브 워드 라인으로, 각 서브 워드 라인은 다수의 비 휘발성 메모리 셀과 연결된 다수의 서브 워드 라인, 및 다수의 서브 워드 라인의 전압 레벨을 조절하는 섹션 워드 라인 드라이버를 포함하되, 섹션 워드 라인 드라이버는 다수의 서브 워드 라인 각각과 공통 노드와 연결된 다수의 풀다운 소자와, 공통 노드와 메인 워드 라인과 연결된 선택 소자를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 비휘발성 메모리 장치의 다른 태양은 메인 워드 라인, 다수의 비휘발성 메모리 셀과 연결된 서브 워드 라인, 및 서브 워드 라인의 전압 레벨을 조절하는 섹션 워드 라인 드라이버를 포함하되, 섹션 워드 라인 드라이버는 서브 워드 라인과 연결되고 블록 정보를 포함하는 신호에 응답하여 동작하는 풀다운 소자와, 풀다운 소자와 접지 사이에 연결되고 메인 워드 라인에 인가된 전압에 응답하여 동작하는 선택 소자를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 비휘발성 메모리 장치의 또 다른 태양은 다수의 메모리 셀 블록으로, 다수의 메모리 셀 블록은 메인 워드 라인에 공통되고, 각 메모리 셀 블록은 서브 워드 라인에 대응되는 다수의 메모리 셀 블록, 및 다수의 메모리 셀 블록 사이에 각각 배치된 다수의 섹션 워드 라인 드라이버 블록을 포함하되, 적어도 하나의 메모리 셀 블록의 일측과 타측에는 서로 다른 제1 및 제2 섹션 워드 라인 드라이버 블록이 배치되고, 제1 섹션 워드 라인 드라이버 블록은 풀업 소자를 포함하지 않고, 서브 워드 라인과 연결되고 제1 블록 정보를 포함하는 신호를 포함하는 신호에 응답하여 동작하는 제1 풀다운 소자와, 제1 풀다운 소자와 접지 사이에 연결되고 메인 워드 라인에 인가된 전압에 응답하여 동작하는 제1 선택 소자를 포함하고, 제2 섹션 워드 라인 드라이버 블록은 서브 워드 라인과 연결되고 제2 블록 정보를 포함하는 신호를 포함하는 신호에 응답하여 동작하는 풀업 소자 및 제2 풀다운 소자와, 제2 풀다운 소자와 접지 사이에 연결되고 메인 워드 라인에 인가된 전압에 응답하여 동작하는 제2 선택 소자를 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "연결된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 연결된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해 서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 본 발명의 실시예들은 상변화 메모리 장치(PRAM: Phase change Random Access Memory)를 이용하여 설명할 것이다. 그러나, 본 발명은 저항성 메모리 장치(RRAM: Resistive RAM), 강유전체 메모리 장치(FRAM: Ferroelectric RAM)과 같이 저항체를 이용한 비휘발성 메모리 장치에 모두 적용될 수 있음은 본 발명이 속하는 기술의 당업자에게 자명하다.
도 2는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 설명하기 위한 예시적 블록도이다.
도 2를 참조하면, 비휘발성 메모리 장치(100)는 다수의 메모리 뱅크(BANK0~BANK15), 로우 디코더(120), 컬럼 디코더(130), 입출력 회로(140)를 포함한다.
다수의 메모리 뱅크(BANK0~BANK15)는 각각 매트릭스 형태로 배열된 다수의 비휘발성 메모리 셀을 포함한다. 이러한 메모리 뱅크(BANK0~BANK15)는 계층적으로 구분될 수 있는데, 도시된 바와 같이 각 메모리 뱅크(BANK0~BANK15)는 다수의 메모리 섹터(SECTOR0~SECTOR7)를 포함하고, 각 메모리 섹터(SECTOR0~SECTOR7)는 다수의 메모리 셀 블록(BLK0~BLKn)을 포함할 수 있다.
이하에서는 다수의 메모리 뱅크(BANK0~BANK15) 중 BANK8에 대해서 예를 들어 설명하나, 다른 메모리 뱅크에 동일하게 적용될 수 있음은 자명하다.
로우 디코더(120)는 메모리 뱅크(BANK8)에서의 로우 어드레스를 지정하고, 컬럼 디코더(130)는 메모리 뱅크(BANK8)에서의 컬럼 어드레스를 지정한다. 입출력 회로(140)는 센스 앰프(S/A)와 라이트 드라이버(W/D)를 포함하여, 메모리 뱅크(BANK8)에서의 라이트 동작 및/또는 리드 동작을 한다.
도 3은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 회로도로, 도 2의 메모리 섹터(SECTOR0)을 구체적으로 도시한 회로도이다. 도 4는 설명의 편의를 위해서 도 3의 섹션 워드 라인 드라이버 블록(SWD_BLK1)과 메모리 셀 블록(BLK1)을 자세히 나타낸 회로도이다. 본 발명의 일 실시예에서 다수의 메모 리 섹터(SECTOR0~SECTOR7) 중 메모리 섹터(SECTOR0)를 예를 들어 설명하나, 다른 메모리 섹터에 동일하게 적용될 수 있음은 자명하다.
도 3 및 도 4를 참조하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는 다수의 메모리 셀 블록(BLK0, BLK1), 다수의 섹션 워드 라인 드라이버 블록(SWD_BLK0~SWD_BLK2), 다수의 컨정션 블록(conjunction block)(CNJ0~CNJ2)을 포함한다.
다수의 메모리 셀 블록(BLK0, BLK1) 내에는 각각 매트릭스 형태로 배열된 다수의 비휘발성 메모리 셀(Cp)이 형성되어 있다.
다수의 비휘발성 메모리 셀(Cp)은 워드 라인과 비트 라인이 교차되는 영역에 위치할 수 있다. 여기서, 워드 라인은 메인 워드 라인(MWL)과 다수의 서브 워드 라인(SWL0~SWLn)을 이용한 계층적 워드 라인 구조(hierarchical wordline structure)로 구현될 수 있다. 자세히 설명하면, 각 메인 워드 라인(MWL)은 다수의 메모리 블록(BLK0, BLK1)에 공통되도록 배치되고, 각 서브 워드 라인(SWL0~SWLn)은 각 메모리 블록(BLK0, BLK1)에 대응되도록 배치된다. 이와 같은 구조에서, 다수의 비휘발성 메모리 셀(Cp)은 서브 워드 라인(SWL0~SWLn)과 비트 라인(BL0~BLm)이 교차되는 영역에 위치하게 된다. 도면에서는 정확하게 표시하지 않았으나, 비트 라인(BL0~BLm)도 계층적 비트 라인 구조(hierarchical bitline structure)로 구현될 수 있다.
비휘발성 메모리 셀(Cp)은 저장되는 데이터에 따라 서로 다른 저항을 갖는 상변화 물질을 구비하는 가변 저항 소자(Rp)와, 가변 저항 소자(Rp)를 관통하여 흐 르는 전류(Icell)를 제어하는 억세스 소자(D)를 포함한다. 도면에서는 비휘발성 메모리 셀(Cp)의 예로, 억세스 소자(D)로 다이오드를 사용하는 다이오드 제어 상변화 메모리 셀(diode-controlled PRAM cell)을 도시하였으나, 본 발명의 권리 범위가 이에 한정되는 것은 아니다. 예를 들어, 억세스 소자(D)로서 트랜지스터를 사용하여도 무방하다.
가변 저항 소자(Rp)는 비트 라인(BL0~BLm)과 억세스 소자(D) 사이에 연결되고, 억세스 소자(D)의 애노드(anode)는 가변 저항 소자(Rp)에 커플링되고 캐소드(cathode)는 서브 워드 라인(SWL0~SWLn)과 연결된 다이오드를 사용할 수 있다. 다만, 도 4에서와는 달리 실시 형태에 따라 가변 저항 소자(Rp)와 억세스 소자(D)의 위치는 바뀔 수 있다. 한편, 상변화 물질은 2개의 원소를 화합한 GaSb, InSb, InSe. Sb2Te3, GeTe, 3개의 원소를 화합한 GeSbTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등 다양한 종류의 물질을 사용할 수 있다. 이 중에서 게르마늄(Ge), 안티모니(Sb), 텔루리움(Te)으로 이루어진 GeSbTe를 주로 이용할 수 있다.
섹션 워드 라인 드라이버 블록(SWD_BLK0~SWD_BLK2)은 메모리 셀 블록(BLK0, BLK1) 사이에 배치되어 있을 수 있다. 각 섹션 워드 라인 드라이버 블록(SWD_BLK0~SWD_BLK2) 내에는 섹션 워드 라인 드라이버가 형성되어 있는데, 섹션 워드 라인 드라이버는 서브 워드 라인(SWL0~SWLn)의 전압 레벨을 조절하는 역할을 한다.
본 발명의 일 실시예에서, 일부의 섹션 워드 라인 드라이버 블록(예를 들어, SWD_BLK1) 내에는 풀업 소자(U0~Un)와, 풀다운 소자(D0~Dn)와, 선택 소자(S)가 배치된다. 또한, 다른 일부의 섹션 워드 라인 드라이버 블록(예를 들어, SWD_BLK0, SWD_BLK2) 내에는 풀업 소자는 없고, 풀다운 소자(D0~Dn)와 선택 소자(S)는 있다. 즉, 메모리 셀 블록(예를 들어, BLK1)의 일측에 있는 섹션 워드 라인 드라이버 블록(SWD_BLK1) 내에는 풀업 소자(U0~Un)가 배치되어 있을 수 있고, 타측에 있는 섹션 워드 라인 드라이버 블록(SWD_BLK2) 내에는 풀업 소자가 없을 수 있다.
이와 같이 일부의 섹션 워드 라인 드라이버 블록(SWD_BLK0, SWD_BLK2) 내에 풀업 소자가 배치되지 않는 경우, 섹션 워드 라인 드라이버 블록(SWD_BLK0, SWD_BLK2)의 레이아웃 사이즈를 줄일 수 있다. 구체적으로 설명하면, 섹션 워드 라인 드라이버 블록(SWD_BLK1)의 경우, 풀업 소자(즉, PMOS 트랜지스터)(U0~Un)와 풀다운 소자(즉, NMOS 트랜지스터)(D0~Dn)를 모두 포함하기 때문에, 섹션 워드 라인 드라이버 블록(SWD_BLK1) 내에는 래치업을 방지하기 위해서 PMOS 트랜지스터와 NMOS 트랜지스터 사이에 디자인 룰에서 정해진 절연 면적(isolation area)이 구비되어야 한다. 그런데, 섹션 워드 라인 드라이버 블록(SWD_BLK0, SWD_BLK2)은 풀다운 소자(즉, NMOS 트랜지스터)(D0~Dn)만을 포함하기 때문에, 절연면적이 불필요하다. 뿐만 아니라, 레이아웃 면적이 큰 PMOS 트랜지스터를 사용하지 않기 때문에(PMOS 트랜지스터의 레이아웃은 NMOS 트랜지스터의 레이아웃에 비해 상당히 큼), 섹션 워드 라인 드라이버 블록(SWD_BLK0, SWD_BLK2)의 레이아웃은 더더욱 줄어든다.
하지만, 레이아웃 상의 제한이 없다면, 모든 섹션 워드 라인 드라이버 블록(SWD_BLK0~SWD_BLK2)이 풀업 소자를 포함하여도 무방하다.
이하에서는, 섹션 워드 라인 드라이버 블록(SWD_BLK1) 내의 섹션 워드 라인 드라이버를 이용하여, 섹션 워드 라인 드라이버의 구성 및 동작에 대해서 자세히 설명한다.
풀업 소자(U0~Un)는 서브 워드 라인(SWL0~SWLn)의 전압 레벨을 상승시키는 역할을 하고, 예를 들어, 대응되는 서브 워드 라인(SWL0~SWLn)과, 구동 전압(POWER) 사이에 연결되고 블록 정보를 포함하는 신호(E01~En1)에 응답하여 동작하는 PMOS 트랜지스터일 수 있다. 풀다운 소자(D0~Dn)는 서브 워드 라인(SWL0~SWLn)의 전압 레벨을 하강시키는 역할을 하고, 예를 들어, 대응되는 서브 워드 라인(SWL0~SWLn)과, 공통 노드(NC) 사이에 연결되고 블록 정보를 포함하는 신호(E01~En1)에 응답하여 동작하는 NMOS 트랜지스터일 수 있다. 선택 소자(S)는 풀다운 소자(D0~Dn)의 일측 노드를 접지(GND)와 선택적으로 연결시키는 역할을 하고, 공통 노드(NC)와, 접지(GND) 사이에 연결되고 메인 워드 라인(MWL)에 인가된 전압에 응답하여 동작하는 NMOS 트랜지스터일 수 있다. 본 발명의 일 실시예에서는 풀업 소자(U0~Un)로 PMOS 트랜지스터를 예로 들고, 풀다운 소자(D0~Dn), 선택 소자(S)의 예로 NMOS 트랜지스터를 예로 들었으나 이에 한정되는 것은 아니다.
여기서, 블록 정보는, 섹션 워드 라인 드라이버와 연결된 서브 워드 라인(SWL0~SWLn)에 대응되는 메모리 셀 블록(BLK0, BLK1)을 지정하는 것일 수 있다. 예를 들어, 섹션 워드 라인 드라이버 블록(SWD_BLK0)에서는 메모리 셀 블록(BLK0) 을 지정하는 블록 정보를 포함하는 신호(E00~En0)을 제공받을 수 있고, 섹션 워드 라인 드라이버 블록(SWD_BLK1)에서는 메모리 셀 블록(BLK1)을 지정하는 블록 정보를 포함하는 신호(E01~En1)을 제공받을 수 있다. 다른 예를 들면, 섹션 워드 라인 드라이버 블록(SWD_BLK1)에서는 양쪽에 배치된 메모리 셀 블록(BLK0, BLK1)에 대한 블록 정보를 포함하는 신호(E01~En1)를 제공받을 수 있다.
특히, 본 발명의 일 실시예에서, 풀다운 소자(D0~Dn)를 구성하는 NMOS 트랜지스터의 소오스(source)는 서로 전기적으로 연결되어 있다. 따라서, 종래의 비휘발성 메모리 장치(도 1 참조)에 비해, 풀다운 소자(D0~Dn)의 레이아웃을 줄일 수 있다.
또한, 본 발명의 일 실시예에서, 선택 소자(S)와 접지(GND)는 컨정션 블록(CNJ1)이 아닌 섹션 워드 라인 드라이버 블록(SWD_BLK0~SWD_BLK2) 내에 형성되어 있다. 따라서, 풀다운 소자(D0~Dn)와 접지(GND) 사이의 거리가 상당히 가깝다. 따라서, 종래의 비휘발성 메모리 장치(도 1 참조)에 비해, 풀다운 소자(D0~Dn)와 접지(GND) 사이에 기생 저항의 크기를 줄일 수 있다.
구체적으로 설명하면, 비휘발성 메모리 장치의 라이트 동작 또는 리드 동작시에는, 선택된(즉, 라이트 또는 리드되어야 하는) 비휘발성 메모리 셀(Cp)에 전류(Icell)가 흐르게 된다. 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 경우, 전류(Icell)의 레벨을 조절하여 라이트 동작 또는 리드 동작을 수행하기 때문에, 전류(Icell)의 레벨이 상당히 중요하다. 예를 들어, 도 4에서 도시된 것과 같이, 서브 워드 라인(SWLn-1)과 비트 라인(BL1)과 연결된 비휘발성 메모리 셀(Cp)이 선택되었다면, 전류(Icell)는 비트 라인(BL1), 선택된 비휘발성 메모리 셀(Cp), 서브 워드 라인(SWLn-1), 풀다운 소자(Dn-1), 선택 소자(S)를 통해서 접지(GND)로 빠져 나가게 된다. 여기서, 전류(Icell)의 레벨은 비트 라인(BL1), 선택된 비휘발성 메모리 셀(Cp), 워드 라인(SWLn-1), 풀다운 소자(Dn-1), 선택 소자(S)의 저항 크기에 의해서 결정된다. 그런데, 종래의 비휘발성 메모리 장치(도 1 참조)와 같이, 풀다운 소자(D0~Dn)와 접지(GND) 사이에 기생 저항이 크다면, 전류(Icell)의 레벨은 기생 저항에 의해서도 크게 변할 수 있다. 본 발명의 일 실시예에 따른 비휘발성 메모리 장치에서는, 풀다운 소자(D0~Dn)와 접지(GND) 사이의 거리가 상당히 가깝게 하여 기생 저항의 크기를 최소화하였다. 따라서, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는 종래의 비휘발성 메모리 장치(도 1 참조)에 비해, 라이트 동작 성능, 리드 동작 성능이 크게 향상되었다.
컨정션 블록(CNJ1) 내에는 블록 정보를 포함하는 신호(E01~En1)를 제공하는 신호 제공부(210)가 형성되어 있을 수 있다.
도 5는 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 회로도이다. 도 6a 및 도 6b는 도 5의 비휘발성 메모리 장치의 동작을 설명하기 위한 도면들이다.
도 5를 참조하면, 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치가 도 2의 일 실시예와 다른 점은, 서브 워드 라인(SWL0~SWLn)이 플로팅되는 것을 방지하는 플로팅 방지부(220)를 더 포함한다는 것이다.
플로팅 방지부(220)는 대응되는 서브 워드 라인(SWL0~SWLn)과 연결된 다수의 플로팅 방지 소자(F0~Fn)를 포함할 수 있다. 이러한 플로팅 방지 소자(F0~Fn)는 구동 전압(POWER)과 대응되는 서브 워드 라인(SWL0~SWLn) 사이에 연결되고, 메인 워드 라인(MWL)에 인가된 전압에 응답하여 동작하는 PMOS 트랜지스터일 수 있다.
도 6a는 플로팅 방지부(220)가 없는 비휘발성 메모리 장치의 동작을 나타낸 도면이고, 도 6b는 플로팅 방지부가 설치된 비휘발성 메모리 장치의 동작을 나타낸 도면이다. 도 6a 및 도 6b에서는 설명의 편의를 위해서 간략하게 메인 워드 라인(MWL0, MWL1)과, 서브 워드 라인(SWL00, SWL01)과 관련된 부분만을 도시하였다. 괄호를 이용하여 표현한 것은 메인 워드 라인(MWL0, MWL1), 서브 워드 라인(SWL00, SWL01), 블록 정보를 포함하는 신호(E0)의 상태를 나타낸 것이다.
우선 도 6a를 참조하면, 서브 워드 라인(SWL00)과 연결된 비휘발성 메모리 셀을 선택하려면, 블록 정보를 포함하는 신호(E0)과 메인 워드 라인(MWL0)은 하이 레벨이 되어야 한다. 반면, 메인 워드 라인(MWL1)은 로우 레벨이 되어야 한다. 그런데, 블록 정보를 포함하는 신호(E0)는 서브 워드 라인(SWL00)과 연결된 섹션 워드 라인 드라이버와도 연결되어 있고, 서브 워드 라인(SWL01)과 연결된 섹션 워드 라인 드라이버와도 연결되어 있다. 따라서, 서브 워드 라인(SWL01)은 플로팅 상태가 된다.
이어서 도 6b를 참조하면, 서브 워드 라인(SWL00)과 연결된 비휘발성 메모리 셀을 선택하기 위해, 블록 정보를 포함하는 신호(E0)과 메인 워드 라인(MWL0)은 하이 레벨이 되고 메인 워드 라인(MWL1)이 로우 레벨이 되더라도, 서브 워드 라인(SWL01)은 플로팅 상태가 되지 않는다. 서브 워드 라인(SWL01)은 하이 레벨이 된 다. 왜냐하면, 메인 워드 라인(MWL1)이 로우 레벨이기 때문에, 메인 워드 라인(MWL1)과 연결된 플로팅 방지부(220_2)가 턴온되기 때문이다.
반면, 메인 워드 라인(MWL0)이 하이 레벨이기 때문에, 메인 워드 라인(MWL0)과 연결된 플로팅 방지부(220_1)는 턴오프된 상태이다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 종래의 비휘발성 메모리 장치를 설명하기 위한 회로도이다.
도 2는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 설명하기 위한 예시적 블록도이다.
도 3은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 회로도이다.
도 4는 설명의 편의를 위해서 도 3의 섹션 워드 라인 드라이버 블록(SWD_BLK1)과 메모리 셀 블록(BLK1)을 자세히 나타낸 회로도이다.
도 5는 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 회로도이다.
도 6a 및 도 6b는 도 5의 비휘발성 메모리 장치의 동작을 설명하기 위한 도면들이다.
(도면의 주요부분에 대한 부호의 설명)
BLK0, BLK1: 메모리 셀 블록
SWD_BLK0~SWD_BLK2: 섹션 워드 라인 드라이버 블록
CNJ0~CNJ2: 컨정션 블록
U0~Un: 풀업 소자 D0~Dn: 풀다운 소자
S: 선택 소자

Claims (19)

  1. 메인 워드 라인;
    다수의 서브 워드 라인으로, 상기 각 서브 워드 라인은 다수의 비휘발성 메모리 셀과 연결된 다수의 서브 워드 라인; 및
    상기 다수의 서브 워드 라인의 전압 레벨을 조절하는 섹션 워드 라인 드라이버를 포함하되,
    상기 섹션 워드 라인 드라이버는 상기 다수의 서브 워드 라인 각각과 공통 노드와 연결된 다수의 풀다운 소자와, 상기 공통 노드와 상기 메인 워드 라인과 연결된 선택 소자를 포함하는 비휘발성 메모리 장치.
  2. 제 1항에 있어서,
    상기 풀다운 소자는 블록 정보를 포함하는 신호에 응답하여 동작하는 비휘발성 메모리 장치.
  3. 제 1항 또는 제 2항에 있어서,
    상기 선택 소자는 상기 메인 워드 라인에 인가된 전압에 응답하여 동작하는 비휘발성 메모리 장치.
  4. 제 2항에 있어서,
    상기 풀다운 소자에 상기 블록 정보를 포함하는 신호를 제공하는 신호 제공부를 더 포함하고,
    상기 풀다운 소자 및 선택 소자는 섹션 워드 라인 드라이버 블록 내에 배치되고,
    상기 신호 제공부는 컨정션 블록(conjunction block) 내에 배치되는 비휘발성 메모리 장치.
  5. 제 1항에 있어서,
    상기 풀다운 소자는 상기 대응되는 서브 워드 라인과 상기 공통 노드 사이에 연결되고, 블록 정보를 포함하는 신호에 응답하여 동작하는 NMOS 트랜지스터인 비휘발성 메모리 장치.
  6. 제 1항 또는 제 5항에 있어서,
    상기 선택 소자는 상기 공통 노드와 접지 사이에 연결되고, 게이트는 상기 메인 워드 라인과 연결된 NMOS 트랜지스터인 비휘발성 메모리 장치.
  7. 제 1항에 있어서,
    상기 섹션 워드 라인 드라이버는 상기 다수의 서브 워드 라인 각각과 구동 전압과 연결된 다수의 풀업 소자를 더 포함하는 비휘발성 메모리 장치.
  8. 제 7항에 있어서,
    상기 풀업 소자는 블록 정보를 포함하는 신호에 응답하여 동작하는 비휘발성 메모리 장치.
  9. 제 7항에 있어서,
    상기 풀업 소자는 상기 서브 워드 라인과 상기 구동 전압 사이에 연결되고, 블록 정보를 포함하는 신호에 응답하여 동작하는 PMOS 트랜지스터인 비휘발성 메모리 장치.
  10. 제 1항에 있어서,
    상기 다수의 서브 워드 라인과 연결되고, 상기 메인 워드 라인에 인가된 전압에 응답하여 상기 연결된 서브 워드 라인이 플로팅되는 것을 방지하는 플로팅 방지부를 더 포함하는 비휘발성 메모리 장치.
  11. 제 1항에 있어서,
    상기 비휘발성 메모리 셀은 다이오드 제어 상변화 메모리 셀(diode-controlled PRAM cell)인 비휘발성 메모리 장치.
  12. 메인 워드 라인;
    다수의 비휘발성 메모리 셀과 연결된 서브 워드 라인; 및
    상기 서브 워드 라인의 전압 레벨을 조절하는 섹션 워드 라인 드라이버를 포함하되,
    상기 섹션 워드 라인 드라이버는 상기 서브 워드 라인과 연결되고 블록 정보를 포함하는 신호에 응답하여 동작하는 풀다운 소자와, 상기 풀다운 소자와 접지 사이에 연결되고 상기 메인 워드 라인에 인가된 전압에 응답하여 동작하는 선택 소자를 포함하는 비휘발성 메모리 장치.
  13. 제 12항에 있어서,
    상기 섹션 워드 라인 드라이버는 상기 서브 워드 라인과 연결되고 상기 블록 정보를 포함하는 신호에 응답하여 동작하는 풀업 소자를 더 포함하는 비휘발성 메모리 장치.
  14. 제 12항에 있어서,
    상기 풀다운 소자에 상기 블록 정보를 포함하는 신호를 제공하는 신호 제공부를 더 포함하고,
    상기 풀다운 소자 및 선택 소자는 섹션 워드 라인 드라이버 블록 내에 배치되고,
    상기 신호 제공부는 컨정션 블록(conjunction block) 내에 배치되는 비휘발성 메모리 장치.
  15. 제 12항에 있어서, 상기 서브 워드 라인은 다수개이고,
    상기 섹션 워드 라인 드라이버는 상기 다수의 서브 워드 라인 드라이버의 전압 레벨을 조절하고,
    상기 섹션 워드 라인 드라이버는 상기 다수의 서브 워드 라인 각각과 공통 노드 사이에 연결된 다수의 풀다운 소자와, 상기 공통 노드와 상기 접지 사이에 연결된 선택 소자를 포함하는 비휘발성 메모리 장치.
  16. 제 12항에 있어서,
    상기 서브 워드 라인과 연결되고, 상기 메인 워드 라인에 인가된 전압에 응답하여 상기 서브 워드 라인이 플로팅되는 것을 방지하는 플로팅 방지부를 더 포함하는 비휘발성 메모리 장치.
  17. 제 12항에 있어서,
    상기 비휘발성 메모리 셀은 다이오드 제어 상변화 메모리 셀(diode-controlled PRAM cell)인 비휘발성 메모리 장치.
  18. 다수의 메모리 셀 블록으로, 상기 다수의 메모리 셀 블록은 메인 워드 라인에 공통되고, 각 메모리 셀 블록은 서브 워드 라인에 대응되는 다수의 메모리 셀 블록; 및
    상기 다수의 메모리 셀 블록 사이에 각각 배치된 다수의 섹션 워드 라인 드 라이버 블록을 포함하되,
    상기 적어도 하나의 메모리 셀 블록의 일측과 타측에는 서로 다른 제1 및 제2 섹션 워드 라인 드라이버 블록이 배치되고,
    상기 제1 섹션 워드 라인 드라이버 블록은 풀업 소자를 포함하지 않고, 상기 서브 워드 라인과 연결되고 제1 블록 정보를 포함하는 신호를 포함하는 신호에 응답하여 동작하는 제1 풀다운 소자와, 상기 제1 풀다운 소자와 접지 사이에 연결되고 상기 메인 워드 라인에 인가된 전압에 응답하여 동작하는 제1 선택 소자를 포함하고,
    상기 제2 섹션 워드 라인 드라이버 블록은 상기 서브 워드 라인과 연결되고 제2 블록 정보를 포함하는 신호를 포함하는 신호에 응답하여 동작하는 풀업 소자 및 제2 풀다운 소자와, 상기 제2 풀다운 소자와 접지 사이에 연결되고 상기 메인 워드 라인에 인가된 전압에 응답하여 동작하는 제2 선택 소자를 포함하는 비휘발성 메모리 장치.
  19. 제 18항에 있어서,
    상기 제1 풀다운 소자에 상기 제1 블록 정보를 포함하는 신호를 제공하는 제1 신호 제공부를 더 포함하고,
    상기 제1 신호 제공부는 제1 컨정션 블록(conjunction block)에 배치되고,
    상기 제2 풀다운 소자에 상기 제2 블록 정보를 포함하는 신호를 제공하는 제2 신호 제공부를 더 포함하고,
    상기 제2 신호 제공부는 제2 컨정션 블록에 배치되는 비휘발성 메모리 장치.
KR1020080025525A 2008-03-19 2008-03-19 저항체를 이용한 비휘발성 메모리 장치 KR20090100110A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020080025525A KR20090100110A (ko) 2008-03-19 2008-03-19 저항체를 이용한 비휘발성 메모리 장치
US12/406,441 US8264905B2 (en) 2008-03-19 2009-03-18 Nonvolatile memory device using variable resistive element

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080025525A KR20090100110A (ko) 2008-03-19 2008-03-19 저항체를 이용한 비휘발성 메모리 장치

Publications (1)

Publication Number Publication Date
KR20090100110A true KR20090100110A (ko) 2009-09-23

Family

ID=41088762

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080025525A KR20090100110A (ko) 2008-03-19 2008-03-19 저항체를 이용한 비휘발성 메모리 장치

Country Status (2)

Country Link
US (1) US8264905B2 (ko)
KR (1) KR20090100110A (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101097435B1 (ko) * 2009-06-15 2011-12-23 주식회사 하이닉스반도체 멀티 레벨을 갖는 상변화 메모리 장치 및 그 구동방법
US9054296B2 (en) 2013-01-03 2015-06-09 Samsung Electronics Co., Ltd. Semiconductor device having diode and method of forming the same
US20150213884A1 (en) * 2014-01-30 2015-07-30 University Of Dayton Partitioned resistive memory array
US9620233B1 (en) * 2016-06-30 2017-04-11 Sandisk Technologies Llc Word line ramping down scheme to purge residual electrons

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3016392B2 (ja) * 1987-08-28 2000-03-06 株式会社日立製作所 スタティック型ｒａｍ
US5808500A (en) * 1996-06-28 1998-09-15 Cypress Semiconductor Corporation Block architecture semiconductor memory array utilizing non-inverting pass gate local wordline driver
US6031784A (en) * 1998-09-04 2000-02-29 G-Link Technology Hierarchical decoding of a memory device
JP2001126475A (ja) * 1999-10-25 2001-05-11 Mitsubishi Electric Corp 半導体記憶装置
IT1318158B1 (it) * 2000-07-13 2003-07-23 St Microelectronics Srl Dispositivo circuitale per effettuare una decodifica gerarchica diriga in dispositivi di memoria non-volatile.
US6515893B1 (en) * 2001-03-28 2003-02-04 Lsi Logic Corporation Source pulsed, low voltage CMOS SRAM cell for fast, stable operation
KR100515055B1 (ko) 2002-12-12 2005-09-14 삼성전자주식회사 모든 칼럼 선택 트랜지스터들을 선택할 수 있는 칼럼 프리디코더를 갖는 플레쉬 메모리 장치와 그 스트레스 테스트방법
GB0323295D0 (en) * 2003-10-04 2003-11-05 Dow Corning Deposition of thin films
KR100597636B1 (ko) * 2004-06-08 2006-07-05 삼성전자주식회사 상 변화 반도체 메모리 장치
JP4993540B2 (ja) * 2005-02-16 2012-08-08 ルネサスエレクトロニクス株式会社 半導体集積回路装置
KR100630744B1 (ko) 2005-03-21 2006-10-02 삼성전자주식회사 워드라인 구동회로의 레이아웃 면적을 감소시킨 반도체메모리 장치
KR100674992B1 (ko) * 2005-09-08 2007-01-29 삼성전자주식회사 구동전압 레벨을 변경할 수 있는 상 변화 메모리 장치
US20070165479A1 (en) 2006-01-17 2007-07-19 Norbert Rehm Local wordline driver scheme to avoid fails due to floating wordline in a segmented wordline driver scheme
KR100791332B1 (ko) * 2006-03-03 2008-01-07 삼성전자주식회사 상변화 메모리 장치

Also Published As

Publication number Publication date
US20090237986A1 (en) 2009-09-24
US8264905B2 (en) 2012-09-11

Similar Documents

Publication Publication Date Title
US7414915B2 (en) Memory device with reduced word line resistance
US8107275B2 (en) Nonvolatile memory device using variable resistive element
KR100886215B1 (ko) 저항체를 이용한 비휘발성 메모리 장치
US8213254B2 (en) Nonvolatile memory device with temperature controlled column selection signal levels
US7405965B2 (en) Phase change memory device
KR100674997B1 (ko) 상 변화 메모리 장치 및 상 변화 메모리 장치의 독출 동작제어방법
CN111816238B (zh) 阻变存储器件
KR20090048190A (ko) 저항체를 이용한 비휘발성 메모리 장치, 이를 포함하는메모리 시스템, 및 이의 구동 방법
KR100887069B1 (ko) 상 변화 메모리 장치
US10102897B2 (en) Memory device and method of operating the same
EP2559035A1 (en) Phase change memory with double write drivers
US8369136B2 (en) Resistive memory employing different pulse width signals for reading different memory cells
KR20090100110A (ko) 저항체를 이용한 비휘발성 메모리 장치
US7948794B2 (en) Nonvolatile memory device using variable resistive element
KR20100035446A (ko) 비휘발성 메모리 장치 및 그 구동 방법
US7852666B2 (en) Nonvolatile memory using resistance material
KR20100022788A (ko) 저항체를 이용한 비휘발성 메모리 장치
KR20070024803A (ko) 상변화 메모리 장치
US11342020B2 (en) Variable resistive memory device and method of operating the same
US8050079B2 (en) Nonvolatile memory device using variable resistive element
KR20100020265A (ko) 저항체를 이용한 비휘발성 메모리 장치

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid