KR100791332B1 - 상변화 메모리 장치 - Google Patents

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Abstract

상변화 메모리 장치가 제공된다. 상변화 메모리 장치는 다수의 메모리 블록으로, 각 메모리 블록은 다수의 상변화 메모리 셀을 구비하는 다수의 메모리 블록, 다수의 메모리 블록에 공통되도록 배치된 메인 워드 라인, 각 메모리 블록에 대응되도록 배치된 다수의 로컬 워드 라인, 및 메인 워드 라인과 각 로컬 워드 라인 사이에 연결되고, 메인 워드 라인에 인가된 전압과 블록 정보에 응답하여 로컬 워드 라인의 전압 레벨을 조절하는 다수의 섹션 워드 라인 드라이버로, 다수의 섹션 워드 라인 드라이버는 적어도 하나의 제1 섹션 워드 라인 드라이버와 적어도 하나의 제2 섹션 워드 라인 드라이버를 포함하고, 제1 섹션 워드 라인 드라이버는 풀업 소자는 포함하지 않고, 메인 워드 라인에 인가된 전압과 블록 정보에 응답하여 로컬 워드 라인의 전압 레벨을 풀다운시키는 풀다운 소자를 포함하고, 제2 섹션 워드 라인 드라이버는 메인 워드 라인에 인가된 전압에 응답하여 로컬 워드 라인의 전압 레벨을 풀업시키는 풀업 소자와, 메인 워드 라인에 인가된 전압과 블록 정보에 응답하여 로컬 워드 라인의 전압 레벨을 풀다운시키는 풀다운 소자를 포함한다.
상변화 메모리 장치, 섹션 워드 라인 드라이버, 레이아웃 면적

Description

상변화 메모리 장치{Phase change memory device}
도 1은 종래의 상변화 메모리 장치를 설명하기 위한 회로도이다.
도 2는 본 발명의 실시예들에 따른 상변화 메모리 장치를 설명하기 위한 예시적 블록도이다.
도 3는 본 발명의 일 실시예에 따른 상변화 메모리 장치를 설명하기 위한 회로도로, 도 2의 제1 메모리 섹터(SECTOR0)을 구체적으로 도시한 회로도이다.
도 4는 도 3의 섹션 워드 라인 드라이버(SWD0, SWD1)와 메모리 블록(BLK0, BLK1)를 자세히 나타낸 회로도이다.
도 5a는 본 발명의 일 실시예에 따른 상변화 메모리 장치의 레이아웃 면적을 설명하는 도면이고, 도 5b는 종래의 상변화 메모리 장치의 레이아웃 면적을 설명하는 도면이다.
도 6은 본 발명의 다른 실시예에 따른 상변화 메모리 장치를 설명하기 위한 회로도이다.
도 7은 본 발명의 또 다른 실시예에 따른 상변화 메모리 장치를 설명하기 위한 회로도이다.
(도면의 주요부분에 대한 부호의 설명)
100 : 상변화 메모리 장치 110 : 로우 디코더
120 : 메인 워드 라인 드라이버 130 : 컬럼 디코더
140 : 입출력 회로
BANKi; i=0~15 : 메모리 뱅크 SECTORj ; j=0~7 : 메모리 섹터
BLKk; k=0~n : 메모리 블록 MWLp; p=0~m : 메인 워드 라인
LWLk; k=0~n : 로컬 워드 라인
SWDk; k=0~n : 섹션 워드 라인 드라이버
210 : 제1 섹션 워드 라인 드라이버
220 : 제2 섹션 워드 라인 드라이버
본 발명은 상변화 메모리 장치에 관한 것으로, 보다 상세하게는 레이아웃 면적을 감소시킨 상변화 메모리 장치에 관한 것이다.
상변화 메모리 장치(Phase change Random Access Memory; PRAM)는 가열 후 냉각되면서 결정 상태 또는 비정질 상태로 변화되는 캘코제나이드 합금(chalcogenide alloy)과 같은 상변화 물질을 이용하여 데이터를 저장한다. 즉, 결정 상태의 상변화 물질은 저항이 낮고 비정질 상태의 상변화 물질은 저항이 높기 때문에, 결정 상태는 셋(set) 또는 논리 레벨 0로 정의하고 비정질 상태는 리셋(reset) 또는 논리 레벨 1로 정의할 수 있다.
도 1은 종래의 상변화 메모리 장치를 설명하기 위한 회로도이다.
도 1을 참조하면, 종래의 상변화 메모리 장치(1)는 다수의 메모리 블록(BLKk; k=0~n), 다수의 메인 워드 라인(MWLp; p=0~m), 다수의 로컬 워드 라인(LWLk; k=0~n), 다수의 섹션 워드 라인 드라이버(SWDk; k=0~n)를 포함한다.
여기서, 다수의 섹션 워드 라인 드라이버(SWDk; k=0~n)는 다수의 메모리 블록(BLKk; k=0~n) 사이에 각각 배치되어, 메인 워드 라인(MWLp; p=0~m)에 인가된 전압에 응답하여 로컬 워드 라인(LWLk; k=0~n)의 전압 레벨을 조절하는 역할을 한다. 특히, 종래의 섹션 워드 라인 드라이버(SWDk; k=0~n)는 로컬 워드 라인(LWLk; k=0~n)의 전압 레벨을 풀업시키는 PMOS 트랜지스터(10)와, 풀다운시키는 NMOS 트랜지스터(20)로 구성되는 인버터를 포함한다.
이와 같이 종래의 섹션 워드 라인 드라이버(SWDk; k=0~n)는 인버터로 구성되어 있으므로 레이아웃(layout) 면적이 크게 증가하게 된다. 구체적으로, 인버터는 PMOS 및 NMOS 트랜지스터(10, 20)가 함께 배치되어야 하므로, 래치업(latch up) 방지를 위해 PMOS 트랜지스터(10)와 NMOS 트랜지스터(20) 사이에 디자인 룰(design rule)에서 정해진 절연 면적(isolation area)이 구비되어 있어야 한다. 또한, PMOS 트랜지스터(10)는 NMOS 트랜지스터(20)에 비해 더 큰 레이아웃 면적을 차지하므로, PMOS 트랜지스터(10)의 개수를 줄일수록 레이아웃을 줄일 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 레이아웃 면적을 감소시킨 상변화 메모리 장치를 제공하는 것이다.
본 발명의 기술적 과제는 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 상변화 메모리 장치는 다수의 메모리 블록으로, 각 메모리 블록은 다수의 상변화 메모리 셀을 구비하는 다수의 메모리 블록, 다수의 메모리 블록에 공통되도록 배치된 메인 워드 라인, 각 메모리 블록에 대응되도록 배치된 다수의 로컬 워드 라인, 및 메인 워드 라인과 각 로컬 워드 라인 사이에 연결되고, 메인 워드 라인에 인가된 전압과 블록 정보에 응답하여 로컬 워드 라인의 전압 레벨을 조절하는 다수의 섹션 워드 라인 드라이버로, 다수의 섹션 워드 라인 드라이버는 적어도 하나의 제1 섹션 워드 라인 드라이버와 적어도 하나의 제2 섹션 워드 라인 드라이버를 포함하고, 제1 섹션 워드 라인 드라이버는 풀업 소자는 포함하지 않고, 메인 워드 라인에 인가된 전압과 블록 정보에 응답하여 로컬 워드 라인의 전압 레벨을 풀다운시키는 풀다운 소자를 포함하고, 제2 섹션 워드 라인 드라이버는 메인 워드 라인에 인가된 전압에 응답하여 로컬 워드 라인의 전압 레벨을 풀업시키는 풀업 소자와, 메인 워드 라인에 인가된 전압과 블록 정보에 응답하여 로컬 워드 라인의 전압 레벨을 풀다운시키는 풀다운 소자를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 상변화 메모리 장치는 다수의 메모리 블록으로, 다수의 메모리 블록은 메인 워드 라인에 공통되고, 각 메모리 블록은 메인 워드 라인과 커플링된 로컬 워드 라인에 대응되는 포함하는 다수의 메모리 블록, 및 다수의 메모리 블록 사이에 각각 배치된 다수의 섹션 워드 라인 드라이버를 포함하되, 적어도 하나의 메모리 블록의 일측과 타측에는 서로 다른 제1 및 제2 섹션 워드 라인 드라이버가 배치되고, 제1 섹션 워드 라인 드라이버는 풀업 소자는 포함하지 않고, 메인 워드 라인에 인가된 전압과 블록 정보에 응답하여 로컬 워드 라인의 전압 레벨을 풀다운시키는 풀다운 소자를 포함하고, 제2 섹션 워드 라인 드라이버는 메인 워드 라인에 인가된 전압에 응답하여 로컬 워드 라인의 전압 레벨을 풀업시키는 풀업 소자와, 메인 워드 라인에 인가된 전압과 블록 정보에 응답하여 로컬 워드 라인의 전압 레벨을 풀다운시키는 풀다운 소자를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 상변화 메모리 장치는 다수의 메모리 블록으로, 각 메모리 블록은 다수의 상변화 메모리 셀을 구비하는 다수의 메모리 블록, 다수의 메모리 블록에 공통되도록 배치된 메인 워드 라인, 각 메모리 블록에 대응되도록 배치된 다수의 로컬 워드 라인, 및 메인 워드 라인과 각 로컬 워드 라인 사이에 연결된 다수의 섹션 워드 라인 드라이버로, 각 섹션 워드 라인 드라이버는 메인 워드 라인에 인가된 전압과 블록 정보에 응답하여 로컬 워드 라인의 전압 레벨을 조절하는 다수의 섹션 워드 라인 드라이버를 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발 명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 포함한다(comprises) 및/또는 포함하는(comprising)은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
도 2는 본 발명의 실시예들에 따른 상변화 메모리 장치를 설명하기 위한 예시적 블록도이다.
도 2를 참조하면, 상변화 메모리 장치(100)는 다수의 메모리 뱅크(BANKi; i=0~15), 로우 디코더(110), 메인 워드 라인 드라이버(120), 컬럼 디코더(130), 입출력 회로(140)를 포함한다.
다수의 메모리 뱅크(BANKi; i=0~15)는 각각 매트릭스 형태로 배열된 다수의 상변화 메모리 셀을 포함한다. 이러한 메모리 뱅크(BANKi; i=0~15)는 계층적으로 구분될 수 있는데, 도시된 바와 같이 각 메모리 뱅크(BANKi; i=0~15)는 다수의 메 모리 섹터(SECTORj ; j=0~7)를 포함하고, 각 메모리 섹터(SECTORj ; j=0~7)는 다수의 메모리 블록(BLKk; k=0~n)을 포함할 수 있다.
이하에서는 다수의 메모리 뱅크(BANKi; i=0~15) 중 BANK8에 대해서 예를 들어 설명하나, 다른 메모리 뱅크에 동일하게 적용될 수 있음은 자명하다.
로우 디코더(110)는 메모리 뱅크(BANK8)에서의 로우 어드레스를 지정하고, 메인 워드 라인 드라이버(120)는 로우 디코더(110)로부터 제공된 로우 어드레스에 대응하는 메인 워드 라인의 전압 레벨을 조절한다. 컬럼 디코더(130)는 메모리 뱅크(BANK8)에서의 컬럼 어드레스를 지정한다. 입출력 회로(140)는 센스 앰프와 기입 드라이버를 포함하여, 메모리 뱅크(BANK8)에서의 기입 및/또는 독출 동작을 한다.
도 3은 본 발명의 일 실시예에 따른 상변화 메모리 장치를 설명하기 위한 회로도로, 도 2의 제1 메모리 섹터(SECTOR0)을 구체적으로 도시한 회로도이다. 도 4는 도 3의 섹션 워드 라인 드라이버(SWD0, SWD1)와 메모리 블록(BLK0, BLK1)를 자세히 나타낸 회로도이다. 본 발명의 일 실시예에서 다수의 메모리 섹터(SECTORj ; j=0~7) 중 제1 메모리 섹터(SECTOR0)를 예를 들어 설명하나, 다른 메모리 섹터에 동일하게 적용될 수 있음은 자명하다.
도 3 및 도 4를 참조하면, 본 발명의 일 실시예에 따른 상변화 메모리 장치는 다수의 메모리 블록(BLKk; k=0~n), 메인 워드 라인(MWLp; p=0~m), 로컬 워드 라인(LWLk; k=0~n), 다수의 섹션 워드 라인 드라이버(SWDk; k=0~n)를 포함한다.
다수의 메모리 블록(BLKk; k=0~n)은 각각 다수의 상변화 메모리 셀(Cp)을 포함한다. 다수의 상변화 메모리 셀(Cp)은 워드 라인과 비트 라인(BLq; q=0~l)이 교 차되는 영역에 위치한다.
여기서, 워드 라인은 다수의 메인 워드 라인(MWLp; p=0~m)과 다수의 로컬 워드 라인(LWLk; k=0~n)을 이용한 계층적(hierarchical) 워드 라인 구조로 구현될 수 있다. 자세히 설명하면, 각 메인 워드 라인(MWLp; p=0~m)은 다수의 메모리 블록(BLKk; k=0~n)에 공통되도록 배치된다. 각 로컬 워드 라인(LWLk; k=0~n)은 각 메모리 블록(BLKk; k=0~n)에 대응되도록 배치되고, 섹션 워드 라인 드라이버(SWDk; k=0~n)를 통해서 메인 워드 라인(MWLp; p=0~m)과 커플링된다. 이와 같은 구조에서, 다수의 상변화 메모리 셀(Cp)은 로컬 워드 라인(LWLk; k=0~n)과 비트 라인(BLq; q=0~l)이 교차되는 영역에 위치하게 된다.
상변화 메모리 셀(Cp)은 결정 상태 또는 비정질 상태에 따라 서로 다른 제1 및 제2 저항을 갖는 상변화 물질을 구비하는 가변 저항 소자(Rp)와, 가변 저항 소자(Rp)에 흐르는 관통 전류를 제어하는 억세스 소자(D)를 포함한다.
가변 저항 소자(Rp)는 비트 라인(BLq; q=0~l)과 억세스 소자(D) 사이에 연결되고, 억세스 소자(D)의 애노드(anode)는 가변 저항 소자(Rp)에 커플링되고 캐소드(cathode)는 로컬 워드 라인(LWLk; k=0~n)과 연결된 다이오드를 사용할 수 있다. 다만, 도 4에서와는 달리 실시 형태에 따라 가변 저항 소자(Rp)와 억세스 소자(D)의 위치는 바뀔 수 있다.
한편, 상변화 물질은 2개의 원소를 화합한 GaSb, InSb, InSe. Sb2Te3, GeTe, 3개의 원소를 화합한 GeSbTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화 합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등 다양한 종류의 물질을 사용할 수 있다. 이 중에서 게르마늄(Ge), 안티모니(Sb), 텔루리움(Te)으로 이루어진 GeSbTe를 주로 이용할 수 있다.
다수의 섹션 워드 라인 드라이버(SWDk; k=0~n)는 메인 워드 라인(MWLp; p=0~m)과 로컬 워드 라인(LWLk; k=0~n) 사이에 연결되어, 메인 워드 라인(MWLp; p=0~m)에 인가된 전압과 블록 정보(BAk; k=1~n)에 응답하여 로컬 워드 라인(LWLk; k=0~n)에 전압 레벨을 조절한다.
여기서의 블록 정보(BAk; k=1~n)는 섹션 워드 라인 드라이버(SWDk; k=0~n)와 연결된 로컬 워드 라인(LWLk; k=0~n)에 대응되는 메모리 블록(BLKk; k=0~n)을 지정하는 신호일 수 있다. 따라서, 도 3에서와 같이, 섹션 워드 라인 드라이버(SWD1)는 제2 메모리 블록(BLK1)에 대한 블록 정보(BA1)를 제공받고, 섹션 워드 라인 드라이버(SWD2)는 제3 메모리 블록(BLK2)에 대한 블록 정보(BA2)를 받을 수 있다. 또는, 도면에서는 표시하지 않았으나, 섹션 워드 라인 드라이버(SWD1)는 양쪽에 배치된 제1 및 제2 메모리 블록(BLK0, BLK1)에 대한 블록 정보(BA0, BA1)를 받고, 섹션 워드 라인 드라이버(SWD2)는 제2 및 제3 메모리 블록(BLK1, BLK2)에 대한 블록 정보(BA1, BA2)를 받을 수도 있다.
특히, 본 발명의 실시예들에서, 다수의 섹션 워드 라인 드라이버(SWDk; k=0~n)는 적어도 하나의 제1 섹션 워드 라인 드라이버(210)와 적어도 하나의 제2 섹션 워드 라인 드라이버(220)를 포함한다. 예를 들어, 다수의 섹션 워드 라인 드 라이버(SWDk; k=0~n)는 도 3에서와 같이 교대로 배치된 제1 섹션 워드 라인 드라이버(210)와 제2 섹션 워드 라인 드라이버(220)를 포함할 수 있다.
여기서, 제1 섹션 워드 라인 드라이버(210)는 풀업 소자는 포함하지 않고, 메인 워드 라인(MWLp; p=0~m)에 인가된 전압과 블록 정보(BAk; k=1~n)에 응답하여 로컬 워드 라인(LWLk; k=0~n)의 전압 레벨을 풀다운시키는 풀다운 소자(214)를 포함한다.
제1 섹션 워드 라인 드라이버(210)의 풀다운 소자(214)는 로컬 워드 라인(LWLk; k=0~n)과 접지 전압(VSS) 사이에 직렬로 연결된 제1 및 제2 NMOS 트랜지스터(MN1, MN2)를 포함할 수 있는데, 제1 NMOS 트랜지스터(MN1)는 메인 워드 라인(MWLp; p=0~m)에 인가된 전압에 응답하여 게이팅되고, 제2 NMOS 트랜지스터(MN2)는 블록 정보(BAk; k=1~n)에 응답하여 게이팅될 수 있다. 다만, 전술한 제1 섹션 워드 라인 드라이버(210)의 풀다운 소자(214)의 형태는 예시적인 것으로, 본 발명이 이에 제한되는 것은 아니다.
또한, 제2 섹션 워드 라인 드라이버(220)는 메인 워드 라인(MWLp; p=0~m)에 인가된 전압에 응답하여 로컬 워드 라인(LWLk; k=0~n)의 전압 레벨을 풀업시키는 풀업 소자(222)와, 메인 워드 라인(MWLp; p=0~m)에 인가된 전압과 블록 정보(BAk; k=1~n)에 응답하여 로컬 워드 라인(LWLk; k=0~n)의 전압 레벨을 풀다운시키는 풀다운 소자(224)를 포함한다.
제2 섹션 워드 라인 드라이버(220)의 풀업 소자(222)는 전원 전압(VDD)과 로컬 워드 라인(LWLk; k=0~n) 사이에 연결된 PMOS 트랜지스터(MP)를 포함하고, 풀다 운 소자(224)는 로컬 워드 라인(LWLk; k=0~n)과 접지 전압(VSS) 사이에 직렬로 연결된 제3 및 제4 NMOS 트랜지스터(MN3, MN4)를 포함할 수 있는데, PMOS 트랜지스터(MP)와 제3 NMOS 트랜지스터(MN3)는 메인 워드 라인(MWLp; p=0~m)에 인가된 전압에 응답하여 게이팅되고, 제4 NMOS 트랜지스터(MN4)는 블록 정보에 응답하여 게이팅될 수 있다. 다만, 전술한 제2 섹션 워드 라인 드라이버(220)의 풀업 소자(222)와 풀다운 소자(224)의 형태는 예시적인 것으로, 본 발명이 이에 제한되는 것은 아니다.
이러한 제1 및 제2 섹션 워드 라인 드라이버(220)의 동작을 설명하면 다음과 같다.
상변화 메모리 장치의 기입 또는 독출 동작에서는, 기입 전류 또는 독출 전류가 선택된(즉, 기입 또는 독출되어야 하는) 상변화 메모리 셀(Cp)을 관통할 수 있도록 전류 경로(path)가 형성되어 있어야 한다. 제1 및 제2 섹션 워드 라인 드라이버(210, 220)의 풀다운 소자(214, 224)는 메인 워드 라인(MWLp; p=0~m)에 인가된 전압과 블록 정보(BAk; k=1~n)에 응답하여 턴온되어, 이러한 전류 경로를 형성한다.
구체적으로, 상변화 메모리 장치의 기입 동작은, 기입 전류를 상변화 물질(Rp)에 제공하여 상변화 물질(Rp)을 녹는점(melting temperature; Tm) 이상으로 가열한 후 빠르게 냉각시켜 논리 레벨 1의 비정질 상태로 되도록 하거나, 결정화 온도(crystallization; Tx) 이상 녹는점(Tm) 이하의 온도로 가열한 후 일정한 시간동안 그 온도를 유지한 후 냉각시켜 논리 레벨 0의 결정 상태가 되도록 한다. 여기서, 상변화 물질(Rp)을 상변화시키기 위해서는 상당히 높은 레벨의 기입 전류가 상 변화 물질(Rp)을 관통하게 되는데, 예를 들어 리셋을 시키기 위한 기입 전류는 약 1mA 정도의 크기로 제공되고, 셋을 시키기 위한 기입 전류의 0.6 내지 0.7mA 정도의 크기로 제공된다. 이러한 기입 전류의 전류 경로는 입출력 회로(미도시)로부터 제공되어 비트 라인(BLq; q=0~l), 상변화 물질(Rp), 셀 다이오드(D), 로컬 워드 라인(LWLk; k=0~n)를 거쳐서 풀다운 소자(214, 224)를 통해 빠져 나가게 된다.
한편, 상변화 메모리 장치의 독출 동작은, 상변화 물질(Rp)이 상변화되지 않는 레벨의 독출 전류를 상변화 물질(Rp)에 제공하여 저장된 데이터를 독출하게 된다. 이러한 독출 전류의 전류 경로는 입출력 회로(미도시)로부터 제공되어 비트 라인(BLq; q=0~l), 상변화 물질(Rp), 셀 다이오드(D), 로컬 워드 라인(LWLk; k=0~n)를 거쳐서 풀다운 소자(214, 224)를 통해 빠져 나가게 된다.
한편, 상변화 메모리 장치가 동작하지 않을 때에는, 제2 섹션 워드 라인 드라이버(220)의 풀업 소자(222)가 턴온되어 로컬 워드 라인(LWLk; k=0~n)의 전압 레벨을 소정 전압 레벨로 유지한다.
이러한 제1 및 제2 섹션 워드 라인 드라이버(220)를 사용하면, 다음과 같은 장점이 있다.
제1 섹션 워드 라인 드라이버(210)는 풀업 소자는 포함하지 않고, 풀다운 소자로 NMOS 트랜지스터만을 사용하기 때문에, 인버터를 포함하는 제2 섹션 워드 라인 드라이버(220)보다 레이아웃 면적이 작다. 왜냐 하면, 인버터는 래치업 방지를 위해 PMOS 트랜지스터와 NMOS 트랜지스터 사이에 디자인 룰에서 정해진 절연 면적(isolation area)이 구비되어 있어야 하나, 제1 섹션 워드 라인 드라이버(210)는 이러한 절연 면적이 불필요하기 때문이다. 또한, 레이아웃 면적이 큰 PMOS 트랜지스터(MP)를 사용하지 않으므로 레이아웃 면적이 줄어든다.
도 5a는 본 발명의 일 실시예에 따른 상변화 메모리 장치의 레이아웃 면적을 설명하는 도면이고, 도 5b는 종래의 상변화 메모리 장치의 레이아웃 면적을 설명하는 도면이다.
도 5a 및 도 5b를 참조하면, a1은 제1 섹션 워드 라인 드라이버(210)의 폭을 의미하고, a2는 제2 섹션 워드 라인 드라이버(220)의 폭을 의미하고, b는 메모리 블록의 폭을 의미한다. 도 5a의 전체 폭(a1×n/2 + a2×n/2 + b×n)이 도 5b의 전체 폭(a2×n + b×n)보다 좁음을 알 수 있다.
도 6은 본 발명의 다른 실시예에 따른 상변화 메모리 장치를 설명하기 위한 회로도이다. 도 7은 본 발명의 또 다른 실시예에 따른 상변화 메모리 장치를 설명하기 위한 회로도이다. 도 3과 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
도 6을 참조하면, 본 발명의 다른 실시예에 따른 상변화 메모리 장치에서, 제2 섹션 워드 라인 드라이버(220)는 양끝에 배치되고 나머지에는 제1 섹션 워드 라인 드라이버(210)가 배치된다.
도 7을 참조하면, 본 발명의 또 다른 실시예에 따른 상변화 메모리 장치에서, 제2 섹션 워드 라인 드라이버(220)는 중앙에 배치되고 나머지에는 제1 섹션 워드 라인 드라이버(210)가 배치된다.
이와 같이 구성된 경우에는 제1 섹션 워드 라인 드라이버(210)가 일 실시예 보다 더 많이 사용되었으므로, 상변화 메모리 장치의 전체 레이아웃 면적은 더 줄어들 수 있다.
도 3, 도 6, 도 7에서 제1 및 제2 섹션 워드 라인 드라이버의 배치예를 설명하였으나, 본 발명의 보호 범위는 이에 한정되지 않고 제1 및 제2 섹션 워드 라인 드라이버가 다양하게 배치할 수 있음은 본 발명이 속하는 기술의 당업자에게 자명하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같은 상변화 메모리 장치에 따르면 다음과 같은 효과가 있다. 풀업 소자는 포함하지 않고, 메인 워드 라인에 인가된 전압과 블록 정보에 응답하여 로컬 워드 라인의 전압 레벨을 다운시키는 풀다운 소자만을 포함하는 섹션 워드 라인 드라이버를 구비하여, 상변화 메모리 장치의 레이아웃 면적이 감소시킬 수 있다.

Claims (23)

  1. 다수의 메모리 블록으로, 상기 각 메모리 블록은 다수의 상변화 메모리 셀을 구비하는 다수의 메모리 블록;
    상기 다수의 메모리 블록에 공통되도록 배치된 메인 워드 라인;
    상기 각 메모리 블록에 대응되도록 배치된 다수의 로컬 워드 라인; 및
    상기 메인 워드 라인과 상기 각 로컬 워드 라인 사이에 연결되고, 상기 메인 워드 라인에 인가된 전압과 블록 정보에 응답하여 상기 로컬 워드 라인의 전압 레벨을 조절하는 다수의 섹션 워드 라인 드라이버로,
    상기 다수의 섹션 워드 라인 드라이버는 적어도 하나의 제1 섹션 워드 라인 드라이버와 적어도 하나의 제2 섹션 워드 라인 드라이버를 포함하고,
    상기 제1 섹션 워드 라인 드라이버는 풀업 소자는 포함하지 않고, 상기 메인 워드 라인에 인가된 전압과 상기 블록 정보에 응답하여 상기 로컬 워드 라인의 전압 레벨을 풀다운시키는 풀다운 소자를 포함하고,
    상기 제2 섹션 워드 라인 드라이버는 상기 메인 워드 라인에 인가된 전압에 응답하여 상기 로컬 워드 라인의 전압 레벨을 풀업시키는 풀업 소자와, 상기 메인 워드 라인에 인가된 전압과 상기 블록 정보에 응답하여 상기 로컬 워드 라인의 전압 레벨을 풀다운시키는 풀다운 소자를 포함하고,
    상기 블록 정보는 상기 각 섹션 워드 라인 드라이버와 연결된 로컬 워드 라인에 대응되는 메모리 블록을 지정하는 신호인 상변화 메모리 장치.
  2. 삭제
  3. 제 1항에 있어서,
    상기 제1 섹션 워드 라인 드라이버의 상기 풀다운 소자는 상기 로컬 워드 라인과 접지 전압 사이에 직렬로 연결된 제1 및 제2 NMOS 트랜지스터를 포함하고, 상기 제1 NMOS 트랜지스터는 상기 메인 워드 라인에 인가된 전압에 응답하여 게이팅되고, 상기 제2 NMOS 트랜지스터는 상기 블록 정보에 응답하여 게이팅되는 상변화 메모리 장치.
  4. 제 1항에 있어서,
    상기 제2 섹션 워드 라인 드라이버의 풀업 소자는 전원 전압과 상기 로컬 워드 라인 사이에 연결된 PMOS 트랜지스터를 포함하고, 상기 풀다운 소자는 상기 로컬 워드 라인과 상기 접지 전압 사이에 직렬로 연결된 제1 및 제2 NMOS 트랜지스터를 포함하되, 상기 PMOS 트랜지스터와 상기 제1 NMOS 트랜지스터는 상기 메인 워드 라인에 인가된 전압에 응답하여 게이팅되고, 상기 제2 NMOS 트랜지스터는 상기 블록 정보에 따라 게이팅되는 상변화 메모리 장치.
  5. 제 1항에 있어서,
    상기 다수의 섹션 워드 라인 드라이버는 교대로 배치된 제1 및 제2 섹션 워 드 라인 드라이버를 포함하는 상변화 메모리 장치.
  6. 제 1항에 있어서,
    상기 다수의 섹션 워드 라인 드라이버는 양끝에 배치된 제2 섹션 워드 라인 드라이버와, 나머지에 배치된 제1 섹션 워드 라인 드라이버를 포함하는 상변화 메모리 장치.
  7. 제 1항에 있어서,
    상기 다수의 섹션 워드 라인 드라이버는 중앙에 배치된 제2 섹션 워드 라인 드라이버와, 나머지에 배치된 제1 섹션 워드 라인 드라이버를 포함하는 상변화 메모리 장치.
  8. 제 1항에 있어서,
    상기 상변화 메모리 셀은 관통 전류에 응답하여 적어도 2개의 저항값을 갖는 상변화 물질을 포함하는 가변 저항 소자와, 상기 관통 전류를 제어하는 억세스 소자를 포함하는 상변화 메모리 장치.
  9. 제 8항에 있어서,
    상기 억세스 소자는 상기 가변 저항 소자와 직렬로 연결된 다이오드인 상변화 메모리 장치.
  10. 제 8항에 있어서,
    상기 상변화 물질은 게르마늄(Ge), 안티모니(Sb), 텔루리움(Te)을 구비하는 상변화 메모리 장치.
  11. 다수의 메모리 블록으로, 상기 다수의 메모리 블록은 메인 워드 라인에 공통되고, 각 메모리 블록은 상기 메인 워드 라인과 커플링된 로컬 워드 라인에 대응되는 포함하는 다수의 메모리 블록; 및
    상기 다수의 메모리 블록 사이에 각각 배치된 다수의 섹션 워드 라인 드라이버를 포함하되,
    상기 적어도 하나의 메모리 블록의 일측과 타측에는 서로 다른 제1 및 제2 섹션 워드 라인 드라이버가 배치되고,
    상기 제1 섹션 워드 라인 드라이버는 풀업 소자는 포함하지 않고, 상기 메인 워드 라인에 인가된 전압과 블록 정보에 응답하여 상기 로컬 워드 라인의 전압 레벨을 풀다운시키는 풀다운 소자를 포함하고,
    상기 제2 섹션 워드 라인 드라이버는 상기 메인 워드 라인에 인가된 전압에 응답하여 상기 로컬 워드 라인의 전압 레벨을 풀업시키는 풀업 소자와, 상기 메인 워드 라인에 인가된 전압과 상기 블록 정보에 응답하여 상기 로컬 워드 라인의 전압 레벨을 풀다운시키는 풀다운 소자를 포함하고,
    상기 블록 정보는 상기 적어도 하나의 메모리 블록을 지정하는 신호인 상변화 메모리 장치.
  12. 삭제
  13. 제 11항에 있어서,
    상기 제1 섹션 워드 라인 드라이버의 상기 풀다운 소자는 상기 로컬 워드 라인과 접지 전압 사이에 직렬로 연결된 제1 및 제2 NMOS 트랜지스터를 포함하고, 상기 제1 NMOS 트랜지스터는 상기 메인 워드 라인에 인가된 전압에 응답하여 게이팅되고, 상기 제2 NMOS 트랜지스터는 상기 블록 정보에 응답하여 게이팅되는 상변화 메모리 장치.
  14. 제 11항에 있어서,
    상기 제2 섹션 워드 라인 드라이버의 풀업 소자는 전원 전압과 상기 로컬 워드 라인 사이에 연결된 PMOS 트랜지스터를 포함하고, 상기 풀다운 소자는 상기 로컬 워드 라인과 상기 접지 전압 사이에 직렬로 연결된 제1 및 제2 NMOS 트랜지스터를 포함하되, 상기 PMOS 트랜지스터와 상기 제1 NMOS 트랜지스터는 상기 메인 워드 라인에 인가된 전압에 응답하여 게이팅되고, 상기 제2 NMOS 트랜지스터는 상기 블록 정보에 따라 게이팅되는 상변화 메모리 장치.
  15. 다수의 메모리 블록으로, 상기 각 메모리 블록은 다수의 상변화 메모리 셀을 구비하는 다수의 메모리 블록;
    상기 다수의 메모리 블록에 공통되도록 배치된 메인 워드 라인;
    상기 각 메모리 블록에 대응되도록 배치된 다수의 로컬 워드 라인; 및
    상기 메인 워드 라인과 상기 각 로컬 워드 라인 사이에 연결된 다수의 섹션 워드 라인 드라이버로, 상기 각 섹션 워드 라인 드라이버는 상기 메인 워드 라인에 인가된 전압과 블록 정보에 응답하여 상기 로컬 워드 라인의 전압 레벨을 조절하는 다수의 섹션 워드 라인 드라이버를 포함하고, 상기 블록 정보는 상기 각 섹션 워드 라인 드라이버와 연결된 로컬 워드 라인에 대응되는 메모리 블록을 지정하는 신호인 상변화 메모리 장치.
  16. 삭제
  17. 제 15항에 있어서,
    상기 다수의 섹션 워드 라인 드라이버는 적어도 하나의 제1 섹션 워드 라인 드라이버와 적어도 하나의 제2 섹션 워드 라인 드라이버를 포함하고,
    상기 제1 섹션 워드 라인 드라이버는 풀업 소자는 포함하지 않고, 상기 메인 워드 라인에 인가된 전압과 상기 블록 정보에 응답하여 상기 로컬 워드 라인의 전압 레벨을 풀다운시키는 풀다운 소자를 포함하고,
    상기 제2 섹션 워드 라인 드라이버는 상기 메인 워드 라인에 인가된 전압에 응답하여 상기 로컬 워드 라인의 전압 레벨을 풀업시키는 풀업 소자와, 상기 메인 워드 라인에 인가된 전압과 상기 블록 정보에 응답하여 상기 로컬 워드 라인의 전압 레벨을 풀다운시키는 풀다운 소자를 포함하는 상변화 메모리 장치.
  18. 제 17항에 있어서,
    상기 제1 섹션 워드 라인 드라이버의 상기 풀다운 소자는 상기 로컬 워드 라인과 접지 전압 사이에 직렬로 연결된 제1 및 제2 NMOS 트랜지스터를 포함하고, 상기 제1 NMOS 트랜지스터는 상기 메인 워드 라인에 인가된 전압에 응답하여 게이팅되고, 상기 제2 NMOS 트랜지스터는 상기 블록 정보에 응답하여 게이팅되는 상변화 메모리 장치.
  19. 제 17항에 있어서,
    상기 제2 섹션 워드 라인 드라이버의 풀업 소자는 전원 전압과 상기 로컬 워드 라인 사이에 연결된 PMOS 트랜지스터를 포함하고, 상기 풀다운 소자는 상기 로컬 워드 라인과 상기 접지 전압 사이에 직렬로 연결된 제1 및 제2 NMOS 트랜지스터를 포함하되, 상기 PMOS 트랜지스터와 상기 제1 NMOS 트랜지스터는 상기 메인 워드 라인에 인가된 전압에 응답하여 게이팅되고, 상기 제2 NMOS 트랜지스터는 상기 블록 정보에 따라 게이팅되는 상변화 메모리 장치.
  20. 다수의 메모리 블록으로, 상기 각 메모리 블록은 다수의 상변화 메모리 셀을 구비하는 다수의 메모리 블록;
    상기 다수의 메모리 블록에 공통되도록 배치된 메인 워드 라인;
    상기 각 메모리 블록에 대응되도록 배치된 다수의 로컬 워드 라인; 및
    상기 메인 워드 라인과 상기 각 로컬 워드 라인 사이에 연결되고, 상기 메인 워드 라인에 인가된 전압과 블록 정보에 응답하여 상기 로컬 워드 라인의 전압 레벨을 조절하는 다수의 섹션 워드 라인 드라이버로,
    상기 다수의 섹션 워드 라인 드라이버는 적어도 하나의 제1 섹션 워드 라인 드라이버와 적어도 하나의 제2 섹션 워드 라인 드라이버를 포함하고,
    상기 제1 섹션 워드 라인 드라이버는 풀업 소자는 포함하지 않고, 상기 메인 워드 라인에 인가된 전압에 응답하여 게이팅되는 제1 NMOS 트랜지스터와 상기 블록 정보에 응답하여 게이팅되는 제2 NMOS 트랜지스터를 포함하여 상기 로컬 워드 라인의 전압 레벨을 풀다운시키는 풀다운 소자를 포함하고,
    상기 제2 섹션 워드 라인 드라이버는 상기 메인 워드 라인에 인가된 전압에 응답하여 게이팅되는 PMOS 트랜지스터를 포함하여 상기 로컬 워드 라인의 전압 레벨을 풀업시키는 풀업 소자와, 상기 메인 워드 라인에 인가된 전압에 응답하여 게이팅되는 제3 NMOS 트랜지스터와 상기 블록 정보에 응답하여 게이팅되는 제4 NMOS 트랜지스터를 포함하여 상기 로컬 워드 라인의 전압 레벨을 풀다운시키는 풀다운 소자를 포함하는 상변화 메모리 장치.
  21. 제 20항에 있어서,
    상기 다수의 섹션 워드 라인 드라이버는 교대로 배치된 제1 및 제2 섹션 워드 라인 드라이버를 포함하는 상변화 메모리 장치.
  22. 제 20항에 있어서,
    상기 다수의 섹션 워드 라인 드라이버는 양끝에 배치된 제2 섹션 워드 라인 드라이버와, 나머지에 배치된 제1 섹션 워드 라인 드라이버를 포함하는 상변화 메모리 장치.
  23. 제 20항에 있어서,
    상기 다수의 섹션 워드 라인 드라이버는 중앙에 배치된 제2 섹션 워드 라인 드라이버와, 나머지에 배치된 제1 섹션 워드 라인 드라이버를 포함하는 상변화 메모리 장치.
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