CN111816238B - 阻变存储器件 - Google Patents

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Abstract

阻变存储器件可以包括多个存储单元和控制电路块。存储单元可以连接在全局字线和全局位线之间。控制电路块可以控制存储单元。控制电路块可以包括写入脉冲控制块。写入脉冲控制块可以包括连接在全局字线与选定存储单元之间的高电阻路径电路和旁通电路。写入脉冲控制块可以根据选定存储单元的位置来选择性地将高电阻路径电路和旁通电路中的任意一个使能。

Description

阻变存储器件
相关申请的交叉引用
本申请要求于2019年4月11日向韩国知识产权局提交的申请号为10-2019-0042510的韩国申请的优先权，其公开内容通过引用整体合并于此。
技术领域
各种实施例总体而言可以涉及一种非易失性存储器件，并且更具体地，涉及一种用于根据电阻变化来执行存储操作的阻变存储器件。
背景技术
最近，已经研究了用于替代DRAM和快闪存储器的下一代存储器件。下一代存储器件可以包括阻变存储器件。阻变存储器件可以包括诸如阻变材料的材料，该阻变材料可以通过施加的偏压以切换到不同的电阻状态而改变。阻变存储器件可以包括相变RAM(PCRAM)、磁性RAM(MRAM)、铁电RAM(FeRAM)、电阻式RAM(ReRAM)等。
阻变存储器件可以包括具有交叉点阵列结构的存储单元阵列。交叉点阵列结构可以布置在字线与位线之间，在该处访问元件和存储单元可以交叉。
然而，在电阻式存储器件中，特别是在PCRAM中，当存储单元由于存储单元中的电阻层的特性而被导通以产生瞬态电流时，可能会产生骤回(snapback)和过冲。此外，在骤回或过冲之后，当返回正常写入操作时可能会产生尖峰电流。
瞬态电流(诸如骤回电流、过冲电流和尖峰电流)可能引起存储单元的故障。特别地，瞬态电流可能产生在与用于提供电压和电流的控制电路块相邻的单元组中。
发明内容
在本公开的示例性实施例中，一种阻变存储器件可以包括多个存储单元和控制电路块。多个存储单元可以连接在全局字线与全局位线之间。控制电路块可以控制多个存储单元。控制电路块可以包括写入脉冲控制块。写入脉冲控制块可以包括连接在全局字线与选定存储单元之间的高电阻路径电路和旁通电路。写入脉冲控制块可以根据选定存储单元的位置来选择性地将高电阻路径电路和旁通电路中的任意一个使能。
在本公开的示例性实施例中，一种阻变存储器件可以包括存储单元阵列和控制电路块。存储单元阵列可以包括多个字线、多个位线以及布置在多个字线与多个位线之间的交叉部分处的多个存储单元。控制电路块可以布置在存储单元阵列的边缘部分处以控制多个存储单元。控制电路块可以包括检测电路块和写入脉冲控制块。检测电路块可以检测选定存储单元的导通以根据检测结果来产生检测信号。写入脉冲控制块可以根据检测信号和选定存储单元的地址信息而选择性地将高电阻路径电路和旁通电路与可以连接到选定存储单元的字线连接。
根据示例性实施例，当与控制电路块相邻的单元组中的存储单元被选定时，高电阻路径电路可以在存储单元的导通之后被连接到全局字线或选定字线。因此，在导通存储单元之后返回到写入操作期间，可以减少瞬态电流的产生。
此外，电压控制电路和电流控制电路可以分别安装在全局位线和全局字线处。因此，在导通选定存储单元之前，可以向存储单元提供最小电压和最小电流以导通存储单元。在导通存储单元之后，可以向存储单元提供正常电压和正常电流。结果，可以减小在导通存储单元时可能产生的骤回电流和过冲电流。
附图说明
通过下面结合附图的详细描述，可以理解本公开的主题的上述和其他方面、特征以及优点，其中：
图1是示出根据示例性实施例的阻变存储系统的框图。
图2是示出根据示例性实施例的阻变存储器件的视图。
图3是示出根据示例性实施例的阻变存储器件的存储单元阵列的视图。
图4是示出根据示例性实施例的存储单元结构的电路图。
图5是示出根据示例性实施例的字线和位线的层次结构的视图。
图6是示出根据示例性实施例的写入脉冲控制块的电路图。
图7至图9是示出根据示例性实施例的写入脉冲控制块的详细电路图。
图10是示出根据示例性实施例的在阻变存储器件的写入操作下的操作电流的曲线图。
图11是示出根据示例性实施例的控制信号发生电路的电路图。
图12是示出根据示例性实施例的阻变存储器件的操作的电路图。
图13是示出根据示例性实施例的阻变存储器件的电路图。
具体实施方式
参考附图详细描述了本教导的各种实施例。附图是各种实施例(和中间结构)的示意图。这样，由于例如制造技术和/或公差而导致的图示的配置和形状的变化是可以预期的。因此，所描述的实施例不应被解释为限于本文中所示的特定配置和形状，而是可以包括不偏离如所附权利要求中所限定的本公开的精神和范围的配置和形状的偏差。
在本文中参考理想实施例的截面图和/或平面图来描述本公开。然而，本公开的实施例不应被解释为对本公开进行限制。尽管示出和描述了本公开的有限数量的可能实施例，但是本领域普通技术人员将理解，可以在不脱离本发明的原理和精神的情况下对这些实施例进行改变。
图1是示出根据示例性实施例的阻变存储系统的框图。
参考图1，半导体系统100可以包括处理器10、控制器50和阻变存储器件PCM。
处理器10可以经由总线15与控制器50连接。处理器10可以向控制器50提供存储器访问请求(读取请求、写入请求等)，所述存储器访问请求包括存储地址和数据。
控制器50可以向阻变存储器件PCM提供用于操作阻变存储器件PCM的命令CMD、地址ADD、数据DATA和控制信号CTRL。控制器50可以包括位置储存块60。位置储存块60可以储存阻变存储器件PCM的存储单元阵列110中的存储单元的位置信息。例如，位置储存块60可以基于存储单元的地址而将存储单元分类为近单元组中的存储单元和远单元组中的存储单元。位置储存块60可以包括寄存器。阻变存储器件PCM可以包括存储单元阵列110和控制电路块CB。
在示例性实施例中，控制器50可以包括位置储存块60。可替代地，阻变存储器件PCM的控制电路块CB可以包括位置储存块60。
图2是示出根据示例性实施例的阻变存储器件的视图，图3是示出根据示例性实施例的阻变存储器件的存储单元阵列的视图，以及图4是示出根据示例性实施例的存储单元结构的电路图。
参考图2，阻变存储器件PCM可以包括用于控制存储单元阵列110的操作的存储单元阵列110和控制电路块CB。
参考图2和图3，存储单元阵列110可以包括多个字线WL0至WLn和多个位线BL0至BLm。字线WL0～WLn与位线BL0～BLm可以彼此交叉。存储单元MC可以布置在字线WL0～WLn与位线BL0～BLm之间的交叉点处。该结构可以被称为交叉点阵列结构。
根据存储单元MC与控制电路块CB之间的距离，存储单元阵列110的存储单元MC可以被分类为近单元组NC和远单元组FC。即，可以将与控制电路块CB邻近的存储单元MC定义为近单元组NC。相反，可以将远离控制电路块CB的存储单元MC定义为远单元组FC。近单元组NC和远单元组FC的位置信息可以被储存在位置储存块60中。
在示例性实施例中，位置储存块60可以将靠近控制电路块CB的存储单元MC(MC<WL0～WLa:BL0～BLm>和MC<WL0～WLn:BL0～BLb>)分类为近单元组NC。位置储存块60可以将与控制电路块CB间隔开的存储单元MC(MC<WLa+1～WLn：BLb+1～BLm>)分类为远单元组FC。当选定存储单元的地址被输入位置储存块60中时，位置储存块60可以判断所述选定存储单元是属于近单元组NC还是属于远单元组FC。然后位置储存块60可以将确定的结果输出为地址信息。例如，位置储存块60可以包括模式寄存器组(MRS)。MRS可以包括用于将近单元组NC与远单元组FC彼此区分开的地址信息。
参考图4，存储单元MC可以包括连接在字线WL与位线BL之间的选择元件S和可变电阻R。
选择元件S可以包括二极管或MOS晶体管。选择元件S可以包括双向阈值开关(OTS)，所述OTS包括相变存储层。
可变电阻R可以包括存储层。可变电阻R可以通过位线BL与字线WL之间的电压差而表现不同的电阻值。可变电阻R可以包括相变层或阻变层。相变层可以包括：两元素混合物，诸如GaSb、InSb、InSe、Sb2Te3、GeTe等；三元素混合物，诸如GeSbTe、GaSeTe、InSbTe、SnSb2Te4、InSbGe等；四元素混合物，诸如AgInSbTe、(GeSn)SbTe、GeSb(SeTe)、Te81Ge15Sb2S2等。
相变层可以具有电阻相对高的非晶态和电阻相对低的晶态。根据电流量所产生的焦耳热和冷却时间，相变层可以具有可变的相。
每个存储单元MC可以包括用于储存一比特位数据的单级单元。在这种情况下，存储单元MC可以根据所储存的数据而具有两种电阻分布。此外，每个存储单元MC可以是用于储存至少两比特位数据的多级单元。在这种情况下，存储单元MC可以根据所储存的数据而具有四种或八种电阻分布。
参考图2，控制电路块CB可以包括列开关块120、行开关块150、写入脉冲控制块160、控制逻辑200和检测电路块250。
列开关块120可以电耦接在全局位线GBL与位线BL<0:m>之间。列开关块120可以响应于从控制逻辑200提供的列选择信号GYB和/或LYB来选择位线BL<0:m>中的任意一个。例如，全局位线GBL可以连接到位线电压端子Va。位线电压端子Va可以是用于提供写入电压或读取电压的电压源。
行开关块150可以电耦接在全局字线GWL与字线WL<0:n>之间。行开关块150可以响应于从控制逻辑200提供的行选择信号GX和/或LX来选择字线WL<0:n>中的任意一个。例如，全局字线GWL可以连接到用于提供写入电流的电流源Iwrite。电流源Iwrite可以耦接到字线电压端子Vb。
尽管在附图中未示出，但是全局位线GBL和全局字线GWL可以包括多个线。通过层次结构，多个局部位线或局部字线可以分别被电耦接到一个全局位线或一个全局字线，并且多个位线或字线可以分别被连接到一个局部位线或一个局部字线。
图5是示出根据示例性实施例的字线和位线的层次结构的示图。
参考图5，为了选择以层次形状布置的位线BL中的任意一个，列开关块120可以包括连接在一个全局位线GBL与一个位线BL之间的全局位线开关GBS和局部位线开关LBS。为了选择以层次形状布置的字线WL中的任意一个，行开关块150可以包括连接在一个全局字线GWL与一个字线WL之间的全局字线开关GWS和局部字线开关LWS。
写入脉冲控制块160可以电耦接在全局字线GWL与存储单元阵列之间。具体地，写入脉冲控制块160可以与全局字线GWL和行开关块150连接，以控制施加到全局字线GWL和选定字线WL的电流量。例如，写入脉冲控制块160可以基于选定存储单元的地址和选定存储单元的导通来选择写入电流从全局字线GWL到选定字线WL的传输路径。通过写入脉冲控制块160的操作，写入电流可以通过高电阻路径或旁通被传输到选定字线。
图6是示出根据示例性实施例的写入脉冲控制块的电路图，以及图7至图9是示出根据示例性实施例的写入脉冲控制块的详细电路图。
参考图6，写入脉冲控制块160可以包括高电阻路径电路HP和旁通电路BP。高电阻路径电路HP和旁通电路BP可以并联连接在行开关块150与全局字线GWL之间。
参考图7，高电阻路径电路HP可以包括具有高电阻的晶体管，在下文中称为高电阻晶体管Tr。高电阻晶体管Tr可以响应于控制信号AB而被驱动。高电阻晶体管Tr可以包括NMOS晶体管。用于驱动高电阻晶体管Tr的控制信号AB可以包括VDD电压或VSS电压。例如，当VSS电压可以用作高电阻晶体管Tr的栅极电压AB时，高电阻晶体管Tr的栅极源电压Vgs可以低于在VDD电压可以用作栅极电压AB时的高电阻晶体管Tr的栅极源电压。因此，当在可以使用相同电阻的条件下VSS电压可以用作栅极电压AB时，高电阻晶体管Tr的尺寸W/L(W：沟道宽度，L：沟道长度)可以减小。在示例性实施例中，高电阻晶体管Tr可以包括NMOS晶体管。可替代地，高电阻晶体管Tr可以包括PMOS晶体管。在此，控制信号AB可以是用于将控制信号AB反相的信号。例如，当近单元组NC的存储单元MC可以被选定时，控制信号AB可以被使能到高电平。稍后将详细说明控制信号A和AB的产生。
例如，当近单元组NC的存储单元可以被选定并被导通时，控制信号AB可以被使能到高电平，从而高电阻路径电路HP可以被连接在全局字线GWL与行开关块150之间。因此，施加到全局字线GWL的写入电流可以通过高电阻路径电路HP以减小写入电流的值。
当近单元组NC的存储单元可以被选定而所述存储单元不被导通或者远单元组FC的存储单元可以被选定并导通时，控制信号AB可以被使能使得旁通电路BP可以连接在全局字线GWL与行开关块150之间。因此，施加到全局字线GWL的写入电流可以通过旁通电路BP被传输到选定字线而不使写入电流减小。
在示例性实施例中，高电阻路径电路HP可以包括NMOS晶体管。可替代地，高电阻路径电路HP可以包括比旁通电路BP的电阻高的可变电阻Rv，所述可变电阻Rv用于提供电阻路径。例如，可变电阻Rv可以高于选定的旁通电路BP的电阻而低于未选定的旁通电路BP的电阻。此外，响应于控制信号AB，可变电阻Rv可以提供比选定的旁通电路BP高的电阻值。
参考图9，高电阻路径电路HP可以包括彼此并联连接的多个晶体管tr<0:n>。例如，晶体管tr<0:n>可以响应于电流控制信号C<0:n>而被选择性地驱动。电流控制信号C<0:n>可以从图2中的控制逻辑200产生。高电阻路径电路HP的电阻可以通过晶体管tr<0:n>被导通的数量来控制。即，当大多数晶体管tr<0:n>可以被导通时，高电阻路径电路HP可以具有相对低的电阻。相反，当少数晶体管tr<0:n>可以被导通时，高电阻路径电路HP可以具有相对高的电阻。
旁通电路BP可以包括传输门T，该传输门T包括NMOS晶体管和PMOS晶体管。旁通电路BP的NMOS晶体管和PMOS晶体管的电阻可以大大低于高电阻路径电路HP的电阻。旁通电路BP的NMOS晶体管可以响应于控制信号A而被驱动。旁通电路BP的PMOS晶体管可以响应于控制信号AB而被驱动。
参考图2，检测电路块250可以检测流过选定存储单元MC的电流。此外，当选定存储单元MC可以被导通时，检测电路块250可以产生检测信号D。然后，检测电路块250可以向控制逻辑200提供检测信号D。
图10是示出根据示例性实施例的在阻变存储器件的写入操作下的操作电流的曲线图。
参考图10，当常规阻变存储器件的存储单元可以通过启动写入操作而被选定时，比写入电流低的电流可以流过所述选定存储单元。当不小于临界电压的电压差可以产生在选定字线与选定位线之间时，可变电阻的存储层可以被充电，使得大量的写入电流可以流过所述选定存储单元。相反，示例性实施例的检测电路块250可以与全局字线GWL连接。检测电路块250可以利用选定存储单元MC的电流量来检测存储单元MC的导通点。在示例性实施例中，检测电路块250可以包括感测放大器。
控制逻辑200可以包括用于产生控制信号A和AB的控制信号发生电路210。
图11是示出根据示例性实施例的控制信号发生电路的电路图。
参考图11，控制信号发生电路210可以接收检测信号D和从控制器50的位置储存块60提供的地址信息ADD_info，以产生第一控制信号A和第二控制信号AB。例如，当选定存储单元MC对应于近单元组NC时，地址信息ADD_info可以是高电平的信号。相反，当选定存储单元MC对应于远单元组FC时，地址信息ADD_info可以是低电平的信号。
例如，当选定存储单元MC被导通时，检测信号D可以被使能到高电平。当选定存储单元MC对应于近单元组NC时，控制信号发生电路210可以产生具有低电平的第一控制信号A和具有高电平的第二控制信号AB，以将写入脉冲控制块160中的高电阻路径电路HP使能。
相反，当远单元组FC的选定存储单元MC被导通并且检测信号D被使能到高电平或所述选定存储单元MC未被导通时，控制信号发生电路210可以产生具有高电平的第一控制信号A和具有低电平的第二控制信号AB，以将写入脉冲控制块160中的旁通电路BP使能。
具体地，如图11所示，控制信号发生电路210可以包括第一反相器In1、与非门ND和第二反相器In2。
与非门ND可以接收由第一反相器In1反相的检测信号D和地址信息ADD_info以输出第一控制信号A。第二反相器In2可以接收第一控制信号A。然后第二反相器In2可以将第一控制信号A反相以输出第二控制信号AB。
在示例性实施例中，控制信号发生电路210可以包括反相器和与非门。可替代地，控制信号发生电路210可以包括各种逻辑电路。
此外，尽管在附图中未示出，但是控制逻辑200可以包括各种电路以及控制信号发生电路210，以产生列选择信号GYB和LYB、行选择信号GX和LX、电流控制信号C<0:n>和各种控制信号。
图12是示出根据示例性实施例的阻变存储器件的操作的电路图。
参考图12，当写入操作被启动时，写入电流可以被施加到与选定存储单元电连接的全局位线GBL。此外，字线电压和写入电流也可以被施加到选定的全局字线GWL。
控制逻辑200可以基于从控制器50提供的地址ADD而分别将列选择信号GYB和LYB以及行选择信号GX和LX输出到列开关块120和行开关块150。
当列开关块120的全局位线开关GYT和局部位线开关LYT响应于列选择信号GYB和LYB而被导通时，施加到全局位线GBL的写入电压Va可以被传输到选定的位线BL。
当行开关块150的全局字线开关GXT和局部字线开关LXT响应于行选择信号GX和LX而被导通时，施加到全局字线GWL的字线电压可以被传输到选定的字线WL。
因为在开始写入操作时可能不会在字线WL与位线BL之间产生足够的电压差，所以存储单元MC的可变电阻中的存储层R可能不会被充电。因此，低于设定的写入电流的电流可以流过全局字线GWL，使得检测电路块250可以将被禁止的检测信号D输出到控制信号发生电路210。因此，控制信号发生电路210可以输出第一控制信号A和第二控制信号AB，以将写入脉冲控制块160的旁通电路BP使能。
当在一定时间之后在字线WL与位线BL之间产生了足够的电压差时，存储单元MC可以被导通。全局字线GWL的电流量可以显著增大，使得检测电路块250可以向控制信号发生电路210提供被使能的检测信号D。当被导通的存储单元MC可以对应于近单元组时NC，控制信号发生电路210可以输出第一控制信号A和第二控制信号AB以将写入脉冲控制块160的高电阻路径电路HP使能。相反，当被导通的存储单元MC可以对应于远单元组FC，控制信号发生电路210可以输出第一控制信号A和第二控制信号AB，以将写入脉冲控制块160的旁通电路BP使能。
例如，当在导通存储单元MC之后高电阻路径电路HP可以被连接在写入脉冲控制块160中时，在近单元组NC中可能更严重地产生的尖峰电流可以通过高电阻路径电路HP以使尖峰电流降低。因此，在导通存储单元MC之后，可以将稳定的写入电流提供给存储单元MC。结果，可以防止由写入电流中的尖峰电流引起的存储单元的干扰错误。
当旁通电路BP可以被连接在写入脉冲控制块160中时，施加到全局字线GWL的写入电流可以在写入电流没有损失的情况下提供给被导通的存储单元MC。
通常，为了防止对近单元组中的存储单元的干扰，可以使用对局部开关块的局部字线开关LXT的驱动力进行控制的技术。然而，为了控制局部字线开关LXT的驱动力，可能需要各种行选择电压源(局部字线电压)和各种行选择电压线。因此，将所述技术应用于小型存储单元阵列可能非常困难。
然而，根据示例性实施例，具有简单开关结构的写入脉冲控制块160可以与全局字线GWL连接，以控制近单元组NC的尖峰电流，使得阻变存储器件可以具有有利的布局。
图13是示出根据示例性实施例的阻变存储器件的电路图。
参考图13，除了进一步包括电压控制电路130和电流控制电路170之外，该示例性实施例的阻变存储器件PCMa可以包括与图2中的阻变存储器件PCM基本相同的元件。因此，相同的附图标记可以指代相同的元件，并且为简便起见，在本文中可以被省略关于相同元件的任何进一步说明。
电压控制电路130可以与全局位线GBL连接以提供电压。在导通存储单元MC之前，电压控制电路130可以向全局位线GBL传输初始电压VL。在导通存储单元MC之后，电压控制电路130可以向全局位线GBL传输写入电压Vwrite。初始电压VL可以具有用于维持存储单元MC的导通的最小电平。电压控制电路130可以包括电压提供电路130a和电压选择电路130b。
电压提供电路130a可以包括第一开关P1和第二开关P2。第一开关P1可以响应于第一驱动信号ENPL而向电压选择电路130b提供初始电压VL。第二开关P2可以响应于第二驱动信号ENPH而向电压选择电路130b提供写入电压Vwrite。第一驱动信号ENPL和第二驱动信号ENPH可以从控制逻辑200产生。例如，第一驱动信号ENPL可以是在产生检测信号D之前被使能的信号。第二驱动信号ENPH可以是在产生检测信号D之后被使能的信号。例如，当第一开关P1和第二开关P2可以包括PMOS晶体管时，第一驱动信号ENPL和第二驱动信号ENPH可以被使能为低电平。
为了在产生检测信号D之前将初始电压VL施加到全局位线GBL，电压选择电路130b可以将全局位线GBL与第一开关P1电连接。为了在产生检测信号D之后将写入电压Vwrite施加到全局位线GBL，电压选择电路130b可以将全局位线GBL与第二开关P2电连接。例如，电压选择电路130b可以包括响应于检测信号D而被驱动的PMOS晶体管PM1和响应于检测信号D而被驱动的NMOS晶体管NM1。当检测信号D可以被禁止时，PMOS晶体管PM1可以将第一开关P1与全局位线GBL电连接。当检测信号D可以被使能时，NMOS晶体管NM1可以将第二开关P2与全局位线GBL电连接。在示例性实施例中，电压选择电路130b可以包括PMOS晶体管PM1和NMOS晶体管NM1。可替代地，电压选择电路130b可以包括各种选择电路。
电流控制电路170可以与全局字线GWL连接以提供电流。电流控制电路170可以连接在全局字线GWL与字线电压端子Vb之间。在导通存储单元MC之前，电流控制电路170可以根据初始电压而提供初始电流Isel。在导通存储单元MC之后，电流控制电路170可以根据写入电压而提供写入电流Iwrite。
电流控制电路170可以包括电流提供电路170a和电流选择电路170b。电流提供电路170a可以包括与字线电压端子Vb连接的初始电流源Isel和写入电流源Iwrite。例如，初始电流源Isel可以提供与初始电压VL相对应的初始电流。写入电流源Iwrite可以提供与写入电压Vwrite相对应的写入电流。
电流选择电路170b可以包括响应于检测信号D而被驱动的PMOS晶体管PM2和响应于检测信号D而被驱动的NMOS晶体管NM2。当检测信号D可以被禁止到低电平时，PMOS晶体管PM2可以将初始电流源Isel与写入脉冲控制块160电连接。当检测信号D可以被使能到高电平时，NMOS晶体管NM2可以将写入电流源Iwrite与写入脉冲控制块160电连接。在示例性实施例中，电流选择电路170b可以包括PMOS晶体管PM2和NMOS晶体管NM2。可替代地，电流选择电路170b可以包括各种选择电路。
当存储单元MC可以被选定时，并且在选定存储单元MC被导通之前，可以通过驱动电压控制电路130和电流控制电路170来将最小电压VL和最小电流Isel施加到选定存储单元MC以维持存储单元MC的导通。因此，因为在开始选择时施加到存储单元MC的电压和电流可能很小，所以与选定存储单元MC的导通同时产生的骤回电流(电压)和过冲电流(电压)也可能减小。因此，骤回电流(电压)和过冲电流(电压)对存储单元的影响可以显著减小。当在导通存储单元MC之后可以检测到检测信号D时，电压控制电路130和电流控制电路170可以向存储单元提供写入电压Vwrite和写入电流Iwrite，使得存储单元MC可以执行正常的写入操作。
根据示例性实施例，当近单元组中的与控制电路块相邻的存储单元可以被选定时，高电阻路径可以在导通存储单元之后被连接到全局字线或选定的字线。因此，在导通存储单元之后返回写入操作期间，可以减少瞬态电流的产生。
此外，电压控制电路和电流控制电路可以分别安装在全局位线和全局字线处。因此，在导通存储单元之前，可以向存储单元提供用于维持存储单元的导通的最小电压和最小电流。在导通存储单元之后，可以向存储单元提供正常的写入电压和电流。结果，可以减小在存储单元的导通时产生的骤回电流和过冲电流的影响。
本公开的上述实施例旨在说明而非限制本公开。各种替代方案和等同方案是可能的。本公开不限于本文中所描述的实施例。本公开也不限于任何特定类型的半导体器件。鉴于本公开，其他增加、减少或修改是显而易见的并且旨在落入所附权利要求的范围内。

Claims (19)

1.一种阻变存储器件，包括：
多个存储单元，其电耦接在全局字线与全局位线之间；以及
控制电路块，其用于控制所述多个存储单元，
其中，所述控制电路块包括：写入脉冲控制块，其电耦接在所述全局字线与所述多个存储单元之中的选定存储单元之间，以根据所述选定存储单元的位置来控制流过所述选定存储单元的电流，
其中，所述写入脉冲控制块包括：
高电阻路径电路；以及
旁通电路，
其中，所述高电阻路径电路和所述旁通电路中的任意一个根据所述选定存储单元的位置而被选择性地连接在所述全局字线与所述选定存储单元之间。
2.根据权利要求1所述的阻变存储器件，其中，当存储单元之中靠近所述控制电路块的存储单元被导通时，所述高电阻路径电路被使能，而当存储单元之中远离所述控制电路块的存储单元被导通时，所述旁通电路被使能。
3.根据权利要求1所述的阻变存储器件，其中，所述控制电路块包括：检测电路块，其被配置为基于所述选定存储单元的所述电流来检测所述选定存储单元的导通并且产生检测信号，
其中，所述写入脉冲控制块响应于所述检测信号和所述选定存储单元的地址信息而将所述高电阻路径电路和所述旁通电路中的任意一个使能。
4.根据权利要求3所述的阻变存储器件，其中，所述控制电路块还包括：控制信号发生电路，其用于将从所述检测电路块提供的所述检测信号与所述选定存储单元的所述地址信息进行逻辑组合，以产生用于将所述写入脉冲控制块的所述高电阻路径电路和所述旁通电路使能的控制信号。
5.根据权利要求1所述的阻变存储器件，其中，所述写入脉冲控制块包括：并联连接在所述全局字线与所述选定存储单元之间的高电阻路径电路和旁通电路，所述高电阻路径电路包括MOS晶体管，并且所述高电阻路径电路的所述MOS晶体管的电阻比所述旁通电路被选定时的电阻高而比所述旁通电路未被选定时的电阻低。
6.根据权利要求1所述的阻变存储器件，其中，所述写入脉冲控制块包括：并联连接在所述全局字线与所述选定存储单元之间的高电阻路径电路和旁通电路，所述高电阻路径电路包括可变电阻，并且所述可变电阻比所述旁通电路被选定时的电阻高而比所述旁通电路未被选定时的电阻低。
7.根据权利要求1所述的阻变存储器件，其中，所述写入脉冲控制块包括：并联连接在所述全局字线与所述选定存储单元之间的高电阻路径电路和旁通电路，并且所述高电阻路径电路包括并联连接的多个晶体管，所述多个晶体管响应于多个电流控制信号而被选择。
8.根据权利要求1所述的阻变存储器件，其中，所述旁通电路包括传输门，所述传输门包括NMOS晶体管和PMOS晶体管。
9.根据权利要求1所述的阻变存储器件，还包括与所述全局位线电耦接的电压控制电路，其中，当所述选定存储单元未被导通时，所述电压控制电路向所述选定存储单元提供用于维持所述选定存储单元的导通的初始电压，而当所述选定存储单元被导通时，所述电压控制电路向所述选定存储单元提供写入电压。
10.根据权利要求1所述的阻变存储器件，还包括与所述全局字线电耦接的电流控制电路，其中，当所述选定存储单元未被导通时，所述电流控制电路向所述选定存储单元提供用于维持所述选定存储单元的导通的初始电流，而当所述选定存储单元被导通时，所述电流控制电路向所述选定存储单元提供写入电流。
11.一种阻变存储器件，包括：
存储单元阵列，其包括多个字线、多个位线以及布置在所述多个字线与所述多个位线之间的多个存储单元；以及
控制电路块，其布置在所述存储单元阵列的边沿部分处以控制所述多个存储单元，
其中，所述控制电路块包括：
检测电路块，其被配置为检测所述多个存储单元之中的选定存储单元的导通，以根据检测结果来产生检测信号，以及
写入脉冲控制块，其被配置为根据所述检测信号和所述选定存储单元的地址信息而选择性地将所述多个字线之中连接到所述选定存储单元的字线与高电阻路径电路和旁通电路连接。
12.根据权利要求11所述的阻变存储器件，其中，所述写入脉冲控制块被配置为：当所述检测信号被使能并且所述选定存储单元的地址在靠近所述控制电路块布置的近单元组内时，将所述高电阻路径电路使能，并且所述写入脉冲控制块被配置为：当所述检测信号未被使能或所述选定存储单元的地址在远离所述控制电路块布置的远单元组内时，将所述旁通电路使能。
13.根据权利要求11所述的阻变存储器件，其中，所述控制电路块还包括：控制信号发生电路，其用于将所述检测信号与所述选定存储单元的地址信息进行逻辑组合，以产生用于将所述写入脉冲控制块的所述高电阻路径电路和所述旁通电路使能的控制信号。
14.根据权利要求11所述的阻变存储器件，还包括：位置储存块，其被配置为将所述多个存储单元分类为近单元组和远单元组，
其中，所述近单元组包括具有第一错误比率同时位置靠近所述控制电路块的存储单元，以及
所述远单元组包括具有第二错误比率同时位置远离所述控制电路块的存储单元，所述第二错误比率低于所述第一错误比率。
15.根据权利要求11所述的阻变存储器件，其中，所述高电阻路径电路包括MOS晶体管，并且所述高电阻路径电路的MOS晶体管的电阻比所述旁通电路被选定时的电阻高而比所述旁通电路未被选定时的电阻低。
16.根据权利要求11所述的阻变存储器件，其中，所述高电阻路径电路包括可变电阻，并且所述可变电阻比所述旁通电路被选定时的电阻高而比所述旁通电路未被选定时的电阻低。
17.根据权利要求11所述的阻变存储器件，其中，所述高电阻路径电路包括并联连接的多个晶体管，所述多个晶体管响应于多个电流控制信号而被选择。
18.根据权利要求11所述的阻变存储器件，还包括：
全局位线，其连接到所述多个位线；以及
电压控制电路，其用于向所述全局位线提供电压，
其中，当所述选定存储单元未被导通时，所述电压控制电路向所述选定存储单元提供用于维持所述选定存储单元的导通的初始电压，而当所述选定存储单元被导通时，所述电压控制电路向所述选定存储单元提供写入电压。
19.根据权利要求11所述的阻变存储器件，还包括：
全局字线，其连接到所述多个字线；以及
电流控制电路，其用于向所述全局字线提供电流，
其中，当所述选定存储单元未被导通时，所述电流控制电路向所述选定存储单元提供用于维持所述选定存储单元的导通的初始电流，而当所述选定存储单元被导通时，所述电流控制电路向所述选定存储单元提供写入电流。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102019132067A1 (de) * 2019-01-25 2020-07-30 Taiwan Semiconductor Manufacturing Co., Ltd. Strombegrenzer für speichervorrichtung
US10991426B2 (en) * 2019-01-25 2021-04-27 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device current limiter
DE102021109480A1 (de) * 2020-12-14 2022-06-15 Taiwan Semiconductor Manufacturing Co., Ltd. Speichervorrichtung
KR102446187B1 (ko) * 2021-01-25 2022-09-22 한양대학교 산학협력단 Ggnmos 기반의 방전 회로 및 이를 포함하는 상변화 메모리 소자
KR102446186B1 (ko) * 2021-01-25 2022-09-22 한양대학교 산학협력단 피드포워드 패스 기반의 방전 회로 및 이를 포함하는 상변화 메모리 소자
CN114171100A (zh) * 2021-11-12 2022-03-11 之江实验室 一种高故障覆盖率的阻变存储器的测试方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101847688A (zh) * 2010-04-29 2010-09-29 北京大学 一种减小阻变存储器阻值离散性的方法
CN102834868A (zh) * 2010-04-05 2012-12-19 莫塞德技术公司 具有三维结构的半导体存储装置
CN108074610A (zh) * 2016-11-18 2018-05-25 爱思开海力士有限公司 阻变存储装置及其读取电路和方法
CN108614203A (zh) * 2018-05-06 2018-10-02 北京工业大学 一种通过瞬态电流分析阻变存储器内部陷阱的方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011108327A (ja) * 2009-11-18 2011-06-02 Toshiba Corp 不揮発性半導体記憶装置
WO2012091691A2 (en) * 2010-04-30 2012-07-05 Hewlett-Packard Development Company, L.P. Programmable current-limited voltage buffer, integrated-circuit device and method for current-limiting a memory element
KR20140021321A (ko) * 2012-08-10 2014-02-20 에스케이하이닉스 주식회사 라이트 드라이버 회로, 이를 이용하는 반도체 장치 및 메모리 시스템
US9286975B2 (en) 2014-03-11 2016-03-15 Intel Corporation Mitigating read disturb in a cross-point memory
US9792986B2 (en) 2015-05-29 2017-10-17 Intel Corporation Phase change memory current
US10360977B2 (en) * 2018-03-30 2019-07-23 Intel Corporation Tailoring current magnitude and duration during a programming pulse for a memory device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102834868A (zh) * 2010-04-05 2012-12-19 莫塞德技术公司 具有三维结构的半导体存储装置
CN101847688A (zh) * 2010-04-29 2010-09-29 北京大学 一种减小阻变存储器阻值离散性的方法
CN108074610A (zh) * 2016-11-18 2018-05-25 爱思开海力士有限公司 阻变存储装置及其读取电路和方法
CN108614203A (zh) * 2018-05-06 2018-10-02 北京工业大学 一种通过瞬态电流分析阻变存储器内部陷阱的方法

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