JP5404674B2 - 不揮発性半導体記憶装置 - Google Patents

Description

本発明の実施形態は、不揮発性半導体記憶装置及びフォーミング方法に関する。

可変抵抗素子は少なくとも２つの抵抗値、例えば高抵抗状態と低抵抗状態とを電気的に切り替えることが可能な素子である。一般的に、可変抵抗素子は絶縁材料で構成されているため、電気的に抵抗状態を切り替えることができるようにするためには、可変抵抗素子内に導電性パスを形成する初期工程（以下、フォーミングと呼ぶ）が必要である。具体的には、フォーミングは、選択した可変抵抗素子の上部電極（ビットライン）と下部電極（ワードライン）との間に電圧を印加することでおこなっている。フォーミング前の可変抵抗素子は絶縁状態のため、フォーミング電圧（例えば５Ｖ）を印加しても10ｎＡ程度の電流しか流れないが、フォーミングすると可変抵抗素子が低抵抗化し、数μＡの電流が流れるようになる。可変抵抗素子は、低抵抗化されると、リセット（高抵抗化）したりセット（低抵抗化）したりできる状態になり、データを記憶可能になる。このフォーミング処理は、同時に複数のビット（複数の可変抵抗素子）に対して行うことが困難であるので、処理に時間がかかる傾向にある。

特開２０１０−３３６７５号公報 特開２００３−２４２７７１号公報 特開２０１０−１９２０４０号公報

１つの実施形態は、例えば、フォーミング処理の時間を低減できる不揮発性半導体記憶装置及びフォーミング方法を提供することを目的とする。

１つの実施形態によれば、複数の第１のラインと複数の第２のラインと複数の不揮発性メモリセルと制御部とを備えた不揮発性半導体記憶装置が提供される。複数の第２のラインは、複数の第１のラインに交差する。複数の不揮発性メモリセルは、複数の第１のラインと複数の第２のラインとの交差する位置に配されている。制御部は、複数の第１のライン及び複数の第２のラインを介して複数の不揮発性メモリセルを制御する。複数の不揮発性メモリセルのそれぞれでは、可変抵抗素子及び整流素子が直列接続されている。制御部は、第１のタイミングにおいて、Ｎを１以上の整数とするとき複数の第１のラインからＮ本おきに第１のラインを多重選択して選択電位に設定するとともに、少なくとも多重選択された第１のラインに隣接する非選択の第１のラインの電位を固定する。制御部は、第２のタイミングにおいて、上記の多重選択された第１のラインを浮遊状態にする。第２のタイミングは、第１のタイミングより後のタイミングである。制御部は、第３のタイミングにおいて、複数の第２のラインから１本の第２のラインを選択してフォーミング電位に設定する。第３のタイミングは、第２のタイミングより後のタイミングである。

第１の実施形態にかかる不揮発性半導体記憶装置の構成を示す図。 第１の実施形態におけるフォーミング動作を示す図。 第１の実施形態におけるフォーミング動作を示すタイミングチャート。 第１の実施形態におけるフォーミング動作を示すフローチャート。 第２の実施形態におけるフォーミング動作を示す図。 第１の実施形態及び第２の実施形態にかかる不揮発性半導体記憶装置の積層構造を示す概略図。 第１の実施形態及び第２の実施形態におけるメモリセルアレイの構成を示す図。 第１の実施形態及び第２の実施形態におけるメモリセルの断面構成を示す図。

以下に添付図面を参照して、実施形態にかかる不揮発性半導体記憶装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。

（第１の実施形態）
第１の実施形態に係る不揮発性半導体記憶装置１００の構成について図１を用いて説明する。図１は、第１の実施形態に係る不揮発性半導体記憶装置の等価回路図である。

不揮発性半導体記憶装置１００は、図１に示すように、メモリセルアレイ１０及び周辺回路（制御部）３０を有する。メモリセルアレイ１０は、データを格納する。周辺回路３０は、メモリセルアレイ１０を制御する。

メモリセルアレイ１０は、複数のワードラインＷＬ（ＷＬ１〜ＷＬ８）、複数のビットラインＢＬ（ＢＬ１〜ＢＬ４）、及び複数の不揮発性メモリセルＭ（Ｍ_１，１〜Ｍ_４，８）を有する。

複数のワードラインＷＬ（ＷＬ１〜ＷＬ８）は、複数のビットラインＢＬに交差する。各ワードラインＷＬは、Ｙ方向に所定ピッチをもって配列され、Ｘ方向（行方向）に延びるように形成されている。図１にはワードラインＷＬが８本配された場合が例示されているが、ワードラインＷＬの本数は図１のものに限定されない。

複数のビットラインＢＬ（ＢＬ１〜ＢＬ４）は、複数のワードラインＷＬに交差する。各ビットラインＢＬは、Ｘ方向に所定ピッチをもって配列され、Ｙ方向（列方向）に延びるように形成されている。図１にはビットラインＢＬが４本配された場合が例示されているが、ビットラインＢＬの本数は図１のものに限定されない。

複数の不揮発性メモリセルＭ（Ｍ_１，１〜Ｍ_４，８）は、複数のワードラインＷＬと複数のビットラインＢＬとの交差する位置に配置されている。複数の不揮発性メモリセルＭは、Ｘ方向及びＹ方向にて形成される面上にマトリクス状に配列されている。すなわち、不揮発性半導体記憶装置１００は、例えば、いわゆるクロスポイント型抵抗変化メモリである。図１には不揮発性メモリセルＭが４行×８列で配列された場合が例示されているが、不揮発性メモリセルＭの配列は図１のものに限定されない。

各不揮発性メモリセルＭでは、可変抵抗素子Ｒとダイオード（整流素子）Ｄとが直列に接続されている（図２参照）。可変抵抗素子Ｒは、電気的に書き換え可能で抵抗値に基づいてデータを不揮発に記憶する。ダイオードＤは、選択セルへ電気的にアクセス（フォーミング／書き込み／消去／読出し）するために配置されているとともに、そのアクセスの際に回り込み電流（ｓｎｅａｋ ｃｕｒｒｅｎｔ）を防止するために配置されている。可変抵抗素子Ｒの一端は、ビットライン（ＢＬ）に接続され、可変抵抗素子Ｒの他端は、ダイオードＤの一端に接続されている。ダイオードＤの他端は、ワードライン（ＷＬ）に接続されている。

可変抵抗素子Ｒは、少なくとも２つの抵抗値の状態、例えば、低抵抗状態と高抵抗状態との２つの抵抗値の状態間で遷移する素子である。可変抵抗素子Ｒは、例えばダイオードＤが順方向となるように不揮発性メモリセルＭの両端にある一定のセット電圧が印加されると、高抵抗状態から低抵抗状態へ遷移する（書き込み、セット）。また、可変抵抗素子Ｒは、例えばダイオードＤが順方向となるように不揮発性メモリセルＭの両端にある一定のリセット電圧が印加されると、低抵抗状態から高抵抗状態へ遷移する（消去、リセット）。しかし、一般に可変抵抗素子Ｒは絶縁材料で形成されているため、セット動作やリセット動作を行える状態、すなわち電気的に抵抗値を制御できる状態にするためにはフォーミングと呼ばれる工程が必要になる。フォーミングは、可変抵抗素子Ｒに所定の大きさと時間幅を持つ電圧パルスを印加することで行われる。

なお、図１には、各不揮発性メモリセルＭにおいて、ビットラインＢＬから不揮発性メモリセルＭを経由してワードラインＷＬへ向かう方向がダイオードＤの順方向となる場合が例示されているが、ビットラインＢＬから不揮発性メモリセルＭを経由してワードラインＷＬへ向かう方向がダイオードＤの逆方向となっていてもよい。また、図１には、各不揮発性メモリセルＭにおいて、ビットラインＢＬ側に抵抗変化素子Ｒが配されワードラインＷＬ側にダイオードＤが配されている場合が例示されているが、ビットラインＢＬ側にダイオードＤが配されワードラインＷＬ側に抵抗変化素子Ｒが配されていてもよい。

また、図１には、各不揮発性メモリセルＭがユニポーラ型のメモリセルである場合が例示されているが、各不揮発性メモリセルＭはバイポーラ型のメモリセルであっても良い。この場合、各不揮発性メモリセルＭでは、抵抗変化素子及び双方向ダイオードが直列に接続されていてもよい。

周辺回路３０は、図１に示すように、制御回路１１、第１ローデコーダ回路（第１の選択回路）１２、第２ローデコーダ回路（第１の選択回路）１３、カラムデコーダ（第２の選択回路）１４、第１ワードライン接続回路１５、第２ワードライン接続回路１６、第１ワードライン全選択回路（第１の選択回路）１７、第２ワードライン全選択回路１８、第１ワードライン選択回路（第１の選択回路）１９、第２ワードライン選択回路（第１の選択回路）２０、及びアドレスバッファ回路２１を有する。

アドレスバッファ回路２１は、フォーミング／読出し／書き込み／消去時に、選択すべきワードラインＷＬ又はビットラインＢＬのアドレス信号の入力を受け付ける。例えば、アドレスバッファ回路２１は、選択すべきワードラインＷＬのアドレス信号として、アドレス信号ＲＯＡ０を第１ワードライン全選択回路１７に供給し、アドレス信号ＲＯＡ１、ＲＯＡ２を第１ワードライン選択回路１９に供給し、アドレス信号ＲＥＡ０を第２ワードライン全選択回路１８に供給し、アドレス信号ＲＥＡ１、ＲＥＡ２を第２ワードライン選択回路２０に供給する。あるいは、例えば、アドレスバッファ回路２１は、選択すべきビットラインＢＬのアドレス信号として、アドレス信号ＣＡ１、ＣＡ２をカラムデコーダ１４に供給する。

制御回路１１からの制御信号ＣＳ１が“Ｈｉｇｈ”の場合、第１ワードライン全選択回路１７は、アドレス信号ＲＯＡ０を第１ローデコーダ回路１２に転送する。第１ローデコーダ回路１２は、ＲＯＡ０が“Ｈｉｇｈ”の場合、奇数番のワードラインＷＬ１、ＷＬ３、ＷＬ５、ＷＬ７を一括して選択状態とし（すなわち、多重選択し）、ＲＯＡ０が“Ｌｏｗ”の場合、奇数番のワードラインＷＬ１、ＷＬ３、ＷＬ５、ＷＬ７を一括して非選択状態とする。

制御回路１１からの制御信号ＣＳ１が“Ｌｏｗ”の場合、第１ワードライン選択回路１９は、アドレス信号ＲＯＡ１、ＲＯＡ２を第１ローデコーダ回路１２に転送する。第１ローデコーダ回路１２は、アドレス信号ＲＯＡ１、ＲＯＡ２に基づいて、奇数番ワードラインＷＬ１／ＷＬ３／ＷＬ５／ＷＬ７の内の一本を選択する。

第１ローデコーダ回路１２は、スイッチ回路ＲＳＷ１、ＲＳＷ３、ＲＳＷ５、ＲＳＷ７、アンド回路ＲＡＤ１、ＲＡＤ３、ＲＡＤ５、ＲＡＤ７、及び配線Ｌ１、Ｌ２を有する。配線Ｌ１は接地電圧ＧＮＤに接続される。配線Ｌ２は、電源２２に接続されている。第１ローデコーダ回路１２は、各アンド回路ＲＡＤ１、ＲＡＤ３、ＲＡＤ５、ＲＡＤ７の入力信号の“Ｈｉｇｈ”、“Ｌｏｗ”の組み合わせに従い、対応するスイッチ回路ＲＳＷ１、ＲＳＷ３、ＲＳＷ５、ＲＳＷ７を駆動し、奇数番ワードラインを配線Ｌ１あるいは配線Ｌ２に接続する。

制御回路１１からの制御信号ＣＳ２が“Ｈｉｇｈ”の場合、第２ワードライン全選択回路１８は、アドレス信号ＲＥＡ０を第２ローデコーダ回路１３に転送する。第２ローデコーダ回路１３は、ＲＥＡ０が“Ｈｉｇｈ”の場合、偶数番のワードラインＷＬ２、ＷＬ４、ＷＬ６、ＷＬ８を一括して選択状態とし（すなわち、多重選択し）、ＲＥＡ０が“Ｌｏｗ”の場合、偶数番のワードラインＷＬ２、ＷＬ４、ＷＬ６、ＷＬ８を一括して非選択状態とする。

制御回路１０からの制御信号ＣＳ２が“Ｌｏｗ”の場合、第２ワードライン選択回路２０は、アドレス信号ＲＥＡ１、ＲＥＡ２を第２ローデコーダ回路１３に転送する。第２ローデコーダ回路１３は、アドレス信号ＲＥＡ１、ＲＥＡ２に基づいて、偶数番ワードラインＷＬ２／ＷＬ４／ＷＬ６／ＷＬ８の内の一本を選択する。

第２ローデコーダ回路１３は、スイッチ回路ＲＳＷ２、ＲＳＷ４、ＲＳＷ６、ＲＳＷ８、アンド回路ＲＡＤ２、ＲＡＤ４、ＲＡＤ６、ＲＡＤ８、及び配線Ｌ１、Ｌ２を有する。配線Ｌ１は接地電圧ＧＮＤに接続される。配線Ｌ２は、電源２２に接続されている。第２ローデコーダ回路１３は、各アンド回路ＲＡＤ２、ＲＡＤ４、ＲＡＤ６、ＲＡＤ８の入力信号の“Ｈｉｇｈ”、“Ｌｏｗ”の組み合わせに従い、対応するスイッチ回路ＲＳＷ２、ＲＳＷ４、ＲＳＷ６、ＲＳＷ８を駆動し、偶数番ワードラインを配線Ｌ１あるいは配線Ｌ２に接続する。

カラムデコーダ１４は、アドレス信号ＣＡ１、ＣＡ２に基づいて、ビットラインＢＬ１〜ＢＬ４の内の一本を選択する。

カラムデコーダ１４は、スイッチ回路ＣＳＷ１〜ＣＳＷ４、アンド回路ＣＡＤ１〜ＣＡＤ４、及び配線Ｌ１、Ｌ２を有する。配線Ｌ１は接地電圧ＧＮＤに接続される。配線Ｌ２は、電源２２に接続されている。カラムデコーダ１４は、各アンド回路ＣＡＤ１〜ＣＡＤ４の入力信号の“Ｈｉｇｈ”、“Ｌｏｗ”の組み合わせに従い、対応するスイッチ回路ＣＳＷ１〜ＣＳＷ４を駆動し、偶数番ワードラインを配線Ｌ１あるいは配線Ｌ２に接続する。

第１ワードライン接続回路１５は、制御回路１１からの制御信号ＣＳ３に基づいて、奇数番のワードラインＷＬ１、ＷＬ３、ＷＬ５、ＷＬ７の第１ローデコーダ回路１２への接続／非接続の状態を一括して切り替える。

第２ワードライン接続回路１６は、制御回路１１からの制御信号ＣＳ４に基づいて、偶数番のワードラインＷＬ２、ＷＬ４、ＷＬ６、ＷＬ８の第２ローデコーダ回路１３への接続／非接続の状態を一括して切り替える。

制御回路１１は、フォーミング／読出し／書き込み／消去時に、予め設定されたタイミングチャートに従い、制御信号ＣＳ１〜ＣＳ４を出力し、各ビットラインＢＬ、及び各ワードラインＷＬに電源２２あるいは接地電圧ＧＮＤを接続する。

次に、不揮発性半導体記憶装置１００における不揮発性メモリセルＭのフォーミング動作について図２及び図３を用いて説明する。図２は、不揮発性メモリセルＭのフォーミング動作を説明する概略図であり、図３は、フォーミング動作の基本的な流れを示すタイミングチャートである。

図２及び図３では、図１に示すメモリセルアレイ１０の構成のうち、複数のワードラインＷＬ１〜ＷＬ５、複数のビットラインＢＬ１、ＢＬ２、複数の不揮発性メモリセルＭ_１，１〜Ｍ_１，５について例示的に説明する。

図２に示すように、周辺回路３０は、複数のワードラインＷＬ１〜ＷＬ５から１本おきにワードラインＷＬ１、ＷＬ３、ＷＬ５を多重選択して選択電位（例えば、ＧＮＤレベルの電位）に設定するとともに、非選択のワードラインＷＬ２、ＷＬ４を非選択電位（例えば、フォーミング電位Ｖｆｏｒｍ）に設定する。その後、周辺回路３０は、多重選択されたワードラインＷＬ１、ＷＬ３、ＷＬ５を選択電位から遮断して浮遊状態にするとともに、多重選択されたワードラインＷＬ１、ＷＬ３、ＷＬ５に隣接する非選択のワードラインＷＬ２、ＷＬ４の電位を上記の非選択電位に固定したままとする。そして、周辺回路３０は、複数のビットラインＢＬ１、ＢＬ２から１本のビットラインＢＬ１を選択してフォーミング電位Ｖｆｏｒｍに設定する。これにより、不揮発性メモリセルＭ_１，１、Ｍ_１，３、Ｍ_１，５を同時にフォーミングする。すなわち、不揮発性メモリセルＭ_１，１、Ｍ_１，３、Ｍ_１，５を多重選択してフォーミングする。このとき、不揮発性メモリセルＭ_１，２、Ｍ_１，４は非選択のメモリセルである。

具体的には、図３に示すように、タイミングｔ１において、第１ローデコーダ回路１２が、複数のワードラインＷＬ１〜ＷＬ５から１本おきにワードラインＷＬ１、ＷＬ３、ＷＬ５を多重選択する。制御回路１１は、第１ワードライン接続回路１５を介して、多重選択されたワードラインＷＬ１、ＷＬ３、ＷＬ５と第１ローデコーダ回路１２とを接続する。これにより、多重選択されたワードラインＷＬ１、ＷＬ３、ＷＬ５が、選択電位（例えば、ＧＮＤレベルの電位）に設定される。

一方、第２ローデコーダ回路１３は、複数のワードラインＷＬ１〜ＷＬ５のうちのワードラインＷＬ２、ＷＬ４を非選択にする。制御回路１１は、第２ワードライン接続回路１６を介して、非選択のワードラインＷＬ２、ＷＬ４と第２ローデコーダ回路１３とを接続する。これにより、非選択のワードラインＷＬ２、ＷＬ４が、非選択電位（例えば、フォーミング電位Ｖｆｏｒｍ）に設定される。

タイミングｔ２において、制御回路１１が、第１ワードライン接続回路１５を介して、多重選択されたワードラインＷＬ１、ＷＬ３、ＷＬ５と第１ローデコーダ回路１２との接続を遮断する。これにより、多重選択されたワードラインＷＬ１、ＷＬ３、ＷＬ５が、浮遊状態（Ｆｌｏａｔｉｎｇ）になる。

制御回路１１は、第２ワードライン接続回路１６を介して、非選択のワードラインＷＬ２、ＷＬ４と第２ローデコーダ回路１３とを接続し続けている。これにより、非選択のワードラインＷＬ２、ＷＬ４が、非選択電位（例えば、フォーミング電位Ｖｆｏｒｍ）に固定されている。

タイミングｔ３において、カラムデコーダ１４が、複数のビットラインＢＬ１、ＢＬ２から１本のビットラインＢＬ１を選択してフォーミング電位Ｖｆｏｒｍに設定する。これにより、不揮発性メモリセルＭ_１，１、Ｍ_１，３、Ｍ_１，５を多重選択してその両端にフォーミング電圧Ｖｆｏｒｍを印加する。このとき、不揮発性メモリセルＭ_１，２、Ｍ_１，４は非選択状態になっており、その両端にほとんど電圧が印加されない。

ここで、フォーミング前の可変抵抗素子は絶縁状態のため、メモリセルに流れる電流はフォーミング電圧Ｖｆｏｒｍを印加した状態でも１０ｎＡ程度と極めて小さいため、選択ワードラインＷＬ１、ＷＬ３、ＷＬ５の充電は緩やかに進行し、一定の時間内は選択メモリセルにＶｆｏｒｍが印加され続ける。

ある時点で例えば不揮発性メモリセルＭ_１，３がフォーミングした場合、不揮発性メモリセルＭ_１，３を通してワードラインＷＬ３がフォーミング電位Ｖｆｏｒｍまで充電されるので、選択ビットラインＢＬとワードラインＷＬ３とが同電位となり、それ以後は不揮発性メモリセルＭ_１，３に電圧がかからない。つまり、フォーミングした不揮発性メモリセルＭへの電圧印加が自動的に停止される。ワードラインＷＬ３がフォーミング電位Ｖｆｏｒｍに充電されても、両側で隣接するワードラインＷＬ２、ＷＬ４の電位がフォーミング電位Ｖｆｏｒｍに固定されているので、ワードラインＷＬ１やワードラインＷＬ５の電位がカップリングにより上昇することが抑制されている。

そして、例えば不揮発性メモリセルＭ_１，３に続いて不揮発性メモリセルＭ_１，５がフォーミングされ、ワードラインＷＬ５の電位がフォーミング電位Ｖｆｏｒｍに急激に充電される様子が図３に例示されている。

その後、ワードラインＷＬ１は、不揮発性メモリセルＭ_１，１が未だフォーミングされないため、電位が急激に変化することはないが、フォーミング前の10ｎＡ程度の電流によって徐々に充電される様子が図３に例示されている。ワードラインＷＬ１の電位が徐々に上昇すると不揮発性メモリセルＭ_１，１にかかる電圧が低下するため、不揮発性メモリセルＭ_１，１のフォーミングする確率が低下する。

そこで、タイミングｔ３から一定の時間が経過したタイミングｔ４において、カラムデコーダ１４が、選択したビットラインＢＬ１の電位を非選択電位（例えば、ＧＮＤ電位）に設定する。

その後のタイミングｔ５において、制御回路１１が、第１ワードライン接続回路１５を介して、多重選択されたワードラインＷＬ１、ＷＬ３、ＷＬ５と第１ローデコーダ回路１２とを再び接続する。これにより、多重選択されたワードラインＷＬ１、ＷＬ３、ＷＬ５が、選択電位（例えば、ＧＮＤレベルの電位）へと放電されリフレッシュされる。このとき、非選択のワードラインＷＬ２、ＷＬ４は、非選択電位（例えば、フォーミング電位Ｖｆｏｒｍ）に設定されたままである。

タイミングｔ６において、制御回路１１が、第１ワードライン接続回路１５を介して、多重選択されたワードラインＷＬ１、ＷＬ３、ＷＬ５と第１ローデコーダ回路１２との接続を遮断する。これにより、多重選択されたワードラインＷＬ１、ＷＬ３、ＷＬ５が、再び、浮遊状態（Ｆｌｏａｔｉｎｇ）になる。このとき、非選択のワードラインＷＬ２、ＷＬ４は、非選択電位（例えば、フォーミング電位Ｖｆｏｒｍ）に固定されている。

タイミングｔ７において、カラムデコーダ１４が、複数のビットラインＢＬ１、ＢＬ２から１本のビットラインＢＬ１を選択してフォーミング電位Ｖｆｏｒｍに設定する。これにより、不揮発性メモリセルＭ_１，１、Ｍ_１，３、Ｍ_１，５を多重選択してその両端にフォーミング電圧Ｖｆｏｒｍを印加する。このとき、不揮発性メモリセルＭ_１，２、Ｍ_１，４は非選択状態になっており、その両端にほとんど電圧が印加されない。

このとき、フォーミング済みの不揮発性メモリセルＭ_１，３、Ｍ_１，５が繋がるワードラインＷＬ３、ＷＬ５は、選択ビットラインＢＬ１のフォーミング電位Ｖｆｏｒｍへの電位上昇と共に速やかに充電されるので、不揮発性メモリセルＭ_１，３、Ｍ_１，５の両端にはフォーミング電圧が印加されずに、未だフォーミングされていない不揮発性メモリセルＭ_１，１の両端に効率的にフォーミング電圧が印加される。

以上の手順により、選択ビットラインＢＬ１に接続された複数の不揮発性メモリセルＭ_１，１〜Ｍ_１，５のうち略半数のビットを一括して（連続的に）フォーミングすることができる。

なお、タイミングｔ５〜ｔ６の期間にベリファイ動作を行って、多重選択された不揮発性メモリセルＭ_１，１、Ｍ_１，３、Ｍ_１，５のうち例えばフォーミング済みの不揮発性メモリセルＭ_１，３、Ｍ_１，５を特定しても良い。

次に、フォーミング動作における処理の流れについて図４を用いて説明する。図４は、フォーミング動作における処理の流れを示すフローチャートである。図４に示されるように、偶数番目のワードラインに接続されているビットのフォーミング（ステップＳ１〜Ｓ８）と、奇数番目のワードラインに接続されているビットのフォーミング（ステップＳ９〜Ｓ１６）との、大きく２段階に分けて行う。なお、フォーミングする順序は奇数番目のワードラインと偶数番目のワードラインのどちらが先でもよい。以下では、偶数番目のワードラインに接続されているビットのフォーミングを先に行う場合について例示的に説明する。

ステップＳ１では、第２ローデコーダ回路１３が、複数のワードラインＷＬ１〜ＷＬ８から偶数番目のワードラインＷＬ２、ＷＬ４、ＷＬ６、ＷＬ８を多重選択する。制御回路１１は、第２ワードライン接続回路１６を介して、多重選択されたワードラインＷＬ２、ＷＬ４、ＷＬ６、ＷＬ８と第２ローデコーダ回路１３とを接続する。これにより、多重選択されたワードラインＷＬ２、ＷＬ４、ＷＬ６、ＷＬ８が、選択電位（例えば、ＧＮＤレベルの電位）に設定される。

一方、第１ローデコーダ回路１２は、複数のワードラインＷＬ１〜ＷＬ８のうちの奇数番目のワードラインＷＬ１、ＷＬ３、ＷＬ５、ＷＬ７を非選択にする。制御回路１１は、第１ワードライン接続回路１５を介して、非選択のワードラインＷＬ１、ＷＬ３、ＷＬ５、ＷＬ７と第１ローデコーダ回路１２とを接続する。これにより、非選択のワードラインＷＬ１、ＷＬ３、ＷＬ５、ＷＬ７が、非選択電位（例えば、フォーミング電位Ｖｆｏｒｍ）に設定される。

ステップＳ２では、制御回路１１が、第２ワードライン接続回路１６を介して、多重選択されたワードラインＷＬ２、ＷＬ４、ＷＬ６、ＷＬ８と第２ローデコーダ回路１３との接続を遮断する。これにより、多重選択されたワードラインＷＬ２、ＷＬ４、ＷＬ６、ＷＬ８が、浮遊状態（Ｆｌｏａｔｉｎｇ）になる。

制御回路１１は、第１ワードライン接続回路１５を介して、非選択のワードラインＷＬ１、ＷＬ３、ＷＬ５、ＷＬ７と第１ローデコーダ回路１２とを接続し続けている。これにより、非選択のワードラインＷＬ１、ＷＬ３、ＷＬ５、ＷＬ７が、非選択電位（例えば、フォーミング電位Ｖｆｏｒｍ）に固定されている。

ステップＳ３では、カラムデコーダ１４が、複数のビットラインＢＬ１〜ＢＬ４から１本のビットラインＢＬ（例えばビットラインＢＬ１）を選択してフォーミング電位Ｖｆｏｒｍに設定する。これにより、不揮発性メモリセルＭ_１，２、Ｍ_１，４、Ｍ_１，６、Ｍ_１，８を多重選択してその両端にフォーミング電圧Ｖｆｏｒｍを印加する。

ステップＳ４では、一定の時間が経過した後、カラムデコーダ１４が、選択したビットラインＢＬ１の電位を非選択電位（例えば、ＧＮＤ電位）に設定する。

ステップＳ５では、制御回路１１が、第２ワードライン接続回路１６を介して、多重選択されたワードラインＷＬ２、ＷＬ４、ＷＬ６、ＷＬ８と第２ローデコーダ回路１３とを再び接続する。これにより、多重選択されたワードラインＷＬ２、ＷＬ４、ＷＬ６、ＷＬ８が、選択電位（例えば、ＧＮＤレベルの電位）へと放電されリフレッシュされる。このとき、非選択のワードラインＷＬ１、ＷＬ３、ＷＬ５、ＷＬ７は、非選択電位（例えば、フォーミング電位Ｖｆｏｒｍ）に設定されたままである。

ステップＳ６では、制御回路１１が、フォーミング処理の回数が規定回数を超えたか否かを判断する。制御回路１１は、フォーミング処理の回数が規定回数を超えた場合、処理をステップＳ７へ進め、フォーミング処理の回数が規定回数を超えていない場合、処理をステップＳ２へ戻す。

ステップＳ７では、制御回路１１が、カラムデコーダ１４を介して、選択ビットラインＢＬ１と偶数番目のワードラインＷＬ２、ＷＬ４、ＷＬ６、ＷＬ８との間に接続されたビット、すなわち多重選択された不揮発性メモリセルＭ_１，２、Ｍ_１，４、Ｍ_１，６、Ｍ_１，８の抵抗値を読み出す。

ステップＳ８では、制御回路１１が、多重選択された不揮発性メモリセルＭ_１，２、Ｍ_１，４、Ｍ_１，６、Ｍ_１，８の全てのビットのフォーミングが完了しているか否かのベリファイ動作を行う。制御回路１１は、全てのビットのフォーミングが完了している場合、処理をステップＳ９へ進め、フォーミングの完了していないビットがある場合、処理をステップＳ２へ戻す。

ステップＳ９では、第１ローデコーダ回路１２が、複数のワードラインＷＬ１〜ＷＬ８から奇数番目のワードラインＷＬ１、ＷＬ３、ＷＬ５、ＷＬ７を多重選択する。制御回路１１は、第１ワードライン接続回路１５を介して、多重選択されたワードラインＷＬ１、ＷＬ３、ＷＬ５、ＷＬ７と第１ローデコーダ回路１２とを接続する。これにより、多重選択されたワードラインＷＬ１、ＷＬ３、ＷＬ５、ＷＬ７が、選択電位（例えば、ＧＮＤレベルの電位）に設定される。

一方、第２ローデコーダ回路１３は、複数のワードラインＷＬ１〜ＷＬ８のうちの偶数番目のワードラインＷＬ２、ＷＬ４、ＷＬ６、ＷＬ８を非選択にする。制御回路１１は、第２ワードライン接続回路１６を介して、非選択のワードラインＷＬ２、ＷＬ４、ＷＬ６、ＷＬ８と第２ローデコーダ回路１３とを接続する。これにより、非選択のワードラインＷＬ２、ＷＬ４、ＷＬ６、ＷＬ８が、非選択電位（例えば、フォーミング電位Ｖｆｏｒｍ）に設定される。

ステップＳ１０では、制御回路１１が、第１ワードライン接続回路１５を介して、多重選択されたワードラインＷＬ１、ＷＬ３、ＷＬ５、ＷＬ７と第１ローデコーダ回路１２との接続を遮断する。これにより、多重選択されたワードラインＷＬ１、ＷＬ３、ＷＬ５、ＷＬ７が、浮遊状態（Ｆｌｏａｔｉｎｇ）になる。

制御回路１１は、第２ワードライン接続回路１６を介して、非選択のワードラインＷＬ２、ＷＬ４、ＷＬ６、ＷＬ８と第２ローデコーダ回路１３とを接続し続けている。これにより、非選択のワードラインＷＬ２、ＷＬ４、ＷＬ６、ＷＬ８が、非選択電位（例えば、フォーミング電位Ｖｆｏｒｍ）に固定されている。

ステップＳ１１では、カラムデコーダ１４が、複数のビットラインＢＬ１〜ＢＬ４から１本のビットラインＢＬ（例えばビットラインＢＬ１）を選択してフォーミング電位Ｖｆｏｒｍに設定する。これにより、不揮発性メモリセルＭ_１，１、Ｍ_１，３、Ｍ_１，５、Ｍ_１，７を多重選択してその両端にフォーミング電圧Ｖｆｏｒｍを印加する。

ステップＳ１２では、一定の時間が経過した後、カラムデコーダ１４が、選択したビットラインＢＬ１の電位を非選択電位（例えば、ＧＮＤ電位）に設定する。

ステップＳ１３では、制御回路１１が、第１ワードライン接続回路１５を介して、多重選択されたワードラインＷＬ１、ＷＬ３、ＷＬ５、ＷＬ７と第１ローデコーダ回路１２とを再び接続する。これにより、多重選択されたワードラインＷＬ１、ＷＬ３、ＷＬ５、ＷＬ７が、選択電位（例えば、ＧＮＤレベルの電位）へと放電されリフレッシュされる。このとき、非選択のワードラインＷＬ２、ＷＬ４、ＷＬ６、ＷＬ８は、非選択電位（例えば、フォーミング電位Ｖｆｏｒｍ）に設定されたままである。

ステップＳ１４では、制御回路１１が、フォーミング処理の回数が規定回数を超えたか否かを判断する。制御回路１１は、フォーミング処理の回数が規定回数を超えた場合、処理をステップＳ１５へ進め、フォーミング処理の回数が規定回数を超えていない場合、処理をステップＳ１０へ戻す。

ステップＳ１５では、制御回路１１が、カラムデコーダ１４を介して、選択ビットラインＢＬ１と奇数番目のワードラインＷＬ１、ＷＬ３、ＷＬ５、ＷＬ７との間に接続されたビット、すなわち多重選択された不揮発性メモリセルＭ_１，１、Ｍ_１，３、Ｍ_１，５、Ｍ_１，７の抵抗値を読み出す。

ステップＳ１６では、制御回路１１が、多重選択された不揮発性メモリセルＭ_１，１、Ｍ_１，３、Ｍ_１，５、Ｍ_１，７の全てのビットのフォーミングが完了しているか否かのベリファイ動作を行う。制御回路１１は、全てのビットのフォーミングが完了している場合、処理を次のステップ（図示せず）へ進め、フォーミングの完了していないビットがある場合、処理をステップＳ１０へ戻す。

以上のＳ１〜Ｓ１６の処理を、他のビットラインＢＬ２〜ＢＬ４を選択した場合についても同様に行う。これにより、各ビットラインに接続された不揮発性メモリセルのうち例えば半数ずつを一括してフォーミングすることができる。

ここで、仮に、周辺回路３０が、偶数番目のワードラインＷＬ２、ＷＬ４、ＷＬ６、ＷＬ８を多重選択して選択電位（例えば、ＧＮＤ電位）に設定した後に、多重選択されたワードラインＷＬ２、ＷＬ４、ＷＬ６、ＷＬ８を浮遊状態にせずに選択された例えばビットラインＢＬ１をフォーミング電位Ｖｆｏｒｍに設定する場合について考える。この場合、多重選択された不揮発性メモリセルＭ_１，２、Ｍ_１，４、Ｍ_１，６、Ｍ_１，８のうちのいずれかの不揮発性メモリセルがフォーミングすると、その不揮発性メモリセルを通して共通の上部電極（ビットライン）に数μＡの電流が流れるため、ビットラインドライバと不揮発性メモリセルとの間に電圧降下が生じ、フォーミングしていないその他の不揮発性メモリセルに所望の電圧を印加できない傾向にある。

それに対して、第１の実施形態では、周辺回路３０が、偶数番目のワードラインＷＬ２、ＷＬ４、ＷＬ６、ＷＬ８を多重選択して選択電位（例えば、ＧＮＤ電位）に設定した後に、多重選択されたワードラインＷＬ２、ＷＬ４、ＷＬ６、ＷＬ８を浮遊状態にし、その状態で選択された例えばビットラインＢＬ１をフォーミング電位Ｖｆｏｒｍに設定する。これにより、多重選択された不揮発性メモリセルＭ_１，２、Ｍ_１，４、Ｍ_１，６、Ｍ_１，８を一括して（連続的に）フォーミングすることができるので、フォーミング工程に要する時間を大幅に短縮できる。

具体的には、例えば、制御回路１１は、タイミングｔ１において、多重選択されたワードラインと第１ローデコーダ回路１２とを第１ワードライン接続回路１５により接続して多重選択されたワードラインを選択電位（例えば、ＧＮＤ電位）に設定する。制御回路１１は、タイミングｔ２において、多重選択されたワードラインと第１ローデコーダ回路１２との接続を第１ワードライン接続回路１５により遮断してその多重選択されたワードラインを浮遊状態にするとともに、非選択のワードラインと第２ローデコーダ回路１３とを第２ワードライン接続回路１６により接続して非選択のワードラインを非選択電位（例えば、フォーミング電位Ｖｆｏｒｍ）に固定する。そして、カラムデコーダ１４は、タイミングｔ３において、１本のビットラインを選択してフォーミング電位に設定する。これにより、不揮発性メモリセルＭ_１，２、Ｍ_１，４、Ｍ_１，６、Ｍ_１，８を多重選択して一括してフォーミングすることができる。

また、例えば、カラムデコーダ１４は、タイミングｔ４において、選択したビットラインを非選択電位（例えば、ＧＮＤ電位）に設定する。制御回路１１は、タイミングｔ５において、多重選択されたワードラインと第１ローデコーダ回路１２とを第１ワードライン接続回路１５により接続して多重選択されたワードラインを再び選択電位（例えば、ＧＮＤ電位）に設定する。これにより、ワードラインの電位をリフレッシュしてフォーミングを行いやすい状態にすることができる。そして、制御回路１１は、タイミングｔ６において、多重選択されたワードラインと第１ローデコーダ回路１２との接続を第１ワードライン接続回路１５により遮断してその多重選択されたワードラインを浮遊状態にするとともに、非選択のワードラインと第２ローデコーダ回路１３とを第２ワードライン接続回路１６により接続して非選択のワードラインを非選択電位（例えば、フォーミング電位Ｖｆｏｒｍ）に固定する。そして、カラムデコーダ１４は、タイミングｔ７において、１本のビットラインを選択してフォーミング電位に設定する。これにより、不揮発性メモリセルＭ_１，２、Ｍ_１，４、Ｍ_１，６、Ｍ_１，８のうちフォーミングが未完了のビットのフォーミングを効率的に行うことができる。

なお、第１の実施形態では、メモリセルアレイにおける複数のワードラインから１本おきにワードラインを多重選択してフォーミングする場合について例示的に説明したが、複数のワードラインから２本以上おきにワードラインを多重選択してフォーミングしてもよい。例えば、複数のワードラインから２本おきにワードラインを多重選択してフォーミングする場合、図１における第１ローデコーダ回路１２及び第１ワードライン接続回路１５に相当する構成を１つずつ追加して、それに伴う回路変更を図１の構成に加えれば、実現可能である。また、この場合、フォーミング動作は、ｋ（ｋは３の倍数）番目のワードラインに接続されているビットのフォーミングと、ｋ＋１番目のワードラインに接続されているビットのフォーミングと、ｋ＋２番目のワードラインに接続されているビットのフォーミングとの、大きく３段階に分けて行えばよい。

また、第１の実施形態では、例えば図３に示すタイミングｔ２の前から、多重選択されたワードラインに隣接する非選択のワードラインの電位を固定しているが、非選択のワードラインの電位を固定するのは例えば図３に示すタイミングｔ２からであってもよい。また、非選択のワードラインのうち、多重選択されたワードラインに隣接しないものの電位は固定されていなくても良い。

また、第１の実施形態では、メモリセルアレイの片側に偶数番目のワードラインに電位を設定する回路、他の片側に奇数番目のワードラインに電位を設定する回路を配置しているが、メモリセルアレイのいずれか片側に偶数番目のワードラインと奇数番目のワードラインとの両方の電位を設定する回路を配置しても良い。

また、第１の実施形態では、メモリセルアレイのフォーミングに用途を限定していたが、高抵抗状態の抵抗値が高く、書き込み（セット）する際にセルに流れる電流が小さい（１００ｎＡ以下）可変抵抗素子を用いている場合、上記と同様の手法で書き込みを行うことができる。

（第２の実施形態）
次に、第２の実施形態にかかる不揮発性半導体記憶装置について説明する。

第１の実施形態では、メモリセルアレイ１０の全ワードラインを交互に選択ワードライン／非選択ワードラインとしたが、第２の実施形態では、図５に示すように、複数本の連続したワードラインを単位として、全ワードラインを複数のブロックエリアに分割して１つのブロックエリアを順次に選択していき、選択されたブロックエリア内で交互に選択ワードライン／非選択ワードラインを設定し、その他のブロックエリアのワードラインは全て非選択ワードラインとして設定できるように構成する。

具体的には、メモリセルアレイ１０内の複数のワードラインＷＬ１〜ＷＬ２４は、複数のブロックＢＡ１〜ＢＡ４を有する。複数のブロックＢＡ１〜ＢＡ４のそれぞれは、Ｎ本おきに多重選択してフォーミングする場合に、ＭをＮ＋２以上の整数とするとき隣接するＭ本以上のワードラインを有する。例えば、Ｎ＝１のとき、各ブロックＢＡ１〜ＢＡ４は、３本以上のワードラインを有する。

より具体的には、ブロックＢＡ１は、隣接する６本のワードラインＷＬ１〜ＷＬ６を有する。ブロックＢＡ２は、隣接する６本のワードラインＷＬ７〜ＷＬ１２を有する。ブロックＢＡ３は、隣接する６本のワードラインＷＬ１３〜ＷＬ１８を有する。ブロックＢＡ４は、隣接する６本のワードラインＷＬ１９〜ＷＬ２４を有する。

そして、周辺回路３０は、複数のブロックＢＡ１〜ＢＡ４から１つのブロックを順次に選択していき、その選択したブロック内で第１の実施形態と同様のフォーミング動作を行う。例えば、周辺回路３０は、図５に示すように、複数のブロックＢＡ１〜ＢＡ４から１つのブロックＢＡ２を選択し、ブロックＢＡ２を選択している期間において、図３に示すタイミングｔ１〜ｔ７の動作に対して、多重選択すべきワードラインをワードラインＷＬ７、ＷＬ９、ＷＬ１１とする変更を加えた場合の動作を行う。その後、周辺回路３０は、ブロックＢＡ２を選択している期間において、図３に示すタイミングｔ１〜ｔ７の動作に対して、多重選択すべきワードラインをワードラインＷＬ８、ＷＬ１０、ＷＬ１２とする変更を加えた場合の動作を行う。

このように、第２の実施形態によれば、多重選択して一括してフォーミングするときのワードラインの本数を制限できるので、多重選択されたワードラインの充電時間を短縮しながら複数の不揮発性メモリセルを一括してフォーミングすることができる。

次に、図６を参照して、第１の実施形態及び第２の実施形態に係る不揮発性半導体記憶装置の積層構造について説明する。図６は、不揮発性半導体記憶装置の積層構造を示す概略図である。

不揮発性半導体記憶装置は、図６に示すように、半導体基板（例えば、シリコン基板）３１上に、積層された第１の層３２、及び第２の層３３を有する。第１の層３２は、上述した周辺回路１１を含む。第２の層３３は、上述したメモリセルアレイ１０を含む。これら第１の層３２と第２の層３３との間は、スルーホールにより互いに接続されている。

第１の層３２は、第２の層３３との接続部を除き、第２の層３３内のワードラインＷＬ及びビットラインＢＬのピッチよりも広いピッチ、例えば、９０ｎｍデザインルールで形成されている。

第２の層３３は、メモリセルアレイエリア３３ａ、及び入出力（Ｉ／Ｏ）エリア３３ｂを有する。メモリセルアレイエリア３３ａは、マトリクス状に配置され、メモリセルアレイ１０を構成する領域である。メモリセルアレイエリア３３ａのサイズは、例えば、２２μｍ×２２μｍであり、このエリア内に、例えば、５１２×５１２個のメモリセルＭが形成されている。入出力エリア３３ｂは、アセンブリ工程において、リードフレームに接続されるパッドを有する。なお、パッドとリードフレームとの接続は、例えば、ボンディングワイヤにより行われる。

次に、図７を参照して、第２の層３３に含まれるメモリセルアレイ１０の積層構造を詳細に説明する。図７は、メモリセルアレイ１０を示す斜視図である。メモリセルアレイ１０は、いわゆる、クロスポイント型にて構成されている。

メモリセルアレイ１０は、図７に示すように、下層から上層へと、第１導電層５０、メモリ層６０、第２導電層７０を有する。第１導電層５０は、ワードラインＷＬとして機能する。メモリ層６０は、メモリセルＭとして機能する。第２導電層７０は、ビットラインＢＬとして機能する。

第１導電層５０は、図７に示すように、Ｙ方向に所定ピッチをもって、Ｘ方向に延びるストライプ状に形成されている。第１導電層５０は、金属にて構成されている。第１導電層５０は、熱に強く、且つ抵抗値の低い材料が望ましく、例えば、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、及びこれらの窒化物、もしくはこれらの積層構造等にて構成されている。具体的に、第１導電層５０は、４４ｎｍのピッチ、即ち、線幅２２ｎｍのラインと２２ｎｍのスペースで構成する。

メモリ層６０は、図７に示すように、第１導電層５０上に設けられ、Ｘ方向及びＹ方向にマトリクス状に配列されている。

第２導電層７０は、図７に示すように、Ｘ方向に所定ピッチをもって、Ｙ方向に延びるストライプ状に形成されている。第２導電層７０は、メモリ層６０の上面に接するように形成されている。第２導電層７０は、熱に強く、且つ抵抗値の低い材料が望ましく、例えばタングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、及びこれらの窒化物、もしくはこれらの積層構造等にて構成されている。具体的に、第２導電層７０は、４４ｎｍのピッチ、即ち、線幅２２ｎｍのラインと２２ｎｍのスペースで構成する。

次に、図８を参照して、詳細にメモリ層６０の積層構造について説明する。図８は、図７の断面図である。

メモリ層６０は、図８に示すように、下層から上層へと、ダイオード層６１、第１電極層６２、可変抵抗層６３、第２電極層６４を有する。

ダイオード層６１は、第１導電層５０の上面に形成されている。ダイオード層６１は、ダイオードＤとして機能する。ダイオード層６１は、シリコン基板内に形成されるＰＮ接合ダイオードであってもよいし、これに代えて、ＳｉＧｅ合金のＰＮ接合ダイオード、ショットキーダイオードなどを用いてもよい。

第１電極層６２は、ダイオード層６１の上面に形成されている。第１電極層６２は、ＴｉＮ又はＴａＮにて構成されている。また、第１電極層６２は、Ｐｔ、Ｗ、ＷＮ、ＮｂがドープされたＴｉＯ_２にて構成されていてもよい。

可変抵抗層６３は、第１電極層６２の上面に形成されている。可変抵抗層６３は、可変抵抗素子Ｒ１として機能する。可変抵抗層６３は、Ｐｒ_０．７Ｃａ_０．３ＭｎＯ_３、ＳｒＴｉ_１−ｘＮｂ_ｘＯ_３、Ｓｍ_０．７Ｃａ_０．３ＭｎＯ_３、ＧｄＯ_ｘ、Ｆｅ_３Ｏ_４、γ−Ｆｅ_２Ｏ_３、ＧｅＳｅ、Ｃｕ_２Ｓから選択される一つの材料から構成されている。

第２電極層６４は、可変抵抗層６３の上面と第２導電層７０の下面との間に形成されている。第２電極層６４は、第１電極層６２と同様の材料にて構成されている。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０ メモリセルアレイ、１１ 制御回路、１２ 第１ローデコーダ回路、１３ 第２ローデコーダ回路、１４ カラムデコーダ、１５ 第１ワードライン接続回路、１６ 第２ワードライン接続回路、１７ 第１ワードライン全選択回路、１８ 第２ワードライン全選択回路、１９ 第１ワードライン選択回路、２０ 第２ワードライン選択回路、２１ アドレスバッファ回路、２２ 電源、３０ 周辺回路、３２ 第１の層、３３ 第２の層、６０ メモリ層、６１ ダイオード層、６２ 第１電極層、６３ 可変抵抗層、６４ 第２電極層、７０ 第２導電層、１００ 不揮発性半導体記憶装置、ＢＡ１〜ＢＡ４ ブロック、ＢＬ、ＢＬ１〜ＢＬ４ ビットライン、Ｄ ダイオード、Ｍ、Ｍ_１，１〜Ｍ_４，８ 不揮発性メモリセル、Ｒ 可変抵抗素子、ＷＬ、ＷＬ１〜ＷＬ２４ ワードライン。

Claims (4)

1. 複数の第１のラインと、
   前記複数の第１のラインに交差する複数の第２のラインと、
   前記複数の第１のラインと前記複数の第２のラインとの交差する位置に配された複数の不揮発性メモリセルと、
   前記複数の第１のライン及び前記複数の第２のラインを介して前記複数の不揮発性メモリセルを制御する制御部と、
   を備え、
   前記複数の不揮発性メモリセルのそれぞれでは、可変抵抗素子及び整流素子が直列接続されており、
   前記制御部は、第１のタイミングにおいて、Ｎを１以上の整数とするとき前記複数の第１のラインからＮ本おきに第１のラインを多重選択して選択電位に設定するとともに少なくとも前記多重選択された第１のラインに隣接する非選択の第１のラインの電位を固定し、前記第１のタイミングより後の第２のタイミングにおいて、前記多重選択された第１のラインを浮遊状態にし、前記第２のタイミングより後の第３のタイミングにおいて、前記複数の第２のラインから１本の第２のラインを選択してフォーミング電位に設定する
   ことを特徴とする不揮発性半導体記憶装置。
2. 前記制御部は、
   前記複数の第１のラインから第１のラインを多重選択する第１の選択回路と、
   前記複数の第２のラインから第２のラインを選択する第２の選択回路と、
   前記複数の第１のラインを前記第１の選択回路に接続する接続回路と、
   前記第１の選択回路及び前記接続回路を制御する制御回路と、
   を有し、
   前記制御回路は、前記第１のタイミングにおいて、前記接続回路を介して前記多重選択された第１のラインと前記第１の選択回路とを接続して前記多重選択された第１のラインを前記選択電位に設定するとともに前記接続回路を介して前記非選択の第１のラインと前記第１の選択回路とを接続して前記非選択の第１のラインを非選択電位に固定し、前記第２のタイミングにおいて、前記接続回路を介して前記多重選択された第１のラインと前記第１の選択回路との接続を遮断して前記多重選択された第１のラインを浮遊状態にし、
   前記第２の選択回路は、前記第３のタイミングにおいて、前記１本の第２のラインを選択してフォーミング電位に設定する
   ことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
3. 前記制御部は、前記第３のタイミングより後の第４のタイミングにおいて、前記１本の第２のラインを第２の非選択電位に設定し、前記第４のタイミングより後の第５のタイミングにおいて、前記多重選択された第１のラインを前記選択電位に設定するとともに少なくとも前記多重選択された第１のラインに隣接する非選択の第１のラインの電位を固定し、前記第５のタイミングより後の第６のタイミングにおいて、前記多重選択された第１のラインを浮遊状態にし、前記第６のタイミングより後の第７のタイミングにおいて、前記複数の第２のラインから１本の第２のラインを選択してフォーミング電位に設定する
   ことを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
4. 前記複数の第１のラインは、複数のブロックを有し、
   前記複数のブロックのそれぞれは、ＭをＮ＋２以上の整数とするとき隣接するＭ本以上の第１のラインを有し、
   前記制御部は、前記複数のブロックから１つのブロックを選択し、
   １つのブロックが選択されている期間は、前記第１のタイミング、前記第２のタイミング、及び前記第３のタイミングを含む
   ことを特徴とする請求項１から３のいずれか１項に記載の不揮発性半導体記憶装置。

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