CN101331553B - 非易失性半导体存储器件 - Google Patents

非易失性半导体存储器件 Download PDF

Info

Publication number
CN101331553B
CN101331553B CN2006800468532A CN200680046853A CN101331553B CN 101331553 B CN101331553 B CN 101331553B CN 2006800468532 A CN2006800468532 A CN 2006800468532A CN 200680046853 A CN200680046853 A CN 200680046853A CN 101331553 B CN101331553 B CN 101331553B
Authority
CN
China
Prior art keywords
voltage
word line
circuit
line
storage unit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN2006800468532A
Other languages
English (en)
Other versions
CN101331553A (zh
Inventor
森本英德
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Publication of CN101331553A publication Critical patent/CN101331553A/zh
Application granted granted Critical
Publication of CN101331553B publication Critical patent/CN101331553B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/18—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/009—Write using potential difference applied between cell electrodes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/30—Resistive cell, memory material aspects
    • G11C2213/31—Material having complex metal oxide, e.g. perovskite structure
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/30—Resistive cell, memory material aspects
    • G11C2213/32—Material having simple binary metal oxide structure
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/30—Resistive cell, memory material aspects
    • G11C2213/34—Material includes an oxide or a nitride
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/77—Array wherein the memory element being directly connected to the bit lines and word lines without any access device being used

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)

Abstract

提供了一种非易失性半导体存储器件，用于抑制由交叉点型存储器阵列的字线或位线处的IR降引起的存储器特性退化。非易失性半导体存储器件包括字线选择电路(14)，该字线选择电路从多个字线选择所选字线，并且单独地将所选字线电压提供给所选字线以及将未选字线电压提供给未选字线；位线选择电路(15)，该位线选择电路从多个位线选择所选位线，并且单独地将所选位线电压提供给所选位线以及将未选位线电压提供给未选位线；和电压控制电路(16)和(17)，所述电压控制电路单独地控制多个字线和多个位线处的电压波动中的至少任一个，其中至少多个字线或多个位线在离连接字线选择电路(14)或位线选择电路(15)的驱动点最远的电压控制点处连接到电压控制电路(16)和(17)。

Description

非易失性半导体存储器件
技术领域
本发明涉及具有交叉点型存储单元阵列的非易失性半导体存储器件，其中沿行方向和列方向设置多个两端子结构的存储单元，多个字线沿行方向延伸，多个位线沿列方向延伸，连接到相同行的存储单元的一端连接到公共字线，而连接到相同列的其另一端连接到公共位线。
背景技术
随着集成电路和计算机功能的改进，正在开发需要存储大量数据的功能的新应用。存在需要具有电编程数据和擦除存储的数据的功能的非易失性半导体存储器件的应用。通过将每兆字节制作非易失性半导体存储器件的成本降低到少于一美元，许多应用变得可以应用。例如，存在下列的替换应用：
(1)用来存储摄影图像的化学胶片(摄影胶片)，
(2)发行的用来存储音乐数据和文本数据的致密盘(CD)，
(3)发行的用来存储视频数据和多媒体数据的数字通用盘(DVD)，以及
(4)用来由观众存储音频和视频数据的磁带，例如数字录音磁带和录像带。
以上的常规存储介质是非易失性存储器且存储在档案(archive)(存储盒等)中，并且可以从主装置且所有电源不供电达大约十年或更久而基本保持记录在其中的信息没有被完全破坏。与CD、DVD、磁带和几乎所有类型的摄影胶片一样，非易失性半导体存储器件需要长时间地保存它们的数据。
可以替代常规存储介质的非易失性半导体存储器件是快闪存储器、EEROM等，其中数据可以在瞬间被电擦除和编程。不幸的是，根据现在的非易失性半导体存储器件，存储单元通常二维地设置在单晶硅衬底上，并且被限定为二维存储单元阵列。因此，能够存储的数据量(存储容量)受限于能够形成在硅衬底的单平面中的存储单元的数目。
同时，根据三维半导体存储器件，由于存储单元阵列垂直层叠在衬底表面上，因此每单位面积的存储容量增加并且可以降低每比特的制造成本。在下面的非专利文献1中公开的三维半导体存储器件是3D-OTP(一次可编程)非易失性存储器件，其中存储单元阵列垂直层叠在衬底表面上。垂直层叠交叉点型存储单元阵列以提供四层结构，在所述交叉点型存储单元阵列中存储元件设置在字线和位线的交叉点处。
根据非专利文献1，存储元件的膜由多晶硅形成。每比特的存储单元面积是4F2。在此，“F”表示由将要使用的制造工艺限定的最小设计尺寸。存储单元面积等于具有相同设计规则的快闪存储器的面积。然而，由于在三维半导体存储器件中存储单元阵列具有四层结构，所以有效单元面积是1F2，其是4F2的四分之一。因此，与快闪存储器相比，可以降低制造成本。构成存储单元阵列的每个存储单元被如此形成使得称作“反熔丝(anti-fuse)”的状态变化部分和由二极管构成的选择部分串联连接并且存储单元的各端分别连接到字线和位线。反熔丝由氧化硅膜制成，并且二极管通过层叠P型硅和N型硅而形成。当电压施加到存储单元时，利用反熔丝的电阻变化来存储数据。反熔丝最初处于高绝缘状态，当施加阈值电压或更大的电压时变成导电状态。当反熔丝一旦变成导电状态时，由于它不回到绝缘状态，所以编程仅可以执行一次。提供二极管以防止在所选存储单元中流动的电流泄漏。
同时，作为可以在交叉点型存储单元阵列中使用的存储单元，在所述交叉点型存储单元阵列中两端子结构的存储单元设置在字线和位线的交点(交叉点)处，除了以上被提供有二极管的反熔丝之外还可以使用多种非易失性存储单元，而不管存储单元阵列是具有二维结构还是三维结构。例如，它包括由下面的非专利文献2和非专利文献3中公开的通过电应力(electric stress)改变其电阻的过渡金属氧化物例如PrCaMnO或NiO形成的、或者由下面的非专利文献4中公开的通过由电流引起的热应力改变其相的相变材料例如GeSeTe形成的存储单元，和其中以上存储元件材料和二极管串联连接的存储单元。
非专利文献1：Feng Li等人，“Evaluation of SiO2Antifuse in a3D-OTP Memory”，IEEE Transactions on Device and Material ReliabilityVol.4No.3(2004)pp.416 421.
非专利文献2：W.W.Zhuang等人，“Novell ColossalMagnetoresistive Thin Film Nonvolatile Resistance Random Accessmemory(RRAM)”，IEDM Technical Digest，pp.193-196，December2002.
非专利文献3：I.G.Beak等人，“Highly scalable non-volatileresistive memory using simple binary oxide driven by asymmetricunipolar voltage pulses”，IEDM Technical Digest，pp.587-590，December，2004.
非专利文献4：S.J.Ahn等人，“Highly manufacturable high densityphase change memory of 64Mb and beyond”，IEDM Technical Digest，pp.907-910，December 2004.
发明内容
本发明要解决的问题
然而，根据以上三维半导体存储器件，由于存储单元阵列的形成和布线(例如字线和位线)层的形成交替重复，所以布线层由多晶硅形成，其通常是抗热或高熔点金属材料。由于与铝和铜相比以上布线材料具有高电阻值，因此施加到存储单元的电压电平在更接近于用来选择字线和位线的选择电路的侧和离它更远的侧之间由于由编程电流和布线电阻引起的IR降(电压下降或电压升高)而不同。在这种情形下，问题是编程之后的电阻值大大改变。另外，即使在存储单元阵列具有二维结构的情形下，当编程电流大时，仍出现同样的问题。
鉴于以上问题而形成了本发明，并且本发明的目的是提供一种非易失性半导体存储器件，其能够防止存储特性因交叉点型存储单元阵列的字线和位线上的IR降而退化。
用于解决所述问题的手段
根据本发明的实现上述目的的非易失性半导体存储器件包括：
存储单元阵列，该存储单元阵列具有沿行方向和列方向设置的多个两端子结构的存储单元、沿行方向延伸的多个字线、和沿列方向延伸的多个位线，其中相同行中的存储单元的一端连接到公共字线并且相同列中的存储单元的另一端连接到公共位线；
字线选择电路，该字线选择电路从该多个字线选择预定数目的字线作为所选字线，并且将所选字线电压和未选字线电压分别施加到所选字线和未选字线；
位线选择电路，该位线选择电路从该多个位线选择预定数目的位线作为所选位线，并且将所选位线电压和未选位线电压分别施加到所选位线和未选位线；以及
电压控制电路，该电压控制电路防止该多个字线和该多个位线中的至少任一个的电压波动，其中
该多个字线和该多个位线中的至少任一个连接到位于离驱动点最远的点处或驱动点和所述最远的点之间的中间点处的电压控制点处的电压控制电路，在所述驱动点处该多个字线连接到字线选择电路或该多个位线连接到位线选择电路，
该电压控制电路包括具有二极管电路和MOSFET的串联电路和反相器电路，
该串联电路连接在电压控制点和预定电压供给线之间，
该反相器电路的输入端子连接到电压控制点，
该反相器电路的输出端子连接到MOSFET的栅电极。
根据具有第一特性的非易失性半导体存储器件，由于电压控制电路防止了连接到远离驱动点的电压控制点处的电压控制电路的字线和/或位线上的电压波动，在所述驱动点处字线和/或位线由字线选择电路和/或位线选择电路驱动，防止了由于在驱动点和将成为存储器操作的目标的所选存储单元之间布线电阻中流动的电流而引起的电压下降或电压升高，因此可以防止存储器特性因电压下降或电压升高而退化。
例如，在这样构成存储单元使得可以在将电应力施加到可变电阻元件的两端并且可变电阻器元件的电阻改变时对信息进行编程的情况下，尽管由于由在所选存储单元和布线电阻中流动的编程电流引起的电压下降或电压升高，施加到所选存储单元的电压根据字线或位线上所选存储单元的位置而波动，因为通过电压控制电路防止了这种电压波动，可以防止编程后电阻值(存储器特性)根据所选存储单元的位置的变化。由此，由于可以防止编程后存储器特性的变化，因此可以实现高精度读取操作。
根据第二特性，具有第一特性的非易失性半导体存储器件的特征在于，该多个字线和该多个位线中的至少任一个的一端连接到字线选择电路或位线选择电路，并且其另一端连接到电压控制电路。
根据具有第二特性的非易失性半导体存储器件，由于电压控制电路连接在最远点处，在该最远点处，在所选存储单元位于字线或位线的最远点处的情况下，由于流过驱动点和将成为存储器操作的目标的所选存储单元之间的布线电阻的电流引起的电压下降或电压升高变得最大，所以可以最有效地防止电压波动，并且可以最大地实现具有第一特性的非易失性半导体存储器件的作用。
根据第三特性，具有第一或第二特性的非易失性半导体存储器件的特征在于，电压控制电路包括二极管电路，用于防止在电压控制点处从预定的控制参考电压沿正方向或负方向的电压波动。
根据第四特性，具有第一特性的非易失性半导体存储器件的特征在于，二极管电路被配置成防止在电压控制点处从预定的控制参考电压沿正方向或负方向的电压波动。
根据第五特性，具有第三或第四特性的非易失性半导体存储器件的特征进一步在于，二极管电路包括PN结二极管元件。
根据第六特性，具有第三或第四特性的非易失性半导体存储器件的特征进一步在于，二极管电路包括具有彼此连接的漏极和栅极的MOSFET。
根据第六特性，具有第一或第二特性的非易失性半导体存储器件的特征进一步在于，电压控制电路包括具有连接到电压控制点的漏极和连接到预定电压供给线的源极的MOSFET，和反相器电路，该反相器电路具有连接到电压控制点的输入端子和连接到MOSFET的栅极的输出端子。
根据具有第三至第七特性的非易失性半导体存储器件，可以特别地实施实现具有第一特性的非易失性半导体存储器件的作用的电压控制电路。尤其是，当电压控制电路包括二极管电路时，通过在二极管电路导通时调节两端的电压仅可以选择性地防止大电压波动。因此，这在优选在特定存储器操作中不防止小电压波动的情况下是有用的。此外，当提供MOSFET和具有连接到MOSFET的栅极的输出端子的反相器电路时，由于可以根据反相器电路的输入端子的电压电平控制电压控制电路的开-关，在施加到所选字线或所选位线的电压根据存储单元操作的种类而变化的情况下，在特定存储器操作中仅可选择性地防止所选字线或所选位线上的电压波动。
根据第八特性，具有上述特性中的任何一个的非易失性半导体存储器件的特征进一步在于，存储单元具有两端子结构，其具有通过电阻的改变来存储信息的可变电阻元件，其中当电应力施加到可变电阻元件的两端并且可变电阻元件的电阻改变时，可对信息进行编程，并且，当预定编程电压施加在连接到在编程操作时被编程的存储单元的所选字线和所选位线之间时，在电压控制电路连接到所选字线和所选位线中的一个的情况下，这一个被施加较高电压，电压控制电路防止电压控制点处沿朝向低电压方向的电压波动，或者在电压控制电路连接到所选字线和所选位线中的另一个的情况下，该另一个被施加较低电压，电压控制电路防止电压控制点处沿朝向高电压方向的电压波动。
根据具有第八特性的非易失性半导体存储器件，当由于由在所选存储单元和布线电阻中流动的编程电流引起的电压下降或电压升高，施加到所选存储单元的电压根据所选存储单元在字线或位线上的位置而波动时，电压控制电路防止了该电压波动，尤其是防止了编程后的电阻值(存储器特性)根据所选存储单元的位置的变化。因此，由于可以防止编程后存储器特性的变化，所以可以实现高精度读取操作。
根据第九特性，具有上述特性中的任何一个的非易失性半导体存储器件的特征进一步在于，存储单元具有两端子结构，其具有通过电阻的改变来存储信息的可变电阻元件，其中当电应力施加到可变电阻元件的两端并且可变电阻元件的电阻改变时，可对所述信息进行编程，并且电压控制电路在存储单元的读取操作时没有被启动。
根据具有第九特性的非易失性半导体存储器件，在读取操作时，由于在电压波动控制时在电压控制电路中流动的电流叠加到在将要读取的所选存储单元中流动的读取电流上，因此不会阻碍高精度读取操作。
根据第十特性，具有上述特性中的任何一个的非易失性半导体存储器件的特征进一步在于，电压控制电路被构造成不防止施加到未选字线或未选位线的每一个的电压的波动。
根据具有第十特性的非易失性半导体存储器件，当电压控制电路被构造成防止施加到所选字线或所选位线的所选字线电压或所选位线电压的波动时，防止了施加到未选字线或未选位线的未选字线电压或未选位线电压被错误地确定为所选字线电压或所选位线电压的波动，因此未选字线电压或未选位线电压被适当地施加到未选字线或未选位线，由此可以适当地实现存储器操作。
根据第十一特性，具有上述特性中的任何一个的非易失性半导体存储器件的特征进一步在于，该多个字线和该多个位线中的至少任一个由高熔点金属材料、多晶硅、或高熔点金属材料和多晶硅的化合物形成。
根据具有第十一特性的非易失性半导体存储器件，当字线或位线由高熔点金属材料、多晶硅、或高熔点金属材料和多晶硅的化合物形成时，尽管其布线电阻高于具有低电阻的金属材料(例如铝或铜)的布线电阻，因为由于布线电阻引起的电压下降或电压升高可以通过电压控制电路被有效地抑制，因此可以防止存储器特性因使用高电阻布线材料而退化。
附图说明
图1是示出根据本发明中的非易失性半导体存储器件的一个实施例的示意性电路构造实例的框图。
图2是示意性地示出交叉点型存储单元阵列的部分构造的透视图。
图3是示出图2中所示的交叉点型存储单元阵列中的存储单元的垂直截面图。
图4是示出在编程操作时4×4交叉点型存储单元阵列中的电压施加条件的一个实例的等效电路图。
图5是示出在擦除操作时4×4交叉点型存储单元阵列中的电压施加条件的一个实例的等效电路图。
图6是示出在读取操作时4×4交叉点型存储单元阵列中的电压施加条件的一个实例的等效电路图。
图7是示出图4中所示的4×4交叉点型存储单元阵列中的所选字线WL2和位线BL0-3之间的连接关系的等效电路图。
图8是示出在提供第一电压控制电路(A)以及在不提供第一电压控制电路(B)的情况下对所选字线的电压电平的字线的位置相关性(dependency)的特性图。
图9是用于在提供第一电压控制电路以及在不提供第一电压控制电路的情况下比较当所选存储单元在驱动点侧、在电压控制点侧、以及在所选字线中心处时的电压电平的表格。
图10是示出根据本发明中的非易失性半导体存储器件的一个实施例的用于抑制所选字线的电压升高的第一电压控制电路的电路构造实例的电路图。
图11是示出图4中所示的4×4交叉点型存储单元阵列中的所选位线BL2和字线WL0-3之间的连接关系的等效电路图。
图12是示出根据本发明中的非易失性半导体存储器件的一个实施例的用于防止所选位线的电压下降的第二电压控制电路的电路构造实例的电路图。
图13是示出第一控制电路(电压控制点)的位置和所选存储单元处的字线的电压差之间的关系的特性图。
附图标记说明：
10：根据本发明的非易失性半导体存储器件
11：存储单元阵列
12：地址线
13：数据线
14：字线解码器(字线选择电路)
15：位线解码器(对应于位线选择电路)
16：第一电压控制电路(电压控制电路)
17：第二电压控制电路(电压控制电路)
18：读取电路
19：控制电路
20：电压转换电路
21：控制信号线
30，31，40，41：二极管电路
32：N型MOS晶体管
33，43：反相器
41：P型MOS晶体管
BL，BL0到BL3：位线
C1，C2：电压控制点
D1，D2：驱动点
Ib0，Ib1，Ib3：存储单元电流
Iw：编程电流
Iw0，Iw1，Iw3：存储单元电流
M，M00到M33：存储单元
RW20到RW24：字线的布线电阻
Vcc：供给电压(电源电压)
Vpp：编程电压，擦除电压
Vpp/2：编程禁止电压，擦除禁止电压
Vr：读取电压
Vss：接地电压
WL，WL0到WL3：字线
具体实施方式
以下将参考附图描述根据本发明的非易失性半导体存储器件(下文中有时简称为“本发明的器件”)。
图1是示出本发明的器件10的一个实施例的框图。如图1中所示，本发明的器件10包括存储单元阵列11、字线解码器(对应于字线选择电路)14、位线解码器(对应于位线选择电路)15、第一电压控制电路(对应于电压控制电路)16、第二电压控制电路(对应于电压控制电路)17、读取电路18、控制电路19、和电压转换电路20。
存储单元阵列11包括沿行和列方向设置的多个非易失性存储单元，可以在由来自外部的地址输入指定的存储单元中对信息进行电编程，并且可以读取存储在由所述地址输入指定的存储单元中的信息。更具体地说，信息存储在根据从地址线12输入的地址信号的存储单元阵列11中的特定存储单元中，并且所述信息通过数据线13输出到外部器件。
更具体地说，存储单元阵列11具有交叉点型存储单元阵列结构，其中均具有响应于电阻的变化来存储信息的可变电阻元件的两端子结构的存储单元沿行和列方向设置，多个字线沿行方向延伸，多个位线沿列方向延伸，相同行的存储单元的一端连接到公共字线，并且相同列的存储单元的另一端连接到公共位线。此外，根据本实施例中的存储单元，要注意的是，当可变电阻元件的电阻响应于施加到可变电阻元件的两端的电应力(编程电压)而变化时可以对信息编程。
字线解码器14根据输入到地址线12的行选择地址信号选择存储单元阵列11的字线作为所选字线，并且根据编程、擦除和读取的每个存储器操作将所选字线电压和未选字线电压分别施加到所选字线和未选字线。
位线解码器15根据输入到地址线12的列选择地址信号选择存储单元阵列11的位线作为所选位线，并且根据编程、擦除和读取的每个存储器操作将所选位线电压和未选位线电压分别施加到所选位线和未选位线。
第一电压控制电路16连接到在相对侧并且在离驱动点最远的点处的每一个字线，在所述驱动点处每个字线被字线解码器14驱动，并且防止了在被设置为电压控制点的所述最远的点处的电压从由字线解码器14施加到所选字线的驱动点的所选字线电压(对应于控制参考电压)波动。另外，第二电压控制电路17连接到在相对侧并且在离驱动点最远的点处的每一个位线，在所述驱动点处每个位线被位线解码器15驱动，并且防止了在被设置为电压控制点的所述最远的点处的电压从由位线解码器15施加到所选位线的驱动点的所选位线电压(对应于控制参考电压)波动。
更具体地说，第一电压控制电路16和第二电压控制电路17在编程和擦除操作时主动地防止了上述电压波动，并且根据所选字线电压、未选字线电压、所选位线电压、和未选位线电压的电平之间的相对关系确定所选字线和所选位线上的电压波动的方向。因此，由于第一电压控制电路16和第二电压控制电路17的特定电路构造根据将被控制的电压波动的方向而变化，所以下面将与对电压施加条件的描述一起来描述它们。
控制电路19控制存储单元阵列11的编程、擦除和读取的每个存储器操作。控制电路19根据从地址线12输入的地址信号、从数据线13输入(在编程操作时)的数据输入、和从控制信号线21输入的控制输入信号来控制字线解码器14和位线解码器15，以控制存储单元阵列11的读取、编程和擦除操作。控制电路19起通用地址缓冲电路、数据输入/输出缓冲电路、和控制输入缓冲电路的作用，尽管它们在图1的实例中没有示出。
电压转换电路20将在存储单元阵列11的读取、编程和擦除操作时所需的所选字线电压、未选字线电压、所选位线电压、和未选位线电压施加到字线解码器14和位线解码器15。附图标记Vcc表示供给电压(电源电压)，Vss表示接地电压，Vpp表示编程或擦除电压，以及Vr表示读取电压。
通过位线解码器15和读取电路18从存储单元阵列11读取数据。读取电路18确定数据的状态并且将其结果发送到控制电路19以输出到数据线13。
图2是部分地示出交叉点型存储单元阵列11的构造的示意图。根据图2中所示的存储单元阵列11，存储单元M设置在四个位线BL0-3和四个字线WL0-3的交叉点处。图3是沿位线BL的延伸方向的存储单元的垂直截面图。存储单元M包括在非专利文献1中公开的其中二极管和反熔丝串联连接的存储单元、由在非专利文献2和非专利文献3中公开的通过电应力改变其电阻的过渡金属氧化物例如PrCaMnO或NiO或者由在非专利文献4中公开的通过由电流引起的热应力改变其相的相变材料例如GeSeTe形成的存储单元、以及由二极管和上述材料之一的串联电路制成的存储单元。
另外，鉴于存储单元阵列11是多层的情形，字线WL0-3和位线BL0-3优选由具有比铝和铜的熔点高的熔点的钨、高熔点金属(例如铂或多晶硅)形成。将在假定位线BL0-3和字线WL0-3由铂形成以及存储单元M由PrCaMnO形成并且用作单个可变电阻器的情形下进行描述。
将根据本实施例描述在交叉点型存储单元阵列的每个存储操作时的电压施加条件，采用4×4存储单元作为实例。将用于存储操作的所选存储单元被假定为下列描述中的存储单元M22。
如图4中所示，根据在编程操作时的电压施加条件，编程电压Vpp被施加到所选位线BL2，作为编程电压Vpp的一半的编程禁止电压Vpp/2被施加到未选位线BL0、BL1和BL3，接地电压Vss被施加到所选字线WL2，并且编程禁止电压Vpp/2被施加到未选字线WL0、WL1和WL3。结果，编程电压Vpp被施加到所选存储单元M22的两端，并且编程禁止电压Vpp/2被施加到连接到所选位线BL2或所选字线WL2的未选存储单元(下文中有时称作“半未选存储单元”)，并且电压没有施加到其它未选存储单元(下文中有时称作“完全未选存储单元”)。在此，存储单元的编程操作所需的编程电压(绝对值)的下限值被设置得比编程禁止电压Vpp/2(绝对值)高以防止半未选存储单元被编程。
如图5中所示，根据在擦除操作时的电压施加条件，接地电压Vss被施加到所选位线BL2，作为擦除电压Vpp的一半的擦除禁止电压Vpp/2被施加到未选位线BL0、BL1和BL3，擦除电压Vpp被施加到所选字线WL2，并且擦除禁止电压Vpp/2被施加到未选字线WL0、WL1和WL3。结果，擦除电压Vpp被施加到所选存储单元M22的两端，并且擦除禁止电压Vpp/2被施加到半未选存储单元，且其极性与编程操作的极性相反，并且电压没有施加到其它完全未选存储单元。在此，存储单元的擦除操作所需的擦除电压(绝对值)的下限值被设置得比擦除禁止电压Vpp/2(绝对值)高以防止半未选存储单元被擦除。
如图6中所示，根据在读取操作时的电压施加条件，读取电压Vr被施加到全部位线BL0-3，接地电压Vss被施加到所选字线WL2，并且读取电压Vr被施加到未选字线WL0、WL1和WL3。由于读取电流在所选字线WL2的每个存储单元中流动，所以当位线BL0-3的所选位线BL2的读取电流被选择性地检测时，所选存储单元M22的数据被读取。另外，为了在读取电压Vr被施加到所选字线WL2的每个存储单元时防止在读取电压下的不必要的编程操作和擦除操作，读取电压Vr(绝对值)被设置为编程禁止电压Vpp/2或更小。
图7利用将所选字线WL2示为布线电阻RW20-RW24的分布常数电路(distributed constant circuit)的等效电路图示意性地示出所选字线WL2和位线BL0-3之间的连接关系。所选字线WL2的一端(图中的右侧)连接到在驱动点D1处的字线解码器14，并且其另一端(图中的左侧)连接到在电压控制点C1处的第一电压控制电路16。位线BL0-3通过存储单元M20-M23分别连接到所选字线WL2。
根据在图4中所示的编程操作时的电压施加条件，编程电压Vpp被施加到所选存储单元M22，并且编程禁止电压Vpp/2被施加到半未选存储单元M20、M21和M23，使得编程电流Iw在所选存储单元M22中流动并且对应于电阻值的存储单元电流Ib0、Ib1和Ib3分别通过所选字线WL2在半未选存储单元M20、M21和M23中朝向驱动点D1流动。
这时，当第一电压控制电路16处于无效状态时，施加到在所选字线WL2的一侧的存储单元M20-M23的各端的字线电压因在每端之间的字线的布线电阻中流动的电流而沿远离驱动点D1的方向上升并且变成不同的电压。因此，施加到所选存储单元的两端的编程电压在存储单元M20-M23当中是不同的。当字线的布线电阻比存储单元的电阻小得多时，不存在任何问题，但是当存储单元的电阻值与布线电阻处在相同水平或处在不可忽略的水平时，所述差别大大影响编程电压，并且编程后的电阻值变化。当字线的布线电阻大或编程电流大时所述现象变成了严重的问题。
因此，在编程操作时，可以通过构造连接到所选字线WL2的第一电压控制电路16来解决或减轻以上问题使得它响应于在电压控制点C1处的电压电平的上升而自动启动并且将在电压控制点C1处的电压电平降低到与在驱动点D1处的电压电平(Vss)相同的电压电平。
图8A和8B示出在提供第一电压控制电路16(A)以及在没有提供它(B)的两种情况下当128个存储单元连接到所选字线时，即当存在128个位线时，所选字线的电压电平的电路仿真结果。在提供第一电压控制电路16(A)以及在没有提供它(B)的两种情况下比较在三个位置处的所选存储单元的电压，所述三个位置包括在驱动点D1侧的位置、在电压控制点C1侧的位置和在所选字线的中心的位置。作为仿真模型，假定字线的布线电阻是1Ω，所选存储单元的电阻值是1kΩ，半未选存储单元的电阻值是20kΩ，以及编程电压Vpp是5V，字线解码器14朝向接地电压Vss的电流驱动能力被设置为等于第一电压控制电路16的电流驱动能力。
图8中的每个水平轴的数字表示从电压控制点C1侧开始数起的存储单元的数目，并且它沿向右的方向接近驱动点D1。图8中的每个垂直轴示出在与存储单元的连接点处的所选字线的电压电平，并且它显示存储单元(右侧)的电压随着远离驱动点D1而变得更高。图9示出在提供第一电压控制电路16(A)以及在没有提供它(B)的两种情况下位于驱动点D1侧、电压控制点C1侧以及所选字线中心处的所选存储单元的电压电平的表格。可以从图8和图9理解的是，虽然在没有提供第一电压控制电路16(B)的情况下位于驱动点D1和电压控制点C1的所选存储单元之间的电压电平差是0.37V，但在提供第一电压控制电路16(A)的情况下所述电压差是0.19V，其比上面的情况小得多。
用来防止所选字线的电压升高的第一电压控制电路16的电路构造包括图10A到10C中所示的电路构造。
根据图10A和10B中所示的电路实例，第一电压控制电路16被如此构造使得二极管电路30或31与N型MOS晶体管32在电压控制点C1和接地电压Vss之间串联连接，并且反相器33的输入和反相器33的输出分别连接到电压控制点C1和MOS晶体管32的栅极。二极管电路30包括图10A中的漏极和源极彼此连接的N型MOS晶体管，并且二极管电路31包括图10B中的PN结型二极管元件。另外，根据图10C中所示的电路实例，第一电压控制电路16被如此构造使得N型MOS晶体管32的漏极和源极分别连接到电压控制点C1和接地电压Vss，并且反相器33的输入和反相器33的输出分别连接到电压控制点C1和MOS晶体管32的栅极。
在电压控制点C1处的电压上升检测电平的下限值被设置得比接地电压Vss高，当图10A和10B中所示的电路实例中接地电压Vss和电压控制点C1之间的二极管电路30或31导通(导通阈值电压)时它可以通过两端的电压而被调整，并且在10C中所示的电路实例中它是接地电压Vss。另外，在电压控制点C1处的电压上升检测电平的上限值可以通过反相器33的输入反相电平来调整并且被设置得比将被施加到未选字线的编程禁止电压Vpp/2低。如果电压上升检测电平的上限值没有被设置或它不小于编程禁止电压Vpp/2，则连接到未选字线的第一电压控制电路16响应于未选字线电压Vpp/2自动启动以不必要地降低未选字线电压Vpp/2的电压电平，使得编程禁止电压Vpp/2或更大的电压被施加到连接到所选位线的半未选存储单元的两端并且所述存储单元可能被错误地编程。因此，根据本实施例，在电压控制点C1处的电压上升检测电平的上限值通过调整反相器33的输入反相电平而被设置得比编程禁止电压Vpp/2低。
图11利用将所选位线BL2示为布线电阻RB20-RB24的分布常数电路的等效电路图示意性地示出所选位线BL2和字线WL0-3之间的连接关系。所选位线BL2的一端(图中的右侧)连接到在驱动点D2处的位线解码器15，并且其另一端(图中的左侧)连接到在电压控制点C2处的第二电压控制电路17。字线WL0-3通过存储单元M02-M32分别连接到所选位线BL2。
根据在图4中所示的编程操作时的电压施加条件，编程电压Vpp被施加到所选存储单元M22，并且编程禁止电压Vpp/2被施加到半未选存储单元M02、M12和M32，使得编程电流Iw在所选存储单元M22中流动并且对应于电阻值的存储单元电流Iw0、Iw1和Iw3分别通过所选位线BL2从驱动点D2在半未选存储单元M02、M12和M32中流动。
这时，当第二电压控制电路17处于无效状态时，施加到在所选位线BL2的一侧的存储单元M02-M32的各端的位线电压因在每端之间的位线的布线电阻中流动的电流而沿远离驱动点D2的方向降低并且变成不同的电压。因此，施加到所选存储单元的两端的编程电压在存储单元M02-M32当中是不同的。当位线的布线电阻比存储单元的电阻小得多时，不存在任何问题，但是当存储单元的电阻值与布线电阻处在相向水平或处在不可忽略的水平时，所述差别大大影响编程电压，并且编程后的电阻值变化。当位线的布线电阻大或编程电流大时所述现象变成了严重的问题。
因此，在编程操作时，可以通过构造连接到所选位线BL2的第二电压控制电路17来解决或减轻以上问题使得它响应于在电压控制点C2处的电压电平的下降而自动启动并且将在电压控制点C2处的电压电平提高到与在驱动点D2处的电压电平(Vpp)相同的电压电平。
用来防止所选位线的电压下降的第二电压控制电路17的电路构造包括图12A到12C中所示的电路构造。
根据图12A和12B中所示的电路实例，第二电压控制电路17被如此构造使得二极管电路40或41与P型MOS晶体管42在电压控制点C2和编程电压Vpp之间串联连接，并且反相器43的输入和反相器43的输出分别连接到电压控制点C2和MOS晶体管42的栅极。二极管电路40包括图12A中的漏极和源极彼此连接的P型MOS晶体管，并且二极管电路41包括图12B中的PN结型二极管元件。另外，根据图12C中所示的电路实例，第二电压控制电路17被如此构造使得P型MOS晶体管42的漏极和源极分别连接到电压控制点C2和编程电压Vpp，并且反相器43的输入和反相器43的输出分别连接到电压控制点C2和MOS晶体管42的栅极。
在电压控制点C2处的电压下降检测电平的上限值被设置得比编程电压Vpp低，当图12A和12B中所示的电路实例中编程电压Vpp和电压控制点C2之间的二极管电路40或41导通(导通阈值电压)时它可以通过两端的电压而被调整，并且在12C中所示的电路实例中它是编程电压Vpp。另外，在电压控制点C2处的电压下降检测电平的下限值可以通过反相器43的输入反相电平来调整并且被设置得比将被施加到未选位线的编程禁止电压Vpp/2高。如果电压下降检测电平的下限值没有被设置或它不大于编程禁止电压Vpp/2，则连接到未选位线的第二电压控制电路17响应于未选位线电压Vpp/2自动启动以不必要地提高未选位线电压Vpp/2的电压电平，使得编程禁止电压Vpp/2或更大的电压被施加到连接到所选字线的半未选存储单元的两端并且所述存储单元可能被错误地编程。因此，根据本实施例，在电压控制点C2处的电压下降检测电平的下限值通过调整反相器43的输入反相电平而被设置得比编程禁止电压Vpp/2高。
根据本实施例，如图6中所示，由于在读取操作时从驱动点侧(位线解码器15侧)检测读取电流，因此当第二电压控制电路17在读取操作时响应于在电压控制点C2处的位线电压的下降自动启动时，由于读取电流的一部分从第二电压控制电路17的一侧提供，因此在位线解码器15的一侧不能正确地检测读取电流。由此，调整反相器43的输入反相电平使得第二电压控制电路17在读取操作时不对位线电压Vr作出反应。根据本实施例，由于读取电压Vr不大于编程禁止电压Vpp/2，所以第二电压控制电路17在读取操作时不会出错。
另外，当第二电压控制电路17的操作条件在编程操作和读取操作时不同时，在一些情况下在两个操作中反相器43的输入反相电平不相同。在这种情形下，可以通过分别调整图12A和12B中的电路实例中的二极管电路40和41的导通阈值电压使第二电压控制电路17在读取操作时不对位线电压的下降作出反应。
尽管以上已经详细描述了第一电压控制电路16和第二电压控制电路17在编程操作时的电路操作和电路构造，由于在本实施例中字线和位线之间的关系在擦除操作时正好相反，所以用作第一电压控制电路16和第二电压控制电路17的电路构造也可以在擦除操作中使用。
然后，将描述本发明的装置的另一个实施例。
(1)尽管已经在假定由PrCaMnO形成的单个可变电阻器被用作存储单元并且编程电流和擦除电流的方向相反的情形下进行了描述，但作为以上实施例的一个实例，在下列存储单元的情形下：其中利用具有二极管的反熔丝仅执行一次编程，并且没有擦除操作，或者编程电压和擦除电压的极性相同，仅需要考虑第一电压控制电路16和第二电压控制电路17在编程操作时的电路构造。
另外，即使在存储单元可以被用在编程和擦除操作的情形下，当在编程操作和擦除操作中产生的电压波动有差别时，可以指定第一电压控制电路16和第二电压控制电路17的电路构造以便仅控制具有较大电压波动的那个。
此外，当在所选字线和所选位线中产生的电压波动有差别时，可以提供第一电压控制电路16或第二电压控制电路17以便仅控制具有较大电压波动的那个。
(2)尽管第一电压控制电路16连接到在相对侧并且在离驱动点最远的点处的字线，在所述驱动点处每个字线被字线解码器14驱动，并且所述最远的点被设置为电压控制点，以及第二电压控制电路17连接到在相对侧并且在离驱动点最远的点处的位线，在所述驱动点处每个位线被位线解码器15驱动，并且在以上实施例中所述最远的点被设置为电压控制点，但是第一电压控制电路16和字线之间、以及第二电压控制电路17和位线之间的连接点并不限于以上实施例中的连接点。
图13示出第一控制电路16的位置(电压控制点)与所选存储单元处的字线中的电压波动的最大值和最小值之间的电压差之间的关系。当电压控制点的位置固定并且所选存储单元的位置变化时，根据所选存储单元处的字线电压的最大值和最小值计算电压差。另外，图13中所示的电路仿真结果利用与图8中所示的电路仿真相同的条件。即，假定128个存储单元连接到所选字线并且假定字线的布线电阻是1Ω，所选存储单元的电阻值是1kΩ，半未选存储单元的电阻值是20kΩ，以及编程电压Vpp是5V，并且字线解码器14朝向接地电压Vss的电流驱动能力被设置为等于第一电压控制电路16的电流驱动能力。
如图13中所示，当第一电压控制电路16和字线之间、以及第二电压控制电路17和位线之间的连接点分别被设置在远离字线解码器14和位线解码器15最远的点处时，字线电压变化的电压变化宽度最小并且提供了最有效的结果，但是即使在它们分别被设置得比所述最远的点更接近字线解码器14和位线解码器15时，也可以期望有与以上实施例类似的电压波动减小效果。
另外，当字线解码器14和位线解码器15分别设置在字线和位线的两端时，优选分别在字线和位线的中点处设置第一电压控制电路16和第二电压控制电路17。
(3)尽管如图10A到10C以及图12A到12C中所示的那样示出了电路，但是作为以上实施例中第一电压控制电路16和第二电压控制电路17的电路构造，本发明并不限于所述电路构造。
例如，在图10A到10C中所示的第一电压控制电路16的电路操作中，由于接地电压Vss仅施加到的节点仅在某一周期必须被提供有接地电压Vss以防止电压波动，因此对于不需要防止电压波动的周期，即例如转换字线的选择的周期，节点可以被提供有编程禁止电压Vpp/2以停用第一电压控制电路16。
类似地，在图12A到12C中所示的第二电压控制电路17的电路操作中，由于编程电压Vpp仅施加到的节点仅在某一周期必须被提供有编程电压Vpp以防止电压波动，因此对于不需要防止电压波动的周期，即例如转换字线的选择的周期，节点可以被提供有编程禁止电压Vpp/2以停用第二电压控制电路17。另外，读取电压Vr可以在读取操作时施加到所述节点和反相器43的电源电压以停用第二电压控制电路17。
此外，尽管以上实施例举例说明了这样的电路构造：其中第一电压控制电路16和第二电压控制电路17分别响应于字线电压和位线电压的波动而自动启动和停用，但是也可以通过外部控制来启动和停用所述电路。例如，在以下分级阵列结构的情形下：其中存储单元阵列沿行方向和列方向被分成多个块，在每个块中设置局部字线和位线，在存储单元阵列中设置全局字线和位线，并且所选和未选字线电压以及所选和未选位线电压分别通过用来选择块的块选择晶体管提供给局部字线和位线，全局字线和位线可以连接到图10A到10C以及图12A到12C中所示的电路构造中的反相器33和44的输入。
在以上实施例中所示的每个存储器操作的电压施加条件仅仅是一个实例且并非用于限制本发明的内容，本发明可以根据需要进行改变。
工业实用性
本发明可以应用到非易失性半导体存储器件，并且尤其可以有利地应用到具有交叉点型存储单元阵列的非易失性半导体存储器件，其中沿行方向和列方向设置了多个两端子结构的存储单元，多个字线沿行方向延伸，多个位线沿列方向延伸，连接到相同行的存储单元的一端连接到公共字线，并且连接到相同列的其另一端连接到公共位线。

Claims (9)

1.一种非易失性半导体存储器件，包括：
存储单元阵列，该存储单元阵列具有沿行方向和列方向设置的多个两端子结构的存储单元、沿行方向延伸的多个字线、和沿列方向延伸的多个位线，其中相同行中的存储单元的一端连接到公共字线并且相同列中的存储单元的另一端连接到公共位线；
字线选择电路，该字线选择电路从该多个字线选择预定数目的字线作为所选字线，并且将所选字线电压和未选字线电压分别施加到所选字线和未选字线；
位线选择电路，该位线选择电路从该多个位线选择预定数目的位线作为所选位线，并且将所选位线电压和未选位线电压分别施加到所选位线和未选位线；以及
电压控制电路，该电压控制电路防止该多个字线和该多个位线中的至少任一个的电压波动，其中
该多个字线和该多个位线中的至少任一个连接到位于离驱动点最远的点处或驱动点和所述最远的点之间的中间点处的电压控制点处的电压控制电路，在所述驱动点处该多个字线连接到字线选择电路或该多个位线连接到位线选择电路，
该电压控制电路包括具有二极管电路和MOSFET的串联电路和反相器电路，
该串联电路连接在电压控制点和预定电压供给线之间，
该反相器电路的输入端子连接到电压控制点，
该反相器电路的输出端子连接到MOSFET的栅电极。
2.根据权利要求1的非易失性半导体存储器件，其中
该多个字线和该多个位线中的至少任一个的一端连接到字线选择电路或位线选择电路，并且其另一端连接到电压控制电路。
3.根据权利要求1的非易失性半导体存储器件，其中
该二极管电路被配置成防止在电压控制点处从预定的控制参考电压沿正方向或负方向的电压波动。
4.根据权利要求3的非易失性半导体存储器件，其中二极管电路包括PN结二极管元件。
5.根据权利要求3的非易失性半导体存储器件，其中二极管电路包括具有彼此连接的漏极和栅极的MOSFET。
6.根据权利要求1的非易失性半导体存储器件，其中
存储单元具有两端子结构，其具有通过电阻的改变来存储信息的可变电阻元件，其中当电应力施加到可变电阻元件的两端并且可变电阻元件的电阻改变时，可对信息进行编程，并且
当预定编程电压施加在连接到在编程操作时被编程的存储单元的所选字线和所选位线之间时，在电压控制电路连接到所选字线和所选位线中的一个的情况下，这一个被施加较高电压，电压控制电路防止电压控制点处沿朝向低电压方向的电压波动，或者在电压控制电路连接到所选字线和所选位线中的另一个的情况下，该另一个被施加较低电压，电压控制电路防止电压控制点处沿朝向高电压方向的电压波动。
7.根据权利要求1的非易失性半导体存储器件，其中
存储单元具有两端子结构，其具有通过电阻的改变来存储信息的可变电阻元件，其中当电应力施加到可变电阻元件的两端并且可变电阻元件的电阻改变时，可对信息进行编程，并且
电压控制电路在存储单元的读取操作时没有被启动。
8.根据权利要求1的非易失性半导体存储器件，其中
电压控制电路被构造成不防止施加到未选字线或未选位线的每一个的电压的波动。
9.根据权利要求1的非易失性半导体存储器件，其中
该多个字线和该多个位线中的至少任一个由高熔点金属材料、多晶硅、或高熔点金属材料和多晶硅的化合物形成。
CN2006800468532A 2005-12-16 2006-11-01 非易失性半导体存储器件 Expired - Fee Related CN101331553B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2005362646A JP4054347B2 (ja) 2005-12-16 2005-12-16 不揮発性半導体記憶装置
JP362646/2005 2005-12-16
PCT/JP2006/321817 WO2007069405A1 (ja) 2005-12-16 2006-11-01 不揮発性半導体記憶装置

Publications (2)

Publication Number Publication Date
CN101331553A CN101331553A (zh) 2008-12-24
CN101331553B true CN101331553B (zh) 2012-07-18

Family

ID=38162721

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2006800468532A Expired - Fee Related CN101331553B (zh) 2005-12-16 2006-11-01 非易失性半导体存储器件

Country Status (7)

Country Link
US (1) US7688614B2 (zh)
EP (1) EP1965391B1 (zh)
JP (1) JP4054347B2 (zh)
CN (1) CN101331553B (zh)
DE (1) DE602006019639D1 (zh)
TW (1) TW200739587A (zh)
WO (1) WO2007069405A1 (zh)

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006203098A (ja) * 2005-01-24 2006-08-03 Sharp Corp 不揮発性半導体記憶装置
JP5072564B2 (ja) * 2007-12-10 2012-11-14 株式会社東芝 半導体記憶装置及びメモリセル電圧印加方法
US8085571B2 (en) * 2008-01-09 2011-12-27 Eugene Robert Worley High density prom
US7768812B2 (en) 2008-01-15 2010-08-03 Micron Technology, Inc. Memory cells, memory cell programming methods, memory cell reading methods, memory cell operating methods, and memory devices
US8211743B2 (en) 2008-05-02 2012-07-03 Micron Technology, Inc. Methods of forming non-volatile memory cells having multi-resistive state material between conductive electrodes
US8134137B2 (en) 2008-06-18 2012-03-13 Micron Technology, Inc. Memory device constructions, memory cell forming methods, and semiconductor construction forming methods
JP2010009669A (ja) 2008-06-26 2010-01-14 Toshiba Corp 半導体記憶装置
US9343665B2 (en) 2008-07-02 2016-05-17 Micron Technology, Inc. Methods of forming a non-volatile resistive oxide memory cell and methods of forming a non-volatile resistive oxide memory array
US7943515B2 (en) * 2008-09-09 2011-05-17 Sandisk 3D Llc Shared masks for x-lines and shared masks for y-lines for fabrication of 3D memory arrays
JP4606520B2 (ja) * 2009-03-25 2011-01-05 パナソニック株式会社 抵抗変化型不揮発性記憶装置
US8611145B2 (en) * 2010-04-07 2013-12-17 Avalanche Technology, Inc. Spin-transfer torque magnetic random access memory (STTMRAM) device with shared transistor and minimal written data disturbance
US9646668B2 (en) 2009-04-08 2017-05-09 Avalanche Technology, Inc. Spin-transfer torque magnetic random access memory (STTMRAM) with enhanced write current
US8514637B2 (en) * 2009-07-13 2013-08-20 Seagate Technology Llc Systems and methods of cell selection in three-dimensional cross-point array memory devices
JP5214560B2 (ja) * 2009-08-19 2013-06-19 株式会社東芝 不揮発性半導体記憶装置
US8289763B2 (en) 2010-06-07 2012-10-16 Micron Technology, Inc. Memory arrays
US8441853B2 (en) 2010-09-30 2013-05-14 Sandisk Technologies Inc. Sensing for NAND memory based on word line position
US8526213B2 (en) * 2010-11-01 2013-09-03 Micron Technology, Inc. Memory cells, methods of programming memory cells, and methods of forming memory cells
US9454997B2 (en) 2010-12-02 2016-09-27 Micron Technology, Inc. Array of nonvolatile memory cells having at least five memory cells per unit cell, having a plurality of the unit cells which individually comprise three elevational regions of programmable material, and/or having a continuous volume having a combination of a plurality of vertically oriented memory cells and a plurality of horizontally oriented memory cells; array of vertically stacked tiers of nonvolatile memory cells
JP5699666B2 (ja) * 2011-02-16 2015-04-15 日本電気株式会社 半導体装置
US8488365B2 (en) 2011-02-24 2013-07-16 Micron Technology, Inc. Memory cells
US8921962B2 (en) * 2011-04-19 2014-12-30 Virginia Commonwealth University Planar multiferroic/magnetostrictive nanostructures as memory elements, two-stage logic gates and four-state logic elements for information processing
US8699293B2 (en) * 2011-04-27 2014-04-15 Sandisk 3D Llc Non-volatile storage system with dual block programming
US9058857B2 (en) 2011-10-10 2015-06-16 Micron Technology, Inc. Cross-point memory compensation
JP5726715B2 (ja) 2011-11-28 2015-06-03 株式会社東芝 半導体記憶装置
WO2013128854A1 (ja) * 2012-02-29 2013-09-06 パナソニック株式会社 不揮発性半導体記憶装置
US9202566B2 (en) 2013-04-05 2015-12-01 Sandisk 3D Llc Vertical cross point reram forming method
TWI596610B (zh) * 2013-10-04 2017-08-21 財團法人工業技術研究院 電阻式非揮發性記憶體及其操作方法
US9082502B2 (en) 2013-10-10 2015-07-14 Sandisk Technologies Inc. Bit line and compare voltage modulation for sensing nonvolatile storage elements
KR20160001152A (ko) 2014-06-26 2016-01-06 삼성전자주식회사 비휘발성 메모리 소자
US9311996B2 (en) * 2014-09-10 2016-04-12 Kabushiki Kaisha Toshiba Semiconductor storage device having resistance-change storage elements
KR102136846B1 (ko) 2014-09-29 2020-07-22 삼성전자 주식회사 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법
US9412449B2 (en) 2014-12-22 2016-08-09 Kabushiki Kaisha Toshiba Semiconductor storage device
US9601193B1 (en) * 2015-09-14 2017-03-21 Intel Corporation Cross point memory control
JP6958363B2 (ja) * 2016-02-08 2021-11-02 ソニーグループ株式会社 メモリコントローラ、不揮発性メモリおよびメモリコントローラの制御方法
US9679643B1 (en) * 2016-03-09 2017-06-13 Taiwan Semiconductor Manufacturing Co., Ltd. Resistive memory device having a trimmable resistance of at least on of a driver and a sinker is trimmed based on a row location
KR102429905B1 (ko) * 2018-01-08 2022-08-05 삼성전자주식회사 리드 디스터브를 줄일 수 있는 저항성 메모리 장치의 동작 방법
US11282567B2 (en) 2019-08-20 2022-03-22 Micron Technology, Inc. Sequential SLC read optimization
US11281578B2 (en) 2019-08-20 2022-03-22 Micron Technology, Inc. Garbage collection in a memory sub-system during a low battery state
US11726869B2 (en) 2019-08-20 2023-08-15 Micron Technology, Inc. Performing error control operation on memory component for garbage collection
US11281392B2 (en) 2019-08-28 2022-03-22 Micron Technology, Inc. Garbage collection in a memory component using an adjusted parameter

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5268864A (en) * 1990-08-31 1993-12-07 Fujitsu Limited Programmable memory device having programming current absorbing transistors
US20020001243A1 (en) * 2000-07-03 2002-01-03 Peter Pochmuller Mram configuration
US20040257864A1 (en) * 2003-06-17 2004-12-23 Sharp Kabushiki Kaisha Nonvolatile semiconductor memory device, and programming method and erasing method thereof
EP1560221A2 (en) * 2004-01-29 2005-08-03 Sharp Kabushiki Kaisha Semiconductor memory device

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6479997A (en) 1987-09-22 1989-03-24 Fujitsu Ltd P-rom
JPH0660635A (ja) 1992-08-06 1994-03-04 Olympus Optical Co Ltd 強誘電体メモリ装置
US5894447A (en) * 1996-09-26 1999-04-13 Kabushiki Kaisha Toshiba Semiconductor memory device including a particular memory cell block structure
US6151241A (en) 1999-05-19 2000-11-21 Symetrix Corporation Ferroelectric memory with disturb protection
JP2002056666A (ja) 2000-08-10 2002-02-22 Canon Inc 磁性薄膜メモリ、記録方法および再生方法
US6839269B2 (en) * 2001-12-28 2005-01-04 Kabushiki Kaisha Toshiba Magnetic random access memory
US6917539B2 (en) 2002-08-02 2005-07-12 Unity Semiconductor Corporation High-density NVRAM
US6753561B1 (en) 2002-08-02 2004-06-22 Unity Semiconductor Corporation Cross point memory array using multiple thin films
KR100515053B1 (ko) * 2002-10-02 2005-09-14 삼성전자주식회사 비트라인 클램핑 전압 레벨에 대해 안정적인 독출 동작이가능한 마그네틱 메모리 장치
JP2004273656A (ja) 2003-03-07 2004-09-30 Taiyo Yuden Co Ltd Ｅｐｉｒ素子及びそれを利用した半導体装置
JP2004319587A (ja) * 2003-04-11 2004-11-11 Sharp Corp メモリセル、メモリ装置及びメモリセル製造方法
DE102004006254A1 (de) * 2004-02-09 2005-09-01 Infineon Technologies Ag Schaltungsanordnung zur Erzeugung eines Rücksetzsignals nach einem Absinken und Wiederansteigen einer Versorgungsspannung
US7306547B2 (en) * 2004-09-03 2007-12-11 Stearns Kenneth W Torso exercise methods and apparatus
JP2006203098A (ja) 2005-01-24 2006-08-03 Sharp Corp 不揮発性半導体記憶装置
JP4594878B2 (ja) 2006-02-23 2010-12-08 シャープ株式会社 可変抵抗素子の抵抗制御方法及び不揮発性半導体記憶装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5268864A (en) * 1990-08-31 1993-12-07 Fujitsu Limited Programmable memory device having programming current absorbing transistors
US20020001243A1 (en) * 2000-07-03 2002-01-03 Peter Pochmuller Mram configuration
US20040257864A1 (en) * 2003-06-17 2004-12-23 Sharp Kabushiki Kaisha Nonvolatile semiconductor memory device, and programming method and erasing method thereof
EP1560221A2 (en) * 2004-01-29 2005-08-03 Sharp Kabushiki Kaisha Semiconductor memory device

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
US 20020001243 A1,全文.

Also Published As

Publication number Publication date
TWI328230B (zh) 2010-08-01
TW200739587A (en) 2007-10-16
DE602006019639D1 (de) 2011-02-24
CN101331553A (zh) 2008-12-24
JP2007164925A (ja) 2007-06-28
US20090097295A1 (en) 2009-04-16
JP4054347B2 (ja) 2008-02-27
EP1965391A1 (en) 2008-09-03
EP1965391A4 (en) 2009-09-02
US7688614B2 (en) 2010-03-30
WO2007069405A1 (ja) 2007-06-21
EP1965391B1 (en) 2011-01-12

Similar Documents

Publication Publication Date Title
CN101331553B (zh) 非易失性半导体存储器件
US11101326B2 (en) Methods of forming a phase change memory with vertical cross-point structure
KR100827697B1 (ko) 3차원 구조를 가지는 반도체 메모리 장치 및 셀 어레이구조
US7835174B2 (en) Non-volatile memory device and method of reading data therefrom
JP5297525B2 (ja) 不揮発性記憶における同時書込みと検証
US7903448B2 (en) Resistance random access memory having common source line
CN101101791B (zh) 非易失性存储器及其控制方法
JP4806046B2 (ja) 半導体記憶装置
JP2009099206A (ja) 抵抗変化メモリ装置
JP2006514392A (ja) 相変化メモリ装置
CN111816238B (zh) 阻变存储器件
US10644065B2 (en) Nonvolatile memory device
KR100781982B1 (ko) 반도체 메모리 장치 및 워드라인 콘택들의 레이아웃 구조
KR100850283B1 (ko) 3차원 적층구조를 가지는 저항성 반도체 메모리 장치 및그의 워드라인 디코딩 방법
CN113808648A (zh) 在交叉点存储器阵列中形成选择器的亚阈值电压
TWI773757B (zh) 記憶體裝置及記憶體裝置之控制方法
CN1811988B (zh) 存储单元阵列偏置方法以及半导体存储器件
JP2012181903A (ja) 不揮発性半導体記憶装置及びフォーミング方法
US11257536B2 (en) Semiconductor storage device and control method thereof
JP6972059B2 (ja) 抵抗変化型メモリ
KR100934852B1 (ko) 상 변화 메모리 장치
KR20180024556A (ko) 드리프트 특성을 개선할 수 있는 상변화 메모리 시스템
JP5665717B2 (ja) 不揮発性半導体記憶装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20120718

Termination date: 20191101