KR20180024556A - 드리프트 특성을 개선할 수 있는 상변화 메모리 시스템 - Google Patents

드리프트 특성을 개선할 수 있는 상변화 메모리 시스템 Download PDF

Info

Publication number
KR20180024556A
KR20180024556A KR1020160110975A KR20160110975A KR20180024556A KR 20180024556 A KR20180024556 A KR 20180024556A KR 1020160110975 A KR1020160110975 A KR 1020160110975A KR 20160110975 A KR20160110975 A KR 20160110975A KR 20180024556 A KR20180024556 A KR 20180024556A
Authority
KR
South Korea
Prior art keywords
refresh
phase change
command
address
change memory
Prior art date
Application number
KR1020160110975A
Other languages
English (en)
Inventor
홍윤석
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020160110975A priority Critical patent/KR20180024556A/ko
Priority to US15/581,885 priority patent/US10607697B2/en
Publication of KR20180024556A publication Critical patent/KR20180024556A/ko
Priority to US16/790,415 priority patent/US11049558B2/en

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0033—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0061—Timing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0028—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/30—Resistive cell, memory material aspects
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/50—Resistive cell structure aspects
    • G11C2213/52—Structure characterized by the electrode material, shape, etc.
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/76—Array using an access device for each cell which being not a transistor and not a diode

Abstract

드리프트를 개선할 수 있는 상변화 메모리 시스템에 관한 기술이다. 본 발명의 상변화 메모리 시스템은, 복수의 워드 라인, 상기 복수의 워드 라인과 교차 배열되는 비트 라인, 및 상기 복수의 워드 라인과 복수의 비트 라인의 교차점 각각에 연결되는 상변화 재료로 구성된 저장부를 포함하는 크로스 포인트 어레이, 및 상기 크로스 포인트 어레이를 정기적 및 비정기적으로 리프레시 구동시키는 제어부를 포함하는 상변화 메모리 디바이스; 및 상기 상변화 메모리 디바이스에 정기적 커맨드, 비정기적 커맨드 및 어드레스를 제공하고, 상기 상변화 메모리 디바이스와 데이터를 상호 인터페이스하는 콘트롤러를 포함하고, 상기 콘트롤러의 비정기적 코맨드는 상기 제어부에서 생성되는 제어 신호에 응답하여 발생된다.

Description

드리프트 특성을 개선할 수 있는 상변화 메모리 시스템{Phase Changeable Memory System For improving Drift property}
본 발명은 반도체 메모리 시스템과 관한 것으로, 보다 구체적으로는 드리프트를 방지할 수 있는 상변화 메모리 시스템에 관한 것이다.
최근 컴퓨팅 디바이스들은 크로스 포인트 어레이와 같은 2 레벨 메모리(2LM) 디바이스 또는 솔리드 스테이트 드라이브(Solid State Device: SSD) 디바이스등의 메모리 디바이스 유형들이 이용되고 있다. 이러한 메모리 디바이스는 NAND 플래시 메모리, NOR 플래시 메모리 또는 상변화 메모리와 같은 비휘발성 메모리들을 포함할 수 있다. 흔히 컴퓨팅 디바이스 및/또는 메모리 디바이스에 대한 펌웨어 이미지와 같은 시스템의 중요 데이터는 비휘발성 메모리에 저장되고 있다. 이 시스템의 중요 데이터가 손상되면(예컨대, 정정할 수 없는 오류), 컴퓨팅 디바이스 또는 메모리 디바이스는 락업(lock-up)과 같은 기능 불능 상태가 될 수 있다.
그런데, 비휘발성 메모리 소자 중 대표적으로 이용되는 상변화 메모리 디바이스의 경우, 시간이 지남에 따라 메모리 셀에 저장된 정보의 값이 변하는 드리프트(drift) 현상을 갖는다.
이와 같은 드리프트 현상이 발생되면, 해당 메모리 셀의 라이트(write) 및 리드(read) 정보와 리드/라이트 모듈내에 설정된 정보가 상호 매치되지 않고, 기록된 데이터를 복원하는 것 역시 어렵다.
본 발명은 드리프트 특성을 개선할 수 있는 상변화 메모리 시스템을 제공하는 것이다.
본 발명에 따른 상변화 메모리 시스템은, 복수의 워드 라인, 상기 복수의 워드 라인과 교차 배열되는 비트 라인, 및 상기 복수의 워드 라인과 복수의 비트 라인의 교차점 각각에 연결되는 상변화 재료로 된 저장부를 포함하는 상변화 메모리 셀 어레이를 구비하는 상변화 메모리 디바이스; 및 상기 상변화 메모리 디바이스의 구동을 위한 커맨드 및 어드레스를 제공하는 콘트롤러를 포함한다. 상기 상변화 메모리 디바이스는 상기 콘트롤러로부터 제공되는 상기 커맨드로부터 리프레시 커맨드 및 상기 워드 라인의 어드레스 정보를 생성하고, 상기 리프레시 커맨드 및 상기 워드 라인 어드레스 정보에 응답하여 설정된 시간 동안 어떠한 동작도 수행하지 않는 워드 라인 검출하고, 상기 워드 라인 검출 정보를 제어 신호로서 상기 콘트롤러에 제공하는 제어부를 포함할 수 있다.
또한, 본 발명의 다른 실시예에 따른 상변화 메모리 시스템은, 복수의 워드 라인, 상기 복수의 워드 라인과 교차 배열되는 비트 라인, 및 상기 복수의 워드 라인과 복수의 비트 라인의 교차점 각각에 연결되는 상변화 재료로 구성된 저장부를 포함하는 크로스 포인트 어레이, 및 상기 크로스 포인트 어레이를 정기적 및 비정기적으로 리프레시 구동시키는 제어부를 포함하는 상변화 메모리 디바이스; 및 상기 상변화 메모리 디바이스에 정기적 커맨드, 비정기적 커맨드 및 어드레스를 제공하고, 상기 상변화 메모리 디바이스와 데이터를 상호 인터페이스하는 콘트롤러를 포함한다. 상기 콘트롤러의 비정기적 코맨드는 상기 제어부에서 생성되는 제어 신호에 응답하여 발생될 수 있다.
또한, 복수의 워드 라인, 상기 복수의 워드 라인과 교차 배열되는 비트 라인, 및 상기 복수의 워드 라인과 복수의 비트 라인의 교차점 각각에 연결되는 상변화 재료로 구성된 저장부를 포함하는 크로스 포인트 어레이, 및 상기 크로스 포인트 어레이를 구동시키는 제어부를 포함하는 상변화 메모리 디바이스; 및 상기 상변화 메모리 디바이스에 커맨드 및 어드레스를 제공하고, 상기 상변화 메모리 디바이스와 데이터를 상호 인터페이스하는 콘트롤러를 포함한다. 상기 제어부는 상기 커맨드에 응답하여 생성된 상기 크로스 포인트 어레이의 리프레시 진입 신호 및 리프레시 종료 신호에 응답하여 리프레시 동작 동안 인에이블되는 리프레시 구간 신호를 생성하도록 구성되고, 상기 콘트롤러는 인에이블된 상기 리프레시 구간 신호가 입력될 때, 상기 커맨드 출력이 일시 정지된다.
본 발명에 따르면, 상변화 메모리 디바이스의 드리프트를 방지하기 위해 주기적인 리프레시를 실시한다. 이때, 상변화 메모리 디바이스는 일정 시간 동안 어떠한 동작도 수행하지 않는 워드 라인을 검출하여, 제어 신호를 콘트롤러에 제공하고, 콘트롤러는 상기 제어 신호에 응답하여, 해당 워드 라인에 대해 임의로 리프레시시키기 위한 비정기 커맨드를 출력할 수 있다. 이에 따라, 정기적 리프레시 및 비정기적 리프레시가 수행되므로, 상변화 메모리 셀의 드리프트 특성이 개선된다.
아울러, 상변화 메모리 디바이스는 리프레시 진입부터 종료시점까지 인에이블되는 리프레시 구간 신호를 생성하는 신호 설정부를 포함할 수 있다. 이러한 리프레시 구간 신호는 콘트롤러에 제공되어, 상기 리프레시 구간 신호이 인에이블 되는 동안 콘트롤러는 어떠한 커맨드도 상변화 메모리 디바이스에 제공하지 않는다. 이에 따라, 상변화 메모리 디바이스는 드리프트를 개선하기 위한 리프레시 동작에 집중할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 시스템을 개략적으로 보여주는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 상변화 메모리 디바이스의 개략적인 회로도이다.
도 3은 본 발명의 일 실시예에 따른 단위 메모리 셀을 개략적으로 나타낸 사시도이다.
도 4는 본 발명의 일 실시예에 따른 상변화 메모리 디바이스의 상세 블록도이다.
도 5는 본 발명의 일 실시예에 따른 상변화 메모리 시스템을 개략적으로 나타낸 블록도이다.
도 6은 본 발명의 일 실시예에 따른 상변화 메모리 시스템의 구동을 설명하기 위한 타이밍도이다.
도 7은 본 발명의 다른 실시예에 따른 상변화 메모리 디바이스의 상세 블록도이다.
도 8은 본 발명의 다른 실시예에 따른 상변화 메모리 시스템의 구동을 설명하기 위한 타이밍도이다.
도 9는 본 발명의 다른 실시예에 따른 상변화 메모리 시스템의 개략적인 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1을 참조하면, 반도체 시스템(100)은 콘트롤러(200) 및 메모리 디바이스(300)를 포함할 수 있다. 콘트롤러(200)는 상기 메모리 디바이스(300)에 복수의 커맨드(CMD), 복수의 어드레스(ADD)를 제공할 수 있다. 콘트롤러(200) 및 메모리 디바이스(300)는 데이터를 상호 인터페이스(interface)할 수 있다.
본 실시예의 메모리 디바이스(300)는 2레벨 상변화 메모리 디바이스일 수 있다. 도 2에 도시된 바와 같이, 상변화 메모리 디바이스(300)는 복수의 워드 라인(WL0~WL2), 상기 복수의 워드 라인(WL0~WL2)과 교차하도록 배열되는 비트 라인(BL0~BL2)을 포함할 수 있다. 또한, 상변화 메모리 디바이스(300)는 복수의 워드 라인(WL0~WL2)과 복수의 비트 라인(BL0~BL2)의 교차점 각각에 구비되는 상변화 물질층(Rv)을 포함하는 상변화 메모리 셀(MC)들을 포함하는 크로스 포인트 어레이(cross point array)일 수 있다.
상변화 메모리 셀(MC)은 도 3에 도시된 바와 같이, 로우 방향(x 방향)으로 연장되는 워드 라인(WL) 및 워드 라인(WL) 상부에 배치되며 컬럼 방향(y)으로 연장되는 비트 라인(BL)을 포함할 수 있다. 상변화 메모리 셀(MC)은 비트 라인(BL)과 통신하는 제 1 전극(32), 제 1 전극(32) 하부에 위치되는 셀렉터(34), 셀렉터(34) 하부에 위치하는 중간 전극(36), 중간 전극(36) 하부에 위치하는 저장부(38), 및 저장부(38)와 워드 라인(WL) 사이에 위치되는 제 2 전극(40)을 포함할 수 있다.
본 실시예에서, 저장부(38) 및 셀렉터(34)중 적어도 하나는 상변화 재료인 칼코게나이드 물질을 포함할 수 있다. 저장부(38) 및 셀렉터(34) 모두 칼코게나이드 물질을 포함하는 경우, 저장부(38)는 실온에서 비휘발성인 상변화가 진행되는 칼코게나이드 물질을 포함할 수 있다. 한편, 셀렉터(34)는 저장부(38)의 상변화와 다른 상변화 특성을 가질 수 있다.
저장부(38)는 다른 칼코게나이드 합금 시스템들 중에서, 인듐(In)-안티모니(Sb)-텔루륨 (Te)(IST) 합금 시스템 내에서의 원소들, 예로서 In2Sb2Te5, In1Sb2Te4, In1Sb4Te7 등 중 적어도 두 개를 포함한 합금, 게르마늄(Ge)-안티모니(Sb)-텔루륨(Te) (GST) 합금 시스템 내에서의 원소들, 예로서 Ge8Sb5Te8, Ge2Sb2Te5, Ge1Sb2Te4, Ge1Sb4Te7, Ge4Sb4Te7 등 중 적어도 두 개를 포함한 합금과 같은 칼코게나이드 조성들을 포함하는 상변화 재료를 포함할 수 있다. 여기에서 사용된 바와 같이, 하이픈으로 연결된 화학적 조성 표기법은 특정한 혼합물 또는 화합물에 포함된 원소들을 표시하며, 표시된 원소들을 수반한 모든 화학양론들을 표현하도록 의도될 수 있다. 또한, 저장부(38)로 이용되는 칼코게나이드 합금으로는 예를 들어, Ge-Te, In-Se, Sb-Te, Ga-Sb, In-Sb, As-Te, Al-Te, In-Ge-Te, Ge-Sb-Te, Te-Ge-As, In-Sb-Te, Te-Sn-Se, Ge-Se-Ga, Bi-Se-Sb, Ga-Se-Te, Sn-Sb-Te, In-Sb-Ge, Te-Ge-Sb-S, Te-Ge-Sn-O, Te-Ge-Sn-Au, Pd-Te-Ge-Sn, In-Se-Ti-Co, Ge-Sb-Te-Pd, Ge-Sb-Te-Co, Sb-Te-Bi-Se, Ag-In-Sb-Te, Ge-Sb-Se-Te, Ge-Sn-Sb-Te, Ge-Te-Sn-Ni, Ge-Te-Sn-Pd, 및 Ge-Te-Sn-Pt를 포함할 수 있다.
중간 전극(36)은 셀렉터(34) 및 저장부(38)를 연결하기 위한 연결 노드일 수 있다. 또한, 중간 전극(36)은 제 1 전극(32)와 함께 2단자 셀렉터를 구성할 수도 있다. 여기서, 상기 셀렉터(34)는 오보닉 임계 스위치(Ovonics threshold switch: OTS)로서 불리울 수 있다. 상기 OTS는 저장부(34)에 대해 상기 설명된 칼코게나이드 합금 물질들 중 임의의 조성을 포함할 수 있다. 또한, 셀렉터(34)는 비소(As)와 같은, 결정화를 억제하기 위한 원소를 추가로 포함할 수 있다. 부가될 때, As와 같은 원소는 합금의 임의의 비-일시적 핵형성 및/또는 성장을 금지함으로써 결정화를 억제할 수 있다. 따라서, 셀렉터(34)는 임계 전압을 초과한 전위가 인가될 때, 도전성 상태로 스위칭될 수 있다. 상기 도전성 상태 동안 충분한 유지 전류가 셀렉터(34)에 제공될 수 있다. 상기 셀렉터(34)의 재료로는 예를 들어, Te-As-Ge-Si, Ge-Te-Pb, Ge-Se-Te, Al-As-Te, Se-As-Ge-Si, Se-As-Ge-C, Se-Te-Ge-Si, Ge-Sb-Te-Se, Ge-Bi-Te-Se, Ge-As-Sb-Se, Ge-As-Bi-Te, 및 Ge-As-Bi-Se를 포함할 수 있다.
이와 같은 상변화 메모리 셀의 저항, 즉, 저장부(38)는 그것의 물질 특성상 일정 시간이 경과되면 저항 값이 가변될 수 있다. 이로 인해, 리드 및 라이트 동작시, 데이터 오류가 발생되는 드리프트 현상이 유발될 수 있다.
이와 같은 문제점을 방지할 수 있도록, 본 실시예의 상변화 메모리 디바이스는 정기적 및 비정기적 리프레시가 진행되도록 구성될 수 있다.
이와 같은 상변화 메모리 디바이스(300)는 도 4에 도시된 바와 같이, 커맨드 입력부(310), 어드레스 입력부(320), 커맨드 디코더(330), 제어부(340), 어드레스 카운딩부(350) 및 상변화 메모리 셀 어레이(360)를 포함할 수 있다.
먼저, 커맨드 입력부(310)는 콘트롤러(200)로부터 인가되는 커맨드(CMD)를 수신할 수 있다.
어드레스 입력부(320)는 상기 콘트롤러(200)로부터 인가되는 어드레스(ADD)를 수신하여, 상변화 메모리 셀 어레이(360)에 적용될 수 있는 입력 어드레스(iADD)를 생성할 수 있다.
커맨드 디코더(330)는 커맨드 입력부(310)를 통해 입력된 커맨드(CMD)를 디코딩하여, 기존 상변화 메모리 디바이스에서 요구되지 않았던 리프레시 커맨드(iREF)를 생성할 수 있다. 여기서, 리프레시 커맨드(iREF)는 일반적인 디램 장치에서의 리프레시 커맨드(iREF)와 동일하게 생성될 수 있다. 그 외, 커맨드 디코더(330)는 입력된 커맨드(CMD)를 디코딩하여, 액티브 커맨드(ACT), 리드 커맨드(RD), 및 라이트 커맨드(WD)를 생성할 수 있다. 상기 커맨드 디코더(330)는 상술한 커맨드 외에 다양한 커맨드들이 생성될 수 있다.
상변화 메모리 셀 어레이(360)는 상기 도 2 및 도 3에 도시된 바와 같이, 상변화 재료인 칼코게나이드 물질 스위칭 소자 및 저장 소자로 이용하는 크로스 포인트 어레이일 수 있다.
어드레스 카운딩부(350)는 상변화 메모리 셀 어레이(360)를 구성하는 워드 라인들이 리프레시 될 때마다, 어드레스를 카운트하여, 카운팅 어드레스(CNT_ADD)를 생성할 수 있다. 어드레스 카운팅부(350)는 리프레시 신호(REF_ACT)가 활성화될 때마다, 카운팅 동작을 수행할 수 있다. 어드레스 카운팅부(350)는 복수의 워드 라인들이 순차적으로 카운팅하기 위한 카운팅 어드레스(CNT_ADD)를 생성할 수 있다.
제어부(340)는 리프레시 커맨드(iREF)에 응답하여, 상변화 메모리 셀 어레이(360)를 일정 주기를 가지고 정기적 리프레시 및 비정기적으로 리프레시 시킬 수 있다. 또한, 제어부(340)는 리프레시 동작시 다수의 워드 라인(WL0~WLn) 중 카운팅 어드레스(CNT_ADD)에 대응하는 워드 라인(WL0~WLn)을 선택하고, 리프레시 동작이 아닌 액티브, 리드 및 라이트와 같은 동작을 수행하는 경우, 다수의 워드 라인(WL0~WLn) 중 입력 어드레스(iADD)에 대응되는 워드 라인을 선택할 수 있다. 디램과 마찬가지로, 상변화 메모리 셀 어레이는 워드 라인 단위로 순차적으로 리프레시될 수 있다. 이와 같은 제어부(340)는 리프레시 제어부(343), 로우 제어부(344) 및 제어 신호 생성부(345)를 포함할 수 있다.
상기 리프레시 제어부(343)는 리프레시 커맨드(iREF)에 응답하여, 리프레시 활성화 신호(REF_ACT) 및 프리차지 신호(REF_PRE)를 생성할 수 있다. 프리차지 신호(REF_PRE)는 상기 리프레시 활성화 신호(REF_ACT)가 인에이블되고 소정 시간이 지난 후에 활성화되는 신호이다. 리프레시 제어부(343)는 일반적인 디램의 회로 구성과 동일 할 수 있다.
로우 제어부(344)는 리프레시 활성화 신호(REF_ACT)에 응답하여, 복수의 워드 라인(WL0~WLn) 중 카운팅 어드레스(CNT_ADD)에 대응하여 워드 라인을 리프레시할 수 있다. 보다 구체적으로, 로우 제어부(344)는 리프레시 활성화 신호(REF_ACT)가 활성화되면, 카운팅 어드레스(CNT_ADD)에 대응되는 워드 라인을 액티브시키고, 프리차지 신호(REF_PRE) 신호가 활성화되면, 액티브된 워드 라인을 프리차지시킬 수 있다. 즉, 상변화 메모리 디바이스에서 리프레시 동작이란 단위 메모리 셀의 저항 값이 상변화 메모리 디바이스내에 포함된 리드/라이트 모듈에 설정된 데이터 값과 동일해지도록 저장층(38, 도 3 참조)의 물리적 상태를 변경하는 동작일 수 있다. 한편, 리프레시 동작이 아닌 경우, 로우 제어부(344)는 입력 어드레스(iADD)에 대응하여 워드 라인을 구동시킬 수 있다.
본 실시예의 제어 신호 생성부(345)는 리프레시 커맨드(iREF), 카운팅 어드레스(CNT_ADD) 및 입력 어드레스(i_ADD)를 입력받아, 제어 신호(CON)를 생성할 수 있다. 상기 제어 신호 생성부(345)는 타이머 기능을 포함하며, 리프레시 커맨드(iREF), 카운팅 어드레스(CNT_ADD) 및 입력 어드레스(iDD)를 입력받아, 제어 신호 생성부(345)에 기 설정된 시간 동안, 임의의 워드 라인이 리프레시 및 그 밖의 어떠한 동작도 하고 있지 않는 경우, 제어 신호(CON)를 생성할 수 있다.
상기 제어 신호(CON)는 도 5에 도시된 바와 같이, 상기 콘트롤러(200)에 입력될 수 있다. 콘트롤러(200)는 제어 신호 생성부(345)로부터 제공되는 제어 신호(CON)에 응답하여, 리프레시 및 그 밖의 어떠한 동작도 하지 않는 워드 라인들을 임의로 리프레시키기 위한 비정기 커맨드(CMD1)를 상변화 메모리 디바이스(300)에 제공할 수 있다.
도 4를 참조하면, 비정기 커맨드(CMD1)는 정기 커맨드(CMD)와 마찬가지로, 커맨드 입력부(310), 커맨드 디코더(330) 및 제어부(340)를 거치면서, 제어부(340)는 임의의 워드 라인을 리프레시시키기 위한 신호(Refresh)를 생성할 수 있다.
즉, 도 6에 도시된 바와 같이, 상변화 메모리 디바이스(300)의 커맨드 디코더(330)는 상기 콘트롤러(200)에서 제공되는 정기 커맨드(CMD)에 의해 발생되는 리프레시 커맨드(iREF)를 생성할 수 있다.
제어부(340)내의 제어 신호 생성부(345)는 설정된 시간 동안 동작이 없는 워드 라인을 검출하여, 제어 신호(CON)를 콘트롤러(200)에 제공한다.
콘트롤러(200)는 상기 제어 신호(CON)에 응답하여, 비정기 커맨드(CMD1)를 상변화 메모리 디바이스(200)에 제공한다.
이렇게 입력된 비정기 커맨드(CMD1)은 정기 커맨드(CMD)와 동일한 경로로 구동되어, 동작이 없는 워드 라인을 리프레시 구동시키기 위한 신호(refresh)를 출력하게 된다.
이에 따라, 일정 시간 구동이 없는 워드 라인을 임의로 리프레시시킬 수 있으므로 드리프트 문제를 방지할 수 있다.
한편, 도 7에 도시된 바와 같이, 상변화 메모리 디바이스(300)는 신호 설정부(346)를 더 포함할 수 있다.
상기 신호 설정부(346)는 리프레시 진입 신호(R_ENTRY) 및 리프레시 종료 신호(R_EXIT)를 입력하여, 리프레시 구간 신호(PRE_R_CON)를 생성하도록 구성될 수 있다. 잘 알려진 바와 같이, 리프레시 진입 신호(R_ENTRY) 및 리프레시 종료 신호(R_EXIT)는 커맨드 디코더(330)에서 생성될 수 있다.
신호 설정부(346)는 도 8에 도시된 바와 같이, 리프레시 진입 신호(R_ENTRY)이 인에이블될 때 인에이블되고, 리프레시 종료 신호(R_EXIT)이 인에이블될 때 디스에이블 되는 리프레시 구간 신호(PRE_R_CON)을 생성하도록 구성된다. 단, 상기 리프레시 구간 신호(PRE_R_CON)는 상기 리프레시 커맨드(iREF)보다 소정 시간 앞서 인에이블되어야 한다. 이와 같은 신호 설정부(346)는 다양한 논리 게이트에 의해 구현할 수 있다.
상기 신호 설정부(346)의 리프레시 구간 신호(PRE_R_CON)는 콘트롤러(200)에 제공될 수 있다. 콘트롤러(200)는 도 9에 도시된 바와 같이, 인에이블된 리프레시 구간 신호(PRE_R_CON)가 입력되는 경우, 어떠한 커맨드도 상기 상변화 메모리 디바이스(300)로 제공하지 않는다.
이에 따라, 상변화 메모리 디바이스(300)는 리프레시 동작이 진행되는 동안 리드 및 라이트와 같은 어떠한 동작도 수행하지 않게 되므로, 상변화 메모리 디바이스(300)의 저항 값을 리프레시하기 위한 동작에만 집중할 수 있다. 이에 따라, 드리프트 특성 개선은 물론, 전력 소비 측면도 개선될 수 있다.
본 실시예에 따르면, 상변화 메모리 디바이스(300)의 드리프트를 방지하기 위해 주기적인 리프레시를 실시한다. 이때, 상변화 메모리 디바이스(300)는 일정 시간 동안 어떠한 동작도 수행하지 않는 워드 라인을 검출하여, 해당 워드 라인에 대해 임의로 리프레시를 실시할 수 있다.
아울러, 상변화 메모리 디바이스(300)는 리프레시 진입부터 종료시점까지 인에이블되는 리프레시 구간 신호(PRE_R_CON)를 생성하는 신호 설정부를 포함할 수 있다. 이러한 리프레시 구간 신호(PRE_R_CON)는 콘트롤러(200)에 제공되어, 상기 리프레시 구간 신호(PRE_R_CON)이 인에이블 되는 동안 콘트롤러는 어떠한 커맨드도 상변화 메모리 디바이스에 제공하지 않는다. 이에 따라, 상변화 메모리 디바이스는 드리프트를 개선하기 위한 리프레시 동작에 집중할 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
34: 셀렉터 36: 저장부
100: 반도체 시스템 200: 콘트롤러
300: 상변화 메모리 디바이스 310: 커맨드 입력부
320: 어드레스 입력부 330: 커맨드 디코더
340: 제어부 350:어드레스 카운팅부
360: 상변화 메모리 셀 어레이

Claims (16)

  1. 복수의 워드 라인, 상기 복수의 워드 라인과 교차 배열되는 비트 라인, 및 상기 복수의 워드 라인과 복수의 비트 라인의 교차점 각각에 연결되는 상변화 재료로 된 저장부를 포함하는 상변화 메모리 셀 어레이를 구비하는 상변화 메모리 디바이스; 및
    상기 상변화 메모리 디바이스의 구동을 위한 커맨드 및 어드레스를 제공하는 콘트롤러를 포함하며,
    상기 상변화 메모리 디바이스는 상기 콘트롤러로부터 제공되는 상기 커맨드로부터 리프레시 커맨드 및 상기 워드 라인의 어드레스 정보를 생성하고, 상기 리프레시 커맨드 및 상기 워드 라인 어드레스 정보에 응답하여 설정된 시간 동안 어떠한 동작도 수행하지 않는 워드 라인 검출하고, 상기 워드 라인 검출 정보를 제어 신호로서 상기 콘트롤러에 제공하는 제어부를 포함하는 상변화 메모리 시스템.
  2. 제 1 항에 있어서,
    상기 상변화 메모리 디바이스는,
    상기 콘트롤러로부터 상기 커맨드를 디코딩하여, 상기 리프레시 커맨드, 리프레시 진입 신호 및 리프레시 종료 신호를 생성하는 커맨드 디코더;
    상기 메모리 셀 어레이가 리프레시될 때마다 변경되는 카운팅 어드레스를 생성하는 어드레스 카운팅부; 및
    상기 콘트롤러로부터 상기 어드레스를 입력받아, 상기 메모리 셀 어레이에 적용 가능한 입력 어드레스를 생성하는 어드레스 입력부를 더 포함하는 상변화 메모리 시스템.
  3. 제 2 항에 있어서,
    상기 제어부는,
    상기 리프레시 커맨드, 상기 카운팅 어드레스 및 상기 입력 어드레스를 입력받아, 상기 설정된 시간 동안 어떠한 동작이 없는 상기 워드 라인을 검출하는 제어 신호 생성부를 포함하는 상변화 메모리 시스템.
  4. 제 1 항에 있어서,
    상기 콘트롤러는 상기 상변화 메모리 디바이스로부터 상기 제어 신호가 입력되면, 상기 설정된 시간 동안 어떠한 동작이 없는 상기 워드 라인의 임의 리프레시 구동을 위한 비정기 커맨드를 출력하도록 구성하는 상변화 메모리 시스템.
  5. 제 2 항에 있어서,
    상기 제어부는,
    상기 리프레시 진입 신호 및 상기 리프레시 종료 신호에 응답하여, 상기 리프레시 동작 동안 인에이블되는 리프레시 구간 신호를 생성하는 신호 설정부를 더 포함하는 상변화 메모리 시스템.
  6. 제 5 항에 있어서,
    상기 콘트롤러는 인에이블된 상기 리프레시 구간 신호가 입력될 때, 상기 커맨드의 출력이 일시 정지되도록 구성되는 상변화 메모리 시스템.
  7. 제 1 항에 있어서,
    상기 상변화 메모리 셀 어레이는,
    상기 비트 라인과 상기 저장부 사이에 상변화 재료로 구성된 셀렉터를 더 포함하는 상변화 메모리 시스템.
  8. 복수의 워드 라인, 상기 복수의 워드 라인과 교차 배열되는 비트 라인, 및 상기 복수의 워드 라인과 복수의 비트 라인의 교차점 각각에 연결되는 상변화 재료로 구성된 저장부를 포함하는 크로스 포인트 어레이, 및 상기 크로스 포인트 어레이를 정기적 및 비정기적으로 리프레시 구동시키는 제어부를 포함하는 상변화 메모리 디바이스; 및
    상기 상변화 메모리 디바이스에 정기적 커맨드, 비정기적 커맨드 및 어드레스를 제공하고, 상기 상변화 메모리 디바이스와 데이터를 상호 인터페이스하는 콘트롤러를 포함하고,
    상기 콘트롤러의 비정기적 코맨드는 상기 제어부에서 생성되는 제어 신호에 응답하여 발생되는 상변화 메모리 시스템.
  9. 제 8 항에 있어서,
    상기 상변화 메모리 디바이스는,
    상기 콘트롤러로부터 상기 정기적 또는 비정기적 커맨드를 디코딩하여, 상기 리프레시 커맨드, 리프레시 진입 신호 및 리프레시 종료 신호를 생성하는 커맨드 디코더;
    상기 크로스 포인트 어레이가 리프레시될 때마다 변경되는 카운팅 어드레스를 생성하는 어드레스 카운팅부; 및
    상기 콘트롤러로부터 상기 어드레스를 입력받아, 상기 크로스 포인트 어레이에 적용 가능한 입력 어드레스를 생성하는 어드레스 입력부를 포함하는 상변화 메모리 시스템.
  10. 제 9 항에 있어서,
    상기 제어부는 상기 리프레시 커맨드, 상기 카운팅 어드레스 및 상기 입력 어드레스에 응답하여, 설정된 시간 동안 동작이 없는 워드 라인이 검출되었을 때, 상기 제어 신호를 발생시키는 제어 신호 생성부를 포함하는 상변화 메모리 시스템.
  11. 제 10 항에 있어서,
    상기 설정된 시간 동안 동작이 없는 워드 라인은 상기 비정기적 커맨드에 응답하여, 비정기적 리프레시가 진행되는 상변화 메모리 시스템.
  12. 제 9 항에 있어서,
    상기 리프레시 진입 신호 및 상기 리프레시 종료 신호에 응답하여, 상기 리프레시 동작 동안 인에이블되는 리프레시 구간 신호를 생성하는 신호 설정부를 더 포함하는 상변화 메모리 시스템.
  13. 제 12 항에 있어서,
    상기 콘트롤러는 인에이블된 상기 리프레시 구간 신호가 입력될 때, 상기 상기 커맨드 출력이 일시 정지되도록 구성되는 상변화 메모리 시스템.
  14. 제 8 항에 있어서,
    상기 크로스 포인트 어레이는,
    상기 비트 라인과 상기 저장부 사이에 상변화 재료로 구성된 셀렉터를 더 포함하는 상변화 메모리 시스템.
  15. 복수의 워드 라인, 상기 복수의 워드 라인과 교차 배열되는 비트 라인, 및 상기 복수의 워드 라인과 복수의 비트 라인의 교차점 각각에 연결되는 상변화 재료로 구성된 저장부를 포함하는 크로스 포인트 어레이, 및 상기 크로스 포인트 어레이를 구동시키는 제어부를 포함하는 상변화 메모리 디바이스; 및
    상기 상변화 메모리 디바이스에 커맨드 및 어드레스를 제공하고, 상기 상변화 메모리 디바이스와 데이터를 상호 인터페이스하는 콘트롤러를 포함하고,
    상기 제어부는 상기 커맨드에 응답하여 생성된 상기 크로스 포인트 어레이의 리프레시 진입 신호 및 리프레시 종료 신호에 응답하여 리프레시 동작동안 인에이블되는 리프레시 구간 신호를 생성하도록 구성되고,
    상기 콘트롤러는 인에이블된 상기 리프레시 구간 신호가 입력될 때, 상기 커맨드 출력이 일시 정지되는 상변화 메모리 시스템.
  16. 제 15 항에 있어서,
    상기 상변화 메모리 디바이스는
    상기 콘트롤러로부터 상기 커맨드를 디코딩하여, 리프레시 커맨드, 상기 리프레시 진입 신호 및 상기 리프레시 종료 신호를 생성하는 커맨드 디코더;
    상기 크로스 포인트 어레이가 리프레시될 때마다 변경되는 카운팅 어드레스를 생성하는 어드레스 카운팅부; 및
    상기 콘트롤러로부터 상기 어드레스를 입력받아, 상기 크로스 포인트 어레이에 적용 가능한 입력 어드레스를 생성하는 어드레스 입력부를 포함하는 상변화 메모리 시스템.
KR1020160110975A 2016-08-30 2016-08-30 드리프트 특성을 개선할 수 있는 상변화 메모리 시스템 KR20180024556A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020160110975A KR20180024556A (ko) 2016-08-30 2016-08-30 드리프트 특성을 개선할 수 있는 상변화 메모리 시스템
US15/581,885 US10607697B2 (en) 2016-08-30 2017-04-28 Semiconductor system including a phase changeable memory device
US16/790,415 US11049558B2 (en) 2016-08-30 2020-02-13 Semiconductor system including a phase changeable memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160110975A KR20180024556A (ko) 2016-08-30 2016-08-30 드리프트 특성을 개선할 수 있는 상변화 메모리 시스템

Publications (1)

Publication Number Publication Date
KR20180024556A true KR20180024556A (ko) 2018-03-08

Family

ID=61243309

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160110975A KR20180024556A (ko) 2016-08-30 2016-08-30 드리프트 특성을 개선할 수 있는 상변화 메모리 시스템

Country Status (2)

Country Link
US (2) US10607697B2 (ko)
KR (1) KR20180024556A (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210046252A (ko) 2019-10-18 2021-04-28 삼성전자주식회사 상변화 메모리 시스템 및 상변화 메모리 장치 리프레시 방법

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070279975A1 (en) * 2006-06-06 2007-12-06 Hudgens Stephen J Refreshing a phase change memory
US8705302B2 (en) * 2010-09-24 2014-04-22 Samsung Electronics Co., Ltd. Semiconductor memory devices having self-refresh capability
US9117544B2 (en) * 2012-06-30 2015-08-25 Intel Corporation Row hammer refresh command
KR102193993B1 (ko) 2014-02-21 2020-12-22 삼성전자주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
KR102373544B1 (ko) * 2015-11-06 2022-03-11 삼성전자주식회사 요청 기반의 리프레쉬를 수행하는 메모리 장치, 메모리 시스템 및 메모리 장치의 동작방법

Also Published As

Publication number Publication date
US20200185029A1 (en) 2020-06-11
US20180061491A1 (en) 2018-03-01
US11049558B2 (en) 2021-06-29
US10607697B2 (en) 2020-03-31

Similar Documents

Publication Publication Date Title
US10937519B2 (en) Memory devices, memory systems and methods of operating memory devices
JP5143535B2 (ja) マルチレベル可変抵抗メモリ装置の駆動方法及びマルチレベル可変抵抗メモリ装置
JP2020074252A (ja) メモリおよびその動作を含む装置および方法
JP5032621B2 (ja) 不揮発性半導体メモリ及びその製造方法
KR102178832B1 (ko) 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법
US8391047B2 (en) Method of executing a forming operation to variable resistance element
KR101802448B1 (ko) 상변화 메모리 장치 및 상변화 메모리 장치의 리라이트 동작 방법
US20100214831A1 (en) Memory device, memory system having the same, and programming method of a memory cell
US8717801B2 (en) Semiconductor memory device
CN105575424A (zh) 电阻式存储器件及其操作方法
CN111816238B (zh) 阻变存储器件
US8111563B2 (en) Multi-level nonvolatile memory device with fast execution of program speed and programming method of the same
KR102215359B1 (ko) 비휘발성 메모리 장치와 그 센싱 방법
KR102161739B1 (ko) 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법
US9443586B2 (en) Nonvolatile memory device, memory system including the same and method for driving nonvolatile memory device
KR20110027939A (ko) 상변화 메모리 장치, 이를 구비하는 메모리 시스템 및 이의 프로그램 방법
US9685227B2 (en) Control of memory device reading based on cell resistance
CN107886987B (zh) 存储系统及其操作方法
US11043268B2 (en) Resistive memory devices and methods of operating resistive memory devices including adjustment of current path resistance of a selected memory cell in a resistive memory device
KR20180097854A (ko) 메모리 장치 및 그 동작 방법
CN112289359A (zh) 存储装置及操作该存储装置的方法
KR20210036457A (ko) 메모리 장치 및 메모리 장치의 동작방법
CN111354397A (zh) 重写存储器设备的方法、存储器控制器及其控制方法
US10340000B2 (en) Operating method of memory device
KR20180024556A (ko) 드리프트 특성을 개선할 수 있는 상변화 메모리 시스템

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal