JP5143535B2 - マルチレベル可変抵抗メモリ装置の駆動方法及びマルチレベル可変抵抗メモリ装置 - Google Patents
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Description
本発明は、マルチレベル可変抵抗メモリ装置の駆動方法及びマルチレベル可変抵抗メモリ装置に関する。
抵抗体を利用したメモリ装置には、相変化メモリ装置（ＰＲＡＭ：Ｐｈａｓｅ ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、抵抗性メモリ装置（ＲＲＡＭ：Ｒｅｓｉｓｔｉｖｅ ＲＡＭ）、強誘電体メモリ装置（ＦＲＡＭ：Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）、磁気メモリ装置（ＭＲＡＭ：Ｍａｇｎｅｔｉｃ ＲＡＭ）などがある。ダイナミックメモリ装置（ＤＲＡＭ：Ｄｙｎａｍｉｃ ＲＡＭ）やフラッシュメモリ装置は、電荷を利用してデータを保存する一方、抵抗体を利用した不揮発性メモリ装置は、カルコゲナイド合金のような相変化物質の状態変化（ＰＲＡＭ）、可変抵抗体の抵抗変化（ＲＲＡＭ）、強誘電体物質の分極現象（ＦＲＡＭ）、強磁性体の磁化状態によるＭＴＪ（Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ）薄膜の抵抗変化（ＭＲＡＭ）などを利用してデータを保存する。
一方、制限されたウェーハ内により多くのビットを保存するためのいろいろな方法が開発されてきた。例えば、精巧なリソグラフィ方法及び装置を開発してこれを利用することによって、制限されたウェーハ内により多くの可変抵抗メモリセルを形成することができる。他の方法としては、一つのメモリセルに二つ以上のビットを保存することによって、可変抵抗メモリ装置の単位面積当たりの集積度を高めることができる。これは、マルチレベル可変抵抗メモリ装置と呼ばれる。
米国特許第６，９６１，２６７号明細書
本発明が解決しようとする技術的課題は、書き込み動作の信頼性が向上したマルチレベル可変抵抗メモリ装置の駆動方法を提供することである。
本発明が解決しようとする他の技術的課題は、書き込み動作の信頼性が向上したマルチレベル可変抵抗メモリ装置を提供することである。
本発明の技術的課題は、以上で言及した 技術的課題に制限されず、言及されていない他の技術的課題は下の記載から当業者に明確に理解されうる。
前記技術的課題を達成するための本発明のマルチレベル可変抵抗メモリ装置の駆動方法は、書き込み電流を可変抵抗メモリセルに提供して、可変抵抗メモリセルの抵抗を変化させ、変化された抵抗が特定の抵抗ウィンドウ内へ入ったかどうかを検証し、検証結果によって、直前に提供された書き込み電流より電流量を増加または減少させた書き込み電流を提供して、可変抵抗メモリセルの抵抗を変化させる。
前記技術的課題を達成するための本発明のマルチレベル可変抵抗メモリ装置は、可変抵抗メモリセルを含むメモリセルアレイ、可変抵抗メモリセルの抵抗が特定の抵抗ウィンドウ内へ入ったかどうかを検証する検証センスアンプ、検証結果によって書き込み電流の電流量を増加または減少させる制御信号を提供する書き込み制御回路、及び可変抵抗メモリセルに書き込み電流を提供するが、制御信号に応答して書き込み電流の電流量を増加または減少させる書き込みドライバを備える。
その他の実施例の具体的な事項は詳細な説明及び図面に含まれている。
本発明の相変化メモリ装置は、相変化メモリセルの抵抗を抵抗ウィンドウ内へ正確に入れられるので、書き込み動作の信頼性が向上する。また、抵抗マージンを十分に確保できるので、データ読出時にも読出エラーを最小化させることができる。
本発明の利点及び特徴、そしてこれを達成する方法は添付された図面に基づいて詳細に後述されている実施形態を参照すれば明確になる。しかし、本発明は以下で開示される実施形態に限定されるものではなく、この実施形態から外れる多様な形態で具現することができる。図面および明細書の全体に亙って、同一の参照符号は同一の構成要素を示す。
以下、本発明の実施形態として、本発明をＰＲＡＭに適用した例を説明する。しかし、本発明は、ＲＲＡＭ、ＦＲＡＭ、ＭＲＡＭのように抵抗体を利用した不揮発性メモリ装置にいずれも適用できるということは、当業者に自明である。
図１は、本発明の実施形態によるマルチレベル相変化メモリ装置の抵抗ウィンドウを説明するための図面である。図１では、２ビットメモリセルを持つ相変化メモリ装置が例示されているが、本発明が３ビット以上を保存するメモリセルにも適用できるということは当業者に自明である。
図１を参照すれば、本発明の実施形態によるマルチレベル相変化メモリ装置は、４個の抵抗ウィンドウＷ１、Ｗ２、Ｗ３、Ｗ４を持つ。第１抵抗ウィンドウＷ１は最も低い抵抗レベルを持ち、第４抵抗ウィンドウＷ４は最も高い抵抗レベルを持ち、第２及び第３抵抗ウィンドウＷ２、Ｗ３は中間程度の抵抗レベルを持つ。図１に示されたように、第１抵抗ウィンドウＷ１は第１基準抵抗ＲＬ１より小さく、第２抵抗ウィンドウＷ２は第２基準抵抗ＲＨ１より大きく第３基準抵抗ＲＬ２より小さく、第３抵抗ウィンドウＷ３は第４基準抵抗ＲＨ２より大きく第５基準抵抗ＲＬ３より小さく、第４抵抗ウィンドウＷ４は第６基準抵抗ＲＨ３より大きい。このように、互いに分離された４個の抵抗ウィンドウＷ１、Ｗ２、Ｗ３、Ｗ４は、それぞれ２ビットデータ（００，０１，１０，１１）に対応する。
また、４個の抵抗ウィンドウＷ１、Ｗ２、Ｗ３、Ｗ４の間には抵抗マージンＭ１、Ｍ２、Ｍ３が配置される。具体的に、第１抵抗マージンＭ１は第１抵抗ウィンドウＷ１と第２抵抗ウィンドウＷ２との間に配置され、第２抵抗マージンＭ２は第２抵抗ウィンドウＷ２と第３抵抗ウィンドウＷ３との間に配置され、第３抵抗マージンＭ３は第３抵抗ウィンドウＷ３と第４抵抗ウィンドウＷ４との間に配置される。
図２は、本発明の実施形態によるマルチレベル相変化メモリ装置の駆動方法を説明するためのフローチャートである。
図２を参照すれば、本発明の実施形態では、マルチレベル相変化メモリ装置のメモリセルに２ビットデータを書き込む時に書き込み検証を利用する。すなわち、所定の書き込み電流をメモリセルに提供して２ビットデータを書き込み、正確にデータが書き込みされたかどうかを検証し、検証結果によって前記書き込み電流の電流量を減少または増加させる方式を使用する。
一方、図２のフローチャートでは、相変化メモリセルに”１０”データを書き込むことを例として挙げているが、これに限定されるものではない。すなわち、”００”データ、”０１”データ、”１１”データが書き込まれる場合もある。
書き込み電流を相変化メモリセルに提供して、相変化メモリセルの抵抗Ｒを変化させる（Ｓ１０）。例えば、”１０”データを提供するための書き込み電流の形態としては、例えば、所定電流量が（一定に）維持される形態、所定電流量から順次に減少する段階を持つ形態、所定電流量から順次に増加してから減少する段階を持つ形態等を挙げることができるが、このような例示に制限されるものではない。
次いで、相変化メモリセルの変化された抵抗Ｒが”１０”データに対応する抵抗ウィンドウ内へ入ったかどうかを検証する（Ｓ２０、Ｓ４０）。
まず、相変化メモリセルの抵抗Ｒと第４基準抵抗ＲＨ２とを比較する（Ｓ２０）。
相変化メモリセルの抵抗Ｒが第４基準抵抗ＲＨ２より小さい場合、相変化メモリセルの抵抗Ｒを大きくしなければならないので、電流量を増加させて（Ｓ３０）再び書き込み電流を提供する（Ｓ１０）。電流量を増加させる方法としては、例えば、書き込み電流の振幅を直前に提供した書き込み電流の振幅より増加させる方法、書き込み電流のパルス幅を直前に提供した書き込み電流のパルス幅より増加させる方法を採用することができる。これについては、図３Ａ及び図３Ｂを参照して後述する。
次いで、相変化メモリセルの抵抗Ｒと第５基準抵抗ＲＬ３とを比較する（Ｓ４０）。
相変化メモリセルの抵抗Ｒが第５基準抵抗ＲＬ３より大きい場合、相変化メモリセルの抵抗Ｒを小さくしなければならないので、電流量を減少させて（Ｓ５０）再び書き込み電流を提供する（Ｓ１０）。電流量を減少させる方法としては、例えば、書き込み電流の振幅を直前に提供した書き込み電流の振幅より減少させる方法、書き込み電流のパルス幅を直前に提供した書き込み電流のパルス幅より減少させる方法を採用することができる。これについては、図３Ａ及び図３Ｂを参照して後述する。
このような方法を通じて相変化メモリセルの抵抗Ｒが”１０”データに対応する抵抗ウィンドウ内へ入れば、相変化メモリセルにこれ以上書き込み電流を提供せずに書き込み動作を終了する。
図３Ａ及び図３Ｂは、本発明の実施形態によるマルチレベル相変化メモリ装置の駆動方法を説明するための概念的なタイミング図である。
図３Ａ及び図３Ｂを参照すれば、本発明の実施形態によるマルチレベル相変化メモリ装置は、複数の書き込みループ（Ｌ＝１〜１１）を通じて書き込みデータを書き込むが、各書き込みループ（Ｌ＝１〜１１）が始まる前に検証読出ＶＥＲＩＦＹ＿ＲＥＡＤを行い、書き込みループ（Ｌ＝１〜１１）内では所望のデータが書き込まれていない相変化メモリセルにのみデータを書き込みする。
図３Ａに示された”１０”データを書き込むための書き込み電流Ｉ＿ｄａｔａ１０は、検証結果によって書き込み電流Ｉ＿ｄａｔａ１０の振幅が変わる。例えば、最初の書き込みループ（Ｌ＝１）では、０．５ｍＡ程度の振幅を持つ書き込み電流を提供し、検証の結果、メモリセルの抵抗が”１０”データに対応する抵抗ウィンドウ内に入っていないので、２番目の書き込みループ（Ｌ＝２）では１．０ｍＡ程度の振幅を持つ書き込み電流を提供する。
図３Ｂに示された”１０”データを書き込むための書き込み電流Ｉ＿ｄａｔａ１０は、検証結果によって書き込み電流Ｉ＿ｄａｔａ１０のパルス幅が変わる。例えば、最初の書き込みループ（Ｌ＝１）で提供された書き込み電流により、メモリセルの抵抗が”１０”データに対応する抵抗ウィンドウ内に入っていないため、２番目の書き込みループ（Ｌ＝２）では最初の書き込みループ（Ｌ＝１）で提供された書き込み電流よりパルス幅が増加する。
図２、図３Ａ及び図３Ｂに示されたように、本発明の実施形態では、書き込みループ（Ｌ＝１〜１１）が進行するにつれて書き込み電流Ｉ＿ｄａｔａ１０の電流量は変動しうる（ｆｌｕｃｔｕａｔｅ）。すなわち、相変化メモリセルの抵抗Ｒが第４基準抵抗ＲＨ２より小さければ電流量を増加させ、第５基準抵抗ＲＬ３より大きければ電流量を減少させるためである。もちろん、図２のフローチャートによれば、書き込みループ（Ｌ＝１〜１１）が進行するにつれて、書き込み電流の電流量は、増加し続けるか、減少し続けることもある。このような方法を通じて、本発明の実施形態では、相変化メモリセルの抵抗Ｒを抵抗ウィンドウＷ３内へ正確に入れられるので、書き込み動作の信頼性が向上する。また、抵抗マージンＭ２、Ｍ３を十分に確保できるので、データの読出時にも読出エラーを最小化させることができる。
図４ないし図６は、本発明の実施形態によるマルチレベル相変化メモリ装置の駆動方法を説明するための図面である。図４ないし図６は、”００”データが保存されている相変化メモリセルに”１０”データを書き込む場合を示したものである。図４ないし図６は、書き込みループが進行するにつれて変化する相変化メモリセルの抵抗の例を挙げたものに過ぎず、本発明の権利範囲を限定するものではない。図４ないし図６に示された矢印は、各書き込みループごとに相変化メモリセルの抵抗の変化を図示したものである。
図４を参照すれば、最初の書き込みループ（Ｌ＝１）で書き込み電流を提供することによって相変化メモリセルの抵抗が増加したが、検証の結果、第４基準抵抗ＲＨ２よりは小さかったため、２番目の書き込みループ（Ｌ＝２）では、電流量を増やして書き込み電流を提供する。検証の結果、相変化メモリセルの抵抗が”１０”データに対応する抵抗ウィンドウ内へ入ったので、これ以上書き込み電流を提供せずに書き込み動作を終了する。
図５を参照すれば、最初の書き込みループ（Ｌ＝１）で書き込み電流を提供することによって相変化メモリセルの抵抗が増加したが、検証の結果、第５基準抵抗ＲＬ３よりは大きくなったため、２番目の書き込みループ（Ｌ＝２）では電流量を減らして書き込み電流を提供する。検証の結果、相変化メモリセルの抵抗が１０データに対応する抵抗ウィンドウ内へ入ったので、これ以上書き込み電流を提供せずに書き込み動作を終了する。
図６を参照すれば、最初の書き込みループ（Ｌ＝１）で書き込み電流を提供することによって、相変化メモリセルの抵抗が増加したが、検証の結果、第５基準抵抗ＲＬ３よりは大きくなったため、２番目の書き込みループ（Ｌ＝２）では、電流量を減らして書き込み電流を提供する。２番目の書き込みループ後の検証の結果、相変化メモリセルの抵抗は第４基準抵抗ＲＨ２より小さかったため、再び電流量を増やして書き込み電流を提供する。３番目の書き込みループ後の検証の結果、相変化メモリセルの抵抗が”１０”データに対応する抵抗ウィンドウ内へ入ったので、これ以上書き込み電流を提供せずに書き込み動作を終了する。
特に、３番目の書き込みループの書き込み電流が２番目の書き込みループの書き込み電流より増加した電流量は、２番目の書き込みループの書き込み電流が最初の書き込みループの書き込み電流より減少した電流量に比べて小さい。したがって、図６に図示されたように、３番目の書き込みループ後の相変化メモリセルの抵抗変化の程度は、２番目の書き込みループ後の相変化メモリセルの抵抗変化の程度より小さいということが分かる。整理すれば、本発明の実施形態によるマルチレベル相変化メモリ装置は、書き込みループが進行するにつれて書き込み電流の増加または減少する電流量は減る。
図７は、本発明の実施形態によるマルチレベル相変化メモリ装置を説明するためのブロック図である。図７のブロック図は、前述した駆動方法を具現するための例示的なブロック図であり、他の方法でも具現できる。
図７を参照すれば、本発明の実施形態によるマルチレベル相変化メモリ装置は、メモリセルアレイ１１０、ローデコーダ１２０、カラムデコーダ１３０、検証センスアンプ１４０、書き込み制御回路１７０、書き込みドライバ１８０を備える。
メモリセルアレイ１１０は、複数のセルグループに区分される複数の相変化メモリセルを含む。図面には示されていないが、相変化メモリセルは、結晶状態または非晶質状態によって相異なる２個の抵抗値を持つ相変化物質を具備する可変抵抗素子と、可変抵抗素子に流れる電流を制御するアクセス素子とを含む。ここで、アクセス素子は、可変抵抗素子と直列に連結されたダイオードまたはトランジスタでありうる。また、相変化物質は、２個の元素を化合したＧａＳｂ、ＩｎＳｂ、ＩｎＳｅ、Ｓｂ２Ｔｅ３、ＧｅＴｅ、３個の元素を化合したＧｅＳｂＴｅ、ＧａＳｅＴｅ、ＩｎＳｂＴｅ、ＳｎＳｂ２Ｔｅ４、ＩｎＳｂＧｅ、４個の元素を化合したＡｇＩｎＳｂＴｅ、（ＧｅＳｎ）ＳｂＴｅ、ＧｅＳｂ（ＳｅＴｅ）、Ｔｅ８１Ｇｅ１５Ｓｂ２Ｓ２など多様な種類の物質を使用できる。本発明の実施形態では例えば、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、テルル（Ｔｅ）からなるＧｅＳｂＴｅを利用できる。
ローデコーダ１２０は、ローアドレスを提供されてデコーディングして書き込みされる複数の相変化メモリセルの行（ｒｏｗ）を指定する。カラムデコーダ１３０は、カラムアドレスを提供されてデコーディングして書き込みされる複数の相変化メモリセルの列（ｃｏｌｕｍｎ）を指定する。
検証センスアンプ１４０は、相変化メモリセルの抵抗が特定の抵抗ウィンドウ内に入ったかどうかを検証する。
具体的に、検証センスアンプ１４０は、第１ないし第６基準抵抗ＲＬ１〜ＲＬ３、ＲＨ１〜ＲＨ３にそれぞれ対応する第１ないし第６基準電圧ＶＲＬ１〜ＶＲＬ３、ＶＲＨ１〜ＶＲＨ３と、相変化メモリセルに書き込みしようとするデータＷＤＡＴＡを提供される。書き込みデータＷＤＡＴＡによって、第１ないし第６基準電圧ＶＲＬ１〜ＶＲＬ３、ＶＲＨ１〜ＶＲＨ３のうち、センシングで使われる基準電圧が選択される。例えば、書き込みしようとするデータＷＤＡＴＡが１０データである場合、１０データに対応する抵抗ウィンドウは、第４基準抵抗ＲＨ２より大きく第５基準抵抗ＲＬ３よりは小さいために、センシングで使われる基準電圧は、第４基準抵抗ＶＲＨ２に対応する第４基準電圧ＶＲＨ２と、第５基準抵抗ＶＲＬ３に対応する第５基準電圧ＶＲＬ３となる。他の例を挙げれば、書き込みしようとするデータＷＤＡＴＡが０１データであれば、センシングで使われる基準電圧は第２基準電圧ＶＲＨ１と第３基準電圧ＶＲＬ２となる。選択された基準電圧を利用して相変化メモリセルの抵抗が抵抗ウィンドウ内に入ったかどうかを判断して、その結果として、第１及び／または第２比較信号ＰＡＳＳ１、ＰＡＳＳ２を書き込み制御回路１７０に提供する。書き込みをしようとするデータＷＤＡＴＡが１０データである場合には、第１比較信号ＰＡＳＳ１は第４基準電圧ＶＲＨ２を利用して判断した結果であり、第２比較信号ＰＡＳＳ２は第５基準電圧ＶＲＬ３を利用して判断した結果でありうる。具体的な検証センスアンプ１４０の例は、図８及び図９を参照して説明する。
書き込み制御回路１７０は、検証センスアンプ１４０の検証結果によって書き込み電流の電流量を増加または減少させる制御信号ＣＯＮを提供する。
例えば、第１比較信号ＰＡＳＳ１がローレベルである場合（すなわち、相変化メモリセルの抵抗が第４基準抵抗ＲＨ２より小さな場合）は、書き込み電流の電流量を増加させる制御信号ＣＯＮを提供する。第２比較信号ＰＡＳＳ２がハイレベルである場合（すなわち、相変化メモリセルの抵抗が第５基準抵抗ＲＬ３より大きい場合）は、書き込み電流の電流量を減少させる制御信号ＣＯＮを提供する。第１比較信号ＰＡＳＳ１がハイレベルであり、第２比較信号ＰＡＳＳ２がローレベルである場合（すなわち、相変化メモリセルの抵抗が１０データに対応する抵抗ウィンドウに入った場合）は、書き込みドライバ１８０がこれ以上書き込み電流を提供できないようにする制御信号ＣＯＮを提供する。
書き込みドライバ１８０は、相変化メモリセルに書き込み電流を提供するが、制御信号ＣＯＮに応答して書き込み電流の電流量を増加または減少させる。
図８は、図７の検証センスアンプの例示的なブロック図である。図９は、図８の第１センスアンプの例示的なブロック図である。図９では、説明の便宜のために第１センスアンプだけでなく、カラム選択回路１２１、ロー選択回路１３１、相変化メモリセル１１１を同時に図示した。
図８を参照すれば、検証センスアンプ１４０は、第１ないし第６基準電圧ＶＲＬ１〜ＶＲＬ３、ＶＲＨ１〜ＶＲＨ３と、書き込みデータＷＤＡＴＡをそれぞれ提供される第１及び第２センスアンプ１５０、１６０とを含むことができる。書き込みデータＷＤＡＴＡが０１データである場合を例とすれば、第１センスアンプ１５０は、第４基準電圧ＶＲＨ２を利用してセンシングして第１比較信号ＰＡＳＳ１を提供し、第２センスアンプ１６０は、第５基準電圧ＶＲＬ３を利用してセンシングして第２比較信号ＰＡＳＳ２を提供する。図８の例示的なブロック図では、センシングするのに必要な基準電圧の数ほどセンスアンプの数を定めたが、これに限定されるものではない。
図９を参照すれば、カラム選択回路１２１は、カラム選択信号ＹＳＥＬを提供されてビットラインＢＬを選択し、ロー選択回路１３１は、ロー選択信号ＸＳＥＬを提供されてワードラインＷＬを選択して、書き込みしようとする相変化メモリセル１１１を選択する。
第１センスアンプ１５０は、選択された相変化メモリセル１１１に電流を印加し、選択された相変化メモリセル１１１を貫通して流れる電流Ｉｃｅｌｌにより発生するセンシングノードＮＳのレベル変化を感知してデータを読み出す。
このような第１センスアンプ１５０は、プリチャージ部１５２、補償部１５４、補償電圧選択部１５５、クランピング部１５６、比較部１５８を備えることができる。
プリチャージ部１５２は、センシング動作に先立ってプリチャージ期間中にセンシングノードを一定レベル、例えば、電源電圧ＶＤＤでプリチャージさせる。プリチャージ部１５２は、電源電圧ＶＤＤとセンシングノードＮＳとの間にカップリングされ、プリチャージ制御信号ＶＰＲＥをゲートとして印加されるＰＭＯＳトランジスタでありうる。
補償部１５４は、選択された相変化メモリセル１１１を貫通して流れる電流Ｉｃｅｌｌにより発生するセンシングノードＮＳのレベル減少を補償するために、センシングノードＮＳに補償電流を提供する役割を行う。具体的に説明すれば、相変化メモリセル１１１に”００”データが保存されている場合には、相変化物質の抵抗が小さいために貫通電流Ｉｃｅｌｌの量が大きく、”１１”データが保存されている場合には、相変化物質の抵抗が大きいために貫通電流Ｉｃｅｌｌの量が小さい。不等号で表示すれば、（”００”データである時の貫通電流Ｉｃｅｌｌの量）＞（”０１”データである時の貫通電流Ｉｃｅｌｌの量）＞（”１０”データである時の貫通電流Ｉｃｅｌｌの量）＞（”１１”データである時の貫通電流Ｉｃｅｌｌの量）になりうる。例えば、補償部１５４で提供する補償電流の量が”１０データ”、”１１”データである時の貫通電流Ｉｃｅｌｌを補償する程度ならば、”１０”データ、”１１”データである時のセンシングノードＮＳのレベルは一定に維持される一方、”００”データ、”０１”データである時のセンシングノードＮＳのレベルは落ちる。したがって、補償部１５４で提供する補償電流の量を調節すれば、”００”データ、”０１”データ、”１０”データ、”１１”データを区分できる。このような補償部１５４は電源電圧ＶＤＤとセンシングノードＮＳとの間にカップリングされ、補償電圧をゲートとして印加されるＰＭＯＳトランジスタでありうるが、このような場合には、補償電圧を調節することによって補償電流の量を調節できる。
補償電圧選択部１５５は、第１ないし第６基準電圧ＶＲＬ１〜ＶＲＬ３、ＶＲＨ１〜ＶＲＨ３と書き込みデータＷＤＡＴＡとを提供されて、書き込みデータＷＤＡＴＡに対応する基準電圧を補償電圧として提供する。図面では、補償電圧として第４基準電圧ＶＲＨ２が選択された場合を例示的に図示した。
クランピング部１５６は、ビットラインＢＬのレベルを読み取るのに適切な範囲内へクランピングさせる役割を行うが、具体的に、相変化物質の臨界電圧Ｖｔｈ以下の所定レベルにクランピングさせる。臨界電圧Ｖｔｈ以上のレベルになれば、選択された相変化メモリセル１１１の相変化物質の相が変化してしまうためである。クランピング部１５６はビットラインＢＬとセンシングノードＮＳとの間にカップリングされ、クランピング制御信号ＶＣＭＰをゲートとして印加されるＮＭＯＳトランジスタでありうる。
比較部１５８は、センシングノードＮＳのレベルと基準レベルＲＥＦとを比較して、比較信号ＰＡＳＳ１を出力する。
補償電圧として第４基準電圧ＶＲＨ２が選択された場合には、相変化メモリセルの抵抗が第４基準抵抗ＲＨ２より小さければ、センシングノードＮＳのレベルが落ちて比較信号ＰＡＳＳ１はローレベルが出力され、第４基準抵抗ＲＨ２より大きければ、センシングノードＮＳのレベルはそのまま維持されるので、ハイレベルが出力される。
以上、添付された図面を参照して本発明の実施形態を説明したが、当業者ならば、本発明の技術的思想や必須な特徴を変更せずに他の具体的な形態で実施されうるということが理解できるであろう。したがって、以上で記述した実施形態はあらゆる面で例示的なものであり、限定的なものではないということを理解せねばならない。
本発明は、ＰＲＡＭ、ＲＲＡＭ、ＦＲＡＭ、ＭＲＡＭなどのメモリ装置に好適に用いられる。
１１０ メモリセルアレイ
１２０ ローデコーダ
１３０ カラムデコーダ
１４０ 検証センスアンプ
１５０ 第１センスアンプ
１５２ プリチャージ部
１５４ 補償部
１５５ 補償電圧選択部
１５６ クランピング部
１５８ 比較部
１７０ 書き込み制御回路
１８０ 書き込みドライバ
１２０ ローデコーダ
１３０ カラムデコーダ
１４０ 検証センスアンプ
１５０ 第１センスアンプ
１５２ プリチャージ部
１５４ 補償部
１５５ 補償電圧選択部
１５６ クランピング部
１５８ 比較部
１７０ 書き込み制御回路
１８０ 書き込みドライバ
Claims (19)
- 書き込み電流を可変抵抗メモリセルに提供して、前記可変抵抗メモリセルの抵抗を変化させ、
前記変化された抵抗が特定の抵抗ウィンドウ内へ入ったかどうかを検証して検証結果を出力し、
前記検証結果によって、直前に提供された書き込み電流より電流量を増加または減少させた書き込み電流を提供して、前記可変抵抗メモリセルの抵抗を変化させ、
前記検証を行い、前記検証結果によって書き込み電流の電流量を増加または減少させることを反復し、
前記反復回数が増加するほど、前記書き込み電流の増加または減少する程度が小さくなる
ことを含むマルチレベル可変抵抗メモリ装置の駆動方法。 - 前記特定抵抗ウィンドウは、第１基準抵抗及び第２基準抵抗と関連して定義される
ことを特徴とする請求項１に記載のマルチレベル可変抵抗メモリ装置の駆動方法。 - 前記検証の結果、前記変化された抵抗が前記第１基準抵抗より小さな場合、前記書き込み電流の電流量を増加させる
ことを特徴とする請求項２に記載のマルチレベル可変抵抗メモリ装置の駆動方法。 - 前記書き込み電流の電流量を増加させることは、前記書き込み電流の振幅を、前記直前に提供された書き込み電流の振幅より増加させることを含む
ことを特徴とする請求項３に記載のマルチレベル可変抵抗メモリ装置の駆動方法。 - 前記書き込み電流の電流量を増加させることは、前記書き込み電流のパルス幅を前記直前に提供された書き込み電流のパルス幅より増加させることを含む
ことを特徴とする請求項３に記載のマルチレベル可変抵抗メモリ装置の駆動方法。 - 前記検証の結果、前記変化された抵抗が前記第２基準抵抗より大きい場合、前記書き込み電流の電流量を減少させる
ことを特徴とする請求項２に記載のマルチレベル可変抵抗メモリ装置の駆動方法。 - 前記書き込み電流の電流量を減少させることは、前記書き込み電流の振幅を前記直前に提供された書き込み電流の振幅より減少させることを含む
ことを特徴とする請求項６に記載のマルチレベル可変抵抗メモリ装置の駆動方法。 - 前記書き込み電流の電流量を減少させることは、前記書き込み電流のパルス幅を前記直前に提供された書き込み電流のパルス幅より減少させることを含む
ことを特徴とする請求項６に記載のマルチレベル可変抵抗メモリ装置の駆動方法。 - 前記検証の結果、前記変化された抵抗が前記特定の抵抗ウィンドウ内へ入る場合、前記可変抵抗メモリセルにこれ以上書き込み電流を提供しない
ことを特徴とする請求項１に記載のマルチレベル可変抵抗メモリ装置の駆動方法。 - 前記可変抵抗メモリセルは２ビットセルである
ことを特徴とする請求項１に記載のマルチレベル可変抵抗メモリ装置の駆動方法。 - 前記可変抵抗メモリセルは、相変化メモリセルである
ことを特徴とする請求項１に記載のマルチレベル可変抵抗メモリ装置の駆動方法。 - 可変抵抗メモリセルを含むメモリセルアレイと、
前記可変抵抗メモリセルの抵抗が特定の抵抗ウィンドウ内に入ったかどうかを検証して検証結果を出力する検証センスアンプと、
前記検証結果によって書き込み電流の電流量を増加または減少させる制御信号を提供する書き込み制御回路と、
前記可変抵抗メモリセルに前記書き込み電流を提供し、前記制御信号に応答して前記書き込み電流の電流量を増加または減少させる書き込みドライバと、を備え、
前記書き込みドライバは、複数の書き込みループそれぞれに前記可変抵抗メモリセルに前記書き込み電流を提供し、前記書き込みループが進行するほど前記書き込み電流の増加または減少する程度が小さくなる
ことを特徴とするマルチレベル可変抵抗メモリ装置。 - 前記特定抵抗ウィンドウは、第１基準抵抗及び第２基準抵抗と関連して定義される
ことを特徴とする請求項１２に記載のマルチレベル可変抵抗メモリ装置。 - 前記検証の結果、前記変化された抵抗が前記第１基準抵抗より小さな場合、前記書き込みドライバは前記書き込み電流の電流量を増加させる
ことを特徴とする請求項１３に記載のマルチレベル可変抵抗メモリ装置。 - 前記検証の結果、前記変化された抵抗が前記第２基準抵抗より大きい場合、前記書き込みドライバは前記書き込み電流の電流量を減少させる
ことを特徴とする請求項１３に記載のマルチレベル可変抵抗メモリ装置。 - 前記検証センスアンプは、
前記第１基準抵抗に対応する第１基準電圧を利用して前記可変抵抗メモリセルの抵抗をセンシングする第１センスアンプと、
前記第２基準抵抗に対応する第２基準電圧を利用して前記可変抵抗メモリセルの抵抗をセンシングする第２センスアンプと、を備える
ことを特徴とする請求項１３に記載のマルチレベル可変抵抗メモリ装置。 - 前記検証の結果、前記変化された抵抗が前記特定の抵抗ウィンドウ内へ入る場合、前記書き込みドライバは前記可変抵抗メモリセルにこれ以上書き込み電流を提供しない
ことを特徴とする請求項１２に記載のマルチレベル可変抵抗メモリ装置。 - 前記可変抵抗メモリセルは２ビットセルである
ことを特徴とする請求項１２に記載のマルチレベル可変抵抗メモリ装置。 - 前記可変抵抗メモリセルは相変化メモリセルである
ことを特徴とする請求項１２に記載のマルチレベル可変抵抗メモリ装置。
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