JP5151439B2 - 記憶装置および情報再記録方法 - Google Patents
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Description
日経エレクトロニクス,2007.7.16号,p.98
図1は、本発明の第1の実施の形態に係る記憶装置のメモリセル1を表したものである。メモリセル1は、記憶素子、例えば図2に示した可変抵抗素子10と、スイッチング素子としてのNチャネルMOS型のトランジスタ20とを備えている。記憶装置は、このメモリセル1を記憶単位として、複数個アレイ状またはマトリクス状に配置したものである。図3はメモリセル1の書き込み動作時の等価回路を表している。
第1電源21および第3電源23により、電極14に負電位(−電位)、電極11に正電位(+電位)をそれぞれ印加して、イオン源層12から高抵抗層13に向かって電流を流すと、イオン源層12から、Cu、AgおよびZnのうち少なくとも一種類の金属元素がイオン化して高抵抗層13内を拡散していき、電極14側で電子と結合して析出したり、あるいは、高抵抗層13の内部に拡散した状態で留まる。その結果、高抵抗層13の内部に上記金属元素を多量に含む電流パスが形成されたり、若しくは、高抵抗層13の内部に上記金属元素による欠陥が多数形成され、高抵抗層13の抵抗値が低くなる。このとき、イオン源層12の抵抗値は、高抵抗層13の書き込み前の抵抗値に比べて元々低いので、高抵抗層13の抵抗値が低くなることにより、可変抵抗素子10全体の抵抗値も低くなる(つまり、可変抵抗素子10がオンする)。なお、このときの可変抵抗素子10全体の抵抗が書込抵抗となる。その後、電極11,14に印加されている電位を零にして可変抵抗素子10にかかる電圧を零にすると、可変抵抗素子10の抵抗値が低くなった状態で保持される。このようにして情報の書き込みが行われる。
次に、第1電源21および第3電源23により、電極14に正電位(+電位)、電極11に負電位(−電位)をそれぞれ印加して、高抵抗層13からイオン源層12に向かって電流を流すと、高抵抗層13内に形成されていた電流パス、あるいは不純物準位を構成する、上記金属元素がイオン化して、高抵抗層13内を移動してイオン源層12側に戻る。その結果、高抵抗層13内から、電流パス若しくは欠陥が消滅して、高抵抗層13の抵抗値が高くなる。このときイオン源層12の抵抗値は元々低いので、高抵抗層13の抵抗値が高くなることにより、可変抵抗素子10全体の抵抗値も高くなる(つまり、可変抵抗素子10がオフする)。なお、このときの可変抵抗素子10全体の抵抗が消去抵抗となる。その後、電極11,14に印加されている電位を零にして可変抵抗素子10にかかる電圧を零にすると、可変抵抗素子10の抵抗値が高くなった状態で保持される。このようにして、書き込まれた情報の消去が行われる。
上記のように記録された情報の読み出しを行う場合には、電極14に書き込み動作が起きない程度の負電位を印加すると共に電極11に正電位を印加、または逆に電極14に消去動作が起きない程度の正電位を印加すると共に電極11に負電位を印加して、イオン源層12および高抵抗層13に電流を流すと、書き込み状態の抵抗値,消去状態の抵抗値に対応した微小な電流が流れる。この電流値を、例えばメモリセルアレイの外部に設置したセンスアンプなどで検出することにより、可変抵抗素子10が低抵抗状態(「1」)か、高抵抗状態(「0」)かを判別することができる。これは多値の場合も同様である。
前述のようにベリファイ制御では、書き込み動作後に読み出し(ベリファイ読み出し)を行い、可変抵抗素子10が低抵抗であったら書き込み成功として書き込み動作を終了し、高抵抗であったら書き込み失敗として再書き込みを行う。そして、このサイクルをある上限回数まで繰り返す。以下、そのベリファイ制御について説明する。
本実施の形態では、第1の実施の形態と同様に、ベリファイ制御時において、トランジスタ20のVGSの初期値を多値情報の各抵抗値レベルに応じて個別に設定することに加えて、再記録時の増加分ΔVGSも、各抵抗値レベルに応じて異なる値とすることにより、抵抗値レベル間に必要とされるマージンを十分に確保することができるようにしたものである。
Claims (16)
- 一対の電極を有し、前記電極への電圧印加により多値情報が記録される記憶素子と、第1,第2入出力端子および制御端子を有し、前記第1入出力端子が前記記憶素子の一方の電極に接続されたスイッチング素子とを有するメモリセルを複数備えた記憶装置であって、
前記記憶素子において情報の記録が正しく実行されたか否かを確認し、その結果に応じて再記録を行うベリファイ制御手段と、
前記記憶素子に多値情報を記録する際に、前記スイッチング素子の制御端子と前記第2入出力端子との間の電位差のベリファイ制御時の初期値を、多値情報に応じて個別に設定する初期値設定手段と、
前記ベリファイ制御手段による再記録の際に、前記スイッチング素子の制御端子と前記第2入出力端子との間の電位差を、前回の記録のときのそれよりも増加させる電位差変更手段とを備え、
前記電位差変更手段は、前記電位差の増加分を、前記多値情報の各値に対応する抵抗値レベル毎に異なる値とする
記憶装置。 - 前記記憶素子は、前記電極間に異なる極性の電圧が印加されることによりその抵抗値が高抵抗状態と低抵抗状態との間で可逆的に変化する不揮発性の可変抵抗素子である
請求項1記載の記憶装置。 - 前記初期値設定手段は、前記電位差のベリファイ制御時の初期値を、前記多値情報に対応する抵抗値レベルが大きい場合には小さく、前記抵抗値レベルが小さい場合には大きくなるように設定する
請求項2記載の記憶装置。 - 前記初期値設定手段は、前記電位差のベリファイ制御時の初期値を、前記多値情報に対応する抵抗値レベルよりも低いレベルに相当する値に設定する
請求項3記載の記憶装置。 - 前記電位差変更手段は、前記電位差の増加分を、電流による前記可変抵抗素子の記録抵抗の変化幅の大小関係に応じて異なる値とする
請求項2記載の記憶装置。 - 前記電位差変更手段は、前記電位差の増加分を、電流による前記可変抵抗素子の記録抵抗の変化幅が大きい領域では少なく、記録抵抗の変化幅が小さい領域では多くなるようにする
請求項5記載の記憶装置。 - 前記電位差変更手段は、前記スイッチング素子の制御端子に印加する電圧を変更することにより前記電位差を増加させる
請求項1記載の記憶装置。 - 前記電位差変更手段は、前記スイッチング素子の第2入出力端子に印加する電圧を変更することにより前記電位差を増加させる
請求項1記載の記憶装置。 - 前記スイッチング素子はMOSトランジスタであり、前記電位差変更手段は、前記MOSトランジスタのゲート・ソース間電圧(VGS)を変更する
請求項1記載の記憶装置。 - 前記可変抵抗素子は、前記電極間に、高抵抗層と前記高抵抗層に接してイオン化が容易な金属元素を含有するイオン源層とを有する
請求項2記載の記憶装置。 - 前記可変抵抗素子は、前記電極間に高抵抗層を有し、前記高抵抗層内にイオン化が容易な金属元素を含有する
請求項2記載の記憶装置。 - 前記電極間に電圧を印加すると、前記イオン源層から前記高抵抗層の中にイオン化した前記金属元素が移動して前記可変抵抗素子の抵抗が下がる
請求項10記載の記憶装置。 - 前記金属元素は、Cu,AgおよびAlのうちの少なくとも1種類の元素である
請求項10〜12いずれか記載の記憶装置。 - 前記高抵抗層に接する層内、或いは前記高抵抗層内にS,Se,TeおよびOのうち
少なくとも1種類の元素を含む
請求項10〜12いずれか記載の記憶装置。 - 一対の電極を有し、前記電極への電圧印加により多値情報が記録される記憶素子と、第1,第2入出力端子および制御端子を有し、前記第1入出力端子が前記記憶素子の一方の電極に接続されたスイッチング素子とを有するメモリセルを複数備えた記憶装置の、前記記憶素子に対して情報の記録が正しく実行されたか否かを確認するベリファイ制御を行い、その結果に応じて再記録を行う情報再記録方法であって、
前記記憶素子に多値情報を記録する際に、前記スイッチング素子の前記制御端子と前記第2入出力端子との間の電位差の前記ベリファイ制御時の初期値を多値情報に応じて個別に設定し、
前記ベリファイ制御による再記録の際に、前記スイッチング素子の前記制御端子と前記第2入出力端子との間の電位差を、前回の記録のときのそれよりも増加させ、かつ前記電位差の増加分を、前記多値情報の各値に対応する抵抗値レベル毎に異なる値とする
情報再記録方法。 - 前記記憶素子は、前記電極間に異なる極性のパルス電圧が印加されることによりその抵抗値が高抵抗状態と低抵抗状態との間で可逆的に変化する不揮発性の可変抵抗素子である
請求項15記載の情報再記録方法。
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