CN107430882A - 存储器单元和存储装置 - Google Patents

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Abstract

本发明技术的目的是提高存储反映电流方向的值的存储单元的性能。存储器单元包括N型晶体管、P型晶体管和存储元件。N型晶体管从其源极向漏极或从漏极向源极提供电流。P型晶体管从其源极向漏极提供电流。存储元件存储反映从N型晶体管的漏极以及从P型晶体管的漏极提供的电流的方向的逻辑值。

Description

存储器单元和存储装置
技术领域
本发明涉及一种存储器单元和存储装置。更具体地，本发明涉及一种存储器单元和用于存储反映电流方向的值的存储装置。
背景技术
近年来，信息处理系统已广泛使用非易失性存储器作为辅助存储装置或计算机存储器件。典型的非易失性存储器包括闪速存储器、电阻随机存取存储器(ReRAM)、相变随机存取存储器(PCRAM)和磁阻随机存取存储器(MRAM)。建议的一种典型MRAM为每一个存储器单元中均设有存储元件和与存储元件连接的N型金属氧化物半导体(MOS)晶体管的存储装置(例如，参见PTL1和2)。在该存储装置中，当存储元件的MOS晶体管改变提供给存储元件的电流的方向时，存储元件的保留值被重写。从MOS晶体管的源极向漏极馈送源-漏电流I1会将存储元件的逻辑值重写成例如“1”。从MOS晶体管的漏极向源极馈送漏-源电流I0会将存储元件的逻辑值重写成例如“0”。
当上述存储元件的源极端子侧连接至例如位线并外加将数据重写成“1”所必需的电压时，源极端子的电位接近施加于存储元件的电压。在该状态下，源极端子的电位上升，因此源-漏电流I1下降(即，驱动能力降低)。该现象被称作衬底偏压效应。如果源-漏电流I1小于预定阈值电流，则重写存储元件的尝试将会失败。这需要通过例如加宽MOS晶体管的栅极宽度或减小其栅极长度来使源-漏电流I1等于或大于阈电流。另一方面，馈送漏-源电流I0不会引起衬底偏压效应。在许多情况下，漏-源电流I0会因此而足够大。与源-漏电流I1相比，几乎不需要增大漏-源电流I0。
[引文列表]
[专利文献]
[PTL1]
JP2011-222829A
[PTL2]
JP2011-155222A
发明内容
[技术问题]
上述类型的非易失性存储器存在的一个问题是，如果加宽栅极宽度或减小栅极长度以使源-漏电流I1等于或大于阈值，则不需要增大的漏-源电流I0会变大。如果漏-源电流I0变得大于所需值，则存储元件的介质可被击穿，或功耗可增加。因此，上述类型的非易失性存储器很难提高存储器单元的性能，例如功率效率或介质击穿电阻。
针对上述情况设计了本发明。因此，本发明的目的是提高存储反映电流方向的值的存储器单元的性能。
[问题解决方案]
为了解决上述问题，根据本发明技术的第一方面，提供了一种存储器单元，包括：配置成从其源极向漏极或从其漏极向源极提供电流的N型晶体管、配置成从其源极向漏极提供电流的P型晶体管，和存储元件，存储元件配置成存储反映从N型晶体管的漏极以及从P型晶体管的漏极提供的电流的方向的逻辑值。该结构提供的效果是，将反映从N型晶体管的漏极以及从P型晶体管的漏极提供的电流的方向的逻辑值存储在存储元件中。
同样根据第一方面，N型晶体管的至少栅极宽度或栅极长度可不同于P型晶体管的相应栅极宽度或相应栅极长度。该结构提供的效果是，将反映从N型晶体管的漏极以及从P型晶体管的漏极提供的电流的方向的逻辑值存储在存储元件中，其中N型晶体管的至少栅极宽度或栅极长度不同于P型晶体管的相应栅极宽度或相应栅极长度。
同样根据第一方面，N型晶体管的栅极宽度可窄于P型晶体管的栅极宽度。该结构提供的效果是，将反映从N型晶体管的漏极以及从P型晶体管的漏极提供的电流的方向的逻辑值存储在存储元件中，其中N型晶体管的栅极宽度相对较窄。
同样根据第一方面，N型晶体管的栅极长度可长于P型晶体管的栅极长度。该结构提供的效果是，将反映从N型晶体管的漏极以及从P型晶体管的漏极提供的电流的方向的逻辑值存储在存储元件中，其中N型晶体管的栅极宽度相对较宽。
同样根据第一方面，存储元件可以是磁隧道结元件。该结构提供了将逻辑值存储在磁隧道结元件中的效果。
同样根据第一方面，存储元件可以是巨磁阻元件。该结构提供了将逻辑值存储在巨磁阻元件中的效果。
根据本发明技术的第二方面，提供了一种包括多个存储器单元和驱动器的存储装置。每一个存储器单元包括：配置成从其源极向漏极或从其漏极向源极提供电流的N型晶体管、配置成从其源极向漏极提供电流的P型晶体管，和存储元件，存储元件配置成存储反映从N型晶体管的漏极以及从P型晶体管的漏极提供的电流的方向的逻辑值。驱动器控制源极电位和漏极电位。该结构提供的效果是，将反映从N型晶体管的漏极以及从P型晶体管的漏极提供的电流的方向的逻辑值存储在存储元件中。
同样根据第二方面，N型晶体管和P型晶体管在彼此垂直的两个方向的每一个方向上交替布置。该结构提供的效果是，将反映从N型晶体管的漏极以及从P型晶体管的漏极提供的电流的方向的逻辑值存储在存储元件中，其中两种类型的晶体管交替布置。
同样根据第二方面，N型晶体管的栅极可与第一词线连接，P型晶体管的栅极可与和第一词线相邻的第二词线连接，存储元件可与连接线和第一位线连接，N型晶体管的源极以及P型晶体管的源极可与和第一位线相邻的第二位线连接。该结构提供的效果是，将反映从N型晶体管的漏极以及从P型晶体管的漏极提供的电流的方向的逻辑值存储在存储元件中，其中两种类型的晶体管与位线和词线连接。
同样根据第二方面，当被指示重写所述逻辑值时，驱动器可使施加于源极或漏极的电位变得高于施加于另一个的电位。该结构提供的效果是，使施加于源极或漏极的电位变得高于施加于另一个的电位。
本发明的有益效果如下：
本发明可提供的有益效果是，提高了存储反映电流方向的值的存储器单元的性能。本说明书中提到的有益效果仅仅是实例，并非限制本公开。通过阅读本公开，进一步的优点将显而易见。
附图说明
图1是示出作为一个实施方案的存储系统的典型配置的框图。
图2是示出本实施方案的存储器单元阵列的典型结构的电路图。
图3是示出本实施方案的存储器单元的典型结构的电路图。
图4是说明本实施方案的存储器单元的状态的表格图。
图5是示出本实施方案的存储器单元的典型磁化状态的示意图。
图6是示出本实施方案的存储器单元的典型电流-电压特性的图示。
图7是示出作为比较实例的存储器单元的典型电流-电压特性的图示。
图8是示出本实施方案的处于待机状态的位线和词线的典型电位的示意图。
图9是示出本实施方案的当位被重写成“1”时适用的位线和词线的典型电位的示意图。
图10是示出本实施方案的当位被重写成“0”时适用的位线和词线的典型电位的示意图。
图11是本实施方案的存储器单元阵列的典型平面图。
图12是平行于本实施方案的存储器单元阵列的X轴截取的典型剖视图。
图13是平行于本实施方案的存储器单元阵列的Y轴截取的典型剖视图。
图14是示出本实施方案的非易失性存储器的典型操作的流程图。
图15是说明本实施方案的变型中的栅极宽度与电流之间的关系的表格图。
图16是示出适用于本实施方案的变型中的不同栅极宽度的源-漏电流的图示。
图17是示出适用于本实施方案的变型中的不同栅极宽度的漏-源电流的图示。
具体实施方式
下文将描述实现本发明技术的方式(以下称为实施方案)。将以以下标题进行描述；
1.实施方案(N型晶体管和P型晶体管与存储元件连接的实例)
2.变型
<1.实施方案>
存储系统的典型配置
图1是示出作为一个实施方案的存储系统的典型配置的框图。存储系统包括存储器控制器100和非易失性存储器200。非易失性存储器200包括接口210、地址电路220、列解码器230、存储器控制部分240、列驱动器250、行解码器260、行驱动器270和存储器单元阵列280。附带说明，非易失性存储器200是所附权利要求中陈述的存储装置的实例。
存储器控制器100控制非易失性存储器200。当主计算机(未示出)发出写入数据的指令时，存储器控制器100生成写入目的地的写入地址以及写入命令。存储器控制器100使用纠错码来编码生成的数据以生成写入数据。存储器控制器100将写入地址提供给地址电路220，将写入命令提供给存储器控制部分240，并将写入数据提供至接口210。存储器控制器100从存储器控制部分240接收指示例如命令的执行情况如何的状态。
当主机发出读取数据的指令时，存储器控制器100生成读取目的地的读取地址以及读取命令。存储器控制器100将读取地址提供给地址电路220，并将读取命令提供给存储器控制部分240。存储器控制器100从接口210接收读取数据并解码接收的数据。存储器控制器100进一步从存储器控制部分240接收状态。
接口210在存储器控制部分240的控制下向存储器控制器100发送数据并从其接收数据。当从列驱动器250检索读取数据时，接口210保存读取数据。当存储器控制部分240发出输出读取数据的指令时，接口210在删除读取数据之前，将读取数据输出至存储器控制器100。当从存储器控制器100提供写入数据时，接口210保存写入数据。在存储器控制部分240的控制下，接口210在删除写入数据之前，将已保存的写入数据提供给列驱动器250。
地址电路220将从存储器控制器100接收的地址分为行地址和列地址。行地址指定存储器单元阵列280中的访问目的地所在的行。列地址指定存储器单元阵列280中的访问目的地所在的列。地址电路220将行地址提供给行解码器260，并将列地址提供给列解码器230。
列解码器230分析从地址电路220接收的列地址，以选择与列地址对应的位线。位线为在存储器单元阵列280在列方向上排列的信号线。
根据从存储器控制器100发出的命令，存储器控制部分240对接口210、列驱动器250和行驱动器270进行控制。如果发出的命令为读取命令，则存储器控制部分240为列驱动器250和行驱动器270提供命令检索读取数据的控制信号。
如果发出的命令为写入命令，则存储器控制部分240命令列驱动器250和行驱动器270在设置前进行重置。
重置是在存储器单元中将“0”位写成“1”位的重写过程。进行重置也称作“编程”。设置是在存储器单元中将“1”位写成“0”位的重写过程。设置也称作“删除”。存储器控制部分240以该顺序发出重置指令和设置指令。替代地，存储器控制部分240可以该顺序发出设置指令和重置指令。
存储器控制部分240进一步生成状态并将生成的状态提供给存储器控制器100。
列驱动器250在存储器控制部分240的控制下对位线施加电压。当存储器控制部分240发出的读取指令时，列驱动器250对列解码器230选择的位线施加高电平电压，同时向未选择的位线馈送低电平电压。列驱动器250从所访问的存储器单元检索读取数据并将读取数据提供给接口210。
当存储器控制部分240发出重置指令时，列驱动器250从所访问的存储器单元读取数据作为预读取数据。列驱动器250从接口210读取写入数据，并将写入数据与预读取的数据位进行逐位比较。列驱动器250将与写入数据中的位“1”和预读取数据中的位“0”对应的存储器单元视为待重置的存储器单元。列驱动器250对与待重置存储器单元连接的位线施加高电平电压，从而重置存储器单元。
当存储器控制部分240发出设置指令时，列驱动器250将写入数据与预读取数据进行逐位比较。列驱动器250将与写入数据中的位“0”和预读取数据中的位“1”对应的存储器单元视为待设置的存储器单元。列驱动器250对与待设置存储器单元连接的位线施加高电平电压，从而设置存储器单元。附带说明，列驱动器250是所附权利要求中陈述的驱动器的实例。
行解码器260分析从地址电路220接收的行地址以选择与行地址对应的词线。词线为在存储器单元阵列280在行方向上排列的信号线。
行驱动器270在存储器控制部分240的控制下对词线施加电压。当存储器控制部分240发出读取、设置或重置指令时，行驱动器270对行解码器260选择的词线WL施加高电平电压一段预定时间，同时向未选择的词线WL馈送低电平电压。
存储器单元阵列280具有以矩阵图案排列的多个存储器单元。例如，各个存储器单元可以是自旋转移力矩磁性随机存取存储器(STT-MRAM)单元。
存储器单元阵列的典型结构
图2是示出本实施方案的存储单元阵列280的典型结构的电路图。存储器单元阵列280由布置在其中的多个存储器单元281组成。每一个存储器单元281均包括存储元件282、P型晶体管286和N型晶体管287。P型晶体管286和N型晶体管287可均为例如金属氧化物半导体场效应晶体管(MOSFET)。
存储元件282存储反映提供的电流的方向的逻辑值。第n列(n为整数)的存储元件282的一端与第n列的位线连接，而存储元件282的另一端与P型晶体管286的漏极和N型晶体管287的漏极连接。
P型晶体管286和N型晶体管287在x方向(行方向)和y方向(列方向)上交替布置。如果每一个P型晶体管286的区域或每一个N型晶体管287的区域涂成黑色，而另一个晶体管的区域涂成白色，则存储器单元阵列280将呈棋盘图案。例如，在x方向上，N型晶体管287放置在奇数列，而P型晶体管286放置在偶数列。在y方向上，N型晶体管287放置在奇数行，而P型晶体管286放置在偶数行。
第n列的每一个P型晶体管286的源极和每一个N型晶体管287的源极与第(n+1)列的位线连接。
例如，第0列的存储器单元281放置在位线BL0与位线BL1之间。这些存储器单元281中的存储元件282与位线BL0连接。第0列的每一个P型晶体管286的源极和每一个N型晶体管287的源极与位线BL1连接存储器单元的典型结构
图3是示出本实施方案的存储器单元281的典型结构的电路图。P型晶体管286的栅极(G)、漏极(D)和源极(S)分别与词线WL0、存储元件282和位线BL1连接。N型晶体管287的栅极(G)、漏极(D)和源极(S)分别与词线WL1、存储元件282和位线BL1连接。
存储元件282具有存储层283、绝缘层284和固定层285。存储层283与位线BL0连接。固定层285与P型晶体管286的漏极和N型晶体管287的漏极之间的连接点连接。假设P型晶体管286的栅极宽度与N型晶体管287的栅极宽度大致相同，且其栅极长度也大致相同。栅极宽度为栅极在与源-漏方向垂直的方向上的尺寸，而栅极长度是栅极在源-漏方向上的尺寸。
存储层283为磁化方向根据提供的电流的方向而变化的层。绝缘层284在存储层283与固定层285之间提供隧道结。固定层285为磁化方向固定的层。存储元件282的电阻值根据存储层283内的磁化方向变化。存储元件282的值由例如列驱动器250中的检测反映电阻值的电压的读出放大器读取。向存储元件282馈送大于阈值的电流会重写存储元件282内保存的值。存储层283与固定层285之间的磁化方向从平行状态改变成逆平行状态时重写保存值所需的电流阈值大于存储层283与固定层285之间的磁化方向反向时所需的阈值。阈值随着存储元件282体积的减小成比例地下降，从而使得可以缩放。
如上所述的绝缘层284在存储层283与固定层285之间提供隧道结的存储元件282被称作磁隧道结(MTJ)元件。
当存储器单元281的保存值将被重写时，行驱动器270使与P型晶体管286连接的词线(例如，WL0)变为低电平，而使与N型晶体管287连接的词线(例如，WL1)变为高电平。这导致P型晶体管286和N型晶体管287同时从断开状态转变成导通状态。当位将被重写为“1”时，列驱动器250使源极侧位线(例如，BL1)变为高电平，而使漏极侧位线(例如，BL0)变为低电平。这导致电流从源极流至漏极，从而将存储元件282重写为“1”。当位将被重写为“0”时，列驱动器250使漏极侧位线(例如，BL0)变为高电平，而使源极侧位线(例如，BL1)变为低电平。这导致电流从漏极流至源极，从而将存储元件282重写为“0”。
图4是说明本实施方案的存储器单元281的状态的表格图。存储器单元281中的存储元件282的磁化状态分为两种：平行状态，其中存储元件282内的磁化方向与固定层285内的磁化方向相同；和逆平行状态，其中所述方向不同。这些状态的每一个均分配有不同的逻辑值。例如，逆平行状态分配的逻辑值为“1”，而平行状态分配的逻辑值为“0”。
存储元件282在逆平行状态下的电阻值高于平行状态下的电阻值。因此，存储元件282的逻辑值由例如列驱动器250中的读出放大器读取，读出放大器检测存储器单元281的与电阻值对应的电压。
改变流动至存储元件282电流的方向会重写存储元件282保存的逻辑值。例如，通过使电流I0从P型晶体管286和N型晶体管287的漏极流至源极可使位“1”被重写为“0”。
另一方面，通过使电流I1从P型晶体管286和N型晶体管287的源极流至漏极可使位“0”被重写为“1”。在以下描述中，将从漏极流至源极的电流I0称为“漏-源电流”，而将流动方向与电流I0相反的电流I1称为“源-漏电流”。
一般而言，使平行状态(“0”)变为逆平行状态(“1”)所需的电流大于使逆平行状态(“1”)变为平行状态(“0”)所需的电流。即，重写为“1”所需的阈值电流Ith1大于重写为“0”所需的阈值电流Ith0。
图5是示出本实施方案的存储器单元281的典型磁化状态的示意图。在图中，粗箭头指示磁化方向，而细箭头表示电流方向。图5中的“a”示出了当位“0”被重写为“1”时适用的存储器单元281的典型磁化状态。当位将被重写为“1”时，从源极向漏极(即，从固定层285向存储层283)提供源-漏电流I1。这使得存储层283内的磁化方向反向，从而使方向与固定层285内的磁化方向相反，导致逆平行状态。
图5中的“b”示出了当位“1”被重写为“0”时适用的存储器单元281的典型磁化状态。当位将被重写为“0”时，从漏极向源极(即，从存储层283向固定层285)提供漏-源电流I0。这再次使得存储层283内的磁化方向反向，从而使方向与固定层285内的磁化方向相同，导致平行状态。虽然图5示出了磁化方向与存储层平面平行的典型水平磁场类型的存储元件，但这并不限制存储元件的结构。替代地，存储元件可以是磁化方向垂直于存储层平面的垂直磁场类型。
虽然存储器单元281以MTJ元件作为存储元件282，但可使用除MTJ元件之外的其它元件来作为存储元件282，只要该元件可以存储反映电流方向的值便可。例如，可用巨磁阻(CMR)元件来代替MTJ元件。具有CMR元件的存储器单元281被称为ReRAM。
图6是示出本实施方案的存储器单元281的典型电流-电压特性的图示。在以下条件下模拟图中的曲线图：
-P型晶体管286侧的词线(WL0)：-1.08伏(V)
-N型晶体管287侧的词线(WL1)：1.08V
-漏极侧或源极侧的位线(例如，BL0)：1.08V
-另一侧的位线(例如，BL1)：0V
-温度：25度(℃)
图6中的纵轴表示提供给存储器单元281的电流，横轴表示列驱动器250施加的电压。点划线曲线表示P型晶体管286的特性，而虚线表示N型晶体管287的特性。实线曲线表示来自各个晶体管的电流的总和。
图6中的“a”示出了当位被重写为“1”时适用的电流-电压特性的实例。当位将被重写为“1”时，在漏极与源极之间施加电压VDS之前，列驱动器250使源极侧位线(例如，BL1)变为高电平，而使漏极侧位线(例如，BL0)变为低电平。因为N型晶体管287的栅极和源极均处于高电平，所以源-栅电压VGS会因衬底偏压效应而降低。降低的电压VGS低于线性区域与饱和区域之间的边界电压VOV，其中N型晶体管287在线性区域工作。在线性区域，从N型晶体管287的源极流动至漏极的电流I1n由以下公式定义：
I1n＝uCOX(Wn/Ln){(VGS-Vth)VDS-1/2VDS 2}...表达式1
在上述表达式中，u表示电荷迁移率，单位为例如平方米每伏特每秒(m2/V·s)。COX表示N型晶体管287中的栅极绝缘膜的能力，以例如法拉(F)为单位。Ln代表N型晶体管287的栅极长度，Wn代表其栅极宽度。Ln和Wn均以例如微米(μm)为单位。VGS代表源-栅电压，Vth代表阈值电压，VDS代表漏-源电压。这些电压均以例如伏特(V)为单位。
根据上述表达式1，如果将1/2×(VGS-Vth)视为V峰，则电压VDS低于V峰的低压区域内的电压VDS越高，流过N型晶体管287的电流I1n越大。然而，电压VDS高于V峰的高压区域内的电压VDS越高，电流I1n越小。
同时，P型晶体管286的栅极处于低电平，而其源极处于高电平。这意味着源-栅电压VGS为足以驱动P型晶体管286的负电压。P型晶体管286在线性区域工作。从在线性区域受驱动的P型晶体管286的源极流动至漏极的电流I1p由以下公式定义：
I1p＝u/2×(Wp/Lp)COX(VGS-Vth)2×{1+r(VDS-VOV)}...表达式2
在上述表达式中，Lp代表P型晶体管286的栅极长度，Wp代表其栅极宽度，r代表信道调制系数。虽然P型晶体管286和N型晶体管287的Vth、COX和VOV可相同或不同，但为了解释说明，使用了相同附图标记。
根据上述表达式2，电压VDS越高，流过P型晶体管286的电流I1p越大。这意味着电压VDS越高，作为电流I1n和电流I1p的总和的源-漏电流I1越大。电压VDS越低，电流I1n的比例变得越大；电压VDS越高，电流I1p的比例变得越大。
如上所述，将位重写为“1”需要将源-漏电流I1控制成等于或大于阈值电流Ith1。因此，使电压VDS达到例如产生等于或大于阈值电流Ith1的源-漏电流I1的值(例如，电压值VB)。
图6中的“b”示出了当位被重写为“1”时适用的电流-电压特性的实例。当位将被重写为“0”时，在漏极与源极之间施加电压VDS之前，列驱动器250使漏极侧位线(例如，BL0)的电位变为高电平，而使源极侧位线(例如，BL1)的电位变为低电平。
由于N型晶体管287的栅极处于高电平，而其源极处于低电平，因此源-栅电压VGS变得高于VOV，其中N型晶体管287在饱和区域工作。另一方面，P型晶体管286的栅极和源极均处于低电平，因此电压VGS低于阈值，且P型晶体管286处于断开状态。给定上述表达式2，在新成立的表达式中，以I0n代替I1p来表示线性区域内的N型晶体管287的漏-源电流I0n，以Wn代替Wp，并以Ln代替Lp。根据上述表达式，电压VDS越高，流过N型晶体管287的电流I0n越大。因此，电压VDS越高，作为各个晶体管的电流的总和的漏-源电流I0越大。
如以上所讨论，阈值电流Ith1大于阈值电流Ith0。由此得出，使电压VDS达到例如产生超过Ith1的最小源-漏电流I1的值(例如，电压值VB)会提供充分大于阈值电流Ith0的漏-源电流I0。从降低功耗的角度考虑，阈值电流Ith0与漏-源电流I0之间的差值(以△I表示)优选最小。漏-源电流I0和源-漏电流I1必须均小于导致存储元件282发生介质击穿的击穿电流Ib。
总之，上述表达式1和2用于将P型晶体管286和N型晶体管287的栅极宽度和栅极长度设置成使得I1和I2将满足以下条件：
Ith0<I0(＝I0n)<Ib
Ith1<I1(＝I1n+I1p)<Ib
图7是示出作为比较实例的存储器单元的典型电流-电压特性的图示。在该比较实例中，每一个存储器单元仅具有N型晶体管和存储元件。图7中的“a”示出了当位被重写成“1”时适用的电流-电压特性的实例，而“b”示出了当位被重写成“0”时适用的电流-电压特性的实例。图7表示中的纵轴表示提供给存储器单元281的电流，而横轴表示列驱动器250施加的电压。
如图7的“a”所示，由于衬底偏压效应，源-漏电流I1下降，使得仅来自N型晶体管的驱动电流低于阈值电压Ith1。在这种情况下，有必要将栅极宽度加宽至或将栅极长度减小至使得源-漏电流I1将等于或大于阈值电压Ith1。然而，加宽栅极宽度将会例如提高漏-源电流I0，如图7的“b”所示。与所需的最小阈值电流Ith0相比，这将导致流动电流过大，进而又会增大功耗。
相比之下，存储器单元281另外设有P型晶体管286。电流I1p补充了由于衬底偏压效应可能会很小的电流I1n，因此源-漏电流I1变得等于或大于阈值电压Ith1。因此，N型晶体管287的栅极宽度可窄于比较实例，而其栅极长度可短于比较实例。栅极宽度较窄(或栅极长度较长)会减小漏-源电流I0，使得功耗变得低于比较实例。
图8是示出本实施方案的处于待机状态的位线和词线的典型电位的示意图。待机状态是无存储器单元被访问的状态。在该状态下，位线和词线的所有电位均变为低电平。
图9是示出本实施方案的当位被重写成“1”时适用的位线和词线的典型电位的示意图。当位将被重写为“1”时，列驱动器250使用于重写的存储器单元281中的源极侧位线变为高电平，而使其它位线变为低电平。例如，如果第一列的存储器单元281用于重写，则使源极侧位线BL2变为高电平，而使其它位线BL0、BL1等变为低电平。行驱动器270使与用于重写的存储器单元中的N型晶体管287连接的词线变为高电平，而使其它词线变为低电平。
假设第一列用于重写，且已使位线BL2变为高电平。虽然位线BL2还与不用于重写的第二列连接，但第二列的存储器单元将不会被重写。这是因为P型晶体管286和N型晶体管287交替布置在X和Y方向上。在该布置中，与第一列的N型晶体管287连接的词线(例如，WL1)与第二列的P型晶体管286连接。给定该连接，行驱动器270接通第一列的N型晶体管287，并断开第二列的P型晶体管286，进而阻止电流流过不用于重写的第二列中的存储元件282，因此存储元件282将不被重写。即，当P型晶体管286和287交替布置在X和Y方向上时，仅用于重写的存储器单元281被选择性地重写。
图10是示出本实施方案的当位被重写成“0”时适用的位线和词线的典型电位的示意图。当位将被重写为“0”时，列驱动器250使用于重写的存储器单元281中的漏极侧位线变为高电平，而使其它位线变为低电平。例如，当第一列的存储器单元281将被重写时，使漏极侧位线BL1变为高电平，而使其它位线BL2、BL3等变为低电平。
行驱动器270使与用于重写的存储器单元中的N型晶体管287连接的词线变为高电平，而使其它词线变为低电平。
图11是本实施方案的存储器单元阵列的典型平面图。如图所示，位线布置在Y方向上，而词线排列在X方向上。N型晶体管和P型晶体管放置在位线与词线之间。
图12是沿图11中的线段A-A截取的典型剖视图。为了解释说明，给出的垂直于X方向和Y方向的Z方向将被称为“向上”方向，而相反方向被称为“向下”方向。半导体衬底310上形成元件隔离区域309通常，在元件隔离区域309上形成层间介电薄膜301。在层间介电薄膜301的最低层形成布线层305和308。布线层305通过过孔接触304与上述布线层303连接。布线层308通过过孔接触307与底部电极306连接。存储元件282在底部电极306与布线层303之间形成。布线层303通过过孔接触302与位线BL2连接。在该结构中，存储元件282的一端通过布线层303和过孔接触302与位线BL2连接。
图13是沿图11中的线段B-B截取的典型剖视图。半导体衬底310上形成N阱区域314和P阱区域321。这些区域通过元件隔离区域309彼此隔离。N阱区域314和P阱区域321交替布置在Y方向上。N阱区域314内形成源极312和漏极315。源极312与漏极315之间形成栅极绝缘膜313。栅极绝缘膜313上形成词线WL3。源极312通过过孔接触311与布线层305连接。漏极315通过过孔接触316与布线层308连接。栅极绝缘膜313上的词线WL3用作栅极。栅极、源极312、漏极315和N阱区域314起N型晶体管287的作用。
P阱区域321内形成漏极319和源极322。漏极319与源极322之间形成栅极绝缘膜320。栅极绝缘膜320上形成词线WL4。源极322通过过孔接触323与布线层305连接。漏极319通过过孔接触318与布线层308连接。过孔接触316与318之间形成扩散层区域317。栅极绝缘膜320上的词线WL4用作栅极。栅极、源极322、漏极319和P阱区域321起P型晶体管286的作用。P型晶体管286的漏极和N型晶体管287的漏极通过过孔接触307、316和318、布线层308以及底部电极306与存储元件282连接。
非易失性存储器的典型操作
图14是示出本实施方案的非易失性存储器的典型操作的流程图。通常在接通存储系统时开始操作。非易失性存储器200首先确定来自存储器控制器100的命令是否是写入命令(步骤S901)。这里假定来自存储器控制器100的命令是写入命令或读取命令。
如果给出的是写入命令(步骤S901中，为“是”)，则非易失性存储器200获得写入数据(步骤S902)并进行预读取(步骤S903)。非易失性存储器200将写入数据与预读取数据进行逐位比较。非易失性存储器200基于比较结果生成指示用于重写的存储器单元的重置掩模数据(步骤S904)。非易失性存储器200基于重置掩模数据进行将目标存储器单元重写为“1”的重置过程(步骤S905)。
接下来，非易失性存储器200根据写入数据与预读取数据之间的比较结果生成指示用于重写的存储器单元的设置掩模数据(步骤S906)。非易失性存储器200基于设置掩模数据进行将目标存储器单元重写为“0”的设置过程(步骤S907)。
如果给出的是读取命令(步骤S901中，为“否”)，则非易失性存储器200从存储器单元读取数据并将数据馈送至存储器控制器100(步骤S908)。在步骤S907或S908之后，非易失性存储器200生成状态并将状态传输至存储器控制器100(步骤S909)。此后，非易失性存储器200重复步骤S901和后续步骤。
在本发明技术的实施方案中，如上所述，在两个方向上提供电流的N型晶体管和从源极向漏极提供电流的P型晶体管与存储元件连接。该结构有助于增大源-漏电流I1。这允许利用相对较窄的栅极宽度Wn使电流I1大于阈值电流Ith1。相对较窄的栅极宽度Wn会减小在与电流I1相反的方向上流动的电流。这有助于降低功耗并消除存储元件282发生介质击穿的可能性。因此，提高了存储器单元的性能。
<2.变型>
在第一实施方案中，P型晶体管286的栅极宽度和N型晶体管287的栅极宽度大致相同，且P型晶体管286的栅极长度和N型晶体管287的栅极长度也大致相同。替代地，两种类型的晶体管的至少栅极宽度或栅极长度可不同。根据上述表达式1和2，栅极宽度越宽，或栅极长度越短，漏-源电流越大。优选P型晶体管286提供的电流大于N型晶体管287馈送的电流。因此，优选P型晶体管286的栅极宽度窄于N型晶体管287的栅极宽度，且P型晶体管286的栅极长度长于N型晶体管287的栅极长度。第一实施方案的该变型中的存储器单元281与第一实施方案的不同之处在于P型晶体管286与N型晶体管287的至少栅极宽度或栅极长度不同。
图15是说明实施方案的一个变型中的栅极宽度与电流之间的关系的表格图。P型晶体管286的栅极宽度Wp与用于将位重写为“0”的漏-源电流无关。改变栅极宽度Wp，漏-源电流I0基本无变化。同时，根据上述表达式2，N型晶体管287的栅极宽度Wn越宽，漏-源电流I0越大。
同样根据上述表达式2，P型晶体管286的栅极宽度Wp越宽，用于将位重写为“1”的源-漏电流I1越大。根据上述表达式1，在电压VDS等于或低于V峰的低压侧，N型晶体管287的栅极宽度越宽，源-漏电流I1越大。根据上述表达式1，在电压VDS高于V峰的高压侧，N型晶体管287的栅极宽度Wn与源-漏电流I1的关系不大。
将位重写为“0”所必需的阈值电流Ith0小于将位重写为“1”所必需的阈值电流Ith1。这意味着漏-源电流I0可小于源-漏电流I1。为了减小漏-源电流I0，只需使N型晶体管287的栅极宽度Wn变窄便可。虽然使栅极宽度Wn变窄会使源-漏电流I1连同漏-源电流I0一起减小，但可通过加宽栅极宽度Wp来补偿源-漏电流I1的下降。因此，优选栅极宽度Wn窄于栅极宽度Wp。出于相同的原因，优选N型晶体管287的栅极长度长于P型晶体管286的栅极长度。
P型晶体管286的栅极长度与N型晶体管287的栅极长度可相同，而P型晶体管286的栅极宽度与N型晶体管287的栅极宽度可不同。替代地，P型晶体管286的栅极宽度与N型晶体管287的栅极宽度可相同，而P型晶体管286的栅极长度与N型晶体管287的栅极长度可不同。作为另一个替代方案，P型晶体管286的栅极宽度与N型晶体管287的栅极宽度可不同，且P型晶体管286的栅极长度与N型晶体管287的栅极长度也可不同。
图16是示出适用于本实施方案的变型中的不同栅极宽度的源-漏电流的图示。图16中的纵轴表示施加足够高于V峰的电压VDS时出现的源-漏电流I1，横轴表示N型晶体管287的栅极宽度Wn。假设P型晶体管286的栅极宽度Wp恒定(例如，为0.25微米)。如图16所示，改变N型晶体管287的栅极宽度Wn，源-漏电流I1基本恒定；这些参数之间无太大关系。这是因为衬底偏压效应会减小来自N型晶体管287的电流I1n，因此来自P型晶体管286的电流I1p变得与源-漏电流I1一样占优势。
图17是示出适用于本实施方案的变型中的不同栅极宽度的漏-源电流的图示。图16中的纵轴表示施加足够高于V峰的电压VDS时出现的漏-源电流I0，横轴表示N型晶体管287的栅极宽度Wn。Ib代表导致存储元件282发生介质击穿的击穿电流。如图17所示，栅极宽度Wn越窄，漏-源电流I0越小。漏-源电流I0越小，功耗变得越低。漏-源电流I0减小会增大与击穿电流Ib的差值，从而降低存储元件282发生介质击穿的可能性。这允许栅极宽度Wn变窄，从而提高存储器单元281的性能，例如其功率效率或其介质击穿电阻。
在第一实施方案的变型中，如上所述，使N型晶体管287的栅极宽度窄于P型晶体管286的栅极宽度。该结构允许漏-源电流I0小于两种类型的晶体管的栅极宽度大致相同时的漏-源电流I0。这有助于提高存储器单元的功率效率和介质击穿电阻。
上述实施方案仅仅是可实施本发明技术的实例。实施方案的细节基本上符合所附权利要求中要求保护的发明主题。同样，所附权利要求中所述的本发明主题基本上符合具有以上描述中的相同名称的本发明技术的实施方案的细节。然而，这些实施方案并非是限制本发明技术，只要在所附权利要求的范围内，还可对实施方案进行各种修改和改变。
以上结合实施方案讨论的程序可解释为构成具有一系列这种程序的方法。此外，这些过程可解释为形成用于使计算机执行一系列这种过程的程序，或解释为构成存储这种程序的记录介质。记录介质可以是例如光盘(CD)、小型磁盘(MD)、数字化通用磁盘(DVD)、存储卡、蓝光光盘(注册商标)等。
本说明书中提到的有益效果仅仅是实例，并非限制本公开。通过阅读本公开，进一步的优点将显而易见。
本发明的配置可如下：
(1)一种存储器单元，包括：
N型晶体管，其配置成从其源极向漏极或从漏极向源极提供电流；
P型晶体管，其配置成从其源极向漏极提供电流的P型晶体管；和
存储元件，其配置成存储反映从所述N型晶体管的所述漏极以及从所述P型晶体管的所述漏极提供的电流的方向的逻辑值。
(2)如段(1)所述的存储器单元，
其中所述N型晶体管的至少栅极宽度或栅极长度与所述P型晶体管的相应栅极宽度或相应栅极长度不同。
(3)如段(2)所述的存储器单元，
其中所述N型晶体管的栅极宽度窄于所述P型晶体管的栅极宽度。
(4)如段(2)或(3)所述的存储器单元，
其中所述N型晶体管的栅极长度长于所述P型晶体管的栅极长度。
(5)如段(1)至(4)中的任一项所述的存储器单元，
其中所述存储元件为磁隧道结元件。
(6)如段(1)至(5)中的任一项所述的存储器单元，
其中所述存储元件为巨磁阻元件。
(7)一种存储装置，包括：
多个存储器单元，每一个存储器单元包括：配置成从其源极向漏极或从其漏极向源极提供电流的N型晶体管、配置成从其源极向漏极提供电流的P型晶体管，和存储元件，该存储元件配置成存储反映从所述N型晶体管的漏极以及从所述P型晶体管的漏极提供的电流的方向的逻辑值；和
配置成控制所述源极的电位和所述漏极的电位的驱动器。
(8)如段(7)所述的存储装置，
其中所述N型晶体管和所述P型晶体管在彼此垂直的两个方向的每一个方向上交替布置。
(9)如段(7)或(8)所述的存储装置，
其中所述N型晶体管的栅极与第一词线连接，
所述P型晶体管的栅极与和所述第一词线相邻的第二词线连接，
所述存储元件与所述连接线和第一位线连接，且
所述N型晶体管的所述源极和所述P型晶体管的所述源极与和所述第一位线相邻的第二位线连接。
(10)如段(7)至(9)中的任一项所述的存储装置，
其中当被指示重写所述逻辑值时，所述驱动器可使施加于所述源极或所述漏极的电位变得高于施加于另一个的电位。
[附图标记列表]
100 存储器控制器
200 非易失性存储器
210 接口
220 地址电路
230 列解码器
240 存储器控制部分
250 列驱动器
260 行解码器
270 行驱动器
280 存储器单元阵列
281 存储器单元
282 存储元件
283 存储层
284 绝缘层
285 固定层
286 P型晶体管
287 N型晶体管。

Claims (10)

1.一种存储器单元，包括：
N型晶体管，其配置成从其源极向漏极或从漏极向源极提供电流；
P型晶体管，其配置成从其源极向漏极提供电流；和
存储元件，其配置成存储反映从所述N型晶体管的所述漏极以及从所述P型晶体管的所述漏极提供的所述电流的方向的逻辑值。
2.根据权利要求1所述的存储器单元，
其中所述N型晶体管的至少栅极宽度或栅极长度与所述P型晶体管的相应栅极宽度或相应栅极长度不同。
3.根据权利要求2所述的存储器单元，
其中所述N型晶体管的栅极宽度窄于所述P型晶体管的栅极宽度。
4.根据权利要求2所述的存储器单元，
其中所述N型晶体管的栅极长度长于所述P型晶体管的栅极长度。
5.根据权利要求1所述的存储器单元，
其中所述存储元件为磁隧道结元件。
6.根据权利要求1所述的存储器单元，
其中所述存储元件为巨磁阻元件。
7.一种存储装置，包括：
多个存储器单元，每一个存储器单元包括：配置成从其源极向漏极或从其漏极向源极提供电流的N型晶体管、配置成从其源极向漏极提供电流的P型晶体管，和存储元件，存储元件配置成存储反映从所述N型晶体管的所述漏极以及从所述P型晶体管的所述漏极提供的所述电流的方向的逻辑值；和
配置成控制所述源极的电位和所述漏极的电位的驱动器。
8.根据权利要求7所述的存储装置，
其中所述N型晶体管和所述P型晶体管在彼此垂直的两个方向的每一个方向上交替布置。
9.根据权利要求7所述的存储装置，
其中所述N型晶体管的栅极与第一词线连接，
所述P型晶体管的栅极与和所述第一词线相邻的第二词线连接，
所述存储元件与所述连接线和第一位线连接，且
所述N型晶体管的所述源极和所述P型晶体管的所述源极与和所述第一位线相邻的第二位线连接。
10.根据权利要求7所述的存储装置，
其中当被指示重写所述逻辑值时，所述驱动器可使施加于所述源极或所述漏极的电位变得高于施加于另一个的电位。
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