KR20120046247A - 저항 감지 엘리먼트 블록 소거 및 단방향 기록을 갖는 비휘발성 메모리 어레이 - Google Patents

저항 감지 엘리먼트 블록 소거 및 단방향 기록을 갖는 비휘발성 메모리 어레이 Download PDF

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Abstract

비휘발성 메모리 셀 및 그에 대한 연관된 사용 방법이 개시된다. 다양한 실시예들에 따라, 메모리 셀은 제 1 및 제 2 제어 라인들 사이에 직렬로 접속된 저항 감지 엘리먼트(RSE) 및 스위칭 디바이스를 포함한다. 제 1 제어 라인에는 가변 전압이 공급되고, 제 2 제어 라인은 고정 기준 전압으로 유지된다. RSE의 제 1 저항 상태는, 바디-드레인 전류를 스위칭 디바이스를 통해 흐르게 하기 위해 제 1 제어 라인의 가변 저항을 제 2 제어 라인의 고정 기준 전압 미만으로 낮춤으로써 프로그래밍된다. RSE의 상이한 제 2 저항 상태는, 드레인-소스 전류를 스위칭 디바이스를 통해 흐르게 하기 위해 제 1 제어 라인의 가변 전압을 고정 기준 전압 위로 높임으로써 프로그래밍된다.

Description

저항 감지 엘리먼트 블록 소거 및 단방향 기록을 갖는 비휘발성 메모리 어레이{NON?VOLATILE MEMORY ARRAY WITH RESISTIVE SENSE ELEMENT BLOCK ERASE AND UNI-DIRECTIONAL WRITE}
본 발명은 일반적으로 비휘발성 메모리 셀 및 그에 대한 사용 방법에 관한 것이다.
데이터 저장 디바이스들은 사용자 데이터를 빠르고 효과적인 방식으로 저장 및 리트리브(retrieve)하는데 사용될 수 있다. 일부 데이터 저장 디바이스들은 데이터를 저장하기 위해 고체-상태 메모리 셀들의 반도체 어레이를 활용한다. 메모리 셀들은 휘발성 또는 비휘발성일 수 있다. 일부 비휘발성 메모리 셀들에는 단일 트랜지스터("T") 및 단일 프로그래밍 가능 저항 감지 엘리먼트("R")를 갖는 1T1R 구성이 제공될 수 있다.
저항 감지 엘리먼트는 메모리 셀로의 기록 전류들의 인가를 통해 상이한 저항 상태들로 프로그래밍 가능하고, 이러한 상이한 저항 상태들은 상이한 논리 상태들(예를 들면, 논리 0, 1, 10, 등)을 나타내는데 사용될 수 있다. 저항 감지 엘리먼트의 프로그래밍된 상태는 메모리 셀을 통한 판독 전류의 통과에 의해 생성된 전압을 검출하기 위해 감지 증폭기를 사용하여 감지될 수 있다. 비제한적으로, 자기 랜덤 액세스 메모리(MRAM), 스핀-토크 전달 랜덤 액세스 메모리(STRAM), 저항 랜덤 액세스 메모리(RRAM), 위상 변화 랜덤 액세스 메모리(PCRAM), 및 프로그래밍 가능 메탈릭 셀들(PMC들)을 포함하는 다수의 저항 감지 엘리먼트(RSE) 구조들이 알려져 있다.
메모리 셀 트랜지스터는, 기록 및 판독 동작들 동안에 메모리 셀에 대한 액세스를 용이하게 하고, 다른 시간들에서 인접한 셀들로부터 메모리 셀을 분리하기 위한 스위칭 디바이스로서 기능을 한다. 셀 트랜지스터는 n-채널 금속 산화물 반도체 전계 효과 트랜지스터(NMOSFET)로서 실현될 수 있다.
셀 트랜지스터는 RSE를 상이한 저항 상태들로 프로그래밍하는데 사용된 상대적으로 큰 양방향 기록 전류들을 수용하도록 크기 조절될 것이고, 셀 내의 연관된 RSE보다 실질적으로 더 큰 반도체 영역을 요구할 수 있다. 따라서, 셀 트랜지스터의 크기는 반도체 어레이에서 더 큰 면적 데이터 저장 밀도들을 성취하는데 있어서 제한 요인으로서 작용할 수 있다.
본 발명의 다양한 실시예들은 일반적으로 비휘발성 메모리 셀 및 그에 대한 사용 방법에 관한 것이다.
일부 실시예들에 따라, 메모리 셀은 제 1 및 제 2 제어 라인들 사이에 직렬로 접속된 저항 감지 엘리먼트(RSE) 및 스위칭 디바이스를 포함한다. 제 1 제어 라인에는 가변 전압이 공급되고, 제 2 제어 라인은 고정 기준 전압으로 유지된다. RSE의 제 1 저항 상태는, 바디-드레인 전류(body-drain current)를 스위칭 디바이스를 통해 RSE로 흐르게 하기 위해 제 1 제어 라인의 가변 전압을 제 2 제어 라인의 고정 기준 전압 미만으로 낮춤으로써 프로그래밍된다.
본 발명의 다양한 실시예들을 특징화하는 이들 및 다른 특징들 및 이점들은 다음의 상세한 논의 및 첨부한 도면들을 고려하여 이해될 수 있다.
도 1은 본 발명의 다양한 실시예들에 따라 구성 및 동작되는 예시적인 데이터 저장 디바이스의 일반화된 기능도.
도 2는 일부 실시예들에 따른, 도 1의 메모리 어레이의 저항 감지 엘리먼트(RSE)에 대한 예시적인 구성을 도시한 도면.
도 3a 및 도 3b는 다양한 실시예들에 따른, 도 1의 디바이스의 메모리 셀의 소거 및 단방향 기록들을 각각 도시한 도면.
도 4는 도 3a 및 도 3b의 메모리 셀의 입면도.
도 5a 내지 도 5c는, 각각의 단일 컬럼 소거, 다중-컬럼 소거 및 다중-셀 기록 동작들이 실시되는 도 4로부터의 메모리 셀들의 어레이의 간략도.
도 6은 다양한 실시예들에 따른 데이터 액세스 과정에 대한 흐름도.
도 1은 본 발명의 다양한 실시예들에 따라 구성 및 동작되는 데이터 저장 디바이스(100)의 기능 블록도를 제공한다.
도 1에서 디바이스(100)의 상부 레벨 제어는, 프로그래밍 가능 또는 하드웨어 기반 마이크로제어기일 수 있는 제어기(102)에 의해 수행된다. 제어기(102)는 제어기 인터페이스(I/F) 회로(104)를 통해 호스트 디바이스와 통신한다. 메모리 공간(106)은 다수의 메모리 어레이들(108)을 포함한다. 각각의 어레이(108)는 선택된 저장 용량의 반도체 메모리의 블록을 포함한다. 일부 실시예들에서, 상기 디바이스는 고체-상태 드라이브(SSD)로서 특징화된다
도 2는, 데이터를 저장하기 위해 도 1의 메모리 어레이(108)의 다양한 메모리 셀들에서 사용되는 저항 감지 엘리먼트(RSE)(110)를 도시한다. 다른 RSE 구성들이 사용될 수 있지만, 도 2에서 RSE(110)는 스핀-토크 전달 랜덤 액세스 메모리(STRAM)로서 특징화된다. STRAM RSE는 고정 기준층(114), 자유층(116) 및 터널링 배리어 층(118)을 갖는 자기 터널링 접합(MTJ)(112)을 포함한다. MTJ(112)는 전극들(120, 122)에 의해 바운딩(bound)된다. 일부 실시예들에서, 전극들은 RSE MTJ(112)를 통해 전달되는 전류의 스핀을 일정하게 배향시키는 스핀 편광 재료를 포함한다.
기준층(114)은 선택된 방향의 고정 자기 배향을 갖는다. 이러한 고정 자기 배향은, 개별적인 자석(미도시)으로의 피닝(pinning)을 통해서와 같은 다수의 방법들로 설정될 수 있다. 자유층(116)은 기준층(114)의 선택된 방향과 평행하거나 반평행일 수 있는 선택적으로 프로그래밍 가능한 자기 배향을 갖는다. 도 2에 도시된 것과 실질적으로 수직인 배향들과 같은 다른 각각의 자화 배향들이 사용될 수 있다.
MTJ(112)에 대한 저저항 상태(RL)는, 자유층(116)의 자화가 기준층(114)의 자화와 실질적으로 동일한 방향(평행)으로 배향될 때 성취된다. MTJ(112)를 평행한 저저항 상태로 배향시키기 위해, 기록 전류(124)는, 기준층(114)의 자화 방향이 자유층(116)의 자기 배향을 설정하도록 MTJ(112)를 통과한다. 전자들이 전류의 방향에 반대 방향으로 흐르기 때문에, 기록 전류 방향은 자유층(116)으로부터 기준층(114)으로 통과하고, 전자들은 기준층(114)으로부터 자유층(116)으로 이동한다.
MTJ(112)에 대한 고저항 상태(RH)는, 자유층(116)의 자화 방향이 기준층(114)의 방향에 실질적으로 반대인 반평행 배향에서 성취된다. MTJ(112)를 반평행의 저항 상태로 배향시키기 위해, 기록 전류(126)는 스핀-편광 전자들이 반대 방향으로 자유층(116)으로 흐르도록 기준층(114)으로부터 자유층(116)으로 MTJ(112)를 통과한다.
상이한 논리 상태는 MTJ의 프로그래밍 가능 저항들 각각에 할당된다. 일부 실시예들에서, 저저항, 평행 상태는 논리 0을 나타내는데 사용되고, 고저항, 반평행 상태는 논리 1을 나타내는데 사용된다. 부가적인 프로그래밍된 상태들은, MTJ가 다수의 비트들을 저장하도록 구성될 때 사용될 수 있다. 예를 들면, 프로그래밍된 저항들(R1<R2<R3<R4)은 다수의 비트 값들 "00", "01", "10" 및 "11"을 각각 저장하는데 사용될 수 있다.
(110)과 같은 RSE들은, 그가 또 다른 방향과 비교하여 하나의 방향으로 프로그래밍된 상태를 스위칭하기 위해서는 더 많은 기록 노력을 요구할 수 있다는 점에서 비대칭 기록 특성들을 가질 수 있다. 예를 들면, 도 2의 MTJ(112)에 관련하여, 반평행 고저항(RH) 상태로의 기록이 평행 저저항(RL) 상태의 기록과 비교하여 더 큰 크기들의 구동 전압 및 구동 전류를 요구할 수 있다는 것이 발견되었다. 또한, 기록 전류의 방향이 RSE 전에 트랜지스터를 통과할 때, 유효 게이트 전압이 더 낮을 수 있기 때문에, 메모리 셀 내의 스위칭 디바이스 및 RSE의 상대적인 정렬(ordering)은 비대칭 기록 특성들에 기여할 수 있다.
따라서, 본 발명의 다양한 실시예들은 일반적으로 어려운 프로그래밍 방향 및 용이한 프로그래밍 방향을 갖는 저항 감지 엘리먼트(RSE) 및 스위칭 디바이스를 포함하는 메모리 셀에 관한 것이다. 소거 동작은 스위칭 디바이스의 바디-드레인 접합을 순방향 바이어싱함으로써 RSE를 어려운 프로그래밍 방향으로 프로그래밍하도록 수행된다. 기록 동작은, 게이트 제어 전압을 스위칭 디바이스에 인가하고 기록 전류를 스위칭 디바이스의 드레인-소스 접합을 통해 통과시킴으로써 RSE를 용이한 방향으로 프로그래밍하도록 수행된다.
아래에 설명되는 바와 같이, 이것은 감소된 금속화(metallization) 및 제어 회로 요건들을 포함하는 다수의 이점들을 제공한다. 더 높은 데이터 저장 밀도들을 촉진하는 감소된 전류 반송 요건들을 갖는 더 작은 스위칭 디바이스들이 활용될 수 있다. 메모리 셀 구성은 또한 페이지-모드 판독 및 기록 동작들과 같은 더 높은 스루풋 블록 레벨의 판독 및 기록 방식들을 지원한다.
도 3a 및 도 3b는 다양한 실시예들에 따라 구성 및 동작되는 예시적인 메모리 셀(130)을 도시한다. 메모리 셀(130)은 스위칭 디바이스(132)와 직렬로 접속된 RSE(110)를 포함한다. 비제한적으로, RRAM, MRAM, PCRAM 및 PMC들을 포함하여 다른 RSE 구성들이 용이하게 사용될 수 있지만, RSE(100)는 도 2의 MTJ(112)로서 특징화될 수 있다. 프로그래밍 가능 엘리먼트들을 포함하는 다른 스위치 구성들이 사용될 수 있지만, 스위칭 디바이스(132)는 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)로서 특징화될 수 있다.
전극층(134) 및 비아(136)를 포함하는 메모리 셀(110) 내의 지지 구조들은 RSE(110) 및 스위칭 디바이스(트랜지스터)(132)를 상호 접속시킨다. 비트 라인(BL)으로서 특징화된 제 1 제어 라인(138)은 RSE(110)의 상부에 접속된다. 기준 라인으로서 특징화된 제 2 제어 라인(140)은 기준 소스(141)를 통해 접지 또는 몇몇의 다른 기준 레벨과 같은 고정 제어(기준) 전압(VSS)으로 설정된다. 제어 라인(140)은 접지면과 같은 임의의 수의 적절한 형태들을 취할 수 있고, 이러한 경우에, 기준 소스(141)는 접지 종단(ground termination)으로서 특징화될 수 있다.
트랜지스터(132)는 각각의 드레인, 소스 및 게이트 단자들을 포함한다. 드레인 단자는 도시된 바와 같이 (비아(136) 및 전극(138)을 거쳐) RSE(110)에 접속된다. 트랜지스터(132)의 소스 단자는 기준 전압 소스(141)에 접속된다. 트랜지스터(132)의 게이트 단자는 워드 라인(WL)(142)에 의해 공급된 게이트 제어 전압 입력을 수신한다.
논리 0과 같은 제 1 저항 상태로 RSE(110)를 기록하기 위한 소거 동작들이 도 3a에 도시된다. 소거 동작들은, RSE(110)에 대한 어려운 프로그래밍 방향으로 수행되고, 또한, BL(138)의 전압(VBL)을 고정 전압 VSS보다 낮은 레벨(VBL<VSS)로 설정하고, WL(142)를 고정 기준 전압(VSS)으로 설정함으로써 개시될 수 있다.
VBL 전압이 충분히 낮을 때, 트랜지스터(132)의 바디-드레인 다이오드 접합(144)은 순방향 바이어스가 되고, 제 1 기록(프로그래밍) 전류(146)가 드레인을 통해 트랜지스터의 바디로부터 RSE(110)로 흐르도록 허용할 것이다. 도 3a에서, 바디-드레인 PN 접합(144)이 다이오드로서 명시적으로 도시되지만, 이것이 예시만을 위한 것이 이해될 것이고, 접합(144)이 트랜지스터(142)의 특성이고, 부가적인 다이오드 회로 엘리먼트를 나타내지 않는다.
RSE(110)를 논리 1과 같은 제 2 저항 상태로 기록하기 위한 기록 동작들이 도 3b에 도시된다. 기록 동작들은 RSE(110)에 대한 용이한 프로그래밍 방향으로 수행되고, 또한, VDD와 같은 적절한 게이트 제어 전압(VDD>VSS)을 워드 라인(WL)(142)에 적용하고, BL(138)의 전압(VBL)을 고정 전압(VSS)보다 더 높은 레벨(VBL>VSS)로 설정함으로써 개시된다. 이것은 제 2 기록 전류(148)가 RSE(110)를 통해 및 트랜지스터(132)의 드레인-소스 접합을 거쳐 BL(138)로부터 흐르도록 허용한다.
제 2 기록 전류(148)는 제 1 기록 전류(146)와 비교하여 RSE(110)를 통해 반대 방향으로 흐르고, RSE를 상이한 저항 상태로 프로그래밍한다. 바디-드레인 다이오드 전류(146)가 잠재적으로 트랜지스터의 정상 소스-드레인 전류(148)보다 클 수 있다는 것이 고려된다. 따라서, 트랜지스터(132)는, 정해진 반도체 영역에 더 작은 전체 셀 크기 및 더 큰 셀 밀도들을 제공하기 위해, 제 2 기록 전류(148)의 더 낮은 전류 요건들을 수용하도록 크기 조절될 수 있다. 셀(130)이 디바이스 동작 동안에 고정 기준 전압(VSS)으로 계속해서 유지되기 때문에, 제 2 제어 라인(140)에 대한 개별적인 도전체들을 형성하기 위한 금속화 프로세싱 및 구동기 회로가 제거될 수 있다.
도 4는 일부 실시예들에 따른 도 3a 및 도 3b의 메모리 셀(130)의 예시적인 반도체 입면도 레이아웃을 제공한다. 다른 레이아웃들이 용이하게 사용될 수 있다. 셀 트랜지스터(132)의 각각의 소스 및 드레인 영역들을 형성하기 위해 N+ 도핑 영역들(150, 152)이 P 기판(154)에 제공된다. 제어 게이트(156)는 워드 라인(WL)(142)에 연결되고, 트랜지스터 동작을 선택적으로 제어하기 위해 소스 및 드레인 영역들(150, 152)에 걸쳐 있다.
소스 영역(150)은 VSS 소스(141A)를 통해 VSS 전압으로 영구적으로 유지된다. 드레인 영역(152)은 도 3a 및 도 3b에서와 같이 RSE(110)에 연결된다. 제 2 VSS 소스(141B)(141A와 동일한 소스일 수 있음)에 대한 영구적인 접속을 용이하게 하기 위해 P+ 접촉 영역(158)이 기판(154)에 형성된다.
도 3a의 순방향 바이어싱된 PN 접합(144)은 기판(154)의 P 재료 및 N+ 드레인 영역(152) 사이의 경계를 따라 도 4에 도시된다. 도 3a의 소거 전류(146)는 VSS 소스(141B)로부터 P+ 접촉(158), P 기판(154) 및 N+ 드레인 영역(152)을 통해 RSE(110)로 전달된다. 전압 VBL이 VSS 미만으로 유지되고, 게이트(156)가 VSS으로 유지되는 동안, 이러한 바디-드레인 전류가 흐를 것이다.
도 3b의 기록 전류(148)는 비트 라인(BL)(138)으로부터 RSE(110)를 통해 N+ 드레인 영역(152)으로 흐르고, 셀 트랜지스터 채널을 거쳐 N+ 소스 영역(150) 및 VSS 소스(141A)로 흐른다. 이러한 기록 전류는 VSS보다 큰 VBL, 및 게이트(156)가 VDD로 설정된 것에 응답하여 흐를 것이다.
도 5a 내지 도 5c는 셀들의 그룹들에 대한 다양한 소거 및 기록 동작들을 예시하기 위한 메모리 셀들(130)의 어레이를 도시한다. 메모리 셀들(130)은 도 1로부터 선택된 어레이(108)에 대응할 수 있고, 일련의 로우들(rows) 및 컬럼들(columns)로 배열된다. 로우들은 160A-160C로 표기되고, 컬럼들은 162A-162C로 표기된다. 3×3 어레이가 도시되지만, M×N 메모리 블록(가령, 32 로우들 × 4096 컬럼들, 등)을 형성하기 위해 각각 임의의 수의 로우들 및 컬럼들이 사용될 수 있다는 것이 인지될 것이다. 각각의 로우(160A-160C)를 따른 셀들(130)은 공통 워드 라인(142)(WL1-WL3)에 접속되고, 각각의 컬럼(162A-162C)을 따른 셀들(130)은 공통 비트 라인(138)(BL1-BL3)에 접속된다.
도 5a는 단일 컬럼 소거 동작을 예시한다. 도 5a에서, 컬럼(162C)은 워드 라인들(WL1-WL3)을 적절한 기준 전압(예를 들면, VWL = VSS)으로 설정하고, 선택된 컬럼의 전압을 더 낮은 전압(VBL<VSS)으로 설정함으로써 소거된다. 비선택된 컬럼들(162A 및 162B)의 비트 라인들(138)은 또한 적절한 기준 전압(VBL = VSS)으로 설정된다. 이러한 구성은 선택된 컬럼(162C) 내의 메모리 셀들(130) 각각을 소거된 저항 상태, 본 경우에, RL (논리 0)로 기록할 것이다. 비선택된 컬럼들(162A 및 162B) 내의 메모리 셀들(130)의 프로그래밍된 상태들은 계속해서 영향을 받지 않게 될 것이다. 다른 컬럼들(162A, 162B)은 동일한 방식으로 각각 소거될 수 있다.
도 5b는 다중-컬럼 소거 동작을 도시한다. 도 5b에서, 모든 3 개의 컬럼들(162A-162C)의 비트 라인들(BL1-BL3)은 더 낮은 전압(VBL < VSS)으로 설정되고, 워드 라인들(WL1-WL3)은 기준 전압(VSS)으로 설정된다. 이것은 메모리 셀들(130) 모두를 저저항 상태(논리 0)로 설정한다.
도 5c는 어레이(108) 내의 선택된 메모리 셀들(130)이 고저항 RH(논리 1)과 같은 제 2 저항 상태로 기록되는 선택적 기록 동작을 도시한다. 도 5c의 논리 1 들의 기록은 선택된 로우를 따른 다양한 셀들, 또는 선택된 컬럼을 따른 다양한 셀들에 대해 개별적인 셀 기반으로 수행될 수 있다.
예를 들면, 제 1 로우(160A) 내의 제 1 및 제 3 메모리 셀들(130)은, 비트 라인들(BL1 및 BL3)을 하이(VBL > VSS)로 설정하고, 비트 라인(BL2)을 기준 레벨(VBL=VSS)로 설정하고, 워드 라인(WL1)을 하이(VDD)로 설정하고, 워드 라인들(WL2 및 WL3)을 기준 레벨(예를 들면, VBL=VSS)로 설정함으로써 고저항 상태로 기록될 수 있다. 이것은 제 1 로우(160A)를 따라 비트-시퀀스 "101"를 저장하도록 동작한다. 선택된 컬럼을 따른 셀들은, 연관된 비트 라인을 하이로 설정하고, 선택된 컬럼을 따라 기록될 셀들에 대한 워드 라인들을 개별적으로 선택함으로써 유사하게 기록될 수 있다.
선택된 로우 또는 컬럼을 따른 데이터는 후속으로 다수의 방법들로 판독될 수 있다. 일부 실시예들에서, 판독 전류들이 비트 라인들 각각에 의해 선택된 로우를 따른 셀들에 인가되는 페이지-모드 동작이 수행된다. 감지 증폭기 회로(미도시)는 선택된 로우를 따른 각각의 메모리 셀들에 걸쳐 전압 강하를 감지하고, 로우를 따라 저장된 워드 데이터에 대응하는 출력 상태를 래칭(latch)할 수 있다.
도 6은 앞선 논의에 따라 수행되는 단계들을 일반적으로 예시하는 데이터 액세스 과정(200)을 제공한다. 단계(202)에서, 메모리 셀들의 어레이에는 (110)과 같은 비대칭 RSE 및 (132)와 같은 스위칭 디바이스를 갖는 각각의 메모리 셀이 제공된다. 일부 실시예들에서, 메모리 셀들은 로우들 및 컬럼들로 배열되고, 각각의 메모리 셀은 가변 제어 전압을 갖는 제 1 제어 라인 및 고정 기준 전압을 갖는 제 2 제어 라인(기준 라인) 사이에 접속된다.
단계(204)에서, 선택된 컬럼 또는 선택된 컬럼 중 다수와 같은 메모리 셀들의 블록은 메모리 셀들을 제 1 저항 상태로 설정함으로써 소거된다. 일부 실시예들에서, 이것은 연관된 제 1 제어 라인들의 전압을 고정 기준 전압 미만으로 낮추고, 연관된 RSE(도 3a)를 통해 스위칭 디바이스의 바디-드레인 접합 전류를 흐르게 함으로써 수행된다.
단계(206)에서, 소거된 메모리 셀들 중 선택된 셀들은 후속으로, 가령, 선택된 메모리 셀들의 제 1 제어 라인들의 전압을 고정 기준 전압보다 높은 전압으로 올리고, 게이트 제어 전압을 스위칭 디바이스(도 3b)에 인가함으로써 제 2 저항 상태로 기록된다. 그후 과정은 단계(208)에서 종료된다.
당업자에 의해 인지될 수 있는 바와 같이, 본원에 예시된 다양한 실시예들은 종래 기술의 구성들에 비해 다수의 이점들을 제공한다. 셀 트랜지스터를 통한 소스-드레인 전류가 용이한 프로그래밍 방향의 도 2의 예시적인 MTJ(112)의 저저항 평행 상태와 같이 단일 방향으로 기록하는 데에만 사용되기 때문에, 셀 트랜지스터를 통한 소스-드레인 전류는 단일 방향성이다. 도 2의 MTJ(112)의 고저항 반평행 상태와 같은 다른 상태의 기록은 바디-드레인 다이오드 전류를 사용하고, 바디-드레인 다이오드 전류는 어려운 프로그래밍 방향과 일치하는 더 높은 전류일 수 있다.
본원에서 구현된 셀 구성은 더 높은 스핀-토크 전류들의 사용 및/또는 더 작은 디바이스들의 사용을 용이하게 한다. 또한, 본원의 다양한 실시예들은 NMOSFET의 소스의 접속이 기준 전압(VSS)에 직접적으로 접속되도록 허용한다. 이것은 더 작은 비트 셀들의 사용을 가능하게 하고, 활성 소스 라인(SL)에 대한 접속들 및 구동기들에 대한 필요성을 제거하는데, 왜냐하면, 2 개의 활성 신호들만이 각각의 셀(WL 및 BL)에 접속하기 때문이다. 이것은 종래 기술의 구성들보다 더욱 작은 레이아웃을 제공할 수 있다.
본원에서 구현된 바와 같은 블록 소거 접근법은 또한 매우 많은 수의 셀들이 선택된 저항 상태(가령, 논리 0)로 동시에 기록되도록 허용하여, 제어 회로가 발달된 플래시 메모리 제어 기술들에 더욱 가깝게 순응하도록 허용한다. STRAM MTJ들이 본원에서 구현되었지만, 임의의 수의 상이한 형태들의 RSE 및 스위칭 디바이스 구성들에 대해 다양한 실시예들이 적응될 수 있다는 것이 인지될 것이다.
본 발명의 다양한 실시예들의 구조 및 기능의 세부 사항들과 함께, 본 발명의 다양한 실시예들의 다수의 특징들 및 이점들이 앞선 설명에서 제시되었지만, 이러한 상세한 설명이 단지 예시적이고, 특히, 본 발명의 원리들 내의 부분들의 구조 및 배열들에 관련하여, 첨부된 청구항들에 표현된 용어들의 넓은 일반적인 의미에 의해 표시된 최대 범위로 변경들이 세부적으로 이루어질 수 있다는 것이 이해될 것이다.

Claims (20)

  1. 비휘발성 메모리 셀로서,
    제 1 및 제 2 제어 라인들 사이에 직렬로 접속된 저항 감지 엘리먼트(RSE) 및 스위칭 디바이스를 포함하고,
    상기 제 1 제어 라인에는 가변 전압이 공급되고, 상기 제 2 제어 라인은 고정 기준 전압으로 유지되고,
    상기 RSE의 제 1 저항 상태는, 바디-드레인 전류를 상기 스위칭 디바이스를 통해 상기 RSE로 흐르게 하기 위해 상기 제 1 제어 라인의 가변 전압을 상기 제 2 제어 라인의 고정 기준 전압 미만으로 낮춤으로써 프로그래밍되는,
    비휘발성 메모리 셀.
  2. 제 1 항에 있어서,
    상기 제 1 제어 라인은 상기 RSE에 접속된 비트 라인으로서 특징화되고, 상기 제 2 제어 라인은, 상기 메모리 셀에 대한 판독 및 기록 동작들 동안에 상기 메모리 셀 상에서 상기 고정 기준 전압을 계속해서 유지하는 기준 전압 소스에 상기 스위칭 디바이스의 소스 단자를 접속하는,
    비휘발성 메모리 셀.
  3. 제 1 항에 있어서,
    상기 스위칭 디바이스는 게이트 단자를 더 포함하고, 상기 RSE는, 상기 제 1 제어 라인의 가변 전압을 상기 고정 기준 전압 위로 올리고, 상기 스위칭 디바이스를 통한 드레인-소스 도전성 경로를 제공하기 위해 게이트 제어 전압을 상기 게이트 단자에 인가함으로써 제 2 저항 상태로 프로그래밍되는,
    비휘발성 메모리 셀.
  4. 제 3 항에 있어서,
    비대칭 RSE는, 상기 RSE를 상기 제 1 저항 상태로 기록하기 위해 전류가 흐르는 어려운(hard) 프로그래밍 방향, 및 상기 RSE를 상기 제 2 저항 상태로 기록하기 위해 전류가 흐르는 용이한(easy) 프로그래밍 방향을 갖고,
    상기 어려운 프로그래밍 방향은 상기 용이한 프로그래밍 방향과 반대인,
    비휘발성 메모리 셀.
  5. 제 1 항에 있어서,
    상기 RSE는, 고정 방향의 자기 배향(magnetic orientation)을 갖는 고정 기준층 및 선택적으로 가변하는 방향의 자기 배향을 갖는 자유층을 포함하는 자기 터널링 접합(MTJ)으로서 특징화되고, 상기 제 1 저항 상태는 상기 자유층의 자기 배향을 상기 고정 기준층의 자기 배향과 평행이도록 배향시키는,
    비휘발성 메모리 셀.
  6. 제 1 항에 있어서,
    상기 비휘발성 메모리 셀은 메모리 셀들의 어레이로 배열되고,
    상기 메모리 셀들의 어레이는 복수의 로우들(rows) 및 복수의 컬럼들(columns)로 배열되고,
    선택된 컬럼을 따른 상기 메모리 셀들 각각은 상기 제 1 제어 라인에 접속되고, 상기 제 1 제어 라인의 가변 전압이 상기 더 낮은 전압으로 설정될 때, 동시에 상기 제 1 저항 상태로 기록되는,
    비휘발성 메모리 셀.
  7. 제 6 항에 있어서,
    상기 선택된 컬럼을 따른 상기 메모리 셀들 중 전부보다 적은 메모리 셀들은 동시에 제 2 저항 상태로 기록되는,
    비휘발성 메모리 셀.
  8. 제 1 항에 있어서,
    상기 스위칭 디바이스는 각각의 드레인, 소스 및 게이트 단자들을 갖는 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)로서 특징화되고,
    상기 드레인 단자는 상기 RSE와 직렬로 접속되고, 상기 소스 단자는 상기 제 2 제어 라인을 통해 고정 기준 전압 소스에 접속되고, 상기 게이트 단자는 워드 라인에 접속되고,
    상기 워드 라인의 전압이 상기 고정 기준 전압으로 설정되는 동안, 상기 제 1 저항 상태가 기록되는,
    비휘발성 메모리 셀.
  9. 제 1 항에 있어서,
    상기 고정 기준 전압은 전기적 접지인,
    비휘발성 메모리 셀.
  10. 제 1 항에 있어서,
    상기 RSE는, 상기 RSE를 상기 제 1 저항 상태로 기록하기 위해 전류가 제 1 방향으로 흐르는 어려운 프로그래밍 방향, 및 상기 RSE를 상기 제 2 저항 상태로 기록하기 위해 전류가 상기 제 1 방향과 반대인 제 2 방향으로 흐르는 용이한 프로그래밍 방향을 갖고,
    상기 RSE를 상기 어려운 프로그래밍 방향으로 프로그래밍하기 위해 요구된 전류의 크기는, 상기 RSE를 상기 용이한 프로그래밍 방향으로 프로그래밍하기 위해 요구된 전류의 크기보다 더 큰,
    비휘발성 메모리 셀.
  11. 복수의 로우들 및 복수의 컬럼들로 배열된 비휘발성 메모리 셀들의 어레이를 포함하는 장치로서,
    상기 어레이 내의 각각의 메모리 셀은 스위칭 디바이스 및 저항 감지 엘리먼트(RSE)를 포함하고,
    선택된 컬럼 내의 메모리 셀들 각각은 가변 전압이 공급되는 제 1 제어 라인 및 고정 기준 전압으로 유지되는 제 2 제어 라인에 접속되고,
    상기 선택된 컬럼 내의 메모리 셀들은, 상기 제 1 제어 라인의 가변 전압을 상기 제 2 제어 라인의 고정 기준 전압 미만으로 낮추고, 상기 선택된 컬럼의 연관된 스위칭 디바이스들을 통해 각각의 바디-드레인 전류들을 흐르게 함으로써 동시에 제 1 저항 상태로 프로그래밍되는,
    장치.
  12. 제 11 항에 있어서,
    상기 어레이의 선택된 로우 내의 메모리 셀들 각각은 각각의 비트 라인들 및 상기 제 2 제어 라인 사이에 접속되고,
    상기 선택된 로우를 따른 상기 메모리 셀들 전부보다 적은 메모리 셀들은, 상기 고정 기준 전압보다 큰 전압을 연관된 비트 라인들에 선택적으로 인가함으로써 동시에 제 2 저항 상태로 프로그래밍되는,
    장치.
  13. 제 1 및 제 2 제어 라인들 사이에 비휘발성 메모리 셀을 접속하는 단계 ? 상기 메모리 셀은 저항 감지 엘리먼트(RSE)와 직렬인 스위칭 디바이스를 포함하고, 고정 기준 전압은 상기 제 2 제어 라인에 동시에 인가됨 ? ;
    상기 고정 기준 전압보다 낮은 제 1 전압을 상기 제 1 제어 라인에 인가함으로써 상기 RSE를 제 1 저항 상태로 프로그래밍하는 단계; 및
    상기 고정 기준 전압보다 높은 제 2 전압을 상기 제 1 제어 라인에 인가함으로써 상기 RSE를 상이한 제 2 저항 상태로 프로그래밍하는 단계를 포함하는,
    방법.
  14. 제 13 항에 있어서,
    상기 제 1 제어 라인은 상기 RSE에 접속된 비트 라인으로서 특징화되고, 상기 접속하는 단계는, 상기 메모리 셀에 대한 판독 및 기록 동작들 동안에 상기 메모리 셀 상에서 상기 고정 기준 전압을 계속해서 유지하는 기준 전압 소스, 및 상기 스위칭 디바이스의 소스 단자 사이에 상기 제 2 제어 라인을 접속하는 단계를 더 포함하는,
    방법.
  15. 제 13 항에 있어서,
    상기 제 1 프로그래밍하는 단계는 상기 제 1 저항 상태를 프로그래밍하기 위해 바디-드레인 전류를 상기 스위칭 디바이스를 통해 상기 RSE로 전달하는 단계를 포함하고,
    상기 제 2 프로그래밍하는 단계는, 상기 제 2 저항 상태를 프로그래밍하기 위해 상기 스위칭 디바이스의 드레인-소스 도전성 경로에 걸쳐 전류를 흐르게 하기 위한 상기 스위칭 디바이스의 게이트 상의 전압을 선언(assert)하는 단계를 포함하는,
    방법.
  16. 제 13 항에 있어서,
    비대칭 RSE는, 상기 RSE를 상기 제 1 저항 상태로 기록하기 위해 전류가 흐르는 어려운 프로그래밍 방향, 및 상기 RSE를 상기 제 2 저항 상태로 기록하기 위해 전류가 흐르는 용이한 프로그래밍 방향을 갖고,
    상기 어려운 프로그래밍 방향은 상기 용이한 프로그래밍 방향과 반대인,
    방법.
  17. 제 13 항에 있어서,
    상기 RSE는 고정 방향의 자기 배향을 갖는 고정 기준층 및 선택적으로 가변하는 방향의 자기 배향을 갖는 자유층을 포함하는 자기 터널링 접합(MTJ)으로서 특징화되고, 상기 제 1 저항 상태는 상기 자유층의 자기 배향을 상기 고정 기준층의 자기 배향과 평행이도록 배향시키는,
    방법.
  18. 제 13 항에 있어서,
    상기 접속하는 단계는 복수의 메모리 셀들을 로우들 및 컬럼들의 어레이로 제공하는 단계를 포함하고,
    선택된 컬럼을 따른 상기 메모리 셀들 각각은 상기 제 1 제어 라인에 접속되고, 상기 제 1 프로그래밍하는 단계 동안에 동시에 상기 제 1 저항 상태로 기록되는,
    방법.
  19. 제 18 항에 있어서,
    상기 제 2 프로그래밍하는 단계는, 상기 선택된 컬럼을 따른 메모리 셀들 중 전부보다 적은, 상기 선택된 컬럼을 따른 복수의 메모리 셀들을 동시에 상기 제 2 저항 상태로 프로그래밍함으로써, 상기 제 1 및 제 2 프로그래밍 상태들의 마지막에 임하여, 상기 선택된 컬럼을 따른 상기 메모리 셀들의 제 1 부분이 상기 제 1 저항 상태로 프로그래밍되고, 상기 선택된 컬럼을 따른 상기 메모리 셀들의 나머지 부분이 상기 제 2 저항 상태로 프로그래밍되게 하는 단계를 포함하는,
    방법.
  20. 제 13 항에 있어서,
    상기 접속하는 단계의 상기 스위칭 디바이스는 각각의 드레인, 소스 및 게이트 단자들을 갖는 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)로서 특징화되고,
    상기 드레인 단자는 상기 RSE와 직렬로 접속되고, 상기 소스 단자는 상기 제 2 제어 라인을 통해 고정 기준 전압 소스에 접속되고, 상기 게이트 단자는 워드 라인에 접속되고,
    상기 워드 라인의 전압이 상기 고정 기준 전압으로 설정되는 동안, 상기 제 1 저항 상태가 기록되고,
    상기 워드 라인의 전압이 상기 고정 기준 전압보다 높은 레벨로 설정되는 동안, 상기 제 2 저항 상태가 기록되는,
    방법.
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