WO2014080616A1 - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置 Download PDF

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data line
data
cell array
transistor
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礼司 持田
河野　和幸
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パナソニック株式会社
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Definitions

  • the present invention relates to a nonvolatile semiconductor memory device, and more particularly, to a technique for improving basic characteristics of a memory and speeding up reading and writing of data.
  • the main non-volatile memory is a flash memory, but the rewrite time of the flash memory is on the order of microseconds or milliseconds, which hinders the improvement of the performance of a set device equipped with the flash memory.
  • Nonvolatile memories that can be rewritten at high speed and with low power consumption compared to flash memories have been actively developed.
  • a resistance change type memory Resistive Random Access Memory
  • the rewriting time can be rewritten at a high speed of nanosecond order.
  • the voltage required for rewriting requires 10 V or more in the flash memory, but about 1.8 V in the resistance change type memory, so that low power consumption of the nonvolatile memory can be realized.
  • Patent Document 1 discloses a configuration of a read circuit of a resistance change type memory.
  • the memory cell of the resistance change type memory is constituted by a series connection of a resistance change element and a cell transistor.
  • the variable resistance element stores data by being set to a low resistance value or a high resistance value within a resistance value range of 1 K ⁇ to 1 M ⁇ , for example, in accordance with stored data (“0” data, “1” data).
  • the resistance value of the variable resistance element is low, the memory cell current is large, and when the resistance value is high, the memory cell current is small. The data stored in the cell is read out.
  • Patent Document 2 discloses a configuration of a write circuit of a resistance change type memory.
  • the memory cell of the resistance change type memory is constituted by a series connection of a resistance change element and a cell transistor.
  • the resistance change element can have a high resistance or a low resistance depending on the direction of the write voltage. For example, it is possible to increase the resistance of the memory cell by applying a write voltage to the resistance change element side of the memory cell and grounding the cell transistor side, and grounding the resistance change element side of the memory cell and writing to the cell transistor side By applying a voltage, the resistance can be reduced.
  • the above-described conventional variable resistance nonvolatile memory has the following problems. That is, since the bit line is commonly connected to the resistance change element of the memory cell, it is necessary to wire in the upper layer of the resistance change element, and generally the wiring resistance is reduced, but the parasitic capacitance load is increased. However, since the source line is commonly connected to the cell transistors of the memory cell, it is necessary to wire below the bit line, and generally the wiring resistance increases and the parasitic capacitance load decreases. Therefore, at the time of data writing, a write voltage (Vreset) is applied to the bit line when increasing the resistance of the variable resistance element, and a write voltage (Vset) is applied to the source line when decreasing the resistance.
  • Vreset write voltage
  • Vset write voltage
  • the write voltage is applied, since the resistance load of the bit line and the source line is different, the applied voltage is different at both ends of the memory cell. As a result, the basic characteristics of the nonvolatile memory, such as the rewrite frequency characteristic and the data retention characteristic after rewriting, may be deteriorated. Further, it is necessary to charge the bit line when reading data or writing data. However, since the bit line has a large capacitive load, it cannot be charged at high speed.
  • an object of the present invention is to improve the basic characteristics of a memory and speed up data reading and writing in a nonvolatile semiconductor memory device.
  • the nonvolatile semiconductor memory device includes a first memory including at least a first cell transistor and a first variable resistance element having one end connected to the drain end of the first cell transistor as a plurality of memory cells.
  • a second memory cell including a cell, a second cell transistor, and a second variable resistance element having one end connected to the drain end of the second cell transistor, and the plurality of memory cells
  • a plurality of word lines provided in correspondence with each other, a first word line connected to the gate terminal of the first cell transistor and a second word connected to the gate terminal of the second cell transistor.
  • a first data line connecting the source end of the first cell transistor and the other end of the second variable resistance element, the other end of the first variable resistance element, and the first 2 And a second data line for connecting the source terminal of the cell transistor.
  • the nonvolatile semiconductor memory device includes a plurality of memory cells arranged in a matrix and each including a cell transistor and a resistance change element connected to a drain end of the cell transistor, and each row of the plurality of memory cells.
  • a plurality of word lines connected in common to the gate ends of the cell transistors included in the corresponding memory cell, and each column or each row of the plurality of memory cells.
  • a plurality of first data lines connected in common to the resistance change elements included in the corresponding memory cell, and each column or each row of the plurality of memory cells are provided corresponding to each other and included in the corresponding memory cell.
  • a plurality of second data lines commonly connected to the source ends of the cell transistors, and at least one of the plurality of word lines A first memory cell array region including a plurality of word lines and a second memory cell array region including at least one word line different from the word lines included in the first memory cell array region,
  • the plurality of first data lines in the memory cell array region and the plurality of second data lines in the second memory cell array region are connected to each other, and the plurality of data lines in the first memory cell array region are connected to each other.
  • the second data line and the plurality of first data lines in the second memory cell array region are connected to each other.
  • the nonvolatile semiconductor memory device includes a plurality of memory cells arranged in a matrix and each including a cell transistor and a resistance change element connected to a drain end of the cell transistor, and each row of the plurality of memory cells.
  • a plurality of word lines connected in common to the gate ends of the cell transistors included in the corresponding memory cell, and each column or each row of the plurality of memory cells.
  • a plurality of first data lines connected in common to the resistance change elements included in the corresponding memory cell, and each column or each row of the plurality of memory cells are provided corresponding to each other and included in the corresponding memory cell.
  • a plurality of second data lines commonly connected to the source ends of the cell transistors, and at least one of the plurality of word lines A first memory cell array region including a plurality of word lines and a second memory cell array region including at least one word line different from the word lines included in the first memory cell array region, At least one pair of the first and second data lines among the plurality of first and second data lines in the memory cell array region is the plurality of first and second data in the second memory cell array region. Are connected to at least one pair of first and second data lines, and at least one pair of first data lines among the plurality of first and second data lines remaining in the first memory cell array region. And the second data line includes at least one pair of second and second data lines among the plurality of remaining first and second data lines in the second memory cell array region. Beauty and is connected to the first data line.
  • the resistance change element when the resistance change element is increased in resistance when data is written to the memory cell, a write voltage is applied to the first data line and the second data line is grounded.
  • the first data line is grounded, and a write voltage is applied to the second data line.
  • the wiring resistance load of the second data line is larger than that of the first data line, and the voltage drop amounts of these data lines are different from each other, and therefore the same for each of the first and second data lines.
  • the same write voltage is not applied to both ends of the memory cell.
  • the drain voltage Vset for example, 2.4 V
  • the drain voltage Vreset when the resistance change element is lowered has a voltage drop of 300 mV at the end of the memory array
  • the drain voltage Vreset when the resistance is increased
  • 2.4V has a voltage drop of 60 mV at the end of the memory array. Therefore, the voltage balance is lost between the case where the resistance change element has a high resistance and the case where the resistance change element has a low resistance.
  • the number of times of rewriting increases, the data retention characteristics after rewriting deteriorate.
  • the load on the first and second data lines can be equalized.
  • the voltage applied to both ends of the memory cell is also the same.
  • the drain voltage Vset for example, 2.4 V
  • the drain voltage Vreset when the resistance is increased
  • 2.4V has a voltage drop of 180 mV at the end of the memory array. Therefore, the voltage balance is improved between the case where the resistance is increased and the case where the resistance is decreased, and the basic characteristics of the nonvolatile memory such as the rewrite frequency characteristic and the data retention characteristic after the rewrite are improved.
  • charging is performed from the first data line connected to the variable resistance element included in the memory cell, and the second data line connected to the source terminal of the cell transistor is connected to the ground voltage.
  • the data stored in the memory cell is determined by the sense amplifier.
  • the capacitive loads of the first data line and the second data line can be equalized, the capacitive load of the first data line and via is reduced. It can be substantially halved. As a result, the first data line can be charged at high speed.
  • the present invention is more effective in the nonvolatile semiconductor memory device in which the memory capacity tends to increase. is there.
  • the capacitive loads of the first and second data lines can be made uniform, the basic characteristics of the memory are improved and the reading and writing of data are speeded up. be able to.
  • FIG. 1 is a configuration diagram of a memory array that is a main part of a nonvolatile semiconductor memory device according to an embodiment of the present invention.
  • FIG. 2 is a diagram showing a minimum unit configuration of the memory array of FIG.
  • FIG. 3 is a diagram illustrating an overall configuration of the nonvolatile semiconductor memory device according to the embodiment.
  • FIG. 4 is a diagram showing a configuration example of a memory cell included in the memory array of FIG.
  • FIG. 5 is a cross-sectional view of the memory cell shown in FIG.
  • FIG. 6 is a diagram illustrating a relationship between each operation mode of the nonvolatile semiconductor memory device according to the embodiment and a voltage applied to the memory cell.
  • FIG. 1 is a configuration diagram of a memory array that is a main part of a nonvolatile semiconductor memory device according to an embodiment of the present invention.
  • FIG. 2 is a diagram showing a minimum unit configuration of the memory array of FIG.
  • FIG. 3 is a diagram illustrating an overall configuration of
  • FIG. 7 is a diagram illustrating an example of a selected memory cell during a read operation of the nonvolatile semiconductor memory device according to the embodiment.
  • FIG. 8 is an operation waveform diagram at the time of a read operation of the nonvolatile semiconductor memory device according to the first embodiment.
  • FIG. 9 is a diagram illustrating an example of a selected memory cell during a write operation of the nonvolatile semiconductor memory device according to the embodiment.
  • FIG. 10 is an operation waveform diagram during the write operation of the nonvolatile semiconductor memory device according to the embodiment.
  • FIG. 11 is a diagram showing another configuration example of the memory array of FIG.
  • FIG. 12 is a diagram showing still another configuration example of the memory array of FIG.
  • FIG. 1 is a diagram showing a detailed configuration of a memory array that is a main part of a nonvolatile semiconductor memory device according to an embodiment of the present invention, and is a diagram showing a data line connection method that is a feature of the present invention. .
  • FIG. 2 is a diagram showing the configuration of the minimum unit of the memory array of FIG. 1 and 2 will be described in detail after the entire configuration of the nonvolatile semiconductor memory device according to this embodiment is described.
  • FIG. 3 is a diagram showing an overall configuration of the nonvolatile semiconductor memory device according to the present embodiment.
  • the nonvolatile semiconductor memory device includes a memory array 10, a word line driver 20, a column gate 21, a bit switch 22, a sense amplifier 23, a write driver 24, and a control circuit 25.
  • a plurality of memory cells for storing data are arranged inside the memory array 10.
  • word lines WL0_0 to WL0_n, WL1_0 to WL1_n (appropriately abbreviated as WL) and bit lines BL0 to BLm (appropriately abbreviated as BL) provided corresponding to each of the plurality of memory cells.
  • Source lines SL0 to SLm (abbreviated as SL as appropriate) are connected. Details of the memory array 10 will be described later.
  • M and n are integers of 0 or more.
  • the word line driver 20 is a circuit that selects and drives one of the word lines WL connected to the memory array 10 in response to an input address (not shown in FIG. 3).
  • the column gate 21 receives an input address (not shown in FIG. 3), selects one of the bit lines BL and one of the source lines SL connected to the memory array 10, and selects a bit switch 22 is a circuit connected to 22.
  • the bit switch 22 receives an input address (not shown in FIG. 3), and connects either the bit line BL or the source line SL selected by the column gate 21 to a sense amplifier 23 and a write driver 24 described later. And the other is connected to the ground voltage VSS.
  • the sense amplifier 23 is a circuit that determines the data stored in the memory cells of the memory array 10 during a read operation.
  • the read operation is performed by selecting the bit lines BL0 to BLn to which the memory cells are connected through the column gate 21 and the bit switch 22 and connecting them to the sense amplifier 23.
  • the reference current flowing through the sense amplifier 23 is described as an arbitrary value.
  • the present invention can be applied to a case where the reference current is generated using a memory cell or a fixed resistance element. Applicable.
  • the write driver 24 is a circuit that applies a rewrite voltage to the memory array 10 during a data rewrite operation. Specifically, when a data rewrite operation is performed on the memory cell, either the bit line BL or the source line SL is selected and a positive voltage is applied, and when the rewrite operation is not performed, the ground voltage VSS is applied. Circuit. The voltage supplied from the write driver 24 is applied to the selected bit line BL or source line SL via the column gate 21 and the bit switch 22.
  • the control circuit 25 is a circuit that controls various operation modes such as reading and rewriting of the nonvolatile semiconductor memory device, and controls the word line driver 20, column gate 21, bit switch 22, sense amplifier 23, and write driver 24 described above.
  • FIG. 4 is a circuit diagram of a memory cell included in the memory array according to the present embodiment.
  • the nonvolatile semiconductor memory device is described as being configured using, for example, a resistance change memory (ReRAM).
  • the memory cell MC is composed of a series connection of a resistance change element RR and a cell transistor TC.
  • the word line WL is connected to the gate terminal of the cell transistor TC
  • the bit line BL is connected to one end of the resistance change element RR
  • the source line SL is connected to the source end of the cell transistor.
  • the present invention can also be applied to memory cells connected to each other.
  • the memory cell of the nonvolatile semiconductor memory device according to the present embodiment is a “1T1R” type resistance change type memory cell including one cell transistor TC and one resistance change element RR.
  • FIG. 5 is a cross-sectional view of the memory cell shown in FIG. Diffusion regions 31a and 31b are formed on the semiconductor substrate 30, and the diffusion region 31a functions as the source terminal of the cell transistor TC and the diffusion region 31b functions as the drain terminal of the cell transistor.
  • the region between the diffusion regions 31a and 31b acts as a channel region of the cell transistor TC, and an oxide film 32 and a gate electrode 33 (word line WL) made of polysilicon are formed on the channel region, thereby the cell transistor TC. Acts as
  • the source terminal 31a of the cell transistor TC is connected to the source line SL which is the first wiring layer 35a through the via 34a.
  • the drain terminal 31b of the cell transistor TC is connected to the first wiring layer 35b through the via 34b.
  • the first wiring layer 35 b is connected to the second wiring layer 37 through the via 36, and the second wiring layer 37 is connected to the resistance change element RR through the via 38.
  • the resistance change element RR includes a lower electrode 39, a resistance change layer 40, and an upper electrode 41.
  • the resistance change element RR is connected to the bit line BL which is the third wiring layer 43 through the via 42.
  • FIG. 6 is a diagram showing a relationship between each operation mode of the nonvolatile semiconductor memory device according to this embodiment and a voltage applied to the memory cell.
  • the cell transistor TC in the data read operation, is selected by applying a gate voltage Vg_read (for example, 1.8 V) to the word line WL, and the drain voltage Vread (for example, 0.4 V) is applied to the bit line BL. And a ground voltage VSS (0 V) is applied to the source line SL.
  • Vg_read for example, 1.8 V
  • VSS ground voltage
  • the sense amplifier 23 can determine the data stored in the memory cell MC by determining the difference between the current values.
  • the gate voltage Vg_read (for example, 2.4V) is applied to the word line WL to select the cell transistor TC, and the drain voltage Vreset (for example, 2.4V) is applied to the bit line BL.
  • the ground voltage VSS (0 V) is applied to the source line SL.
  • the cell transistor TC is selected by applying a gate voltage Vg_set (for example, 2.4 V) to the word line WL, the ground voltage VSS (0 V) is applied to the bit line BL, and the source line A source voltage Vset (for example, 2.4 V) is applied to SL.
  • Vg_set for example, 2.4 V
  • VSS ground voltage
  • Vset for example, 2.4 V
  • the memory array 10 includes a memory cell array 11 and a memory cell array 12 in which the memory cells MC shown in FIG. 4 are arranged in a matrix in the row direction and the column direction, and an intersecting region 50 described later.
  • the memory cell array 11 as the first memory cell array region includes word lines WL0_0 to WL0_n, bit lines BL0_0 to BL0_m as first data lines, and source lines SL0_0 to SL0_m as second data lines, as described above.
  • the word line WL is connected to the gate end of the cell transistor
  • the bit line BL is connected to one end of the variable resistance element
  • the source line SL is connected to the source end of the cell transistor. That is, the memory cell array 11 includes (n + 1) ⁇ (m + 1) memory cells.
  • the memory cell array 12 as the second memory cell array region includes word lines WL1_0 to WL1_n, bit lines BL1_0 to BL1_m as first data lines, and source lines SL1_0 to SL1_m as second data lines, as described above.
  • the word line WL is connected to the gate end of the cell transistor
  • the bit line BL is connected to one end of the variable resistance element
  • the source line SL is connected to the source end of the cell transistor. That is, the memory cell array 12 includes (n + 1) ⁇ (m + 1) memory cells.
  • the source lines SL0_ to SL_m and the source lines SL1_0 to SL1_m may be the first data lines
  • the bit lines BL0_ to BL_m and the bit lines BL1_0 to BL1_m may be the second data lines.
  • intersection region 50 is connected to the bit lines BL0_0 to BL0_m of the memory cell array 11 and the source lines SL1_0 to SL1_m of the memory cell array 12, respectively, and the source lines SL0_0 to SL0_m of the memory cell array 11 and the bit lines BL1_0 to SL1_m of the memory cell array 12 are connected.
  • BL1_m is a region connected to each other. That is, in the intersection region 50, the bit line BL of the memory cell array 11 and the source line SL of the memory cell array 12, and the source line SL of the memory cell array 11 and the bit line BL of the memory cell array 12 are connected so as to cross.
  • such a connection state is referred to as a cross connection as appropriate.
  • the first memory cell MC0 is configured by series connection of one end of the first variable resistance element RR0 and the drain end of the first cell transistor TC0, and the first word line WL0 is a cell. Connected to the gate terminal of the transistor TC0.
  • the second memory cell MC1 includes a series connection of one end of the second variable resistance element RR1 and the drain end of the second cell transistor TC1, and the second word line WL1 is connected to the gate terminal of the cell transistor TC1. Is done.
  • the bit line BL is connected to the other end of the resistance change element RR0 and the source end of the cell transistor TC1, and the source line SL is connected to the source end of the cell transistor TC0 and the other end of the resistance change element RR1.
  • FIG. 7 is a view showing an example of a selected memory cell during a read operation of the nonvolatile semiconductor memory device according to this embodiment.
  • the bit switch 22 includes first to fourth switch transistors 22a to 22d.
  • the first switch transistor 22a has a gate terminal connected to the bit switch line BS1, and switches connection and disconnection between the bit line BL0 and the ground voltage VSS.
  • the second switch transistor 22b has a gate terminal connected to the bit switch line BS0, and switches connection and disconnection between the bit line BL0 and the sense amplifier 23.
  • the third switch transistor 22c has a gate terminal connected to the bit switch line BS0, and switches connection and disconnection between the source line SL0 and the ground voltage VSS.
  • the fourth switch transistor 22d has a gate terminal connected to the bit switch line BS1, and switches connection and disconnection between the source line SL0 and the sense amplifier 23.
  • FIG. 7 a case where the memory cell MC0 connected to the word line WL0, the bit line BL0, and the source line SL0 of the memory array 10 is selected will be described.
  • the bit switch line BS0 by selecting the bit switch line BS0, the switch transistors 22b and 22c are activated, the bit line BL0 is connected to the sense amplifier 23, and the source line SL0 is connected to the ground voltage VSS.
  • FIG. 7 a case where the memory cell MC1 connected to the word line WL1, the bit line BL0, and the source line SL0 of the memory array 10 is selected will be described.
  • the bit switch line BS1 by selecting the bit switch line BS1, the switch transistors 22a and 22d are activated, the source line SL0 is connected to the sense amplifier 23, and the bit line BL0 is connected to the ground voltage VSS.
  • the bit switch line and the word line WL are selected, and a drain voltage (eg, 0.4 V) is applied to the bit line BL connected to the sense amplifier 23 or the source line SL, so that the memory cell
  • a drain voltage eg, 0.4 V
  • the sense amplifier 23 outputs “0” data.
  • the sense amplifier 23 outputs “1” data.
  • FIG. 8 is an operation waveform diagram during the read operation of the nonvolatile semiconductor memory device according to the present embodiment.
  • the vertical axis represents voltage and the horizontal axis represents time.
  • FIG. 8 is an operation waveform diagram in the case where “1” data is stored in the memory cell MC0 and “0” data is stored in the memory cell MC1 in FIG.
  • FIG. 7 when the memory cell MC0 is selected, by selecting the bit switch line BS0 and the word line WL0 and applying the drain voltage to the bit line BL0, the memory cell current corresponding to the resistance state of the resistance change element RR0 is changed. Flowing. Since the resistance change element RR0 is in the low resistance state, the sense amplifier 23 determines that the read data is “1” data, and “1” data is output to the output terminal OUT.
  • the sense amplifier 23 determines that the read data is “0” data, and “0” data is output to the output terminal OUT.
  • the dotted lines related to the bit line BL0, the source line SL0, and the output terminal OUT are the operation waveforms of the prior art.
  • the rise time of the bit line BL0 is t2
  • the rise time of the output terminal OUT is t4.
  • the rise time of the bit line BL0 is t1
  • the rise time of the output terminal OUT is t3. It can be seen that the reading operation is speeded up.
  • FIG. 9 is a diagram showing an example of a selected memory cell during a write operation of the nonvolatile semiconductor memory device according to this embodiment.
  • the first switch transistor 22a has the gate terminal connected to the bit switch line BS1, and switches between connection and disconnection between the bit line BL0 and the ground voltage VSS.
  • the second switch transistor 22b has a gate terminal connected to the bit switch line BS0, and switches connection and disconnection between the bit line BL0 and the write driver 24.
  • the third switch transistor 22c has a gate terminal connected to the bit switch line BS0, and switches connection and disconnection between the source line SL0 and the ground voltage VSS.
  • the fourth switch transistor 22d has a gate terminal connected to the bit switch line BS1, and switches connection and disconnection between the source line SL0 and the write driver 24.
  • FIG. 9 a case where the memory cell MC0 connected to the word line WL0, the bit line BL0, and the source line SL0 of the memory array 10 is selected will be described.
  • the bit switch line BS0 when resetting (programming), by selecting the bit switch line BS0, the switch transistors 22b and 22c are activated, the bit line BL0 is connected to the write driver 24, and the source line SL0 is connected to the ground voltage VSS. Connected to.
  • the bit switch line BS1 is selected to activate the switch transistors 22a and 22d, the source line SL0 is connected to the write driver 24, and the bit line BL0 is connected to the ground voltage VSS.
  • FIG. 9 the case where the memory cell MC1 connected to the word line WL1, the bit line BL0, and the source line SL0 of the memory array 10 is selected will be described.
  • resetting programming
  • the switch transistors 22a and 22d are activated, the source line SL0 is connected to the write driver 24, and the bit line BL0 is connected to the ground voltage VSS.
  • the bit switch line BS0 is selected to activate the switch transistors 22b and 22c, the bit line BL0 is connected to the write driver 24, and the source line SL0 is connected to the ground voltage VSS.
  • the bit switch line and the word line WL are selected, and the drain voltage (for example, 2.4 V) is applied to the bit line BL connected to the write driver 24 or the source line SL.
  • the resistance changes to a high resistance state (“0” data) or a low resistance state (“1” data).
  • the resistance changes to a high resistance state (“0” data)
  • the resistance changes to a high resistance state (“0" data)
  • the low resistance state (“1" Resistance changes to “data”.
  • FIG. 10 is an operation waveform diagram during the write operation of the nonvolatile semiconductor memory device according to the present embodiment.
  • the vertical axis represents voltage
  • the horizontal axis represents time.
  • the resistance change element RR1 when resetting (programming) the memory cell MC1, by selecting the bit switch line BS1 and the word line WL1, and applying the drain voltage Vreset to the bit line BL0, a positive voltage is applied to the upper electrode of the resistance change element RR1. When applied, the resistance change element RR1 changes its resistance to a high resistance state ("0" data).
  • the dotted lines related to the bit line BL0 and the source line SL0 are the operation waveforms of the prior art.
  • the rise time of the bit line BL0 is t2
  • the rise time of the source line SL0 is t6.
  • the rise time of the bit line BL0 is t1
  • the rise time of the source line SL0 is t5. It can be seen that high-speed writing operation is realized.
  • PLSEN shown in FIG. 9 and FIG. 10 is a clock signal indicating timing for applying a voltage to the bit line BL or the source line SL.
  • the first and second memory cell array regions and the intersecting region are each assumed to be one, but a plurality of these may be arranged. This case will be described below.
  • FIG. 11 is a diagram showing another configuration example of the memory array of FIG.
  • the memory array 10 may include a plurality of memory cell arrays 11 to 1k (ARRAY1 to ARRAYk) and a plurality of intersecting regions 50 to 5k-2.
  • k is an integer of 2 or more.
  • ARRAY1 and ARRAY3 correspond to the first memory cell array region
  • ARRAY2 and ARRAY4 correspond to the second memory cell array region.
  • Crossing regions 50, 51, 52 are provided between ARRAYs 1, 2, ARRAYs 2, 3, and ARRAYs 3, 4.
  • the number of word lines WL0_0 to WL0_n, WL1_0 to WL1_o, WLk-1_0 to WLk-1_p, WLk_0 to WLk_q connected to the memory cell arrays 11 to 1k are different. May be.
  • n, o, p, q are integers of 0 or more.
  • the bit line BL and the source line SL do not need to be cross-connected, and it is sufficient that at least a pair of the bit line BL and the source line SL are cross-connected. . Further, the pair of the bit line BL and the source line SL that are cross-connected may be different for each of the intersection regions 50 to 5k ⁇ 2. Hereinafter, this case will be described.
  • FIG. 12 is a diagram showing still another configuration example of the memory array of FIG. As shown in FIG. 12, in a plurality of intersecting regions 50 to 5k-2 of the memory array 10, a part of a pair of bit lines BL0 to BLm and source lines SL0 to SLm is cross-connected and cross-connected.
  • the pair of the bit line BL and the source line SL may be different for each of the intersecting regions 50 to 5k ⁇ 2.
  • the bit lines BL and the source lines SL may be connected in each of the crossing regions 50 to 5k ⁇ 2.
  • bit line BL and the source line SL to be cross-connected can be efficiently laid out, and the layout area required for the cross connection can be reduced.
  • the nonvolatile semiconductor memory device of the present invention is not limited to the above-described examples, and various modifications and the like are made without departing from the scope of the present invention. It is also effective against
  • the nonvolatile semiconductor memory device of the above embodiment is an example of a resistance change nonvolatile memory (ReRAM), but the present invention is a magnetoresistive nonvolatile memory (MRAM), a phase change nonvolatile memory.
  • the present invention can also be applied to a nonvolatile semiconductor memory device such as a memory (PRAM: Phase Change Random Access Memory) or a ferroelectric nonvolatile memory (FeRAM: Ferroelectric Random Access Memory).
  • bit lines BL and the source lines SL have been described as extending in the column direction, but may be extended in the row direction.
  • the nonvolatile semiconductor memory device can equalize the load due to the wiring and vias of the bit line and the source line. Therefore, the voltage balance between when the resistance is increased and when the resistance is decreased is improved, and the basic characteristics of the nonvolatile memory such as the rewrite frequency characteristic and the data retention characteristic after rewriting are improved. Furthermore, the parasitic capacitance load at the time of data reading or data writing can be substantially halved, and the data reading time and data writing time can be increased. That is, it is possible to realize a nonvolatile memory that can cope with an increase in the number of guaranteed rewrites, an increase in the number of years of data retention, and an increase in data access time.
  • Memory cell array (first memory cell array region) 12 memory cell array (second memory cell array region) 22a first switch transistor 22b second switch transistor 22c third switch transistor 22d fourth switch transistor 23 sense amplifier 24 write driver 50-5k-2 crossing region MC0 first memory cell MC1 second memory cell RR0 First variable resistance element RR1 Second variable resistance element TC0 First cell transistor TC1 Second cell transistor WL0_0 to WL0_n First word line WL1_0 to WL1_n Second word line BL0 to BLm First data line SL0 ⁇ SLm Second data line

Landscapes

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Abstract

　不揮発性半導体記憶装置は、第１のセルトランジスタ（ＴＣ０）と第１の抵抗変化素子（ＲＲ０）とを含む第１のメモリセル（ＭＣ０）と、第２のセルトランジスタ（ＴＣ１）と第２の抵抗変化素子（ＲＲ１）とを含む第２のメモリセル（ＭＣ１）と、第１のセルトランジスタ（ＴＣ０）に接続された第１のワード線（ＷＬ０）と、第２のセルトランジスタ（ＴＣ１）に接続された第２のワード線（ＷＬ１）と、第１のセルトランジスタ（ＴＣ０）と第２の抵抗変化素子（ＲＲ１）とを接続する第１のデータ線（ＳＬ）と、第１の抵抗変化素子（ＲＲ０）と第２のセルトランジスタ（ＴＣ１）とを接続する第２のデータ線（ＢＬ）とを備えている。

Description

不揮発性半導体記憶装置
　本発明は、不揮発性半導体記憶装置に関し、特に、メモリの基本特性の改善、ならびにデータの読出しおよび書込みを高速化する技術に関する。
　近年、電子機器、特に携帯電話(スマートフォンを含む)、携帯音楽プレーヤー、デジタルカメラ、タブレット端末等の需要増に伴い、不揮発性半導体記憶装置の需要が高まっており、大容量化、小型化、高速書換え、高速読出し、低消費電力での動作を実現する技術開発が盛んに行われている。
　現在主力の不揮発性メモリはフラッシュメモリであるが、フラッシュメモリの書換え時間はマイクロ秒、あるいはミリ秒オーダーであるため、フラッシュメモリを搭載したセット機器の性能向上を阻害する要因となっている。
　近年フラッシュメモリと比べて、高速かつ低消費電力での書換えが可能な新規な不揮発性メモリの開発が盛んに行われている。例えば、抵抗変化型素子を記憶素子に用いた抵抗変化型メモリ(ＲｅＲＡＭ：Resistive Random Access Memory)等である。抵抗変化型メモリでは、書換え時間がナノ秒オーダーと高速書換えが可能である。さらに、書換え時に必要な電圧が、フラッシュメモリでは１０Ｖ以上必要であるが、抵抗変化型メモリでは１．８Ｖ程度であるため、不揮発性メモリの低消費電力化が実現可能である。
　特許文献１には、抵抗変化型メモリの読出し回路の構成が開示されている。抵抗変化型メモリのメモリセルは抵抗変化素子とセルトランジスタの直列接続により構成される。抵抗変化素子は格納データ(“０”データ、“１”データ)に応じて、例えば１ＫΩから１ＭΩの抵抗値の範囲において、低抵抗値あるいは高抵抗値に設定されることでデータを記憶する。抵抗変化素子の抵抗値が低い場合はメモリセル電流が多く、高い場合はメモリセル電流が少なくなることを利用して、読出し動作時にはこのメモリセル電流の差異をセンスアンプ回路で検知することでメモリセルに格納されたデータが読み出される。
　前述したメモリセルが行列状に配置されたメモリセルアレイにおいて、各列にそれぞれ対応して設けられた複数のメモリセルに含まれる抵抗変化素子に共通に接続された複数のビット線と、各行にそれぞれ対応して設けられた複数のメモリセルに含まれるセルトランジスタのソース端に共通に接続された複数のソース線とを備えている。そして、データ読出し時には、ビット線またはソース線の一方をセンスアンプ回路に入力し、他方を接地し、ビット線、ソース線に電荷を充電する。これにより、メモリセル電流の差異をセンスアンプ回路で検知することができ、メモリセルに格納されたデータの読出しが可能となる。
　特許文献２には、抵抗変化型メモリの書込み回路の構成が開示されている。抵抗変化型メモリのメモリセルは抵抗変化素子とセルトランジスタの直列接続により構成される。抵抗変化素子は、書込み電圧の向きに応じて、高抵抗化、あるいは低抵抗化することが可能である。例えばメモリセルの抵抗変化素子側に書込み電圧を印加し、セルトランジスタ側を接地することでメモリセルを高抵抗化することができ、メモリセルの抵抗変化素子側を接地し、セルトランジスタ側に書込み電圧を印加することで、低抵抗化することが可能である。
特開２００８－０６５９５３号公報 特開２００８－０５２７８１号公報
　しかしながら、前述した従来の抵抗変化型不揮発性メモリには以下に示す課題がある。すなわち、ビット線はメモリセルの抵抗変化素子に共通に接続される為、抵抗変化素子の上層で配線する必要があり、一般に配線抵抗は小さくなるが、寄生容量負荷は大きくなる。しかし、ソース線はメモリセルのセルトランジスタに共通に接続される為、ビット線よりも下層で配線する必要があり、一般に配線抵抗は大きくなり、寄生容量負荷は小さくなる。その為、データ書込み時、抵抗変化素子を高抵抗化する際はビット線に書込み電圧(Ｖｒｅｓｅｔ)を印加し、低抵抗化する際はソース線に書込み電圧(Ｖｓｅｔ)を印加するが、これら所定の書込み電圧を印加しても、ビット線、ソース線の抵抗負荷が異なる為、メモリセルの両端では印加された電圧が異なることになる。その結果、書換え回数特性や書換え後のデータ保持特性などの不揮発メモリの基本特性が悪化するおそれがある。また、データ読出し時やデータ書込み時に、ビット線に電荷を充電する必要があるが、ビット線の容量負荷が大きい為、高速に充電することが出来ない。
　かかる点に鑑みて、本発明は、不揮発性半導体記憶装置において、メモリの基本特性を改善するとともに、データの読出しおよび書込みを高速化することを目的とする。
　上記課題を解決するため本発明によって次のような解決手段を講じた。不揮発性半導体記憶装置は、複数のメモリセルとして、少なくとも、第１のセルトランジスタと、一端が前記第１のセルトランジスタのドレイン端に接続された第１の抵抗変化素子とを含む第１のメモリセルと、第２のセルトランジスタと、一端が前記第２のセルトランジスタのドレイン端に接続された第２の抵抗変化素子とを含む第２のメモリセルとを有し、前記複数のメモリセルにそれぞれ対応して設けられた複数のワード線として、前記第１のセルトランジスタのゲート端に接続された第１のワード線と、前記第２のセルトランジスタのゲート端に接続された第２のワード線とを有し、前記第１のセルトランジスタのソース端と前記第２の抵抗変化素子の他端とを接続する第１のデータ線と、前記第１の抵抗変化素子の他端と前記第２のセルトランジスタのソース端とを接続する第２のデータ線とを備えている。
　あるいは、不揮発性半導体記憶装置は、行列状に配置され、セルトランジスタと前記セルトランジスタのドレイン端に接続された抵抗変化素子とをそれぞれ含む複数のメモリセルと、前記複数のメモリセルの各行にそれぞれ対応して設けられ、当該対応するメモリセルに含まれるセルトランジスタのゲート端に共通に接続された複数のワード線と、前記複数のメモリセルの各列あるいは各行にそれぞれ対応して設けられ、当該対応するメモリセルに含まれる抵抗変化素子に共通に接続された複数の第１のデータ線と、前記複数のメモリセルの各列あるいは各行にそれぞれ対応して設けられ、当該対応するメモリセルに含まれるセルトランジスタのソース端に共通に接続された複数の第２のデータ線と、前記複数のワード線のうち少なくとも１本のワード線を含む第１のメモリセルアレイ領域と、前記第１のメモリセルアレイ領域に含まれるワード線とは異なる少なくとも１本のワード線を含む第２のメモリセルアレイ領域とを備え、前記第１のメモリセルアレイ領域における前記複数の第１のデータ線と、前記第２のメモリセルアレイ領域における前記複数の第２のデータ線とはそれぞれ接続されており、前記第１のメモリセルアレイ領域における前記複数の第２のデータ線と、前記第２のメモリセルアレイ領域における前記複数の第１のデータ線とはそれぞれ接続されている。
　あるいは、不揮発性半導体記憶装置は、行列状に配置され、セルトランジスタと前記セルトランジスタのドレイン端に接続された抵抗変化素子とをそれぞれ含む複数のメモリセルと、前記複数のメモリセルの各行にそれぞれ対応して設けられ、当該対応するメモリセルに含まれるセルトランジスタのゲート端に共通に接続された複数のワード線と、前記複数のメモリセルの各列あるいは各行にそれぞれ対応して設けられ、当該対応するメモリセルに含まれる抵抗変化素子に共通に接続された複数の第１のデータ線と、前記複数のメモリセルの各列あるいは各行にそれぞれ対応して設けられ、当該対応するメモリセルに含まれるセルトランジスタのソース端に共通に接続された複数の第２のデータ線と、前記複数のワード線のうち少なくとも１本のワード線を含む第１のメモリセルアレイ領域と、前記第１のメモリセルアレイ領域に含まれるワード線とは異なる少なくとも１本のワード線を含む第２のメモリセルアレイ領域とを備え、前記第１のメモリセルアレイ領域における前記複数の第１および第２のデータ線のうち少なくとも１対の第１および第２のデータ線は、前記第２のメモリセルアレイ領域における前記複数の第１および第２のデータ線のうち少なくとも１対の第１および第２のデータ線と接続されており、前記第１のメモリセルアレイ領域における残りの前記複数の第１および第２のデータ線のうち少なくとも１対の第１および第２のデータ線は、前記第２のメモリセルアレイ領域における残りの前記複数の第１および第２のデータ線のうち少なくとも１対の第２および第１のデータ線と接続されている。
　不揮発性半導体記憶装置において、メモリセルへのデータの書込み時に、抵抗変化素子を高抵抗化する場合、第１のデータ線に書込み電圧が印加され、第２のデータ線が接地される。一方、抵抗変化素子を低抵抗化する場合は第１のデータ線が接地され、第２のデータ線に書込み電圧が印加される。
　ここで、従来技術では、第１のデータ線に比べ第２のデータ線の配線抵抗負荷が大きく、これらデータ線の電圧降下量がそれぞれ異なるため、第１および第２のデータ線のそれぞれに同じ書込み電圧を印加しても、メモリセルの両端には同じ書込み電圧が印加されない。例えば、抵抗変化素子を低抵抗化する場合のドレイン電圧Ｖｓｅｔ（例えば２．４Ｖ）は、メモリアレイの端部での電圧降下が３００ｍＶであるのに対し、高抵抗化する場合のドレイン電圧Ｖｒｅｓｅｔ（例えば２．４Ｖ）は、メモリアレイの端部での電圧降下が６０ｍＶである。そのため、抵抗変化素子を高抵抗化する場合と低抵抗化する場合とで電圧のバランスが崩れてしまう。その結果、書換え回数が増加するにつれて、書換え後のデータ保持特性が悪化する。
　これに対して、本発明に係る不揮発性半導体記憶装置では、第１および第２のデータ線の負荷を均等にすることができる。これにより、第１のデータ線と第２のデータ線に同じ書込み電圧を印加した場合、メモリセルの両端に印加される電圧も同じになる。例えば、抵抗変化素子を低抵抗化する場合のドレイン電圧Ｖｓｅｔ（例えば２．４Ｖ）は、メモリアレイの端部での電圧降下が１８０ｍＶであるのに対し、高抵抗化する場合のドレイン電圧Ｖｒｅｓｅｔ（例えば２．４Ｖ）はメモリアレイの端部での電圧降下が１８０ｍＶである。したがって、高抵抗化する場合と低抵抗化する場合とで、電圧バランスが良化し、書換え回数特性や書換え後のデータ保持特性などの不揮発メモリの基本特性が良化する。
　また、データの読出し時には、メモリセルに含まれる抵抗変化素子に接続された第１のデータ線から充電し、セルトランジスタのソース端に接続された第２のデータ線を接地電圧に接続して電流を流し、センスアンプによってメモリセルに格納されたデータが判定される。
　従来技術では、第１のデータ線やビアの容量負荷が大きいため、第１のデータ線を高速に充電することが出来ない。
　これに対して、本発明に係る不揮発性半導体記憶装置では、第１のデータ線と第２のデータ線の容量負荷を均等にすることができるため、第１のデータ線やビアの容量負荷を実質的に半減することができる。これにより、第１のデータ線を高速に充電することが可能である。
　データの書込み時においても、リセット(プログラム)を行う場合、データの読出し時と同様の効果が期待される。
　第１のデータ線と第２のデータ線の容量負荷の差異は、メモリ容量が増加するにつれて顕著になるため、本発明はメモリの容量が増加しがちな不揮発性半導体記憶装置において、より有効である。
　本発明によると、不揮発性半導体記憶装置において、第１および第２のデータ線の容量負荷を均等にすることができるため、メモリの基本特性を改善するとともに、データの読出しおよび書込みを高速化することができる。
図１は、本発明の一実施形態に係る不揮発性半導体記憶装置の主要部であるメモリアレイの構成図である。 図２は、図１のメモリアレイの最小単位の構成を示す図である。 図３は、一実施形態に係る不揮発性半導体記憶装置の全体構成を示す図である。 図４は、図１のメモリアレイに含まれるメモリセルの構成例を示す図である。 図５は、図４に示すメモリセルの断面図である。 図６は、一実施形態に係る不揮発性半導体記憶装置の各動作モードとメモリセルに印加される電圧との関係を示す図である。 図７は、一実施形態に係る不揮発性半導体記憶装置の読出し動作時における選択メモリセルの一例を示す図である。 図８は、第１の実施形態に係る不揮発性半導体記憶装置の読出し動作時における動作波形図である。 図９は、一実施形態に係る不揮発性半導体記憶装置の書込み動作時における選択メモリセルの一例を示す図である。 図１０は、一実施形態に係る不揮発性半導体記憶装置の書込み動作時における動作波形図である。 図１１は、図１のメモリアレイの別の構成例を示す図である。 図１２は、図１のメモリアレイのさらに別の構成例を示す図である。
　以下、本発明の一実施形態について、図面を参照して説明する。各図面における同一の符号は同一の構成要素を示すため、当該符号を繰り返し説明することを省略する場合がある。
　図１は、本発明の一実施形態に係る不揮発性半導体記憶装置の主要部であるメモリアレイの詳細構成を示す図であり、本発明の特徴であるデータ線の接続方法を示した図である。
　図２は、図１のメモリアレイの最小単位の構成を示す図である。なお、図１および図２については本実施形態に係る不揮発性半導体記憶装置の全体構成を説明した後に詳述する。
　図３は、本実施形態に係る不揮発性半導体記憶装置の全体構成を示す図である。不揮発性半導体記憶装置はメモリアレイ１０、ワード線ドライバ２０、カラムゲート２１、ビットスイッチ２２、センスアンプ２３、ライトドライバ２４、制御回路２５を備えている。
　メモリアレイ１０の内部にはデータを格納する複数のメモリセルが配置されている。メモリアレイ１０には、複数のメモリセルのそれぞれに対応して設けられた、ワード線ＷＬ０＿０～ＷＬ０＿ｎ，ＷＬ１＿０～ＷＬ１＿ｎ（適宜、ＷＬと略記する。）、ビット線ＢＬ０～ＢＬｍ（適宜、ＢＬと略記する。）、ソース線ＳＬ０～ＳＬｍ（適宜、ＳＬと略記する。）が接続される。メモリアレイ１０の詳細については後述する。なお、ｍ，ｎは０以上の整数である。
　ワード線ドライバ２０は、入力アドレス(図３には図示していない)を受けてメモリアレイ１０に接続されたワード線ＷＬのいずれか１本を選択して駆動する回路である。
　カラムゲート２１は、入力アドレス(図３には図示していない)を受けてメモリアレイ１０に接続されたビット線ＢＬのいずれか１本およびソース線ＳＬのいずれか１本を選択し、ビットスイッチ２２に接続する回路である。
　ビットスイッチ２２は、入力アドレス(図３には図示していない)を受けて、カラムゲート２１が選択したビット線ＢＬおよびソース線ＳＬのどちらか一方を後述するセンスアンプ２３、ライトドライバ２４に接続し、他方を接地電圧ＶＳＳに接続する回路である。
　センスアンプ２３は、メモリアレイ１０のメモリセルに格納されたデータを読出し動作時に判定する回路である。読出し動作は、メモリセルが接続されたビット線ＢＬ０～ＢＬｎがカラムゲート２１とビットスイッチ２２を介して選択されて、センスアンプ２３に接続されることで行われる。本実施形態では、センスアンプ２３に流れるリファレンス電流は任意の値として説明するが、このリファレンス電流はメモリセルを用いて発生する場合や、固定抵抗素子を用いて発生する場合においても、本発明は適用可能である。
　ライトドライバ２４は、データの書換え動作時にメモリアレイ１０に書換え電圧を印加する回路である。具体的には、メモリセルに対してデータの書換え動作を行う場合はビット線ＢＬあるいはソース線ＳＬのいずれかを選択して正の電圧を、書換え動作を行わない場合は接地電圧ＶＳＳを印加する回路である。ライトドライバ２４から供給された電圧はカラムゲート２１とビットスイッチ２２を介して選択されるビット線ＢＬあるいはソース線ＳＬに印加される。
　制御回路２５は不揮発性半導体記憶装置の読出し、書換えといった各種動作モードを制御する回路であり、前述したワード線ドライバ２０、カラムゲート２１、ビットスイッチ２２、センスアンプ２３、ライトドライバ２４を制御する。
　図４は、本実施形態に係るメモリアレイに含まれるメモリセルの回路図である。本実施形態では、不揮発性半導体記憶装置を、例えば抵抗変化型メモリ(ＲｅＲＡＭ)を用いて構成したものとして説明する。メモリセルＭＣは抵抗変化素子ＲＲとセルトランジスタＴＣの直列接続で構成される。ワード線ＷＬはセルトランジスタＴＣのゲート端子に接続され、ビット線ＢＬは抵抗変化素子ＲＲの一端に接続され、ソース線ＳＬはセルトランジスタのソース端に接続される。本実施形態ではビット線ＢＬに抵抗変化素子ＲＲが、ソース線ＳＬにセルトランジスタＴＣが接続された構成を例に説明するが、ビット線ＢＬにセルトランジスタＴＣが、ソース線ＳＬに抵抗変化素子ＲＲが接続されたメモリセルでも本発明は適用可能である。本実施形態に係る不揮発性半導体記憶装置のメモリセルは１つのセルトランジスタＴＣと１つの抵抗変化素子ＲＲから構成される『１Ｔ１Ｒ』型の抵抗変化型メモリセルである。
　図５は、図４に示すメモリセルの断面図である。半導体基板３０上に拡散領域３１ａ，３１ｂが形成されており、拡散領域３１ａがセルトランジスタＴＣのソース端子として、拡散領域３１ｂがセルトランジスタのドレイン端子として作用する。拡散領域３１ａ，３１ｂ間がセルトランジスタＴＣのチャネル領域として作用し、このチャネル領域上に酸化膜３２、ポリシリコンで形成されるゲート電極３３(ワード線ＷＬ)が形成されることで、セルトランジスタＴＣとして作用する。
　セルトランジスタＴＣのソース端子３１ａはビア３４ａを介して第１配線層３５ａであるソース線ＳＬに接続される。セルトランジスタＴＣのドレイン端子３１ｂはビア３４ｂを介して第１配線層３５ｂに接続される。第１配線層３５ｂはビア３６を介して第２配線層３７に接続され、さらに、第２配線層３７はビア３８を介して抵抗変化素子ＲＲに接続される。抵抗変化素子ＲＲは下部電極３９、抵抗変化層４０、上部電極４１から構成される。抵抗変化素子ＲＲはビア４２を介して第３配線層４３であるビット線ＢＬに接続される。
　図６は、本実施形態に係る不揮発性半導体記憶装置の各動作モードとメモリセルに印加される電圧との関係を示す図である。
　図６において、データの読出し動作時には、ワード線ＷＬにゲート電圧Ｖｇ＿ｒｅａｄ（例えば１．８Ｖ）を印加することでセルトランジスタＴＣを選択状態にし、ビット線ＢＬにドレイン電圧Ｖｒｅａｄ（例えば０．４Ｖ）を印加し、ソース線ＳＬに接地電圧ＶＳＳ（０Ｖ）を印加する。これにより、抵抗変化素子ＲＲが高抵抗状態(リセットあるいはプログラム状態)である場合はメモリセル電流が少なく、逆に、抵抗変化素子ＲＲが低抵抗状態(セットあるいはイレーズ状態)の場合はメモリセル電流が多くなる。したがって、センスアンプ２３で、この電流値の差異を判定することでメモリセルＭＣに格納されたデータがわかる。
　リセット動作(プログラム動作)時には、ワード線ＷＬにゲート電圧Ｖｇ＿ｒｅａｄ（例えば２．４Ｖ）を印加することでセルトランジスタＴＣを選択状態にし、ビット線ＢＬにドレイン電圧Ｖｒｅｓｅｔ（例えば２．４Ｖ）を印加し、ソース線ＳＬに接地電圧ＶＳＳ（０Ｖ）を印加する。これにより、抵抗変化素子ＲＲの上部電極４１に正電圧が印加され高抵抗状態(“０”データ)に抵抗変化する。
　セット動作（イレーズ動作）時には、ワード線ＷＬにゲート電圧Ｖｇ＿ｓｅｔ（例えば２．４Ｖ）を印加することでセルトランジスタＴＣを選択状態にし、ビット線ＢＬに接地電圧ＶＳＳ（０Ｖ）を印加し、ソース線ＳＬにソース電圧Ｖｓｅｔ（例えば２．４Ｖ）を印加する。これにより、抵抗変化素子ＲＲの下部電極３９に正電圧が印加され低抵抗状態(“１”データ)に抵抗変化する。
　図１に戻り、メモリアレイ１０は、図４に示すメモリセルＭＣが行方向と列方向にマトリクス状に配置されたメモリセルアレイ１１とメモリセルアレイ１２と、後述する交差領域５０とを有する。
　第１のメモリセルアレイ領域としてのメモリセルアレイ１１は、ワード線ＷＬ０_０～ＷＬ０_ｎ、第１のデータ線としてのビット線ＢＬ０＿０～ＢＬ０＿ｍ、第２のデータ線としてのソース線ＳＬ０＿０～ＳＬ０＿ｍを備え、前述した通り、ワード線ＷＬはセルトランジスタのゲート端に、ビット線ＢＬは抵抗変化素子の一端に、ソース線ＳＬはセルトランジスタのソース端に接続されている。すなわち、メモリセルアレイ１１は(ｎ＋１)×(ｍ＋１)個のメモリセルから構成されている。
　第２のメモリセルアレイ領域としてのメモリセルアレイ１２は、ワード線ＷＬ１_０～ＷＬ１_ｎ、第１のデータ線としてのビット線ＢＬ１_０～ＢＬ１_ｍ、第２のデータ線としてのソース線ＳＬ１_０～ＳＬ１_ｍを備え、前述した通り、ワード線ＷＬはセルトランジスタのゲート端に、ビット線ＢＬは抵抗変化素子の一端に、ソース線ＳＬはセルトランジスタのソース端に接続されている。すなわち、メモリセルアレイ１２は(ｎ＋１)×(ｍ＋１)個のメモリセルから構成されている。
　なお、ソース線ＳＬ０＿～ＳＬ＿ｍおよびソース線ＳＬ１＿０～ＳＬ１＿ｍを第１のデータ線としてもよく、ビット線ＢＬ０＿～ＢＬ＿ｍおよびビット線ＢＬ１＿０～ＢＬ１＿ｍを第２のデータ線としてもよい。
　交差領域５０は、メモリセルアレイ１１のビット線ＢＬ０_０～ＢＬ０_ｍと、メモリセルアレイ１２のソース線ＳＬ１_０～ＳＬ１_ｍとがそれぞれ接続され、メモリセルアレイ１１のソース線ＳＬ０_０～ＳＬ０_ｍと、メモリセルアレイ１２のビット線ＢＬ１_０～ＢＬ１_ｍとがそれぞれ接続される領域である。すなわち、交差領域５０において、メモリセルアレイ１１のビット線ＢＬおよびメモリセルアレイ１２のソース線ＳＬ、ならびにメモリセルアレイ１１のソース線ＳＬおよびメモリセルアレイ１２のビット線ＢＬが、クロスするように接続されている。以下、このような接続状態を、適宜、クロス接続と表記することとする。
　次に図２について説明する。図２に示すように、第１のメモリセルＭＣ０は、第１の抵抗変化素子ＲＲ０の一端と第１のセルトランジスタＴＣ０のドレイン端との直列接続で構成され、第１のワード線ＷＬ０はセルトランジスタＴＣ０のゲート端子に接続される。第２のメモリセルＭＣ１は、第２の抵抗変化素子ＲＲ１の一端と第２のセルトランジスタＴＣ１のドレイン端との直列接続で構成され、第２のワード線ＷＬ１はセルトランジスタＴＣ１のゲート端子に接続される。ビット線ＢＬは抵抗変化素子ＲＲ０の他端とセルトランジスタＴＣ１のソース端に接続され、ソース線ＳＬはセルトランジスタＴＣ０のソース端と抵抗変化素子ＲＲ１の他端に接続される。
　以下、選択されたメモリセルからデータを読出すモードについて説明する。
　図７は、本実施形態に係る不揮発性半導体記憶装置の読出し動作時の選択メモリセルの一例を示す図である。ここで、ビットスイッチ２２は、第１～第４のスイッチトランジスタ２２ａ～２２ｄを有する。第１のスイッチトランジスタ２２ａは、ゲート端にビットスイッチ線ＢＳ１が接続され、ビット線ＢＬ０と接地電圧ＶＳＳとの接続および遮断を切り替える。第２のスイッチトランジスタ２２ｂは、ゲート端にビットスイッチ線ＢＳ０が接続され、ビット線ＢＬ０とセンスアンプ２３との接続および遮断を切り替える。第３のスイッチトランジスタ２２ｃは、ゲート端にビットスイッチ線ＢＳ０が接続され、ソース線ＳＬ０と接地電圧ＶＳＳとの接続および遮断を切り替える。第４のスイッチトランジスタ２２ｄは、ゲート端にビットスイッチ線ＢＳ１が接続され、ソース線ＳＬ０とセンスアンプ２３との接続および遮断を切り替える。
　図７において、メモリアレイ１０のワード線ＷＬ０、ビット線ＢＬ０、ソース線ＳＬ０に接続されるメモリセルＭＣ０を選択する場合について説明する。この場合、ビットスイッチ線ＢＳ０を選択することで、スイッチトランジスタ２２ｂ，２２ｃが活性化し、ビット線ＢＬ０がセンスアンプ２３に接続され、ソース線ＳＬ０が接地電圧ＶＳＳに接続される。
　また、図７において、メモリアレイ１０のワード線ＷＬ１、ビット線ＢＬ０、ソース線ＳＬ０に接続されるメモリセルＭＣ１を選択する場合について説明する。この場合、ビットスイッチ線ＢＳ１を選択することで、スイッチトランジスタ２２ａ，２２ｄが活性化し、ソース線ＳＬ０がセンスアンプ２３に接続され、ビット線ＢＬ０が接地電圧ＶＳＳに接続される。
　読出し動作時は、ビットスイッチ線とワード線ＷＬとが選択され、センスアンプ２３に接続されたビット線ＢＬ、あるいはソース線ＳＬにドレイン電圧(例えば０．４Ｖ)を印加することで、メモリセルにはそれぞれの抵抗変化素子の抵抗値に応じたメモリセル電流が流れる。メモリセル電流がリファレンス電流ＩＲＥＦよりも少ない場合、すなわち抵抗変化素子の抵抗値が高抵抗値の場合、センスアンプ２３は“０”データを出力する。一方、メモリセル電流がリファレンス電流よりも多い場合、すなわち抵抗変化素子の抵抗値が低抵抗値の場合、センスアンプ２３は“１”データを出力する。これにより、読出し動作が行われる。
　図８は、本実施形態に係る不揮発性半導体記憶装置の読出し動作時における動作波形図である。図８において、縦軸は電圧、横軸は時刻を表す。図８は、図７のメモリセルＭＣ０に“１”データ、メモリセルＭＣ１に“０”データが格納されている場合の動作波形図である。図７において、メモリセルＭＣ０を選択する場合、ビットスイッチ線ＢＳ０とワード線ＷＬ０を選択し、ビット線ＢＬ０にドレイン電圧を印加することで、抵抗変化素子ＲＲ０の抵抗状態に応じたメモリセル電流が流れる。抵抗変化素子ＲＲ０は低抵抗状態であるため、センスアンプ２３は読み出されたデータを“１”データと判定し出力端子ＯＵＴに“１”データが出力される。
　また、メモリセルＭＣ１を選択する場合、ビットスイッチ線ＢＳ１とワード線ＷＬ１を選択し、ソース線ＳＬ０にドレイン電圧を印加することで、抵抗変化素子ＲＲ１の抵抗状態に応じたメモリセル電流が流れる。抵抗変化素子ＲＲ１は高抵抗状態であるため、センスアンプ２３は読み出されたデータを“０”データと判定し出力端子ＯＵＴに“０”データが出力される。
　なお、図８における、ビット線ＢＬ０、ソース線ＳＬ０および出力端子ＯＵＴに係る点線は従来技術の動作波形である。従来技術のビット線ＢＬ０の立ち上がり時刻はｔ２、出力端子ＯＵＴの立ち上がり時刻はｔ４であるのに対して、本実施形態ではビット線ＢＬ０の立ち上がり時刻はｔ１、出力端子ＯＵＴの立ち上がり時刻はｔ３となり、読出し動作の高速化が実現されているのがわかる。
　次に、選択されたメモリセルにデータを格納するモードについて説明する。
　図９は、本実施形態に係る不揮発性半導体記憶装置の書込み動作時の選択メモリセルの一例を示す図である。
　図９に示すビットスイッチ２２において、第１のスイッチトランジスタ２２ａは、ゲート端にビットスイッチ線ＢＳ１が接続され、ビット線ＢＬ０と接地電圧ＶＳＳとの接続および遮断を切り替える。第２のスイッチトランジスタ２２ｂは、ゲート端にビットスイッチ線ＢＳ０が接続され、ビット線ＢＬ０とライトドライバ２４との接続および遮断を切り替える。第３のスイッチトランジスタ２２ｃは、ゲート端にビットスイッチ線ＢＳ０が接続され、ソース線ＳＬ０と接地電圧ＶＳＳとの接続および遮断を切り替える。第４のスイッチトランジスタ２２ｄは、ゲート端にビットスイッチ線ＢＳ１が接続され、ソース線ＳＬ０とライトドライバ２４との接続および遮断を切り替える。
　図９において、メモリアレイ１０のワード線ＷＬ０、ビット線ＢＬ０、ソース線ＳＬ０に接続されるメモリセルＭＣ０を選択する場合について説明する。図９において、リセット（プログラム）を行う場合は、ビットスイッチ線ＢＳ０を選択することで、スイッチトランジスタ２２ｂ，２２ｃが活性化し、ビット線ＢＬ０がライトドライバ２４に接続され、ソース線ＳＬ０が接地電圧ＶＳＳに接続される。セット(イレーズ)を行う場合は、ビットスイッチ線ＢＳ１を選択することで、スイッチトランジスタ２２ａ，２２ｄが活性化し、ソース線ＳＬ０がライトドライバ２４に接続され、ビット線ＢＬ０が接地電圧ＶＳＳに接続される。
　また、図９において、メモリアレイ１０のワード線ＷＬ１、ビット線ＢＬ０、ソース線ＳＬ０に接続されるメモリセルＭＣ１を選択する場合について説明する。リセット(プログラム)を行う場合は、ビットスイッチ線ＢＳ１を選択することで、スイッチトランジスタ２２ａ，２２ｄが活性化し、ソース線ＳＬ０がライトドライバ２４に接続され、ビット線ＢＬ０が接地電圧ＶＳＳに接続される。セット(イレーズ)を行う場合は、ビットスイッチ線ＢＳ０を選択することで、スイッチトランジスタ２２ｂ，２２ｃが活性化し、ビット線ＢＬ０がライトドライバ２４に接続され、ソース線ＳＬ０が接地電圧ＶＳＳに接続される。
　書込み動作時は、ビットスイッチ線とワード線ＷＬとを選択し、ライトドライバ２４に接続したビット線ＢＬ、あるいはソース線ＳＬにドレイン電圧（例えば２．４Ｖ）を印加することで、抵抗変化素子が高抵抗状態(“０”データ)、あるいは低抵抗状態(“１”データ)に抵抗変化する。抵抗変化素子の上部電極に正電圧が印加された場合は高抵抗状態(“０”データ)に抵抗変化し、抵抗変化素子の下部電極に正電圧が印加された場合は低抵抗状態(“１”データ)に抵抗変化する。
　図１０は、本実施形態に係る不揮発性半導体記憶装置の書込み動作時における動作波形図である。図１０において、縦軸は電圧、横軸は時刻を表す。図９のメモリセルＭＣ０にリセット(プログラム)を行う場合、ビットスイッチ線ＢＳ０とワード線ＷＬ０を選択し、ビット線ＢＬ０にドレイン電圧Ｖｒｅｓｅｔを印加することで、抵抗変化素子ＲＲ０の上部電極に正電圧が印加され、抵抗変化素子ＲＲ０が高抵抗状態(“０”データ)に抵抗変化する。
　また、メモリセルＭＣ１にリセット(プログラム)を行う場合、ビットスイッチ線ＢＳ１とワード線ＷＬ１を選択し、ビット線ＢＬ０にドレイン電圧Ｖｒｅｓｅｔを印加することで、抵抗変化素子ＲＲ１の上部電極に正電圧が印加され、抵抗変化素子ＲＲ１が高抵抗状態(“０”データ)に抵抗変化する。
　なお、図１０における、ビット線ＢＬ０およびソース線ＳＬ０に係る点線は従来技術の動作波形である。従来技術のビット線ＢＬ０の立ち上がり時刻はｔ２、ソース線ＳＬ０の立ち上がり時刻はｔ６であるのに対して、本実施形態ではビット線ＢＬ０の立ち上がり時刻はｔ１、ソース線ＳＬ０の立ち上がり時刻はｔ５となり、書込み動作の高速化が実現されているのがわかる。図９および図１０に示すＰＬＳＥＮは、ビット線ＢＬあるいはソース線ＳＬに電圧を印加するタイミングを示すクロック信号である。
　以上、本実施形態によると、不揮発性半導体記憶装置において、データの読出しおよび書込みの高速化を図ることができる。
　なお、本実施形態では、第１および第２のメモリセルアレイ領域、ならびに交差領域はそれぞれ１つであるとして説明したが、これらはそれぞれ複数配置されていてもよい。以下、その場合について説明する。
　図１１は、図１のメモリアレイの別の構成例を示す図である。図１１に示すように、メモリアレイ１０は、複数のメモリセルアレイ１１～１ｋ（ＡＲＲＡＹ１～ＡＲＲＡＹｋ）と複数の交差領域５０～５ｋ－２とを含んでいてもよい。ここで、ｋは２以上の整数とする。例えば、ｋ＝４とした場合、図１１において、ＡＲＲＡＹ１，ＡＲＲＡＹ３が第１のメモリセルアレイ領域に相当し、ＡＲＲＡＹ２，ＡＲＲＡＹ４が第２のメモリセルアレイ領域に相当する。そして、ＡＲＲＡＹ１，２の間、ＡＲＲＡＹ２，３の間、およびＡＲＲＡＹ３，４の間に交差領域５０，５１，５２が設けられる。
　なお、各メモリセルアレイ１１～１ｋに接続されるワード線ＷＬ０_０～ＷＬ０_ｎ，ＷＬ１_０～ＷＬ１_ｏ，ＷＬｋ－１_０～ＷＬｋ－１_ｐ，ＷＬｋ_０～ＷＬｋ_ｑの本数（ｎ，ｏ，ｐ，ｑの値）はそれぞれ異なっていてもよい。ここで、ｎ，ｏ，ｐ，ｑは０以上の整数である。これらワード線ＷＬをより少ない本数毎にメモリセルアレイ１１～１ｋを構成し、交差領域５０～５ｋ－２を配置することで、ビット線ＢＬ０～ＢＬｍとソース線ＳＬ０～ＳＬｍの負荷はより均等になるため、上述した効果をさらに向上させることができる。
　なお、交差領域５０～５ｋ－２において、ビット線ＢＬとソース線ＳＬとがそれぞれクロス接続されている必要はなく、少なくとも１対のビット線ＢＬとソース線ＳＬとがクロス接続されていればよい。また、クロス接続されるビット線ＢＬとソース線ＳＬとの対は、交差領域５０～５ｋ－２毎に異なっていてもよい。以下、この場合について説明する。
　図１２は、図１のメモリアレイのさらに別の構成例を示す図である。図１２に示すように、メモリアレイ１０の複数の交差領域５０～５ｋ－２において、ビット線ＢＬ０～ＢＬｍとソース線ＳＬ０～ＳＬｍの対のうちの一部をクロス接続するとともに、クロス接続する、ビット線ＢＬとソース線ＳＬとの対が交差領域５０～５ｋ－２毎に異なっていてもよい。クロス接続されていない残りのビット線ＢＬと残りのソース線ＳＬとの対については、各交差領域５０～５ｋ－２において、ビット線ＢＬ同士、ソース線ＳＬ同士を接続するようにしてもよい。
　これにより、クロス接続するビット線ＢＬおよびソース線ＳＬについて、効率的なレイアウトが可能となり、クロス接続に必要なレイアウト面積を削減することが可能である。
　以上、本発明の実施形態を説明してきたが、本発明の不揮発性半導体記憶装置は、上述の例示にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更等を加えたものに対しても有効である。例えば、上記実施形態の不揮発性半導体記憶装置は、抵抗変化型不揮発メモリ(ReRAM)の例であったが、本発明は、磁気抵抗型不揮発メモリ(ＭＲＡＭ：Magnetoresistive Random Access Memory)、相変化型不揮発メモリ(ＰＲＡＭ：Phase Change Random Access Memory)、強誘電体型不揮発メモリ(ＦｅＲＡＭ：Ferroelectric Random Access Memory)等の不揮発性半導体記憶装置でも適用可能である。
　なお、上述したメモリアレイ１０において、ビット線ＢＬおよびソース線ＳＬは、列方向に延伸するものとして説明したが、行方向に延伸していてもよい。
　本発明に係る不揮発性半導体記憶装置は、ビット線とソース線の配線やビアによる負荷を均等にすることが可能である。従って、高抵抗化する場合と低抵抗化する場合の電圧バランスが良化し、書換え回数特性や書換え後のデータ保持特性などの不揮発メモリの基本特性が良化する。更に、データ読出し時やデータ書込み時の寄生容量負荷を実質的に半減可能であり、データ読出し時間、データ書込み時間の高速化が可能である。すなわち、書換え保証回数増加や、データ保持年数の増加、データアクセス時間の高速化に対応する不揮発メモリを実現可能であり、例えば、抵抗変化型不揮発性半導体記憶装置等に対して有用である。
　１１　　　　　　　　　　　　メモリセルアレイ（第１のメモリセルアレイ領域）
　１２　　　　　　　　　　　　メモリセルアレイ（第２のメモリセルアレイ領域）
　２２ａ　　　　　　　　　　　第１のスイッチトランジスタ
　２２ｂ　　　　　　　　　　　第２のスイッチトランジスタ
　２２ｃ　　　　　　　　　　　第３のスイッチトランジスタ
　２２ｄ　　　　　　　　　　　第４のスイッチトランジスタ
　２３　　　　　　　　　　　　センスアンプ
　２４　　　　　　　　　　　　ライトドライバ
　５０～５ｋ－２　　　　　　　交差領域
　ＭＣ０　　　　　　　　　　　第１のメモリセル
　ＭＣ１　　　　　　　　　　　第２のメモリセル
　ＲＲ０　　　　　　　　　　　第１の抵抗変化素子
　ＲＲ１　　　　　　　　　　　第２の抵抗変化素子
　ＴＣ０　　　　　　　　　　　第１のセルトランジスタ
　ＴＣ１　　　　　　　　　　　第２のセルトランジスタ
　ＷＬ０＿０～ＷＬ０＿ｎ　　　第１のワード線
　ＷＬ１＿０～ＷＬ１＿ｎ　　　第２のワード線
　ＢＬ０～ＢＬｍ　　　　　　　第１のデータ線
　ＳＬ０～ＳＬｍ　　　　　　　第２のデータ線

Claims (14)

  1. 　複数のメモリセルとして、少なくとも、
    　　第１のセルトランジスタと、一端が前記第１のセルトランジスタのドレイン端に接続された第１の抵抗変化素子とを含む第１のメモリセルと、
    　　第２のセルトランジスタと、一端が前記第２のセルトランジスタのドレイン端に接続された第２の抵抗変化素子とを含む第２のメモリセルとを有し、
    　前記複数のメモリセルにそれぞれ対応して設けられた複数のワード線として、
    　　前記第１のセルトランジスタのゲート端に接続された第１のワード線と、
    　　前記第２のセルトランジスタのゲート端に接続された第２のワード線とを有し、
    　前記第１のセルトランジスタのソース端と前記第２の抵抗変化素子の他端とを接続する第１のデータ線と、
    　前記第１の抵抗変化素子の他端と前記第２のセルトランジスタのソース端とを接続する第２のデータ線とを備えている
    ことを特徴とする不揮発性半導体記憶装置。
  2. 　行列状に配置され、セルトランジスタと前記セルトランジスタのドレイン端に接続された抵抗変化素子とをそれぞれ含む複数のメモリセルと、
    　前記複数のメモリセルの各行にそれぞれ対応して設けられ、当該対応するメモリセルに含まれるセルトランジスタのゲート端に共通に接続された複数のワード線と、
    　前記複数のメモリセルの各列あるいは各行にそれぞれ対応して設けられ、当該対応するメモリセルに含まれる抵抗変化素子に共通に接続された複数の第１のデータ線と、
    　前記複数のメモリセルの各列あるいは各行にそれぞれ対応して設けられ、当該対応するメモリセルに含まれるセルトランジスタのソース端に共通に接続された複数の第２のデータ線と、
    　前記複数のワード線のうち少なくとも１本のワード線を含む第１のメモリセルアレイ領域と、
    　前記第１のメモリセルアレイ領域に含まれるワード線とは異なる少なくとも１本のワード線を含む第２のメモリセルアレイ領域とを備え、
    　前記第１のメモリセルアレイ領域における前記複数の第１のデータ線と、前記第２のメモリセルアレイ領域における前記複数の第２のデータ線とはそれぞれ接続されており、
    　前記第１のメモリセルアレイ領域における前記複数の第２のデータ線と、前記第２のメモリセルアレイ領域における前記複数の第１のデータ線とはそれぞれ接続されている
    ことを特徴とする不揮発性半導体記憶装置。
  3. 　請求項２記載の不揮発性半導体記憶装置において、
    　前記第１および第２のメモリセルアレイ領域は隣り合うように配置されており、
    　前記第１および第２のメモリセルアレイ領域の間には、
    　　前記第１のメモリセルアレイ領域における前記複数の第１のデータ線と、前記第２のメモリセルアレイ領域における前記複数の第２のデータ線とがそれぞれ接続され、かつ前記第１のメモリセルアレイ領域における前記複数の第２のデータ線と、前記第２のメモリセルアレイ領域における前記複数の第１のデータ線とがそれぞれ接続される交差領域が設けられている
    ことを特徴とする不揮発性半導体記憶装置。
  4. 　請求項３記載の不揮発性半導体記憶装置において、
    　複数の前記第１のメモリセルアレイ領域と、
    　前記複数の第１のメモリセルアレイ領域にそれぞれ隣り合うように配置された複数の前記第２のメモリセルアレイ領域と、
    　前記複数の第１および第２のメモリセルアレイ領域の間にそれぞれ配置された複数の前記交差領域とを備えている
    ことを特徴とする不揮発性半導体記憶装置。
  5. 　行列状に配置され、セルトランジスタと前記セルトランジスタのドレイン端に接続された抵抗変化素子とをそれぞれ含む複数のメモリセルと、
    　前記複数のメモリセルの各行にそれぞれ対応して設けられ、当該対応するメモリセルに含まれるセルトランジスタのゲート端に共通に接続された複数のワード線と、
    　前記複数のメモリセルの各列あるいは各行にそれぞれ対応して設けられ、当該対応するメモリセルに含まれる抵抗変化素子に共通に接続された複数の第１のデータ線と、
    　前記複数のメモリセルの各列あるいは各行にそれぞれ対応して設けられ、当該対応するメモリセルに含まれるセルトランジスタのソース端に共通に接続された複数の第２のデータ線と、
    　前記複数のワード線のうち少なくとも１本のワード線を含む第１のメモリセルアレイ領域と、
    　前記第１のメモリセルアレイ領域に含まれるワード線とは異なる少なくとも１本のワード線を含む第２のメモリセルアレイ領域とを備え、
    　前記第１のメモリセルアレイ領域における前記複数の第１および第２のデータ線のうち少なくとも１対の第１および第２のデータ線は、前記第２のメモリセルアレイ領域における前記複数の第１および第２のデータ線のうち少なくとも１対の第１および第２のデータ線と接続されており、前記第１のメモリセルアレイ領域における残りの前記複数の第１および第２のデータ線のうち少なくとも１対の第１および第２のデータ線は、前記第２のメモリセルアレイ領域における残りの前記複数の第１および第２のデータ線のうち少なくとも１対の第２および第１のデータ線と接続されている
    ことを特徴とする不揮発性半導体記憶装置。
  6. 　請求項５記載の不揮発性半導体記憶装置において、
    　前記第１および第２のメモリセルアレイ領域は隣り合うように配置されており、
    　前記第１および第２のメモリセルアレイ領域の間には、
    　　前記第１のメモリセルアレイ領域における前記複数の第１および第２のデータ線のうち少なくとも１対の第１および第２のデータ線と、前記第２のメモリセルアレイ領域における前記複数の第１および第２のデータ線のうち少なくとも１対の第１および第２のデータ線とが接続され、かつ前記第１のメモリセルアレイ領域における残りの前記複数の第１および第２のデータ線のうち少なくとも１対の第１および第２のデータ線と、前記第２のメモリセルアレイ領域における残りの前記複数の第１および第２のデータ線のうち少なくとも１対の第２および第１のデータ線とが接続される交差領域が設けられている
    ことを特徴とする不揮発性半導体記憶装置。
  7. 　請求項６の不揮発性半導体記憶装置において、
    　複数の前記第１のメモリセルアレイ領域と、
    　前記複数の第１のメモリセルアレイ領域にそれぞれ隣り合うように配置された複数の前記第２のメモリセルアレイ領域と、
    　前記複数の第１および第２のメモリセルアレイ領域の間にそれぞれ配置された複数の前記交差領域とを備えている
    ことを特徴とする不揮発性半導体記憶装置。
  8. 　請求項７の不揮発性半導体記憶装置において、
    　前記複数の交差領域では、前記第１のメモリセルアレイ領域における前記少なくとも１対の第１および第２のデータ線と、前記第２のメモリセルアレイ領域における前記少なくとも１対の第２および第１のデータ線とがクロス接続されており、
    　前記複数の交差領域のうち第１および第２の交差領域において、クロス接続される、第１および第２のデータ線の対、ならびに第２および第１のデータ線の対が異なる
    ことを特徴とする不揮発性半導体記憶装置。
  9. 　請求項１，２または５記載の不揮発性半導体記憶装置において、
    　前記複数のメモリセルのいずれかに格納されたデータを判定するセンスアンプと、
    　前記第１のデータ線と接地電圧との接続および遮断を切り替える第１のスイッチトランジスタと、
    　前記第１のデータ線と前記センスアンプとの接続および遮断を切り替える第２のスイッチトランジスタと、
    　前記第２のデータ線と前記接地電圧との接続および遮断を切り替える第３のスイッチトランジスタと、
    　前記第２のデータ線と前記センスアンプとの接続および遮断を切り替える第４のスイッチトランジスタとを有する
    ことを特徴とする不揮発性半導体記憶装置。
  10. 　請求項９の不揮発性半導体記憶装置において、
    　前記複数のメモリセルのうち選択されたメモリセルに格納されたデータを読出すモードでは、前記選択されたメモリセルに対応する前記ワード線に電圧を印加し、
    　前記第１のデータ線に前記選択されたメモリセルの前記抵抗変化素子が接続され、かつ前記第２のデータ線に前記選択されたメモリセルの前記セルトランジスタのソース端が接続される場合には、
    　　前記第２のスイッチトランジスタと前記第３のスイッチトランジスタとを活性化し、
    　　前記第１のデータ線を前記センスアンプに接続し、
    　　前記第２のデータ線を接地電圧に接続し、
    　前記第２のデータ線に前記選択されたメモリセルの前記抵抗変化素子が接続され、かつ前記第１のデータ線に前記選択されたメモリセルの前記セルトランジスタのソース端が接続される場合には、
    　　前記第１のスイッチトランジスタと前記第４のスイッチトランジスタを活性化し、
    　　前記第２のデータ線を前記センスアンプに接続し、
    　　前記第１のデータ線を前記接地電圧に接続する
    ことを特徴とする不揮発性半導体記憶装置。
  11. 　請求項９の不揮発性半導体記憶装置において、
    　前記複数のメモリセルのうち選択されたメモリセルに格納されたデータを読出すモードでは、前記選択されたメモリセルに対応する前記ワード線に電圧を印加し、
    　前記第１のデータ線に前記選択されたメモリセルの前記抵抗変化素子が接続され、かつ前記第２のデータ線に前記選択したメモリセルの前記セルトランジスタのソース端が接続される場合には、
    　　前記第１のスイッチトランジスタと前記第４のスイッチトランジスタとを活性化し、
    　　前記第２のデータ線を前記センスアンプに接続し、
    　　前記第１のデータ線を前記接地電圧に接続し、
    　前記第２のデータ線に前記選択されたメモリセルの前記抵抗変化素子が接続され、かつ前記第１のデータ線に前記選択されたメモリセルの前記セルトランジスタのソース端が接続される場合には、
    　　前記第２のスイッチトランジスタと前記第３のスイッチトランジスタとを活性化し、
    　　前記第１のデータ線を前記センスアンプに接続し、
    　　前記第２のデータ線を前記接地電圧に接続する
    ことを特徴とする不揮発性半導体記憶装置。
  12. 　請求項１，２または５記載の不揮発性半導体記憶装置において、
    　前記複数のメモリセルのいずれかに書込み電圧を印加するドライバを備え、
    　前記第１のデータ線と接地電圧との接続および遮断を切り替える第１のスイッチトランジスタと、
    　前記第１のデータ線と前記ドライバとの接続および遮断を切り替える第２のスイッチトランジスタと、
    　前記第２のデータ線と前記接地電圧との接および遮断を切り替える第３のスイッチトランジスタと、
    　前記第２のデータ線と前記ドライバとの接続および遮断を切り替える第４のスイッチトランジスタとを有する
    ことを特徴とする不揮発性半導体記憶装置。
  13. 　請求項１２の不揮発性半導体記憶装置において、
    　前記複数のメモリセルのうち選択されたメモリセルにデータを格納するモードでは、前記選択されたメモリセルに対応する前記ワード線に電圧を印加し、
    　前記第１のデータ線に前記選択されたメモリセルの前記抵抗変化素子が接続され、かつ前記第２のデータ線に前記選択されたメモリセルの前記セルトランジスタのソース端が接続される場合には、
    　　前記第２のスイッチトランジスタと前記第３のスイッチトランジスタとを活性化し、
    　　前記第１のデータ線を前記ドライバに接続し、
    　　前記第２のデータ線を前記接地電圧に接続し、
    　前記第２のデータ線に前記選択されたメモリセルの前記抵抗変化素子が接続され、かつ前記第１のデータ線に前記選択されたメモリセルの前記セルトランジスタのソース端が接続される場合には、
    　　前記第１のスイッチトランジスタと前記第４のスイッチトランジスタを活性化し、
    　　前記第２のデータ線を前記ドライバに接続し、
    　　前記第１のデータ線を前記接地電圧に接続する
    ことを特徴とする不揮発性半導体記憶装置。
  14. 　請求項１２の不揮発性半導体記憶装置において、
    　前記複数のメモリセルのうち選択されたメモリセルにデータを格納するモードでは、前記選択されたメモリセルに対応する前記ワード線に電圧を印加し、
    　前記第１のデータ線に前記選択されたメモリセルの前記抵抗変化素子が接続され、かつ前記第２のデータ線に前記選択されたメモリセルの前記セルトランジスタのソース端が接続される場合には、
    　　前記第１のスイッチトランジスタと前記第４のスイッチトランジスタを活性化し、
    　　前記第２のデータ線をドライバに接続し、
    　　前記第１のデータ線を接地電圧に接続し、
    　前記第２のデータ線に前記選択されたメモリセルの前記抵抗変化素子が接続され、かつ前記第１のデータ線に前記選択されたメモリセルの前記セルトランジスタのソース端が接続される場合には、
    　　前記第２のスイッチトランジスタと前記第３のスイッチトランジスタとを活性化し、
    　　前記第１のデータ線を前記ドライバに接続し、
    　　前記第２のデータ線を前記接地電圧に接続する
    ことを特徴とする不揮発性半導体記憶装置。
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