JP2015079869A - メモリ装置、アクセス方法 - Google Patents
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Abstract
【課題】記憶素子に印加できる電流を増大させつつ、セルサイズの増加を抑制できる抵抗変化メモリを提供する。
【解決手段】メモリセルは抵抗値の変化により情報を記憶する記憶素子と２つの選択トランジスタとを有する。記憶素子の一端は対応する２つのうちの一方のビット線に接続され、他端は２つの選択トランジスタの各ドレインに接続される。２つの選択トランジスタの各ソースは他方のビット線に接続される。２つの選択トランジスタのそれぞれのゲートは対応する２つのワード線に接続される。そしてこのメモリセルが第１の方向に繰り返し配置されることによって１単位のカラムが構成され、このカラムが第２の方向に繰り返し配置されることによってメモリセルアレイが構成されるようにする。
【選択図】図３
【解決手段】メモリセルは抵抗値の変化により情報を記憶する記憶素子と２つの選択トランジスタとを有する。記憶素子の一端は対応する２つのうちの一方のビット線に接続され、他端は２つの選択トランジスタの各ドレインに接続される。２つの選択トランジスタの各ソースは他方のビット線に接続される。２つの選択トランジスタのそれぞれのゲートは対応する２つのワード線に接続される。そしてこのメモリセルが第１の方向に繰り返し配置されることによって１単位のカラムが構成され、このカラムが第２の方向に繰り返し配置されることによってメモリセルアレイが構成されるようにする。
【選択図】図３
Description
本技術は、抵抗値の変化により情報を記憶する記憶素子を有するメモリ装置と、そのメモリ装置に対するアクセス方法についての技術分野に関する。
モバイル端末から大容量サーバに至るまで、各種情報機器の飛躍的な発展に伴い、これを構成するメモリやロジック等の素子においても、高集積化、高速化、低消費電力化等、さらなる高性能化が追求されている。
特に、半導体不揮発性メモリの進歩は著しく、大容量ファイルメモリとしてのフラッシュメモリは、ハードディスクドライブを駆逐する勢いで普及が進んでいる。
特に、半導体不揮発性メモリの進歩は著しく、大容量ファイルメモリとしてのフラッシュメモリは、ハードディスクドライブを駆逐する勢いで普及が進んでいる。
一方、コードストレージ用、さらにはワーキングメモリへの展開を睨み、現在一般に用いられているＮＯＲフラッシュメモリ、ＤＲＡＭ等を置き換えるべく、半導体不揮発性メモリの開発が進められている。例えば、磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetic Random Access Memory）、抵抗ランダムアクセスメモリ（ＲｅＲＡＭ：Resistive Random Access Memory）、相変化ランダムアクセスメモリ（ＰＣＲＡＭ：Phase-Change Random Access Memory）が挙げられる。これらは、抵抗値の変化によりデータを保持する記憶素子を備えており、一般に抵抗変化メモリと呼ばれる。
これらの不揮発性メモリの中でも、ＭＲＡＭは、磁性体の磁化方向によりデータ記憶を行うために、高速の書き換え、かつ、ほぼ無限（１０15回以上）の書き換えが可能である。ＭＲＡＭは、その高速動作と信頼性から、今後、コードストレージやワーキングメモリへの展開が期待されている。
これらの不揮発性メモリの中でも、ＭＲＡＭは、磁性体の磁化方向によりデータ記憶を行うために、高速の書き換え、かつ、ほぼ無限（１０15回以上）の書き換えが可能である。ＭＲＡＭは、その高速動作と信頼性から、今後、コードストレージやワーキングメモリへの展開が期待されている。
特許文献１、２に記載されているように、ＭＲＡＭの書き込み方式には、配線から発生する電流磁界によって磁化を反転させる磁界書き込み方式と、スピントランスファートルクによって磁化を反転させるスピン注入書き込み方式がある。
磁界書き込み方式に比べ、スピン注入書き込み方式では、電流磁界を発生させるための配線が不要であるため、セル構造が単純になるという利点がある。以下、スピン注入書き込み方式のＭＲＡＭを単にＭＲＡＭと呼ぶことにする。
磁界書き込み方式に比べ、スピン注入書き込み方式では、電流磁界を発生させるための配線が不要であるため、セル構造が単純になるという利点がある。以下、スピン注入書き込み方式のＭＲＡＭを単にＭＲＡＭと呼ぶことにする。
ＭＲＡＭの記憶素子は、ＭＴＪ（Magnetic Tunnel Junction）により構成されている。
ＭＴＪは、ある方向に磁化が固定された磁性層（以下、磁化固定層と呼ぶ。）と、磁化が固定されない磁性層（以下、記憶層と呼ぶ。）とを備え、磁化固定層と記憶層との間にトンネル絶縁層を設けることで、トンネル接合を形成している。
そして、磁化固定層の磁化の向きと記憶層の磁化の向きの相対角度によって、ＭＴＪの抵抗が変化する、いわゆるトンネル磁気抵抗効果を用いて、“０”“１”の読み出しを行う。
一方、書き込みは、磁化固定層を通過するスピン偏極電子が、記憶層に進入する際に、その磁性層にトルクを与えることを利用したもので、ある閾値以上の電流を流せば、記憶層の磁化の向きが反転する。
ＭＴＪは、ある方向に磁化が固定された磁性層（以下、磁化固定層と呼ぶ。）と、磁化が固定されない磁性層（以下、記憶層と呼ぶ。）とを備え、磁化固定層と記憶層との間にトンネル絶縁層を設けることで、トンネル接合を形成している。
そして、磁化固定層の磁化の向きと記憶層の磁化の向きの相対角度によって、ＭＴＪの抵抗が変化する、いわゆるトンネル磁気抵抗効果を用いて、“０”“１”の読み出しを行う。
一方、書き込みは、磁化固定層を通過するスピン偏極電子が、記憶層に進入する際に、その磁性層にトルクを与えることを利用したもので、ある閾値以上の電流を流せば、記憶層の磁化の向きが反転する。
ところで、ＭＴＪによる記憶素子への書き込みに際し、“０”“１”の選択は、ＭＴＪに流す電流の極性を変えることにより行う。
ＭＴＪに流す電流の極性を変えることが必要なため、ひとつのＭＴＪはセルトランジスタを介して２本の配線（ビット線ＢＬとソース線ＳＬ）に接続される。ビット線ＢＬとソース線ＳＬを平行に配置するために、メモリセルの幅は４Ｆが必要となる（“Ｆ”はフューチャーサイズ：Feature Size）。また、メモリセルの高さは３Ｆであるため、メモリセルのサイズは、１２Ｆ2であった。これは、ＤＲＡＭのメモリセルのサイズ６Ｆ2に比べて２倍であり、高容量のメモリを実現するにあたって不利となっていた。
ＭＴＪに流す電流の極性を変えることが必要なため、ひとつのＭＴＪはセルトランジスタを介して２本の配線（ビット線ＢＬとソース線ＳＬ）に接続される。ビット線ＢＬとソース線ＳＬを平行に配置するために、メモリセルの幅は４Ｆが必要となる（“Ｆ”はフューチャーサイズ：Feature Size）。また、メモリセルの高さは３Ｆであるため、メモリセルのサイズは、１２Ｆ2であった。これは、ＤＲＡＭのメモリセルのサイズ６Ｆ2に比べて２倍であり、高容量のメモリを実現するにあたって不利となっていた。
特許文献３では、隣接するビット線ＢＬとソース線ＳＬを共有化することによってメモリセルのサイズを６Ｆ2まで縮小させる方法が開示されているが、セルトランジスタのゲート幅は１Ｆと小さくなっている。記憶層の磁化を反転させるための電流がセルトランジスタで流せる電流よりも大きい場合には、書き込みができないという問題がある。安定した書き込みを行うためには、セルトランジスタのゲート幅はできるだけ大きくしたほうが望ましい。
これらのことに鑑みて本技術は、記憶素子に印加できる電流を増大させつつ、セルサイズの増加を抑制できる抵抗変化メモリを提供することを目的とする。
第１に、本技術に係るメモリ装置は、第１の方向に延在する複数のビット線と、前記第１の方向に交差する第２の方向に延在する複数のワード線と、それぞれが対応する２つの前記ワード線と２つの前記ビット線に接続される複数のメモリセルとを備える。前記メモリセルのそれぞれは、抵抗値の変化により情報を記憶する記憶素子と２つの選択トランジスタとを有する。この記憶素子の一端はそのメモリセルに対応する２つのうちの一方のビット線に接続され、前記記憶素子の他端は前記２つの選択トランジスタの各ドレインに接続され、前記２つの選択トランジスタの各ソースはそのメモリセルに対応する２つのうちの他方のビット線に接続され、前記２つの選択トランジスタの一方はゲートがそのメモリセルに対応する２つのうちの一方のワード線に接続され、前記２つの選択トランジスタの他方はゲートがそのメモリセルに対応する２つのうちの他方のワード線に接続されている。そして前記メモリセルが前記第１の方向に繰り返し配置されることによって１単位のカラムが構成され、前記カラムが前記第２の方向に繰り返し配置されることによってメモリセルアレイが構成されているものである。
この構成の場合、１つの記憶素子に対して、２つの選択トランジスタを介してアクセスのための電流が流される。
この構成の場合、１つの記憶素子に対して、２つの選択トランジスタを介してアクセスのための電流が流される。
第２に、上記した本技術に係るメモリ装置においては、前記カラム内で前記第１の方向に隣接する２つのメモリセルは、隣接する選択トランジスタのソースを共有することが望ましい。
拡散領域が共用されるなどで隣接する２つのメモリセルにおいてソースが共有される構成とすることでメモリセルアレイの効率的なレイアウトが可能となる。
拡散領域が共用されるなどで隣接する２つのメモリセルにおいてソースが共有される構成とすることでメモリセルアレイの効率的なレイアウトが可能となる。
第３に、上記した本技術に係るメモリ装置においては、前記メモリセルアレイ内で前記第２の方向に隣接する２つのカラムにおいて、１つの前記ビット線が共有され、偶数番目のカラムと奇数番目のカラムは、ワード線を１本ずらした状態で配置されていることが望ましい。
１つのメモリセルに対して２つのビット線と２つのワード線が対応する構成になるが、この場合に、隣接する２つのカラムにおいて、１つのビット線を共有させる。
また偶数番目のカラムと奇数番目のカラムを、ワード線が１本ずれた状態で配置することで効率的なレイアウトを実現する。
１つのメモリセルに対して２つのビット線と２つのワード線が対応する構成になるが、この場合に、隣接する２つのカラムにおいて、１つのビット線を共有させる。
また偶数番目のカラムと奇数番目のカラムを、ワード線が１本ずれた状態で配置することで効率的なレイアウトを実現する。
第４に、上記した本技術に係るメモリ装置においては、前記メモリセルに対するアクセスとして、アクセス対象のメモリセルに対応する２つのワード線への所定の選択電圧の印加により、該メモリセルの前記２つの選択トランジスタを導通させ、該メモリセルに対応する２つのビット線に第１の電圧と第２の電圧を印加するものとする。
２つのワード線により選択トランジスタをオンとしてメモリセルを選択する。そして２つのビット線の電位関係により“０”又は“１”の情報を記憶素子に書き込むための電流が流れるようにする。
２つのワード線により選択トランジスタをオンとしてメモリセルを選択する。そして２つのビット線の電位関係により“０”又は“１”の情報を記憶素子に書き込むための電流が流れるようにする。
本技術に係るアクセス方法は、第１に、上述の構成のメモリ装置に対するアクセス方法として、アクセス対象のメモリセルに対応する２つのワード線への所定の選択電圧の印加により、該メモリセルの前記２つの選択トランジスタを導通させ、該メモリセルに対応する２つのビット線における第１のビット線に第１の電圧を印加し、前記２つのビット線における第２のビット線にと第２の電圧を印加する。
即ち２つのワード線により選択トランジスタをオンとしてメモリセルを選択する。そして２つのビット線の電位関係により“０”又は“１”の情報を記憶素子に書き込むための電流が流れるようにする。
即ち２つのワード線により選択トランジスタをオンとしてメモリセルを選択する。そして２つのビット線の電位関係により“０”又は“１”の情報を記憶素子に書き込むための電流が流れるようにする。
第２に、上記した本技術に係るアクセス方法においては、前記メモリ装置が、前記メモリセルアレイ内で前記第２の方向に隣接する２つのカラムにおいて、１つの前記ビット線が共有され、かつ、偶数番目のカラムと奇数番目のカラムは、ワード線を１本ずらした状態で配置されている構成とされている場合、アクセス対象のメモリセルに対応する前記第１のビット線よりも前記第２のビット線側に位置する全てのビット線に前記第２の電圧を印加し、アクセス対象のメモリセルに対応する前記第２のビット線よりも前記第１のビット線側に位置する全てのビット線に前記第１の電圧を印加することが望ましい。
これによりメモリセルに対するアクセス時に配線容量の影響を排除する。
これによりメモリセルに対するアクセス時に配線容量の影響を排除する。
第３に、上記した本技術に係るアクセス方法においては、前記アクセス対象のメモリセルに対するアクセスを行った後に、隣接するカラムのメモリセルにアクセスを行う場合、前記第１，第２のビット線の一方の印加電圧を変化させることが望ましい。
これにより、順次メモリセルにアクセスする際に、各ビット線に電圧変動が生じる機会がなるべく少なくなるようにする。
これにより、順次メモリセルにアクセスする際に、各ビット線に電圧変動が生じる機会がなるべく少なくなるようにする。
第４に、上記した本技術に係るアクセス方法においては、前記アクセス対象のメモリセルに対するアクセスを行った後に、前記第１，第２のビット線の印加電圧を変化させずに、前記選択電圧の印加を行う２つのワード線を変更することで、同一カラムの他のメモリセルにアクセスを行うことが望ましい。
これにより、同一カラム内のメモリセルに順次アクセスする際に、各ビット線の電圧変動を避ける。
これにより、同一カラム内のメモリセルに順次アクセスする際に、各ビット線の電圧変動を避ける。
本技術によれば、記憶素子に印加できる電流を増大させつつ、セルサイズの増加を抑制できる抵抗変化型のメモリ装置が実現できる。
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
以下、実施の形態を次の順序で説明する。
＜１．メモリ装置構成＞
＜２．メモリセルアレイのレイアウト＞
＜３．アクセス動作＞
＜４．まとめ及び変形例＞
＜１．メモリ装置構成＞
＜２．メモリセルアレイのレイアウト＞
＜３．アクセス動作＞
＜４．まとめ及び変形例＞
＜１．メモリ装置構成＞
図１は、実施の形態のメモリ装置１内部構成例を示すブロック図である。
メモリ装置１はメモリセルアレイ２、ローデコーダ３、カラムデコーダ４、センスアンプ５、ライトドライバ６、Ｉ／Ｏバッファ７を備える。
このメモリ装置１に対しては、図示しない制御回路（メモリ装置１に対して情報の書き込みや読み出しを行うＣＰＵ（Central Processing Unit）等から書き込みや読み出しのためのアドレス（ローアドレスとカラムアドレス）が供給される。また制御回路とメモリ装置１との間で書込データや読出データの授受が行われる。
図１は、実施の形態のメモリ装置１内部構成例を示すブロック図である。
メモリ装置１はメモリセルアレイ２、ローデコーダ３、カラムデコーダ４、センスアンプ５、ライトドライバ６、Ｉ／Ｏバッファ７を備える。
このメモリ装置１に対しては、図示しない制御回路（メモリ装置１に対して情報の書き込みや読み出しを行うＣＰＵ（Central Processing Unit）等から書き込みや読み出しのためのアドレス（ローアドレスとカラムアドレス）が供給される。また制御回路とメモリ装置１との間で書込データや読出データの授受が行われる。
メモリセルアレイ２は、“０”“１”の１ビットの情報を記憶する記憶素子と選択トランジスタを含むメモリセルＭＣがマトリクス状に配置されて構成されている。
またメモリセルアレイ２上では、第１の方向（例えば垂直方向）に延在するｍ個のビット線ＢＬ０〜ＢＬｍ−１と、第１の方向に交差する第２の方向（例えば水平方向）に延在するｎ個のワード線ＷＬ０〜ＷＬｎ−１とが配設されている。
なお以下、ビット線ＢＬ０〜ＢＬｍ−１を総称する場合は「ビット線ＢＬ」、ワード線ＷＬ０〜ＷＬｎ−１を総称する場合は「ワード線ＷＬ」と表記する。
各メモリセルＭＣは、メモリセルアレイ２上を第１の方向に延びるビット線ＢＬに接続されており、また第２の方向に延びるワード線ＷＬに接続されている。後述するが、１つのメモリセルＭＣに対しては、２つのビット線ＢＬと２つのワード線ＷＬが対応するように接続されている。
またメモリセルアレイ２上では、第１の方向（例えば垂直方向）に延在するｍ個のビット線ＢＬ０〜ＢＬｍ−１と、第１の方向に交差する第２の方向（例えば水平方向）に延在するｎ個のワード線ＷＬ０〜ＷＬｎ−１とが配設されている。
なお以下、ビット線ＢＬ０〜ＢＬｍ−１を総称する場合は「ビット線ＢＬ」、ワード線ＷＬ０〜ＷＬｎ−１を総称する場合は「ワード線ＷＬ」と表記する。
各メモリセルＭＣは、メモリセルアレイ２上を第１の方向に延びるビット線ＢＬに接続されており、また第２の方向に延びるワード線ＷＬに接続されている。後述するが、１つのメモリセルＭＣに対しては、２つのビット線ＢＬと２つのワード線ＷＬが対応するように接続されている。
各ワード線ＷＬの左端はメモリセルアレイ２の左に配置されたローデコーダ３に接続されている。各ビット線ＢＬの下端はメモリセルアレイ２の下に配置されたカラムデコーダ４に接続されている。
書き込みや読み出しの対象となるメモリセルＭＣを選択するためのアドレスは、２つに分割され、上位ビットをローアドレスに、下位ビットをカラムアドレスに割り当てる。ローアドレスはローデコーダ３に入力され、カラムアドレスはカラムデコーダ４に入力される。
ローデコーダ３はローアドレスに基づいてワード線ＷＬ０〜ＷＬｎ−１のそれぞれに必要な電圧（セル選択のための電圧）を印加する。
書き込みや読み出しの対象となるメモリセルＭＣを選択するためのアドレスは、２つに分割され、上位ビットをローアドレスに、下位ビットをカラムアドレスに割り当てる。ローアドレスはローデコーダ３に入力され、カラムアドレスはカラムデコーダ４に入力される。
ローデコーダ３はローアドレスに基づいてワード線ＷＬ０〜ＷＬｎ−１のそれぞれに必要な電圧（セル選択のための電圧）を印加する。
また、カラムデコーダ４を介してビット線ＢＬに接続され、読み出し対象の記憶素子に流れる読み出し電流に基づいて記憶されている情報を検出するセンスアンプ５を備える。
また、カラムデコーダ４を介してビット線ＢＬに書き込み電圧を加えて、書き込み対象の記憶素子に書き込み電流を流すことで情報を書き込むライトドライバ６を備える。
カラムデコーダ４はカラムアドレスに基づいて、センスアンプ５やライトドライバ６が駆動するビット線ＢＬを選択する。つまりカラムアドレスで指定される列のメモリセルＭＣに対しての読み出しや書き込みが行われるように、センスアンプ５やライトドライバ６によるビット線ＢＬ０〜ＢＬｍ−１の駆動状態を設定する。
また、カラムデコーダ４を介してビット線ＢＬに書き込み電圧を加えて、書き込み対象の記憶素子に書き込み電流を流すことで情報を書き込むライトドライバ６を備える。
カラムデコーダ４はカラムアドレスに基づいて、センスアンプ５やライトドライバ６が駆動するビット線ＢＬを選択する。つまりカラムアドレスで指定される列のメモリセルＭＣに対しての読み出しや書き込みが行われるように、センスアンプ５やライトドライバ６によるビット線ＢＬ０〜ＢＬｍ−１の駆動状態を設定する。
図２にメモリセルＭＣの構成を示し、図３にメモリセルアレイ２における各メモリセルＭＣの配置を示す。
図２は、メモリセルＭＣの構成を示す。ビット線ＢＬ、ワード線ＷＬは、図３に破線で囲ったメモリセルＭＣｘの場合を例にして表記している。つまり図２では、そのメモリセルＭＣに、２つのビット線ＢＬ２，ＢＬ３が対応し、ワード線ＷＬ５、ＷＬ６が対応するものとして図示している。
図２および図３に示すメモリセルＭＣは、１つの記憶素子（ＭＴＪ）１０と２つの選択トランジスタＣＴ１、ＣＴ２とを備えている。なお図３においては記憶素子１０は抵抗記号で示している。
図２は、メモリセルＭＣの構成を示す。ビット線ＢＬ、ワード線ＷＬは、図３に破線で囲ったメモリセルＭＣｘの場合を例にして表記している。つまり図２では、そのメモリセルＭＣに、２つのビット線ＢＬ２，ＢＬ３が対応し、ワード線ＷＬ５、ＷＬ６が対応するものとして図示している。
図２および図３に示すメモリセルＭＣは、１つの記憶素子（ＭＴＪ）１０と２つの選択トランジスタＣＴ１、ＣＴ２とを備えている。なお図３においては記憶素子１０は抵抗記号で示している。
図２に示すようにＭＴＪとしての記憶素子１０は、磁化固定層Ｐとトンネルバリア層Ｂと記憶層Ｆが積層されて構成される。
上述のようにＭＴＪは、ある方向に磁化が固定された磁化固定層Ｐと、磁化が固定されない記憶層Ｆとを備え、磁化固定層Ｐと記憶層Ｆとの間にトンネルバリア層Ｂを設けることで、トンネル接合を形成している。
そして、磁化固定層Ｐの磁化の向きと記憶層Ｆの磁化の向きの相対角度によって、ＭＴＪの抵抗が変化する、いわゆるトンネル磁気抵抗効果を用いて、“０”“１”の読み出しを行う。
書き込みは、磁化固定層Ｐを通過するスピン偏極電子が、記憶層Ｆに進入する際に、その磁性層にトルクを与えることを利用したもので、ある閾値以上の電流を流せば、記憶層Ｆの磁化の向きが反転する。書き込みに際しての“０”“１”の選択は、ＭＴＪとしての記憶素子１０に流す電流の極性を変えることにより行う。
記憶層Ｆの磁化を反転させるための電流値は、記憶素子１０の体積に比例して減少するため、スケーリングが可能である。
上述のようにＭＴＪは、ある方向に磁化が固定された磁化固定層Ｐと、磁化が固定されない記憶層Ｆとを備え、磁化固定層Ｐと記憶層Ｆとの間にトンネルバリア層Ｂを設けることで、トンネル接合を形成している。
そして、磁化固定層Ｐの磁化の向きと記憶層Ｆの磁化の向きの相対角度によって、ＭＴＪの抵抗が変化する、いわゆるトンネル磁気抵抗効果を用いて、“０”“１”の読み出しを行う。
書き込みは、磁化固定層Ｐを通過するスピン偏極電子が、記憶層Ｆに進入する際に、その磁性層にトルクを与えることを利用したもので、ある閾値以上の電流を流せば、記憶層Ｆの磁化の向きが反転する。書き込みに際しての“０”“１”の選択は、ＭＴＪとしての記憶素子１０に流す電流の極性を変えることにより行う。
記憶層Ｆの磁化を反転させるための電流値は、記憶素子１０の体積に比例して減少するため、スケーリングが可能である。
選択トランジスタＣＴ１，ＣＴ２は、たとえばＮチャネルＭＯＳ（Metal Oxide Semiconductor）型のＦＥＴ（Field effect transistor）を用いることができる。
記憶素子１０の一端は、そのメモリセルＭＣに対応する２つのうちの一方のビット線（例えばＢＬ２）に接続されている。
記憶素子１０の他端は２つの選択トランジスタＣＴ１，ＣＴ２の各ドレインに共通に接続されている。
２つの選択トランジスタＣＴ１，ＣＴ２の各ソースはそのメモリセルＭＣに対応する２つのうちの他方のビット線（例えばＢＬ３）に共通に接続されている。
選択トランジスタＣＴ１は、ゲートがそのメモリセルに対応する２つのうちの一方のワード線（例えばＷＬ５）に接続され、選択トランジスタＣＴ２は、ゲートが他方のワード線（例えばＷＬ６）に接続されている。
記憶素子１０の他端は２つの選択トランジスタＣＴ１，ＣＴ２の各ドレインに共通に接続されている。
２つの選択トランジスタＣＴ１，ＣＴ２の各ソースはそのメモリセルＭＣに対応する２つのうちの他方のビット線（例えばＢＬ３）に共通に接続されている。
選択トランジスタＣＴ１は、ゲートがそのメモリセルに対応する２つのうちの一方のワード線（例えばＷＬ５）に接続され、選択トランジスタＣＴ２は、ゲートが他方のワード線（例えばＷＬ６）に接続されている。
このような構成のメモリセルＭＣが図３のようにアレイ状に配置される。
そしてメモリセルＭＣが第１の方向に繰り返し配置されることによって１単位のカラムＣＬが構成されている。カラムＣＬ０，ＣＬ１，ＣＬ２・・・が、それぞれ第１の方向に並ぶメモリセル群となる。
そしてこれらのカラムＣＬ０、ＣＬ１，ＣＬ２・・・が第２の方向に繰り返し配置されることによってメモリセルアレイ２が構成されている。
そしてメモリセルＭＣが第１の方向に繰り返し配置されることによって１単位のカラムＣＬが構成されている。カラムＣＬ０，ＣＬ１，ＣＬ２・・・が、それぞれ第１の方向に並ぶメモリセル群となる。
そしてこれらのカラムＣＬ０、ＣＬ１，ＣＬ２・・・が第２の方向に繰り返し配置されることによってメモリセルアレイ２が構成されている。
また、この場合においてカラムＣＬ内で第１の方向に隣接する２つのメモリセルＭＣは、隣接する選択トランジスタのソースを共有している。例えば図３のメモリセルＭＣｘの選択トランジスタＣＴ１と、それに隣接するメモリセルＭＣｙの選択トランジスタＣＴ２は、ソースとなる拡散領域が共有され、共通にビット線ＢＬ３に接続されている。
また図３からわかるように、メモリセルアレイ２内で第２の方向に隣接する２つのカラムＣＬにおいて、１つのビット線ＢＬが共有されている。例えばカラムＣＬ０，ＣＬ１では、ビット線ＢＬ１を共有する。
また偶数番目のカラム（ＣＬ０，ＣＬ２・・・）と奇数番目のカラム（ＣＬ１，ＣＬ３・・・）は、ワード線ＷＬを１本ずらした状態で配置されている
例えば偶数番目のカラム（ＣＬ０，ＣＬ２・・・）では、選択トランジスタＣＴ１のゲートが奇数番目のワード線（ＷＬ１，ＷＬ３・・・）に接続され、選択トランジスタＣＴ２のゲートが偶数番目のワード線（ＷＬ０，ＷＬ２・・・）に接続される。これに対して奇数番目のカラム（ＣＬ０，ＣＬ２・・・）ではワード線ＷＬとの配置関係が１本ずれていることで、選択トランジスタＣＴ１のゲートが偶数番目のワード線（ＷＬ０，ＷＬ２・・・）に接続され、選択トランジスタＣＴ２のゲートが奇数番目のワード線（ＷＬ１，ＷＬ３・・・）に接続される。
また偶数番目のカラム（ＣＬ０，ＣＬ２・・・）と奇数番目のカラム（ＣＬ１，ＣＬ３・・・）は、ワード線ＷＬを１本ずらした状態で配置されている
例えば偶数番目のカラム（ＣＬ０，ＣＬ２・・・）では、選択トランジスタＣＴ１のゲートが奇数番目のワード線（ＷＬ１，ＷＬ３・・・）に接続され、選択トランジスタＣＴ２のゲートが偶数番目のワード線（ＷＬ０，ＷＬ２・・・）に接続される。これに対して奇数番目のカラム（ＣＬ０，ＣＬ２・・・）ではワード線ＷＬとの配置関係が１本ずれていることで、選択トランジスタＣＴ１のゲートが偶数番目のワード線（ＷＬ０，ＷＬ２・・・）に接続され、選択トランジスタＣＴ２のゲートが奇数番目のワード線（ＷＬ１，ＷＬ３・・・）に接続される。
以上のような本実施の形態のメモリセルＭＣ及びメモリセルアレイ２の構造において、メモリセルＭＣでは、トンネルバリア層Ｂを挟む、記憶層Ｆの磁化の向きと、磁化固定層Ｐの磁化の向きが、平行状態にあるか反平行状態にあるかによって、記憶素子１０としてのＭＴＪの抵抗値が変化する。２つの磁化が平行状態では抵抗値が低くなり、反平行状態では抵抗値が高くなる。このことを利用して、メモリセルＭＣに情報を書き込んだり、情報を読み出したりすることができる。例えば、抵抗値が低い状態を“０”情報に割り当て、抵抗値が高い状態を“１”情報に割り当てることにより、２値（１ビット）の情報を書き込むことができる。
メモリセルＭＣの情報を書き換えたり、メモリセルＭＣに書き込まれた情報を読み出したりするためには、ＭＴＪに電流Ｉｚ（図２参照）を流す必要がある。電流Ｉｚの極性、すなわち、ＭＴＪを上向きから下向きに、或いは下向きから上向きに流れるかによって、記憶層Ｆの磁化の向きを変化させて、メモリセルの情報を書き換えることができる。
＜２．メモリセルアレイのレイアウト＞
続いてメモリセルアレイ２のレイアウトを説明する。
図４にメモリセルアレイ２の平面レイアウトを示す。また図５Ａに図４のａ−ａ’線に沿った断面、図５Ｂに図４のｂ−ｂ’線に沿った断面を示す。
続いてメモリセルアレイ２のレイアウトを説明する。
図４にメモリセルアレイ２の平面レイアウトを示す。また図５Ａに図４のａ−ａ’線に沿った断面、図５Ｂに図４のｂ−ｂ’線に沿った断面を示す。
Ｐ型半導体基板ＳＵＢ内には、素子分離領域ＳＴＩが設けられており、Ｐ型半導体基板ＳＵＢの表面領域のうち素子分離領域ＳＴＩが設けられていない領域が素子領域（アクティブ領域）ＡＡである（図５Ａ、図５Ｂ参照）。
素子分離領域ＳＴＩおよび素子領域ＡＡは、第１の方向に延在し、ストライプ状のパターンを有している。
通常、記憶素子１０に対して選択トランジスタが１つのセル構造では、素子領域ＡＡは島状パターンとなる。これに対して本実施の形態では、素子分離領域ＳＴＩと素子領域ＡＡがラインアンドスペースのストライプ状パターンとなるために、リソグラフィが容易となり、選択トランジスタの特性ばらつきが改善するという利点がある。素子分離領域ＳＴＩはビット線の下に配置され、素子領域ＡＡはビット線間にそれぞれ配置される。
通常、記憶素子１０に対して選択トランジスタが１つのセル構造では、素子領域ＡＡは島状パターンとなる。これに対して本実施の形態では、素子分離領域ＳＴＩと素子領域ＡＡがラインアンドスペースのストライプ状パターンとなるために、リソグラフィが容易となり、選択トランジスタの特性ばらつきが改善するという利点がある。素子分離領域ＳＴＩはビット線の下に配置され、素子領域ＡＡはビット線間にそれぞれ配置される。
ストライプ状の各素子領域ＡＡには、第２の方向に延在するワード線ＷＬをはさんでソース領域Ｓとドレイン領域Ｄが交互に設けられる。ソース領域Ｓおよびドレイン領域Ｄは、高濃度のＮ＋型不純物を導入して形成されたＮ＋型拡散領域で形成される。
各素子領域ＡＡ上かつワード線ＷＬ下にはゲート酸化膜ＧＯが形成されている。これらにより上述の選択トランジスタＣＴ１、ＣＴ２が構成される。
各素子領域ＡＡ上かつワード線ＷＬ下にはゲート酸化膜ＧＯが形成されている。これらにより上述の選択トランジスタＣＴ１、ＣＴ２が構成される。
ドレイン領域Ｄの上にはコンタクトＣが設けられている。コンタクトＣの上には下部電極ＢＥを介してＭＴＪによる記憶素子１０が設けられている。なお図４では、煩雑さを避けるためにコンタクトＣおよび下部電極ＢＥの図示を省略している。
ソース領域Ｓの上にはビアプラグＶ２が設けられている。そして、ビアプラグＶ２の上部と、当該ビアプラグＶ２から第２の方向に１本のビット線ＢＬを介して右隣りに配置された記憶素子１０の上部とは、上部電極ＴＥによって接続されている。
上部電極ＴＥの上部には別のビアプラグＶ１が設けられている。ビアプラグＶ１の上部には第１の方向に延在するビット線ＢＬが設けられている。
ソース領域Ｓの上にはビアプラグＶ２が設けられている。そして、ビアプラグＶ２の上部と、当該ビアプラグＶ２から第２の方向に１本のビット線ＢＬを介して右隣りに配置された記憶素子１０の上部とは、上部電極ＴＥによって接続されている。
上部電極ＴＥの上部には別のビアプラグＶ１が設けられている。ビアプラグＶ１の上部には第１の方向に延在するビット線ＢＬが設けられている。
図４におけるレイアウトについて説明する。
隣接するビット線ＢＬ間に挟まれた領域、かつ、隣接するワード線ＷＬに挟まれた領域は、格子状の領域となるが、この格子状の領域には、記憶素子１０とビアコンタクトＶ２が存在し、これらはチェッカボートパターンのように、第１の方向および第２の方向に交互に並んでいる。
そして、第２の方向に隣接する記憶素子１０とビアコンタクトＶ２は、左側にビアコンタクトＶ２、右側に記憶素子１０となるようにペアを組んで、上部電極ＴＥによって接続される。
ビアコンタクトＶ２と記憶素子１０の中央にはビアコンタクトＶ１が配置される。
このようにすることで、ビアコンタクトＶ２、ビアコンタクトＶ１、記憶素子１０はこの順で並び、第１の方向にジグザグに配置される。
隣接するビット線ＢＬ間に挟まれた領域、かつ、隣接するワード線ＷＬに挟まれた領域は、格子状の領域となるが、この格子状の領域には、記憶素子１０とビアコンタクトＶ２が存在し、これらはチェッカボートパターンのように、第１の方向および第２の方向に交互に並んでいる。
そして、第２の方向に隣接する記憶素子１０とビアコンタクトＶ２は、左側にビアコンタクトＶ２、右側に記憶素子１０となるようにペアを組んで、上部電極ＴＥによって接続される。
ビアコンタクトＶ２と記憶素子１０の中央にはビアコンタクトＶ１が配置される。
このようにすることで、ビアコンタクトＶ２、ビアコンタクトＶ１、記憶素子１０はこの順で並び、第１の方向にジグザグに配置される。
以上のメモリセルアレイ２の構造により、最小加工寸法をＦとしたとき、図４に破線で示したように、８Ｆ2のサイズを有するメモリセルＭＣが実現できる。
そして、メモリセルＭＣあたり選択トランジスタが２つ（ＣＴ１，ＣＴ２）あるために、実効的なゲート幅は２Ｆとなり、１つの場合に比べて２倍にすることができる。このため、より大きな電流をＭＴＪとしての記憶素子１０に印加でき、安定した書き込みを行うことができる。
そして、メモリセルＭＣあたり選択トランジスタが２つ（ＣＴ１，ＣＴ２）あるために、実効的なゲート幅は２Ｆとなり、１つの場合に比べて２倍にすることができる。このため、より大きな電流をＭＴＪとしての記憶素子１０に印加でき、安定した書き込みを行うことができる。
＜３．アクセス動作＞
以下、本実施の形態のメモリ装置１における記憶素子１０に対するアクセス動作について説明する。
なお、ここでは書き込み動作のみ説明するが、ビット線ＢＬに印加する電圧の大きさを変えることで、同じ方法で読み出し動作も行うことができる。
書き込み動作例として第１例〜第５例を説明する。
なお、図６，図７，図８，図１０では個々の記憶素子１０に対し「０１２」「１０１」等の番号を付す。例えば「０１２」とはビット線ＢＬ０に接続される記憶素子であって、またこの記憶素子についての２つの選択トランジスタＣＴ１，ＣＴ２が、ワード線ＷＬ１，ＷＬ２で制御されるという意味である。つまり「０１２」の「０」はビット線ＢＬ０から取った数字で「１２」がワード線ＷＬ１，ＷＬ２から取った数字である。この「０１２」の記憶素子１０を有するメモリセルＭＣには、ビット線ＢＬ０，ＢＬ１と、ワード線ＷＬ１，ＷＬ２が対応する。
以下、本実施の形態のメモリ装置１における記憶素子１０に対するアクセス動作について説明する。
なお、ここでは書き込み動作のみ説明するが、ビット線ＢＬに印加する電圧の大きさを変えることで、同じ方法で読み出し動作も行うことができる。
書き込み動作例として第１例〜第５例を説明する。
なお、図６，図７，図８，図１０では個々の記憶素子１０に対し「０１２」「１０１」等の番号を付す。例えば「０１２」とはビット線ＢＬ０に接続される記憶素子であって、またこの記憶素子についての２つの選択トランジスタＣＴ１，ＣＴ２が、ワード線ＷＬ１，ＷＬ２で制御されるという意味である。つまり「０１２」の「０」はビット線ＢＬ０から取った数字で「１２」がワード線ＷＬ１，ＷＬ２から取った数字である。この「０１２」の記憶素子１０を有するメモリセルＭＣには、ビット線ＢＬ０，ＢＬ１と、ワード線ＷＬ１，ＷＬ２が対応する。
［第１例］
図６Ａは基本となる書き込み方法を示す。
図中の記憶素子１２３に“０”すなわち低抵抗状態を書き込む場合を考える。このとき、ワード線ＷＬ２およびＷＬ３に電圧Ｈを印加し、ビット線ＢＬ１に電圧Ｈを、ＢＬ２に電圧Ｌをそれぞれ印加する。
ここで、電圧Ｈは電圧Ｌよりも電圧値が高い。また、電圧Ｈは電源電圧値ＶＤＤ、電圧Ｌは接地電圧ＧＮＤにそれぞれ設定することができるが、これらの値に限定されるものではない。ただし、選択トランジスタＣＴ１，ＣＴ２をＯＮ状態にするために、ワード線ＷＬに印加する電圧Ｈは選択トランジスタの閾値電圧Ｖｔｈよりも大きくする。
さらに、ワード線ＷＬに印加する電圧Ｈ／Ｌとビット線ＢＬに印加する電圧Ｈ／Ｌは同じ値にしてもよいし、異なる値にしてもよい。（以下で述べる電圧Ｈおよび電圧Ｌについても全て上述の条件が適用されるものとする。）
このようにすることで、記憶素子１２３に図に示した矢印Ｒ０の向きに電流が流れ、抵抗値が低抵抗状態に変化することによって“０”を書き込むことができる。
図６Ａは基本となる書き込み方法を示す。
図中の記憶素子１２３に“０”すなわち低抵抗状態を書き込む場合を考える。このとき、ワード線ＷＬ２およびＷＬ３に電圧Ｈを印加し、ビット線ＢＬ１に電圧Ｈを、ＢＬ２に電圧Ｌをそれぞれ印加する。
ここで、電圧Ｈは電圧Ｌよりも電圧値が高い。また、電圧Ｈは電源電圧値ＶＤＤ、電圧Ｌは接地電圧ＧＮＤにそれぞれ設定することができるが、これらの値に限定されるものではない。ただし、選択トランジスタＣＴ１，ＣＴ２をＯＮ状態にするために、ワード線ＷＬに印加する電圧Ｈは選択トランジスタの閾値電圧Ｖｔｈよりも大きくする。
さらに、ワード線ＷＬに印加する電圧Ｈ／Ｌとビット線ＢＬに印加する電圧Ｈ／Ｌは同じ値にしてもよいし、異なる値にしてもよい。（以下で述べる電圧Ｈおよび電圧Ｌについても全て上述の条件が適用されるものとする。）
このようにすることで、記憶素子１２３に図に示した矢印Ｒ０の向きに電流が流れ、抵抗値が低抵抗状態に変化することによって“０”を書き込むことができる。
一方、“１”すなわち高抵抗状態を書き込むときには、図６Ｂに示すように、ビット線ＢＬ１に電圧Ｌを、ビット線ＢＬ２に電圧Ｈをそれぞれ印加すればよい。
この場合、記憶素子１２３には矢印Ｒ１の方向に電流が流れ、抵抗値が高抵抗状態に変化することによって“１”を書き込むことができる。
なお以下、各例において“０”書き込みの例を中心に説明するが、特に断らない限りビット線ＢＬに印加する電圧について、電圧Ｈと電圧Ｌを入れ替えることで“０”書き込みと“１”書き込みを行うことができるものである。
この場合、記憶素子１２３には矢印Ｒ１の方向に電流が流れ、抵抗値が高抵抗状態に変化することによって“１”を書き込むことができる。
なお以下、各例において“０”書き込みの例を中心に説明するが、特に断らない限りビット線ＢＬに印加する電圧について、電圧Ｈと電圧Ｌを入れ替えることで“０”書き込みと“１”書き込みを行うことができるものである。
以上のように、基本的には、アクセス対象の記憶素子１２３を有するメモリセルＭＣに対応する２つのワード線ＷＬ２，ＷＬ３への所定の選択電圧（電圧Ｈ）の印加により、該メモリセルの２つの選択トランジスタＣＴ１，ＣＴ２を導通させる。その状態で、該メモリセルに対応する２つのビット線ＢＬ１，ＢＬ２に第１の電圧と第２の電圧を印加する。ビット線ＢＬ１＝電圧Ｈ、ビット線ＢＬ２＝電圧Ｌとすることで“０”が書き込まれ、ビット線ＢＬ１＝電圧Ｌ、ビット線ＢＬ２＝電圧Ｈとすることで“１”が書き込まれる。
このように２つのビット線ＢＬと２つのワード線ＷＬを用いて、特定の記憶素子１０に対する情報の書き込みが可能となる。
このように２つのビット線ＢＬと２つのワード線ＷＬを用いて、特定の記憶素子１０に対する情報の書き込みが可能となる。
ところで、単にこの基本的な手法を採用するのみであり、駆動対象外のビット線（例えばＢＬ０，ＢＬ３・・・）をフローティング状態にしておくと、次のような事象が生ずる。
例えばワード線ＷＬ２，ＷＬ３へ電圧Ｈを印加することで、ワード線ＷＬ２およびＷＬ３に接続されている選択トランジスタＣＴ１，ＣＴ２が全てＯＮ状態になる。つまり別のカラムＣＬにおける同行の選択トランジスタＣＴもオンとなる。
このために、記憶素子１０−選択トランジスタＣＴ１，ＣＴ２を通じてビット線ＢＬ１とＢＬ０が導通し、またビット線ＢＬ２とＢＬ３が導通する。
また、図示していないが、ビット線ＢＬ０の左側にも複数のビット線があり、ビット線ＢＬ３の右側にも複数のビット線があり、これらはそれぞれビット線ＢＬ１およびＢＬ２と導通することになる。
このため、配線容量が大きくなり、アクセス速度が低下する。
例えばワード線ＷＬ２，ＷＬ３へ電圧Ｈを印加することで、ワード線ＷＬ２およびＷＬ３に接続されている選択トランジスタＣＴ１，ＣＴ２が全てＯＮ状態になる。つまり別のカラムＣＬにおける同行の選択トランジスタＣＴもオンとなる。
このために、記憶素子１０−選択トランジスタＣＴ１，ＣＴ２を通じてビット線ＢＬ１とＢＬ０が導通し、またビット線ＢＬ２とＢＬ３が導通する。
また、図示していないが、ビット線ＢＬ０の左側にも複数のビット線があり、ビット線ＢＬ３の右側にも複数のビット線があり、これらはそれぞれビット線ＢＬ１およびＢＬ２と導通することになる。
このため、配線容量が大きくなり、アクセス速度が低下する。
［第２例］
そこで図７に示す第２例としてのアクセス方法がより望ましいものとなる。
同じく記憶素子１２３に“０”を書き込む場合で説明する。
記憶素子１２３に“０”すなわち低抵抗状態を書き込むとき、ワード線ＷＬ２およびＷＬ３に電圧Ｈを印加する。そしてビット線ＢＬ１およびビット線ＢＬ１よりも左側の全てのビット線ＢＬに電圧Ｈを印加する。さらにビット線ＢＬ２およびビット線ＢＬ２よりも右側の全てのビット線ＢＬに電圧Ｌを印加する。
このようにすることで、記憶素子１２３に図示した矢印Ｒ０の向きに電流が流れ、抵抗値が低抵抗状態に変化することによって“０”を書き込むことができる。
そこで図７に示す第２例としてのアクセス方法がより望ましいものとなる。
同じく記憶素子１２３に“０”を書き込む場合で説明する。
記憶素子１２３に“０”すなわち低抵抗状態を書き込むとき、ワード線ＷＬ２およびＷＬ３に電圧Ｈを印加する。そしてビット線ＢＬ１およびビット線ＢＬ１よりも左側の全てのビット線ＢＬに電圧Ｈを印加する。さらにビット線ＢＬ２およびビット線ＢＬ２よりも右側の全てのビット線ＢＬに電圧Ｌを印加する。
このようにすることで、記憶素子１２３に図示した矢印Ｒ０の向きに電流が流れ、抵抗値が低抵抗状態に変化することによって“０”を書き込むことができる。
そしてこの場合、ワード線ＷＬ２およびＷＬ３に接続されている選択トランジスタＣＴが全てＯＮ状態になるために、ＭＴＪ−選択トランジスタを通じてビット線ＢＬ１とビット線ＢＬ１の左側にある複数のビット線ＢＬが導通し、またビット線ＢＬ２とビット線ＢＬ２の右側にある複数のビット線ＢＬがそれぞれ導通する。ところが、それらがそれぞれ同電位にあるため、配線容量が大きくならずに、上述したアクセス速度の低下は生じない。
ただし、この第２例では、複数のビット線ＢＬに電圧Ｌもしくは電圧Ｈを印加している。そのため、別の記憶素子１０を選択するときには、多くのビット線ＢＬで電圧を電圧Ｌから電圧Ｈに、もしくは電圧Ｈから電圧Ｌに変更する必要がある。これは多くのビット線ＢＬで充放電が行われるため、消費電力の増加をもたらしてしまう。
［第３例］
そこで第２例の動作を基本としつつ、消費電力の増加を防ぐ手法として第３例を説明する。
第２例の書き込み動作を図８に示すようにシーケンシャルに行うことでビット線ＢＬの印加電圧の変化による充放電の発生機会を少なくするものである。
そこで第２例の動作を基本としつつ、消費電力の増加を防ぐ手法として第３例を説明する。
第２例の書き込み動作を図８に示すようにシーケンシャルに行うことでビット線ＢＬの印加電圧の変化による充放電の発生機会を少なくするものである。
図８Ａでは、記憶素子０３４に“０”を書き込むために、ビット線ＢＬ０に電圧Ｈを、ビット線ＢＬ０以外のビット線に電圧Ｌを、ワード線ＷＬ３およびＷＬ４に電圧Ｈを、それぞれ印加している。これにより記憶素子０３４に矢印Ｒ０の向きに電流が流れ、抵抗値が低抵抗状態に変化することによって“０”を書き込むことができる。
記憶素子０３４への書き込みが終了したら、図８Ｂに示すように、ビット線ＢＬ１の印加電圧を電圧Ｌから電圧Ｈに変化させ、ワード線ＷＬ２およびＷＬ３に電圧Ｈを印加する。このようにすると、記憶素子０３４に隣接する記憶素子１２３に矢印Ｒ０の向きに電流が流れ“０”を書き込むことができる。
この場合、複数のビット線ＢＬのうち、電圧の変化が生ずるのはビット線ＢＬ１のみであるから、ビット線ＢＬの充放電を最小限に抑えることができる。
この場合、複数のビット線ＢＬのうち、電圧の変化が生ずるのはビット線ＢＬ１のみであるから、ビット線ＢＬの充放電を最小限に抑えることができる。
さらに続いて、図８Ｃで示したように、ビット線ＢＬ２の印加電圧を電圧Ｌから電圧Ｈに変化させ、ワード線ＷＬ３およびＷＬ４に電圧Ｈを印加する。これにより記憶素子１２３に隣接する記憶素子２３４に矢印Ｒ０の向きに電流が流れ“０”を書き込むことができる。
以上のシーケンスで、隣接する複数の記憶素子に“０”を書き込んでいくようにすれば、ビット線ＢＬの電圧変化を最小限に抑えることができる。
なお、以上の図８は、記憶素子０３４、１２３、２３４・・・に“０”“０”“０”・・・を書き込んでいく動作であるが、当然、“０”“１”“０”・・・のように隣接する記憶素子１０に書き込む情報が異なる場合もある。
たとえば記憶素子１２３には“０”ではなく“１”を書き込みたい場合は、図８Ｂのステップをスキップすればよい。そして、“０”書き込みのシーケンスが終わったときには、全てのビット線に電圧Ｈが印加されているので、今度はビット線ＢＬ０から順に電圧Ｌを印加していくことによって、複数の記憶素子に“１”を書き込むことができる。
なお、以上の図８は、記憶素子０３４、１２３、２３４・・・に“０”“０”“０”・・・を書き込んでいく動作であるが、当然、“０”“１”“０”・・・のように隣接する記憶素子１０に書き込む情報が異なる場合もある。
たとえば記憶素子１２３には“０”ではなく“１”を書き込みたい場合は、図８Ｂのステップをスキップすればよい。そして、“０”書き込みのシーケンスが終わったときには、全てのビット線に電圧Ｈが印加されているので、今度はビット線ＢＬ０から順に電圧Ｌを印加していくことによって、複数の記憶素子に“１”を書き込むことができる。
図９に、書き込み対象の記憶素子１０として記憶素子０３４，１２３，２３４，３２３・・・（ｍ−１）２３について、それぞれ“０”書き込みを行う場合と“１”書き込みの場合のワード線ＷＬ及びビット線ＢＬの電圧状態を示している。状態Ａ１〜Ａｎ−１が記憶素子０３４〜（ｍ−１）２３に“０”書き込みを行うときの各電圧状態である。状態Ｂ１〜Ｂｎ−１が記憶素子０３４〜（ｍ−１）２３に“１”書き込みを行うときの各電圧状態である。
例えば記憶素子０３４，１２３，２３４，３２３・・・（ｍ−１）２３のうち、記憶素子２３４，３２３に“１”を書き込み、他は“０”を書き込むとする。
この場合、書き込み動作のシーケンスとして、状態Ａ１→Ａ４→Ａ５・・・Ａｍ−１という順に動作を実行して、記憶素子２３４，３２３以外に“０”を書き込む。そして最後のビット線ＢＬｍ−１も電圧Ｈとして、全てのビット線ＢＬ＝電圧Ｈとした後、状態Ｂ２→Ｂ３と書き込み動作を進めて記憶素子２３４，３２３に“１”を書き込む。
例えばこのようにするこことで、“０”“１”の混在する書き込み動作において、ビット線ＢＬの反転を最小限とする書き込みシーケンスが実現できる。
この場合、書き込み動作のシーケンスとして、状態Ａ１→Ａ４→Ａ５・・・Ａｍ−１という順に動作を実行して、記憶素子２３４，３２３以外に“０”を書き込む。そして最後のビット線ＢＬｍ−１も電圧Ｈとして、全てのビット線ＢＬ＝電圧Ｈとした後、状態Ｂ２→Ｂ３と書き込み動作を進めて記憶素子２３４，３２３に“１”を書き込む。
例えばこのようにするこことで、“０”“１”の混在する書き込み動作において、ビット線ＢＬの反転を最小限とする書き込みシーケンスが実現できる。
［第４例］
図１０で第４例を説明する。これは上記第３例のようなシーケンシャルな書き込みを第１方向に適用する例といえる。つまり同一カラムＣＬのメモリセルＭＣに連続して書き込みを行う例である。
図１０で第４例を説明する。これは上記第３例のようなシーケンシャルな書き込みを第１方向に適用する例といえる。つまり同一カラムＣＬのメモリセルＭＣに連続して書き込みを行う例である。
カラムＣＬ０内の複数のメモリセルＭＣにアクセスする場合で説明する。
図１０Ａでは、ビット線ＢＬ０に電圧Ｈを、ビット線ＢＬ０以外のビット線に電圧Ｌを印加している。この場合に、ワード線ＷＬ１およびＷＬ２に電圧Ｈを印加することで、記憶素子０１２に“０”を書き込む。
次に図１０Ｂに示すように、各ビット線ＢＬの電圧はそのままにし、ワード線ＷＬ３およびＷＬ４に電圧Ｈを印加することで、記憶素子０３４に“０”を書き込む。
次に図１０Ｃに示すように、各ビット線ＢＬの電圧はそのままにし、ワード線ＷＬ５およびＷＬ６に電圧Ｈを印加することで、記憶素子０５６に“０”を書き込む。
図１０Ａでは、ビット線ＢＬ０に電圧Ｈを、ビット線ＢＬ０以外のビット線に電圧Ｌを印加している。この場合に、ワード線ＷＬ１およびＷＬ２に電圧Ｈを印加することで、記憶素子０１２に“０”を書き込む。
次に図１０Ｂに示すように、各ビット線ＢＬの電圧はそのままにし、ワード線ＷＬ３およびＷＬ４に電圧Ｈを印加することで、記憶素子０３４に“０”を書き込む。
次に図１０Ｃに示すように、各ビット線ＢＬの電圧はそのままにし、ワード線ＷＬ５およびＷＬ６に電圧Ｈを印加することで、記憶素子０５６に“０”を書き込む。
このように、あるメモリセルに対するアクセスを行った後に、各ビット線ＢＬの印加電圧を変化させずに、選択電圧Ｈの印加を行う２つのワード線ＷＬを変更することで、同一カラムＣＬの他のメモリセルにアクセスを行うことができる。
つまりなるべく同一カラム内で複数のメモリセルＭＣにアクセスするようにすれば、ビット線ＢＬの電位反転機会を最小限とし、消費電力削減に有効である。
つまりなるべく同一カラム内で複数のメモリセルＭＣにアクセスするようにすれば、ビット線ＢＬの電位反転機会を最小限とし、消費電力削減に有効である。
［第５例］
上述の第３例と第４例を組み合わせた書き込み動作を第５例とする。ここでは図１１，図１２のタイミングチャートで説明する。タイミングチャートではビット線ＢＬ０〜ＢＬ３の電位と、ワード線ＷＬ０〜ＷＬ７の電位を示し、その下部にはアクセス対象の記憶素子０１２，０３４・・・を示している。
なお簡単のため、記憶素子１０の数を１カラムＣＬにつき３つ又は４つとして示している。例えば記憶素子０１２，０３４，０５６はカラムＣＬ０の記憶素子１０である。記憶素子１０１，１２３，１４５，１６７はカラムＣＬ１の記憶素子１０である。
上述の第３例と第４例を組み合わせた書き込み動作を第５例とする。ここでは図１１，図１２のタイミングチャートで説明する。タイミングチャートではビット線ＢＬ０〜ＢＬ３の電位と、ワード線ＷＬ０〜ＷＬ７の電位を示し、その下部にはアクセス対象の記憶素子０１２，０３４・・・を示している。
なお簡単のため、記憶素子１０の数を１カラムＣＬにつき３つ又は４つとして示している。例えば記憶素子０１２，０３４，０５６はカラムＣＬ０の記憶素子１０である。記憶素子１０１，１２３，１４５，１６７はカラムＣＬ１の記憶素子１０である。
まず図１１に示すように、ビット線ＢＬ０に電圧Ｈを、ビット線ＢＬ１からＢＬ３に電圧Ｌをそれぞれ印加する。そしてワード線ＷＬ１およびＷＬ２に電圧Ｈを印加する。これにより記憶素子０１２に“０”が書き込まれる。
その後は、第４例と同様に記憶素子０３４、０５６に順に“０”書き込みを行う。つまりビット線ＢＬの電圧を変更せずに、ワード線ＷＬ３およびＷＬ４に電圧Ｈを印加することで記憶素子０３４に“０”が書き込まれる。さらに続いてビット線ＢＬの電圧を変更せずに、ワード線ＷＬ５およびＷＬ６に電圧Ｈを印加することで記憶素子０５６に“０”が書き込まれる。
その後は、第４例と同様に記憶素子０３４、０５６に順に“０”書き込みを行う。つまりビット線ＢＬの電圧を変更せずに、ワード線ＷＬ３およびＷＬ４に電圧Ｈを印加することで記憶素子０３４に“０”が書き込まれる。さらに続いてビット線ＢＬの電圧を変更せずに、ワード線ＷＬ５およびＷＬ６に電圧Ｈを印加することで記憶素子０５６に“０”が書き込まれる。
このようにカラムＣＬ０としてのビット線ＢＬ０とＢＬ１の間の記憶素子に対する書き込みが終了したら、今度は上述の第３例と同様にして、ビット線ＢＬ１の印加電圧を電圧Ｌから電圧Ｈに変化させる。その状態で第４例と同様に、ビット線ＢＬ１とＢＬ２の間のカラムＣＬ１の記憶素子（１０１、１２３，１４５、１６７）に対する書き込みを順次行う。
即ちワード線ＷＬ０およびＷＬ１に電圧Ｈを印加して記憶素子１０１に“０”を書き込む。
またビット線ＢＬの電圧を変更せずに、ワード線ＷＬ２およびＷＬ３に電圧Ｈを印加して記憶素子１２３に“０”を書き込む。さらに続いてビット線ＢＬの電圧を変更せずに、ワード線ＷＬ４およびＷＬ５に電圧Ｈを印加して記憶素子１４５に“０”を書き込む。さらに続いてビット線ＢＬの電圧を変更せずに、ワード線ＷＬ６およびＷＬ７に電圧Ｈを印加して記憶素子１６７“０”を書き込む。
このようにカラムＣＬ１の各記憶素子１０への“０”書き込みをおこなう。
即ちワード線ＷＬ０およびＷＬ１に電圧Ｈを印加して記憶素子１０１に“０”を書き込む。
またビット線ＢＬの電圧を変更せずに、ワード線ＷＬ２およびＷＬ３に電圧Ｈを印加して記憶素子１２３に“０”を書き込む。さらに続いてビット線ＢＬの電圧を変更せずに、ワード線ＷＬ４およびＷＬ５に電圧Ｈを印加して記憶素子１４５に“０”を書き込む。さらに続いてビット線ＢＬの電圧を変更せずに、ワード線ＷＬ６およびＷＬ７に電圧Ｈを印加して記憶素子１６７“０”を書き込む。
このようにカラムＣＬ１の各記憶素子１０への“０”書き込みをおこなう。
その後、同様にカラムＣＬ２としてのビット線ＢＬ２とＢＬ３の間の記憶素子（２１２，２３４，２５６）に対する書き込みを行っていく。
以上のシーケンスを繰り返すことで、全ての記憶素子に対する書き込みを行う。
以上のシーケンスを繰り返すことで、全ての記憶素子に対する書き込みを行う。
なお、“０”書き込みのシーケンスが終了した、全てのビット線ＢＬが電圧Ｈの状態としたら、今度はビット線ＢＬ０から順に電圧Ｌを印加していくことによって、複数の記憶素子１０に“１”を書き込むことができる。
図１２に示すように、ビット線ＢＬ０を電圧Ｌとする。このときビット線ＢＬ１からＢＬ３は電圧Ｈの状態のままとする。
そしてワード線ＷＬ１およびＷＬ２に電圧Ｈを印加する。これにより記憶素子０１２に“１”が書き込まれる。
その後は、カラムＣＬ０内の記憶素子０３４、０５６に順に“１”書き込みを行う。つまりビット線ＢＬの電圧を変更せずに、ワード線ＷＬ３およびＷＬ４に電圧Ｈを印加することで記憶素子０３４に“１”を書き込み、さらに続いてビット線ＢＬの電圧を変更せずに、ワード線ＷＬ５およびＷＬ６に電圧Ｈを印加することで記憶素子０５６に“１”を書き込む。
図１２に示すように、ビット線ＢＬ０を電圧Ｌとする。このときビット線ＢＬ１からＢＬ３は電圧Ｈの状態のままとする。
そしてワード線ＷＬ１およびＷＬ２に電圧Ｈを印加する。これにより記憶素子０１２に“１”が書き込まれる。
その後は、カラムＣＬ０内の記憶素子０３４、０５６に順に“１”書き込みを行う。つまりビット線ＢＬの電圧を変更せずに、ワード線ＷＬ３およびＷＬ４に電圧Ｈを印加することで記憶素子０３４に“１”を書き込み、さらに続いてビット線ＢＬの電圧を変更せずに、ワード線ＷＬ５およびＷＬ６に電圧Ｈを印加することで記憶素子０５６に“１”を書き込む。
このようにカラムＣＬ０としてのビット線ＢＬ０とＢＬ１の間の記憶素子に対する書き込みが終了したら、今度はビット線ＢＬ１の印加電圧を電圧Ｈから電圧Ｌに変化させる。その状態でビット線ＢＬ１とＢＬ２の間のカラムＣＬ１の記憶素子（１０１、１２３，１４５、１６７）に対する書き込みを順次行う。
以上のように“１”を順次書き込んでいくことができる。
実際には、図１１の“０”書き込みのシーケンスでは、実際に“０”を書き込まない記憶素子１０に対しての書き込み動作はスキップし、その後、図１２の“１”書き込みのシーケンスで、スキップした記憶素子１０に対してのみ書き込みを行えばよい。
このような書き込み動作を行うことで、ビット線電位の反転機会を最小限とした効率的な書き込み動作が実現される。即ち低消費電力で、かつ書き込み速度を低下させない書き込み動作が実現される。
以上のように“１”を順次書き込んでいくことができる。
実際には、図１１の“０”書き込みのシーケンスでは、実際に“０”を書き込まない記憶素子１０に対しての書き込み動作はスキップし、その後、図１２の“１”書き込みのシーケンスで、スキップした記憶素子１０に対してのみ書き込みを行えばよい。
このような書き込み動作を行うことで、ビット線電位の反転機会を最小限とした効率的な書き込み動作が実現される。即ち低消費電力で、かつ書き込み速度を低下させない書き込み動作が実現される。
＜４．まとめ及び変形例＞
以上実施の形態について説明してきたが、本実施の形態のメモリ装置１では、第１の方向に延在する複数のビット線ＢＬと、第２の方向に延在する複数のワード線ＷＬと、それぞれが対応する２つのワード線ＷＬ及び２つのビット線ＢＬに接続される複数のメモリセルＭＣとを備えている。
メモリセルＭＣのそれぞれは、抵抗値の変化により情報を記憶する記憶素子１０と２つの選択トランジスタＣＴ１，ＣＴ２を有する。この記憶素子１０の一端はそのメモリセルに対応する２つのうちの一方のビット線ＢＬに接続され、他端は２つの選択トランジスタＣＴ１，ＣＴ２の各ドレインに接続される。選択トランジスタＣＴ１，ＣＴ２の各ソースはそのメモリセルＭＣに対応する２つのうちの他方のビット線ＢＬに接続される。２つの選択トランジスタＣＴ１，ＣＴ２の一方はゲートがそのメモリセルＭＣに対応する２つのうちの一方のワード線ＷＬに接続され、他方の選択トランジスタのゲートがそのメモリセルＭＣに対応する２つのうちの他方のワード線ＷＬに接続されている。
そしてメモリセルＭＣが第１の方向に繰り返し配置されることによって１単位のカラムＣＬが構成され、カラムＣＬが第２の方向に繰り返し配置されることによってメモリセルアレイ２が構成されている。
このような構成により、１つの記憶素子１０に対して、２つの選択トランジスタＣＴ１，ＣＴ２を介してアクセスのための電流を流すことができ、実効的なゲート幅を２倍として電流駆動能力を高め、これによって書き込みアクセスを安定して行うことができる。
以上実施の形態について説明してきたが、本実施の形態のメモリ装置１では、第１の方向に延在する複数のビット線ＢＬと、第２の方向に延在する複数のワード線ＷＬと、それぞれが対応する２つのワード線ＷＬ及び２つのビット線ＢＬに接続される複数のメモリセルＭＣとを備えている。
メモリセルＭＣのそれぞれは、抵抗値の変化により情報を記憶する記憶素子１０と２つの選択トランジスタＣＴ１，ＣＴ２を有する。この記憶素子１０の一端はそのメモリセルに対応する２つのうちの一方のビット線ＢＬに接続され、他端は２つの選択トランジスタＣＴ１，ＣＴ２の各ドレインに接続される。選択トランジスタＣＴ１，ＣＴ２の各ソースはそのメモリセルＭＣに対応する２つのうちの他方のビット線ＢＬに接続される。２つの選択トランジスタＣＴ１，ＣＴ２の一方はゲートがそのメモリセルＭＣに対応する２つのうちの一方のワード線ＷＬに接続され、他方の選択トランジスタのゲートがそのメモリセルＭＣに対応する２つのうちの他方のワード線ＷＬに接続されている。
そしてメモリセルＭＣが第１の方向に繰り返し配置されることによって１単位のカラムＣＬが構成され、カラムＣＬが第２の方向に繰り返し配置されることによってメモリセルアレイ２が構成されている。
このような構成により、１つの記憶素子１０に対して、２つの選択トランジスタＣＴ１，ＣＴ２を介してアクセスのための電流を流すことができ、実効的なゲート幅を２倍として電流駆動能力を高め、これによって書き込みアクセスを安定して行うことができる。
またカラムＣＬ内で第１の方向に隣接する２つのメモリセルＭＣは、隣接する選択トランジスタＣＴのソースを共有している。隣接する２つの選択トランジスタＣＴ間の拡散領域がソースとして共有される構成とすることでメモリセルアレイの効率的なレイアウトが可能となる。
またメモリセルアレイ２内で第２の方向に隣接する２つのカラムにおいて、１つのビット線ＢＬが共有され、偶数番目のカラムと奇数番目のカラムは、ワード線を１本ずらした状態で配置されている。本実施の形態のように１つのメモリセルに対して２つのビット線と２つのワード線が対応する構成になる場合に、隣接する２つのカラムにおいて、１つのビット線を共有することで、必要なビット線本数を削減でき、効率のよいメモリセルレイアウトを実現できる。
また偶数番目のカラムと奇数番目のカラムを、ワード線が１本ずれた状態で配置することで選択トランジスタＣＴ１，ＣＴ２の配置効率を向上でき、これも効率的なレイアウトを実現する。
また偶数番目のカラムと奇数番目のカラムを、ワード線が１本ずれた状態で配置することで選択トランジスタＣＴ１，ＣＴ２の配置効率を向上でき、これも効率的なレイアウトを実現する。
またメモリセルに対する書き込みや読み出しのためのアクセスとして、第1例〜第５例で説明したように、アクセス対象のメモリセルＭＣに対応する２つのワード線ＷＬへの所定の選択電圧の印加により、該メモリセルの２つの選択トランジスタＣＴを導通させ、該メモリセルＭＣに対応する２つのビット線ＢＬに第１の電圧と第２の電圧を印加する。つまり２つのワード線ＷＬにより選択トランジスタＣＴ１，ＣＴ２をオンとしてメモリセルＭＣを選択する。そして２つのビット線ＢＬの電位関係により“０”又は“１”の情報を記憶素子１０に書き込むための電流が流れるようにする。これによって各メモリセルＭＣへの適切な情報書き込みが実現される。
また第２例〜第５例に示したように、アクセス対象のメモリセルＭＣに対応する２つのビット線ＢＬのうち、第１のビット線よりも第２のビット線側に位置する全てのビット線に第２の電圧を印加し、第２のビット線よりも第１のビット線側に位置する全てのビット線に第１の電圧を印加することが望ましい。
これによりメモリセルＭＣに対するアクセス時に配線容量の影響を排除し、アクセス速度の低下を防止できる。
これによりメモリセルＭＣに対するアクセス時に配線容量の影響を排除し、アクセス速度の低下を防止できる。
また第３例〜第５例に示したように、アクセス対象のメモリセルＭＣに対するアクセスを行った後に、隣接するカラムＣＬのメモリセルにアクセスを行う場合、第１，第２のビット線の一方の印加電圧を変化させる。
これにより、順次メモリセルＭＣにアクセスする際に、各ビット線ＢＬの電圧変動を最小限とし、充放電の発生機会を少なくできる。従って省電力化が促進できる。
さらに、第４例、第５例のように、第１，第２のビット線の印加電圧を変化させずに、選択電圧の印加を行う２つのワード線を変更することで、同一カラムの他のメモリセルにアクセスを行うようにすれば、同一カラム内のメモリセルに順次アクセスする際に、各ビット線ＢＬの電圧変動を避けることができ、これも省電力化に有効である。
これにより、順次メモリセルＭＣにアクセスする際に、各ビット線ＢＬの電圧変動を最小限とし、充放電の発生機会を少なくできる。従って省電力化が促進できる。
さらに、第４例、第５例のように、第１，第２のビット線の印加電圧を変化させずに、選択電圧の印加を行う２つのワード線を変更することで、同一カラムの他のメモリセルにアクセスを行うようにすれば、同一カラム内のメモリセルに順次アクセスする際に、各ビット線ＢＬの電圧変動を避けることができ、これも省電力化に有効である。
以上により実施の形態では、記憶素子１０に印加できる電流を増大させつつ、セルサイズの増加を抑制できる抵抗変化型のメモリ装置が実現できる。
なお実施の形態では、抵抗変化メモリの記憶素子１０としてＭＴＪを用いるＭＲＡＭを例に挙げたが、本技術はＭＲＡＭに限らず、抵抗ランダムアクセスメモリ（ＲｅＲＡＭ：Resistive Random Access Memory）、相変化ランダムアクセスメモリ（ＰＣＲＡＭ：Phase-Change Random Access Memory）など、他の抵抗変化メモリにも適用できる。
なお実施の形態では、抵抗変化メモリの記憶素子１０としてＭＴＪを用いるＭＲＡＭを例に挙げたが、本技術はＭＲＡＭに限らず、抵抗ランダムアクセスメモリ（ＲｅＲＡＭ：Resistive Random Access Memory）、相変化ランダムアクセスメモリ（ＰＣＲＡＭ：Phase-Change Random Access Memory）など、他の抵抗変化メモリにも適用できる。
なお、本明細書に記載された効果はあくまでも例示であって限定されるものではなく、また他の効果があってもよい。
なお本技術は以下のような構成も採ることができる。
（１）第１の方向に延在する複数のビット線と、
前記第１の方向に交差する第２の方向に延在する複数のワード線と、
それぞれが対応する２つの前記ワード線と２つの前記ビット線に接続される複数のメモリセルと、
を備え、
前記メモリセルのそれぞれは、
抵抗値の変化により情報を記憶する記憶素子と２つの選択トランジスタとを有し、
前記記憶素子の一端はそのメモリセルに対応する２つのうちの一方のビット線に接続され、
前記記憶素子の他端は前記２つの選択トランジスタの各ドレインに接続され、
前記２つの選択トランジスタの各ソースはそのメモリセルに対応する２つのうちの他方のビット線に接続され、
前記２つの選択トランジスタの一方はゲートがそのメモリセルに対応する２つのうちの一方のワード線に接続され、
前記２つの選択トランジスタの他方はゲートがそのメモリセルに対応する２つのうちの他方のワード線に接続されており、
前記メモリセルが前記第１の方向に繰り返し配置されることによって１単位のカラムが構成され、
前記カラムが前記第２の方向に繰り返し配置されることによってメモリセルアレイが構成されている
メモリ装置。
（２）前記カラム内で前記第１の方向に隣接する２つのメモリセルは、隣接する選択トランジスタのソースを共有する
上記（１）に記載のメモリ装置。
（３）前記メモリセルアレイ内で前記第２の方向に隣接する２つのカラムにおいて、１つの前記ビット線が共有され、
偶数番目のカラムと奇数番目のカラムは、ワード線を１本ずらした状態で配置されている
上記（１）又は（２）に記載のメモリ装置。
（４）前記メモリセルに対するアクセスとして、
アクセス対象のメモリセルに対応する２つのワード線への所定の選択電圧の印加により、該メモリセルの前記２つの選択トランジスタを導通させ、
該メモリセルに対応する２つのビット線に第１の電圧と第２の電圧を印加する
上記（１）乃至（３）のいずれかに記載のメモリ装置。
（５）第１の方向に延在する複数のビット線と、
前記第１の方向に交差する第２の方向に延在する複数のワード線と、
それぞれが対応する２つの前記ワード線と２つの前記ビット線に接続される複数のメモリセルと、を備え、
前記メモリセルのそれぞれは、抵抗値の変化により情報を記憶する記憶素子と２つの選択トランジスタとを有し、前記記憶素子の一端はそのメモリセルに対応する２つのうちの一方のビット線に接続され、前記記憶素子の他端は前記２つの選択トランジスタの各ドレインに接続され、前記２つの選択トランジスタの各ソースはそのメモリセルに対応する２つのうちの他方のビット線に接続され、前記２つの選択トランジスタの一方はゲートがそのメモリセルに対応する２つのうちの一方のワード線に接続され、前記２つの選択トランジスタの他方はゲートがそのメモリセルに対応する２つのうちの他方のワード線に接続されており、
前記メモリセルが前記第１の方向に繰り返し配置されることによって１単位のカラムが構成され、
前記カラムが前記第２の方向に繰り返し配置されることによってメモリセルアレイが構成されているメモリ装置に対するアクセス方法として、
アクセス対象のメモリセルに対応する２つのワード線への所定の選択電圧の印加により、該メモリセルの前記２つの選択トランジスタを導通させ、
該メモリセルに対応する２つのビット線における第１のビット線に第１の電圧を印加し、前記２つのビット線における第２のビット線にと第２の電圧を印加する
アクセス方法。
（６）前記メモリ装置は、前記メモリセルアレイ内で前記第２の方向に隣接する２つのカラムにおいて、１つの前記ビット線が共有され、かつ、偶数番目のカラムと奇数番目のカラムは、ワード線を１本ずらした状態で配置されている構成とされ、
アクセス対象のメモリセルに対応する前記第１のビット線よりも前記第２のビット線側に位置する全てのビット線に前記第２の電圧を印加し、
アクセス対象のメモリセルに対応する前記第２のビット線よりも前記第１のビット線側に位置する全てのビット線に前記第１の電圧を印加する
上記（５）に記載のアクセス方法。
（７）前記アクセス対象のメモリセルに対するアクセスを行った後に、
隣接するカラムのメモリセルにアクセスを行う場合、前記第１，第２のビット線の一方の印加電圧を変化させる
上記（６）に記載のアクセス方法。
（８）前記アクセス対象のメモリセルに対するアクセスを行った後に、
前記第１，第２のビット線の印加電圧を変化させずに、前記選択電圧の印加を行う２つのワード線を変更することで、
同一カラムの他のメモリセルにアクセスを行う
上記（６）又は（７）に記載のアクセス方法。
（１）第１の方向に延在する複数のビット線と、
前記第１の方向に交差する第２の方向に延在する複数のワード線と、
それぞれが対応する２つの前記ワード線と２つの前記ビット線に接続される複数のメモリセルと、
を備え、
前記メモリセルのそれぞれは、
抵抗値の変化により情報を記憶する記憶素子と２つの選択トランジスタとを有し、
前記記憶素子の一端はそのメモリセルに対応する２つのうちの一方のビット線に接続され、
前記記憶素子の他端は前記２つの選択トランジスタの各ドレインに接続され、
前記２つの選択トランジスタの各ソースはそのメモリセルに対応する２つのうちの他方のビット線に接続され、
前記２つの選択トランジスタの一方はゲートがそのメモリセルに対応する２つのうちの一方のワード線に接続され、
前記２つの選択トランジスタの他方はゲートがそのメモリセルに対応する２つのうちの他方のワード線に接続されており、
前記メモリセルが前記第１の方向に繰り返し配置されることによって１単位のカラムが構成され、
前記カラムが前記第２の方向に繰り返し配置されることによってメモリセルアレイが構成されている
メモリ装置。
（２）前記カラム内で前記第１の方向に隣接する２つのメモリセルは、隣接する選択トランジスタのソースを共有する
上記（１）に記載のメモリ装置。
（３）前記メモリセルアレイ内で前記第２の方向に隣接する２つのカラムにおいて、１つの前記ビット線が共有され、
偶数番目のカラムと奇数番目のカラムは、ワード線を１本ずらした状態で配置されている
上記（１）又は（２）に記載のメモリ装置。
（４）前記メモリセルに対するアクセスとして、
アクセス対象のメモリセルに対応する２つのワード線への所定の選択電圧の印加により、該メモリセルの前記２つの選択トランジスタを導通させ、
該メモリセルに対応する２つのビット線に第１の電圧と第２の電圧を印加する
上記（１）乃至（３）のいずれかに記載のメモリ装置。
（５）第１の方向に延在する複数のビット線と、
前記第１の方向に交差する第２の方向に延在する複数のワード線と、
それぞれが対応する２つの前記ワード線と２つの前記ビット線に接続される複数のメモリセルと、を備え、
前記メモリセルのそれぞれは、抵抗値の変化により情報を記憶する記憶素子と２つの選択トランジスタとを有し、前記記憶素子の一端はそのメモリセルに対応する２つのうちの一方のビット線に接続され、前記記憶素子の他端は前記２つの選択トランジスタの各ドレインに接続され、前記２つの選択トランジスタの各ソースはそのメモリセルに対応する２つのうちの他方のビット線に接続され、前記２つの選択トランジスタの一方はゲートがそのメモリセルに対応する２つのうちの一方のワード線に接続され、前記２つの選択トランジスタの他方はゲートがそのメモリセルに対応する２つのうちの他方のワード線に接続されており、
前記メモリセルが前記第１の方向に繰り返し配置されることによって１単位のカラムが構成され、
前記カラムが前記第２の方向に繰り返し配置されることによってメモリセルアレイが構成されているメモリ装置に対するアクセス方法として、
アクセス対象のメモリセルに対応する２つのワード線への所定の選択電圧の印加により、該メモリセルの前記２つの選択トランジスタを導通させ、
該メモリセルに対応する２つのビット線における第１のビット線に第１の電圧を印加し、前記２つのビット線における第２のビット線にと第２の電圧を印加する
アクセス方法。
（６）前記メモリ装置は、前記メモリセルアレイ内で前記第２の方向に隣接する２つのカラムにおいて、１つの前記ビット線が共有され、かつ、偶数番目のカラムと奇数番目のカラムは、ワード線を１本ずらした状態で配置されている構成とされ、
アクセス対象のメモリセルに対応する前記第１のビット線よりも前記第２のビット線側に位置する全てのビット線に前記第２の電圧を印加し、
アクセス対象のメモリセルに対応する前記第２のビット線よりも前記第１のビット線側に位置する全てのビット線に前記第１の電圧を印加する
上記（５）に記載のアクセス方法。
（７）前記アクセス対象のメモリセルに対するアクセスを行った後に、
隣接するカラムのメモリセルにアクセスを行う場合、前記第１，第２のビット線の一方の印加電圧を変化させる
上記（６）に記載のアクセス方法。
（８）前記アクセス対象のメモリセルに対するアクセスを行った後に、
前記第１，第２のビット線の印加電圧を変化させずに、前記選択電圧の印加を行う２つのワード線を変更することで、
同一カラムの他のメモリセルにアクセスを行う
上記（６）又は（７）に記載のアクセス方法。
１…メモリ装置、２…メモリセルアレイ、３…ローデコーダ、４…カラムデコーダ、５…センスアンプ、６…ライトドライバ、１０…記憶素子、ＣＴ，ＣＴ１，ＣＴ２…選択トランジスタ、ＢＬ，ＢＬ１〜ＢＬｍ−１…ビット線、ＷＬ，ＷＬ１〜ＷＬｎ−１…ワード線
Claims (8)
- 第１の方向に延在する複数のビット線と、
前記第１の方向に交差する第２の方向に延在する複数のワード線と、
それぞれが対応する２つの前記ワード線と２つの前記ビット線に接続される複数のメモリセルと、
を備え、
前記メモリセルのそれぞれは、
抵抗値の変化により情報を記憶する記憶素子と２つの選択トランジスタとを有し、
前記記憶素子の一端はそのメモリセルに対応する２つのうちの一方のビット線に接続され、
前記記憶素子の他端は前記２つの選択トランジスタの各ドレインに接続され、
前記２つの選択トランジスタの各ソースはそのメモリセルに対応する２つのうちの他方のビット線に接続され、
前記２つの選択トランジスタの一方はゲートがそのメモリセルに対応する２つのうちの一方のワード線に接続され、
前記２つの選択トランジスタの他方はゲートがそのメモリセルに対応する２つのうちの他方のワード線に接続されており、
前記メモリセルが前記第１の方向に繰り返し配置されることによって１単位のカラムが構成され、
前記カラムが前記第２の方向に繰り返し配置されることによってメモリセルアレイが構成されている
メモリ装置。 - 前記カラム内で前記第１の方向に隣接する２つのメモリセルは、隣接する選択トランジスタのソースを共有する
請求項１に記載のメモリ装置。 - 前記メモリセルアレイ内で前記第２の方向に隣接する２つのカラムにおいて、１つの前記ビット線が共有され、
偶数番目のカラムと奇数番目のカラムは、ワード線を１本ずらした状態で配置されている
請求項１に記載のメモリ装置。 - 前記メモリセルに対するアクセスとして、
アクセス対象のメモリセルに対応する２つのワード線への所定の選択電圧の印加により、該メモリセルの前記２つの選択トランジスタを導通させ、
該メモリセルに対応する２つのビット線に第１の電圧と第２の電圧を印加する
請求項１に記載のメモリ装置。 - 第１の方向に延在する複数のビット線と、
前記第１の方向に交差する第２の方向に延在する複数のワード線と、
それぞれが対応する２つの前記ワード線と２つの前記ビット線に接続される複数のメモリセルと、を備え、
前記メモリセルのそれぞれは、抵抗値の変化により情報を記憶する記憶素子と２つの選択トランジスタとを有し、前記記憶素子の一端はそのメモリセルに対応する２つのうちの一方のビット線に接続され、前記記憶素子の他端は前記２つの選択トランジスタの各ドレインに接続され、前記２つの選択トランジスタの各ソースはそのメモリセルに対応する２つのうちの他方のビット線に接続され、前記２つの選択トランジスタの一方はゲートがそのメモリセルに対応する２つのうちの一方のワード線に接続され、前記２つの選択トランジスタの他方はゲートがそのメモリセルに対応する２つのうちの他方のワード線に接続されており、
前記メモリセルが前記第１の方向に繰り返し配置されることによって１単位のカラムが構成され、
前記カラムが前記第２の方向に繰り返し配置されることによってメモリセルアレイが構成されているメモリ装置に対するアクセス方法として、
アクセス対象のメモリセルに対応する２つのワード線への所定の選択電圧の印加により、該メモリセルの前記２つの選択トランジスタを導通させ、
該メモリセルに対応する２つのビット線における第１のビット線に第１の電圧を印加し、前記２つのビット線における第２のビット線にと第２の電圧を印加する
アクセス方法。 - 前記メモリ装置は、前記メモリセルアレイ内で前記第２の方向に隣接する２つのカラムにおいて、１つの前記ビット線が共有され、かつ、偶数番目のカラムと奇数番目のカラムは、ワード線を１本ずらした状態で配置されている構成とされ、
アクセス対象のメモリセルに対応する前記第１のビット線よりも前記第２のビット線側に位置する全てのビット線に前記第２の電圧を印加し、
アクセス対象のメモリセルに対応する前記第２のビット線よりも前記第１のビット線側に位置する全てのビット線に前記第１の電圧を印加する
請求項５に記載のアクセス方法。 - 前記アクセス対象のメモリセルに対するアクセスを行った後に、
隣接するカラムのメモリセルにアクセスを行う場合、前記第１，第２のビット線の一方の印加電圧を変化させる
請求項６に記載のアクセス方法。 - 前記アクセス対象のメモリセルに対するアクセスを行った後に、
前記第１，第２のビット線の印加電圧を変化させずに、前記選択電圧の印加を行う２つのワード線を変更することで、
同一カラムの他のメモリセルにアクセスを行う
請求項６に記載のアクセス方法。
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|---|---|---|---|
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