JP6677240B2 - メモリセルおよび記憶装置 - Google Patents

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Description

本技術は、メモリセルおよび記憶装置に関する。詳しくは、電流の方向に応じた値を記憶するメモリセルおよび記憶装置に関する。
近年の情報処理システムにおいては、補助記憶装置やストレージとして不揮発性メモリが広く用いられている。この不揮発性メモリの例としては、フラッシュメモリ、ＲｅＲＡＭ（Resistance RAM）、ＰＣＲＡＭ（Phase-Change RAM）、ＭＲＡＭ（Magnetoresistive RAM）などが挙げられる。例えば、記憶素子と、その記憶素子に接続されたＮ型のＭＯＳ（Metal-Oxide-Semiconductor）トランジスタとをメモリセルごとに設けたＭＲＡＭの記憶装置が提案されている（例えば、特許文献１および特許文献２参照。）。この記憶装置では、ＭＯＳトランジスタが記憶素子に供給する電流の方向を変えることにより、記憶素子の保持値を書き換えることができる。ＭＯＳトランジスタのソースからドレインへのソース−ドレイン電流Ｉ１の供給により、記憶素子は、例えば論理値「１」に書き換えられる。一方、ドレインからソースへのドレイン−ソース電流Ｉ０の供給により、記憶素子は、例えば論理値「０」に書き換えられる。
上述の記憶素子をソース端子側をビット線等に接続して、「１」へのデータ書き換えに必要な電圧を印加すると、ソース端子の電位が記憶素子への印加電圧に近くなる。この状態では、ソースが浮いてしまうため、ソース−ドレイン電流Ｉ１が小さくなる（すなわち駆動能力が低下する）。この現象は基板バイアス効果と呼ばれる。このソース−ドレイン電流Ｉ１が所定の閾値電流より小さいと記憶素子の書換えに失敗するため、ＭＯＳトランジスタのゲート幅の拡大やゲート長の縮小などを行って、Ｉ１を閾値電流以上にする必要がある。一方、ドレイン−ソース電流Ｉ０を流す場合には、基板バイアス効果が生じないため、ドレイン−ソース電流Ｉ０は十分に大きいことが多く、ソース−ドレイン電流Ｉ１と比較して大きくする必要性に乏しい。
特開２０１１−２２２８２９号公報 特開２０１１−１５５２２２号公報
しかしながら、上述の不揮発性メモリでは、ソース−ドレイン電流Ｉ１が閾値以上となるようにゲート幅の拡大やゲート長の縮小を行うと、大きくする必要性のない方のドレイン−ソース電流Ｉ０も大きくなってしまう問題がある。このドレイン−ソース電流Ｉ０が必要以上に大きくなると、記憶素子が絶縁破壊されるおそれがあり、また、消費電力が上昇してしまうおそれがある。このように、上述の不揮発性メモリでは、省電力性能や絶縁破壊耐性などのメモリセルの性能を向上させることが困難である。
本技術はこのような状況に鑑みて生み出されたものであり、電流の方向に応じた値を記憶するメモリセルの性能を向上させることを目的とする。
本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、ソースおよびドレインの一方から他方への方向と上記他方から上記一方への方向とのいずれかに電流を供給するＮ型トランジスタと、ソースからドレインへ電流を供給するＰ型トランジスタと、上記Ｎ型トランジスタおよび上記Ｐ型トランジスタの両方の上記ドレインから供給される上記電流の方向に応じた論理値を記憶する記憶素子とを具備するメモリセルである。これにより、Ｎ型トランジスタおよびＰ型トランジスタの両方のドレインから供給される電流の方向に応じた論理値が記憶素子に記憶されるという作用をもたらす。
また、この第１の側面において、上記Ｎ型トランジスタのゲート幅およびゲート長の少なくとも一方が、上記Ｐ型トランジスタと異なってもよい。これにより、ゲート幅およびゲート長の少なくとも一方が異なるＮ型トランジスタおよびＰ型トランジスタの両方のドレインから供給される電流の方向に応じた論理値が記憶素子に記憶されるという作用をもたらす。
また、この第１の側面において、上記Ｎ型トランジスタのゲート幅は、上記Ｐ型トランジスタのゲート幅より短くてもよい。これにより、ゲート幅が比較的短いＮ型トランジスタとＰ型トランジスタとの両方のドレインから供給される電流の方向に応じた論理値が記憶素子に記憶されるという作用をもたらす。
また、この第１の側面において、上記Ｎ型トランジスタのゲート長は、上記Ｐ型トランジスタのゲート長より長くてもよい。これにより、ゲート幅が比較的長いＮ型トランジスタとＰ型トランジスタとの両方のドレインから供給される電流の方向に応じた論理値が記憶素子に記憶されるという作用をもたらす。
また、この第１の側面において、上記記憶素子は、磁化トンネル接合素子であってもよい。これにより、磁化トンネル接合素子に論理値が記憶されるという作用をもたらす。
また、この第１の側面において、上記記憶素子は、超巨大磁気抵抗素子であってもよい。これにより、超巨大磁気抵抗素子に論理値が記憶されるという作用をもたらす。
また、本技術の第２の側面は、ソースおよびドレインの一方から他方への方向と上記他方から上記一方への方向とのいずれかに電流を供給するＮ型トランジスタと、ソースからドレインへ電流を供給するＰ型トランジスタと、上記Ｎ型トランジスタおよび上記Ｐ型トランジスタの両方の上記ドレインから供給される上記電流の方向に応じた論理値を記憶する記憶素子とをそれぞれが備える複数のメモリセルと、上記ソースおよび上記ドレインのそれぞれの電位を制御するドライバとを具備する記憶装置である。これにより、Ｎ型トランジスタおよびＰ型トランジスタの両方のドレインから供給される電流の方向に応じた論理値が記憶素子に記憶されるという作用をもたらす。
また、この第２の側面において、上記Ｎ型トランジスタおよび上記Ｐ型トランジスタは、互いに垂直な２つの方向のそれぞれにおいて交互に配列されてもいてもよい。これにより、交互に配列されたＮ型トランジスタおよびＰ型トランジスタの両方のドレインから供給される電流の方向に応じた論理値が記憶素子に記憶されるという作用をもたらす。
また、この第２の側面において、上記Ｎ型トランジスタのゲートは、第１のワード線に接続され、上記Ｐ型トランジスタのゲートは、上記第１のワード線に隣接する第２のワード線に接続され、上記記憶素子は、上記接続線と第１のビット線とに接続され、上記Ｎ型トランジスタおよび上記Ｐ型トランジスタのそれぞれの上記ソースは、上記第１のビット線に隣接する第２のビット線に接続されてもよい。これにより、ビット線およびワード線に接続されたＮ型トランジスタおよびＰ型トランジスタの両方のドレインから供給される電流の方向に応じた論理値が記憶素子に記憶されるという作用をもたらす。
また、この第２の側面において、上記ドライバは、上記論理値の書換えが指示された場合には上記ソースおよび上記ドレインの一方に対して他方より高い上記電位を印加してもよい。これにより、ソースおよびドレインの一方の電位が他方よりも高くなるという作用をもたらす。
本技術によれば、電流の方向に応じた値を記憶するメモリセルの性能を向上させることができるという優れた効果を奏し得る。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
実施の形態におけるメモリシステムの一構成例を示すブロック図である。 実施の形態におけるメモリセルアレイの一構成例を示す回路図である。 実施の形態におけるメモリセルの一構成例を示す回路図である。 実施の形態におけるメモリセルの状態を説明するための図である。 実施の形態におけるメモリセルの磁化状態の一例を示す図である。 実施の形態におけるメモリセルの電流−電圧特性の一例を示すグラフである。 比較例におけるメモリセルの電流−電圧特性の一例を示すグラフである。 実施の形態におけるスタンバイ状態のビット線およびワード線の電位の一例を示す図である。 実施の形態における「１」に書き換える際のビット線およびワード線の電位の一例を示す図である。 実施の形態における「０」に書き換える際のビット線およびワード線の電位の一例を示す図である。 実施の形態におけるメモリセルアレイの平面図の一例である。 実施の形態におけるメモリセルアレイのＸ軸に平行な面の断面図の一例である。 実施の形態におけるメモリセルアレイのＹ軸に平行な面の断面図の一例である。 実施の形態における不揮発性メモリの動作の一例を示すフローチャートである。 実施の形態の変形例におけるゲート幅と電流との間の関係を説明するための図である。 実施の形態の変形例におけるゲート幅ごとのソース−ドレイン電流を示すグラフである。 実施の形態の変形例におけるゲート幅ごとのドレイン−ソース電流を示すグラフである。
以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
１．実施の形態（記憶素子にＮ型およびＰ型のトランジスタを接続する例）
２．変形例
＜１．実施の形態＞
［メモリシステムの構成例］
図１は、実施の形態におけるメモリシステムの一構成例を示すブロック図である。このメモリシステムは、メモリコントローラ１００および不揮発性メモリ２００を備える。また、不揮発性メモリ２００は、インターフェース２１０、アドレス回路２２０、カラムデコーダ２３０、メモリ制御部２４０、カラムドライバ２５０、ロウデコーダ２６０、ロウドライバ２７０およびメモリセルアレイ２８０を備える。なお、不揮発性メモリ２００は、特許請求の範囲に記載の記憶装置の一例である。
メモリコントローラ１００は、不揮発性メモリ２００を制御するものである。このメモリコントローラ１００は、ホストコンピュータ（不図示）によりデータの書込みが指示されると、書込み先のライトアドレスとライトコマンドとを生成し、そのデータをＥＣＣにより符号化してライトデータを生成する。そして、メモリコントローラ１００は、ライトアドレスをアドレス回路２２０へライトコマンドをメモリ制御部２４０へ供給し、ライトデータをインターフェース２１０に供給する。また、メモリコントローラ１００は、コマンドの実行状況などを示すステータスをメモリ制御部２４０から受け取る。
一方、ホストコンピュータによりデータの読出しが指示されると、メモリコントローラ１００は、読出し先のリードアドレスとリードコマンドとを生成し、リードアドレスをアドレス回路２２０へ、リードコマンドをメモリ制御部２４０へ供給する。そして、メモリコントローラ１００は、リードデータをインターフェース２１０から受け取り、復号する。また、メモリコントローラ１００は、メモリ制御部２４０からステータスを受け取る。
インターフェース２１０は、メモリ制御部２４０の制御に従ってメモリコントローラ１００との間でデータを送受信するものである。このインターフェース２１０は、カラムドライバ２５０からリードデータが読み出されると、そのリードデータを保持する。そして、メモリ制御部２４０によりリードデータの出力が指示されると、インターフェース２１０は、リードデータをメモリコントローラ１００に出力して、そのリードデータを削除する。また、インターフェース２１０は、メモリコントローラ１００からライトデータが供給されると、そのライトデータを保持する。そして、インターフェース２１０は、メモリ制御部２４０の制御に従って、保持していたライトデータをカラムドライバ２５０に供給して、そのライトデータを削除する。
アドレス回路２２０は、メモリコントローラ１００から受け取ったアドレスをロウアドレスとカラムアドレスとに分離するものである。ロウアドレスは、メモリセルアレイ２８０におけるアクセス先の行を指定するものである。また、カラムアドレスは、メモリセルアレイ２８０におけるアクセス先の列を指定するものである。アドレス回路２２０は、ロウアドレスをロウデコーダ２６０に供給し、カラムアドレスをカラムデコーダ２３０に供給する。
カラムデコーダ２３０は、アドレス回路２２０から受け取ったカラムアドレスを解析して、そのカラムアドレスに対応するビット線を選択するものである。ここで、ビット線は、メモリセルアレイ２８０において列方向に沿って配置された信号線である。
メモリ制御部２４０は、メモリコントローラ１００からのコマンドに従って、インターフェース２１０、カラムドライバ２５０およびロウドライバ２７０を制御するものである。コマンドがリードコマンドである場合にメモリ制御部２４０は、カラムドライバ２５０およびロウドライバ２７０にリードデータの読出しを指示する制御信号を供給する。
一方、コマンドがライトコマンドである場合にメモリ制御部２４０は、カラムドライバ２５０およびロウドライバ２７０リセットを指示し、次にセットを指示する。
ここで、リセットは、「０」のビットが書き込まれているメモリセルにおいて、そのビットを「１」に書き換える処理である。なお、リセットは、「プログラム」とも呼ばれる。また、セットは、「１」のビットが書き込まれているメモリセルにおいて、そのビットを「０」に書き換える処理である。なお、セットは、「消去」とも呼ばれる。なお、メモリ制御部２４０は、リセット、セットの順で指示しているが、セット、リセットの順で指示してもよい。
また、メモリ制御部２４０は、ステータスを生成してメモリコントローラ１００に供給する。
カラムドライバ２５０は、メモリ制御部２４０の制御に従ってビット線に電圧を印加するものである。メモリ制御部２４０により読出しが指示されると、カラムドライバ２５０は、カラムデコーダ２３０により選択されたビット線にハイレベルの電圧を印加し、選択されていないビット線にローレベルの電圧を印加する。そして、カラムドライバ２５０は、アクセス先のメモリセルからリードデータを読み出してインターフェース２１０に供給する。
メモリ制御部２４０によりリセットが指示されると、カラムドライバ２５０は、アクセス先のメモリセルからデータをプレリードデータとして読み出す。カラムドライバ２５０は、インターフェース２１０からライトデータを読み出し、そのライトデータとプレリードデータとをビット単位で比較する。カラムドライバ２５０は、ライトデータにおいて「１」であり、かつ、プレリードデータにおいて「０」のビットに対応するメモリセルをリセット対象とする。カラムドライバ２５０は、リセット対象のメモリセルに接続されたビット線をハイレベルにして、そのメモリセルをリセットする。
そして、メモリ制御部２４０によりセットが指示されると、カラムドライバ２５０は、ライトデータとプレリードデータとをビット単位で比較する。カラムドライバ２５０は、ライトデータにおいて「０」であり、かつ、プレリードデータにおいて「１」のビットに対応するメモリセルをセット対象とする。カラムドライバ２５０は、セット対象のメモリセルに接続されたビット線をハイレベルにして、そのメモリセルをセットする。なお、カラムドライバ２５０は、特許請求の範囲に記載のドライバの一例である。
ロウデコーダ２６０は、アドレス回路２２０から受け取ったロウアドレスを解析して、そのロウアドレスに対応するワード線を選択するものである。ここで、ワード線は、メモリセルアレイ２８０において、行方向に沿って配置された信号線である。
ロウドライバ２７０は、メモリ制御部２４０の制御に従ってワード線に電圧を印加するものである。リード、セットおよびリセットのいずれかが指示されると、ロウドライバ２７０は、ロウデコーダ２６０により選択されたワード線ＷＬに一定時間の間、ハイレベルの電圧を印加し、選択されていないワード線ＷＬにローレベルの電圧を印加する。
メモリセルアレイ２８０は、マトリックス状に配列された複数のメモリセルを備える。各々のメモリセルとして、例えば、ＳＴＴ−ＭＲＡＭ（Spin Transfer Torque − Magnetic Random Access Memory）が用いられる。
［メモリセルアレイの構成例］
図２は、実施の形態におけるメモリセルアレイ２８０の一構成例を示す回路図である。このメモリセルアレイ２８０には、複数のメモリセル２８１が配列される。それぞれのメモリセル２８１は、記憶素子２８２、Ｐ型トランジスタ２８６およびＮ型トランジスタ２８７を備える。Ｐ型トランジスタ２８６およびＮ型トランジスタ２８７として、例えば、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）が用いられる。
記憶素子２８２は、供給される電流の方向に応じた論理値を記憶するものである。ｎ（ｎは整数）列目の記憶素子２８２の一端は、ｎ列目のビット線に接続され、他端は、Ｐ型トランジスタ２８６およびＮ型トランジスタ２８７の両方のドレインに接続される。
また、Ｐ型トランジスタ２８６およびＮ型トランジスタ２８７は、行方向であるｘ方向と列方向であるｙ方向とのそれぞれにおいて交互に配列される。Ｐ型トランジスタ２８６およびＮ型トランジスタ２８７の一方の領域を黒色に、他方の領域を白色に塗り潰すと、メモリセルアレイ２８０において、市松模様が得られる。例えば、ｘ方向において、奇数列目にＮ型トランジスタ２８７が、偶数列目にＰ型トランジスタ２８６が配置される。また、ｙ方向において、奇数行目にＮ型トランジスタ２８７が、偶数行目にＰ型トランジスタ２８６が配置される。
また、ｎ列目のＰ型トランジスタ２８６およびＮ型トランジスタ２８７のそれぞれのソースは、ｎ＋１列目のビット線に接続される。
例えば、ビット線ＢＬ０とビット線ＢＬ１との間に０列目のメモリセル２８１が配置され、ビット線ＢＬ０にそれらのメモリセル２８１内の記憶素子２８２が接続される。また、０列目のＰ型トランジスタ２８６およびＮ型トランジスタ２８７のそれぞれのソースはビット線ＢＬ１に接続される。
［メモリセルの構成例］
図３は、実施の形態におけるメモリセル２８１の一構成例を示す回路図である。Ｐ型トランジスタ２８６のゲート（Ｇ）はワード線ＷＬ０に接続され、ドレイン（Ｄ）は記憶素子２８２に接続され、ソース（Ｓ）はビット線ＢＬ１に接続される。また、Ｎ型トランジスタ２８７のゲート（Ｇ）はワード線ＷＬ１に接続され、ドレイン（Ｄ）は記憶素子２８２に接続され、ソース（Ｓ）はビット線ＢＬ１に接続される。
記憶素子２８２は、記憶層２８３、絶縁層２８４および固定層２８５を備える。記憶層２８３は、ビット線ＢＬ０に接続され、固定層２８５は、Ｐ型トランジスタ２８６およびＮ型トランジスタ２８７のそれぞれのドレインの接続点に接続される。また、Ｐ型トランジスタ２８６およびＮ型トランジスタ２８７のそれぞれのゲート幅およびゲート長は、略同一であるものとする。ここで、ゲート幅は、ソースからドレインへの方向に垂直な方向におけるゲートの寸法であり、ゲート長は、ソースからドレインへの方向におけるゲートの寸法である。
記憶層２８３は、供給された電流の方向に応じて磁化の向きが変化するものである。絶縁層２８４は、記憶層２８３および固定層２８５をトンネル接合するものである。固定層２８５は、磁化の向きが固定された層である。記憶層２８３の磁化の方向によって、記憶素子２８２の抵抗値が変化する。この抵抗値に応じた電圧をカラムドライバ２５０内のセンスアンプなどが検出することにより、記憶素子２８２の値を読み出すことができる。また、閾値以上の電流を記憶素子２８２に流すことにより記憶素子２８２の保持値を書き換えることができる。書き換えに必要な電流の閾値は、記憶層２８３および固定層２８５の磁化の方向が平行な状態から反平行の状態へ変化させるときの方が、その逆のときと比較して大きくなる。また、その閾値は、記憶素子２８２の体積に比例して減少するため、スケーリングが可能となる。
このように、記憶層２８３と固定層２８５とが、絶縁層２８４によりトンネル接合された記憶素子２８２は、磁気トンネル接合素子（ＭＴＪ：Magnetic Tunnel Junction）と呼ばれる。
ロウドライバ２７０は、メモリセル２８１の保持値を書き換える際において、Ｐ型トランジスタ２８６に接続されたワード線（ＷＬ０等）をローレベルに、Ｎ型トランジスタ２８７に接続されたワード線（ＷＬ１等）をハイレベルにする。これにより、Ｐ型トランジスタ２８６およびＮ型トランジスタ２８７の両方が同時に、オフ状態からオン状態に遷移する。また、カラムドライバ２５０は、「１」に書き換える場合に、ソース側のビット線（ＢＬ１等）をハイレベルに、ドレイン側のビット線（ＢＬ０等）をローレベルにする。これにより、ソースからドレインの方向へ電流が供給されて記憶素子２８２が「１」に書き換えられる。一方、「０」に書き換える場合に、カラムドライバ２５０は、ドレイン側のビット線（ＢＬ０等）をハイレベルに、ソース側のビット線（ＢＬ１等）をローレベルにする。これにより、ドレインからソースの方向へ電流が供給されて記憶素子２８２が「０」に書き換えられる。
図４は、実施の形態におけるメモリセル２８１の状態を説明するための図である。このメモリセル２８１内の記憶素子２８２の磁化状態は、記憶素子２８２および固定層２８５の磁化の向きが同一である平衡状態と、それらの向きが異なる反平行状態とに分けることができる。これらの状態のそれぞれに、異なる論理値が割り当てられる。例えば反平行状態に論理値「１」が割り当てられ、平行状態に論理値「０」が割り当てられる。
反平行状態における記憶素子２８２の抵抗値は、平行状態の場合よりも高い。このため、抵抗値に応じたメモリセル２８１の電圧をカラムドライバ２５０内のセンスアンプなどが検出することにより、記憶素子２８２の論理値を読み出すことができる。
また、記憶素子２８２への電流の方向を変えることにより、記憶素子２８２が保持する論理値を書き換えることができる。例えば、「１」から「０」に書き換える場合には、Ｐ型トランジスタ２８６およびＮ型トランジスタ２８７のドレインからソースの方向への電流Ｉ０が供給される。
一方、「０」から「１」に書き換える場合には、Ｐ型トランジスタ２８６およびＮ型トランジスタ２８７のソースからドレインの方向への電流Ｉ１が供給される。以下、ドレインからソースへの電流Ｉ０を「ドレイン−ソース電流」と称し、Ｉ０と逆方向の電流Ｉ１を「ソース−ドレイン電流」と称する。
また、一般に平行状態（「０」）から反平衡状態（「１」）に変化させる場合の方が、反平行状態（「１」）から平衡状態（「０」）に変化させる場合よりも、必要となる電流が大きくなる。すなわち、「１」への書換えに必要な閾値電流Ｉｔｈ１は、「０」への書換えに必要な閾値電流Ｉｔｈ０より大きい。
図５は、実施の形態におけるメモリセル２８１の磁化状態の一例を示す図である。同図における太い矢印は磁化の向きを示し、細い矢印は電流の方向を示す。同図におけるａは、「０」から「１」への書換えが行われた際のメモリセル２８１の磁化状態の一例である。「１」への書換えの際には、ソースからドレインへ（すなわち、固定層２８５から記憶層２８３へ）ソース−ドレイン電流Ｉ１が供給される。この結果、記憶層２８３の磁化の向きは、固定層２８５と逆方向へ反転し、反平行状態となる。
図５におけるｂは、「１」から「０」への書換えが行われた際のメモリセル２８１の磁化状態の一例である。「０」への書換えの際には、ドレインからソースへ（すなわち、記憶層２８３から固定層２８５へ）ドレイン−ソース電流Ｉ０が供給される。この結果、記憶層２８３の磁化の向きは、固定層２８５と同じ方向へ反転し、平行状態となる。なお、同図は、磁化の方向が記憶層の平面と平行になる平面磁場型の記憶素子を例示しているが、この構成に限定されず、磁化の方向が記憶層の平面と垂直になる垂直磁場型の記憶素子であってもよい。
なお、メモリセル２８１は、ＭＴＪ素子を記憶素子２８２として設けているが、電流の方向に応じた値を記憶する記憶素子であれば、ＭＴＪ素子以外の素子を記憶素子２８２として設けてもよい。例えば、ＭＴＪ素子の代わりに、超巨大磁気抵抗（ＣＭＲ：Colossal MagnetoResistance）素子を設けてもよい。ＣＭＲ素子を設けたメモリセル２８１は、ＲｅＲＡＭと呼ばれる。
図６は、実施の形態におけるメモリセル２８１の電流−電圧特性の一例を示すグラフである。このグラフは、次の条件下において、シミュレーションされたものである。
Ｐ型トランジスタ２８６側のワード線（ＷＬ０）：−１．０８ボルト（Ｖ）
Ｎ型トランジスタ２８７側のワード線（ＷＬ１）：１．０８ボルト（Ｖ）
ドレイン側およびソース側の一方のビット線（ＢＬ０など）：１．０８ボルト（Ｖ）
他方のビット線（ＢＬ１など）：０ボルト（Ｖ）
温度：２５度（℃）
また、図６における縦軸は、メモリセル２８１に供給される電流を示し、横軸は、カラムドライバ２５０が印加する電圧を示す。また、一点鎖線の曲線は、Ｐ型トランジスタ２８６の特性を示し、点線は、Ｎ型トランジスタ２８７の特性を示す。実線の曲線は、それらのトランジスタからのそれぞれの電流を加算した結果を示す。
図６におけるａは、「１」への書換えにおける電流−電圧特性の一例である。「１」への書換えの際にカラムドライバ２５０は、ソース側のビット線（ＢＬ１など）の電位をハイレベルにし、ドレイン側のビット線（ＢＬ０など）の電位をローレベルにしてドレインおよびソースの間に電圧ＶＤＳを印加する。Ｎ型トランジスタ２８７においてゲートおよびソースがいずれもハイレベルであるため、ソース−ゲート間の電圧ＶＧＳは、基板バイアス効果により低下する。低下した電圧ＶＧＳは、線形領域と飽和領域との境界のＶｏｖに満たない値となり、Ｎ型トランジスタ２８７は線形領域で動作するものとする。この線形領域では、Ｎ型トランジスタ２８７のソースからドレインへの電流Ｉ１ｎは、次の式により表される。
Ｉ１ｎ＝ｕＣｏｘ（Ｗｎ／Ｌｎ）｛（ＶＧＳ−Ｖｔｈ）ＶＤＳ−１／２ＶＤＳ ２｝…式１
上式において、ｕは、電荷の移動度であり、単位は例えば、平方メートル毎ボルト毎秒（ｍ2／Ｖ・ｓ）である。Ｃｏｘは、Ｎ型トランジスタ２８７内のゲート絶縁膜の容量であり、単位は、例えば、ファラッド（Ｆ）である。Ｌｎは、Ｎ型トランジスタ２８７のゲート長であり、Ｗｎは、そのゲート幅である。ＬｎおよびＷｎの単位は、例えば、マイクロメートル（μｍ）である。また、ＶＧＳは、ソース−ゲート間の電圧であり、Ｖｔｈは、閾値電圧である。ＶＤＳは、ドレイン−ソースの間の電圧である。これらの電圧の単位は、例えば、ボルト（Ｖ）である。
式１より、１／２×（ＶＧＳ−Ｖｔｈ）をＶpeakとすると、電圧ＶＤＳがＶpeakに達するまでの低電圧領域では、電圧ＶＤＳが高いほどＮ型トランジスタ２８７に流れる電流Ｉ1nが大きくなる。しかし、電圧ＶＤＳがＶpeakより高い高電圧領域では、電圧ＶＤＳが高いほど電流Ｉ１ｎは小さくなってしまう。
一方、Ｐ型トランジスタ２８６においてゲートはローレベルであり、ソースがハイレベルであるため、ソース−ゲート間の電圧ＶＧＳは、Ｐ型トランジスタ２８６を駆動させるのに十分な値の負電圧となる。このＰ型トランジスタ２８６は線形領域で動作するものとする。線形領域で駆動するＰ型トランジスタ２８６のソースからドレインへの電流Ｉ１ｐは、次の式により表される。
Ｉ１ｐ＝ｕ／２×（Ｗｐ／Ｌｐ）Ｃｏｘ（ＶＧＳ−Ｖｔｈ）２
×｛１＋ｒ（ＶＤＳ−Ｖｏｖ）｝ ・・・式２
上式において、ＬＰは、Ｐ型トランジスタ２８６のゲート長であり、Ｗｐは、そのゲート幅である。ｒは、チャネル変調係数である。Ｐ型トランジスタ２８６およびＮ型トランジスタ２８７のそれぞれのＶｔｈ、ＣｏｘおよびＶｏｖは同一とは限らないが、ここでは説明の便宜上、同一の記号を用いるものとする。
式２より、Ｐ型トランジスタ２８６に流れる電流Ｉ1pは、電圧ＶＤＳが高いほど大きな値となる。したがって、電流Ｉ1ｎおよび電流Ｉ1ｐを加算したソース−ドレイン電流Ｉ１は、電圧ＶＤＳが高いほど大きな値となる。また、電圧ＶＤＳが低いほど、電流Ｉ1ｎの割合が大きくなり、電圧ＶＤＳが高いほど電流Ｉ1ｐの割合が大きくなる。
また、前述したように、「１」への書換えには、閾値電流Ｉｔｈ１以上にソース−ドレイン電流Ｉ１を制御する必要がある。このため、閾値電流Ｉｔｈ１以上のソース−ドレイン電流Ｉ１が生じる値（例えば、電圧値ＶＢ）に、電圧ＶＤＳが制御される。
図６におけるｂは、「０」への書換えにおける電流−電圧特性の一例である。「０」への書換えの際に、カラムドライバ２５０は、ドレイン側のビット線（ＢＬ０など）の電位をハイレベルにし、ソース側のビット線（ＢＬ１など）の電位をローレベルにしてドレインおよびソースの間に電圧ＶＤＳを印加する。
Ｎ型トランジスタ２８７のゲートがハイレベルでソースがローレベルであるため、ソース−ゲート間の電圧ＶＧＳがＶｏｖより高くなり、Ｎ型トランジスタ２８７は飽和領域で動作するものとする。一方、Ｐ型トランジスタ２８６のゲートおよびソースはいずれもローレベルであるため、電圧ＶＧＳは閾値に満たず、Ｐ型トランジスタ２８６はオフ状態であるものとする。線形領域のＮ型トランジスタ２８７のドレインからソースへの電流Ｉ０ｎは、式２において、Ｉ１ｐをＩ０ｎに置き換え、ＷｐおよびＬｐをＷｎおよびＬｎに置き換えた式により表される。この式より、Ｎ型トランジスタ２８７には、電圧ＶＤＳが高いほど大きな電流Ｉ０ｎが流れる。このため、それぞれのトランジスタの電流を加算したドレイン−ソース電流Ｉ０は、電圧ＶＤＳが高いほど大きな値となる。
ここで、前述したように閾値電流Ｉｔｈ１は、閾値電流Ｉｔｈ０より大きい。このため、Ｉｔｈ１を超える最小のソース−ドレイン電流Ｉ１が生じる値（例えば、電圧値ＶＢ）に電圧ＶＤＳを制御すると、閾値電流Ｉｔｈ０よりも十分に大きなドレイン−ソース電流Ｉ０が得られる。閾値電流Ｉｔｈ０およびドレイン−ソース電流Ｉ０の差分をΔＩとすると、消費電力を低減する観点からΔＩは小さいほど望ましい。また、ドレイン−ソース電流Ｉ０およびドレイン−ソース電流Ｉ１は、記憶素子２８２が絶縁破壊するときの破壊電流Ｉｂ未満でなければならない。
まとめると、式１および式２を用いて、Ｉ１およびＩ２が次の条件を満たすようにＰ型トランジスタ２８６およびＮ型トランジスタ２８７のそれぞれのゲート幅およびゲート長の値が設定される。
Ｉｔｈ０＜Ｉ０（＝Ｉ０ｎ）＜Ｉｂ
Ｉｔｈ１＜Ｉ１（＝Ｉ１ｎ＋Ｉ１ｐ）＜Ｉｂ
図７は、比較例におけるメモリセルの電流−電圧特性の一例を示すグラフである。この比較例では、メモリセルごとに、Ｎ型トランジスタおよび記憶素子のみが設けられているものとする。同図におけるａは、「１」への書換えにおける電流−電圧特性の一例であり、同図におけるｂは、「０」への書換えにおける電流−電圧特性の一例である。同図における縦軸は、メモリセル２８１に供給される電流を示し、横軸は、カラムドライバ２５０が印加する電圧を示す。
図７におけるａに例示するように、基板バイアス効果によりソース−ドレイン電流Ｉ１が低下し、Ｎ型トランジスタからの駆動電流のみでは閾値電圧Ｉｔｈ１に満たない。この場合には、ソース−ドレイン電流Ｉ１が閾値電圧Ｉｔｈ１以上になるまでゲート幅を広くするか、ゲート長を縮小する必要がある。しかし、ゲート幅の拡大等を行うと、同図におけるｂに例示するようにドレイン−ソース電流Ｉ０も上昇して、必要最小限の閾値電流Ｉｔｈ０と比較して過大な電流が供給されてしまう。この結果、消費電力が上昇してしまう。
これに対して、メモリセル２８１では、Ｐ型トランジスタ２８６をさらに設けたため、基板バイアス効果により電流Ｉ１ｎが小さくても、電流Ｉ１ｐの加算によりソース−ドレイン電流Ｉ１が閾値電圧Ｉｔｈ１以上となる。このため、比較例と比較して、Ｎ型トランジスタ２８７のゲート幅は短くて済み、ゲート長は長くて済む。ゲート幅が小さいと（あるいは、ゲート長が長いと）、ドレイン−ソース電流Ｉ０が小さくなるため、消費電力は比較例よりも小さくなる。
図８は、実施の形態におけるスタンバイ状態のビット線およびワード線の電位の一例を示す図である。スタンバイ状態は、メモリセルへのアクセスを行わない状態であり、この状態においては、ビット線およびワード線の全ての電位は、ローレベルに制御される。
図９は、実施の形態における「１」に書き換える際のビット線およびワード線の電位の一例を示す図である。「１」に書き換える際にカラムドライバ２５０は、書き換える対象のメモリセル２８１内のソース側のビット線をハイレベルに、それ以外のビット線をローレベルに制御する。例えば、１列目のメモリセル２８１を書き換える際には、そのソース側のビット線ＢＬ２がハイレベルに、それ以外のビット線ＢＬ０やＢＬ１などがローレベルに制御される。また、ロウドライバ２７０は、書き換える対象のメモリセルのＮ型トランジスタ２８７に接続されたワード線をハイレベルにし、それ以外のワード線をローレベルに制御する。
ここで、１列目が書換え対象でビット線ＢＬ２をハイレベルにしたとする。このビット線ＢＬ２は、書換え対象でない２列目にも接続されているものの、２列目のメモリセルが書き換えられることはない。これは、Ｘ方向およびＹ方向において、Ｐ型トランジスタ２８６およびＮ型トランジスタ２８７が交互に配置されているためである。この配列では、１列目のＮ型トランジスタ２８７に接続されたワード線（ＷＬ１など）に２列目のＰ型トランジスタ２８６が接続される。これにより、ロウドライバ２７０が、１列目のＮ型トランジスタ２８７をオン状態にすると、２列目のＰ型トランジスタ２８６はオフ状態となる。したがって、書き換え対象でない２列目の記憶素子２８２に電流が流れず、書き換えられることがなくなる。つまり、Ｘ方向およびＹ方向において、Ｐ型トランジスタ２８６およびＮ型トランジスタ２８７を交互に配置することにより、書換え対象のメモリセル２８１のみを選択して書き換えることができる。
図１０は、実施の形態における「０」に書き換える際のビット線およびワード線の電位の一例を示す図である。「０」に書き換える際にカラムドライバ２５０は、書き換える対象のメモリセル２８１内のドレイン側のビット線をハイレベルに、それ以外のビット線をローレベルに制御する。例えば、１列目のメモリセル２８１を書き換える際には、そのドレイン側のビット線ＢＬ１がハイレベルに、それ以外のビット線ＢＬ２やＢＬ３などがローレベルに制御される。
また、ロウドライバ２７０は、書き換える対象のメモリセルのＮ型トランジスタ２８７に接続されたワード線をハイレベルにし、それ以外のワード線をローレベルに制御する。
図１１は、実施の形態におけるメモリセルアレイの平面図の一例である。同図に例示するように、Ｙ方向に沿ってビット線が配列され、Ｘ方向に沿ってワード線が配列される。そして、それらのビット線およびワード線の間にＮ型トランジスタやＰ型トランジスタが配置される。
図１２は、図１１における線分Ａ−Ａに沿った断面図の一例である。説明の便宜上、Ｘ方向およびＹ方向に垂直なＺ方向において所定の方向を「上」の方向とし、その逆方向を「下」の方向とする。半導体基板３１０の上に素子分離領域３０９が形成され、その上に層間絶縁膜３０１などが形成される。層間絶縁膜３０１において、最も下層に配線層３０５および３０８が形成される。その配線層３０５は、ビアコンタクト３０４を介して、その上方の配線層３０３と接続される。また、配線層３０８は、ビアコンタクト３０７を介して下部電極３０６と接続され、その下部電極３０６と配線層３０３との間に記憶素子２８２が形成される。配線層３０３は、ビアコンタクト３０２を介してビット線ＢＬ２に接続される。このように、記憶素子２８２の一端は、配線層３０３およびビアコンタクト３０２を介してビット線ＢＬ２に接続される。
図１３は、図１１における線分Ｂ−Ｂに沿った断面図の一例である。半導体基板３１０にＮウェル領域３１４とＰウェル領域３２１とが形成され、それらの領域は素子分離領域３０９により分離される。これらのＮウェル領域３１４およびＰウェル領域３２１は、Ｙ方向において交互に繰り返し配置される。Ｎウェル領域３１４には、ソース３１２およびドレイン３１５が形成され、それらの間にゲート絶縁膜３１３が形成される。ゲート絶縁膜３１３の上にはワード線ＷＬ３が形成され、ソース３１２は、ビアコンタクト３１１を介して配線層３０５と接続される。一方、ドレイン３１５は、ビアコンタクト３１６を介して配線層３０８と接続される。ゲート絶縁膜３１３上のワード線ＷＬ３はゲートとして用いられ、このゲート、ソース３１２、ドレイン３１５およびＮウェル領域３１４は、Ｎ型トランジスタ２８７として機能する。
Ｐウェル領域３２１には、ドレイン３１９およびソース３２２が形成され、それらの間にゲート絶縁膜３２０が形成される。ゲート絶縁膜３２０の上にはワード線ＷＬ４が形成され、ソース３２２は、ビアコンタクト３２３を介して配線層３０５と接続される。一方、ドレイン３１９は、ビアコンタクト３１８を介して配線層３０８と接続される。ビアコンタクト３１６および３１８の間には、拡散層領域３１７が形成される。ゲート絶縁膜３２０上のワード線ＷＬ４はゲートとして用いられ、このゲート、ソース３２２、ドレイン３１９およびＰウェル領域３２１は、Ｐ型トランジスタ２８６として機能する。このＰ型トランジスタ２８６とＮ型トランジスタ２８７とのそれぞれのドレインは、ビアコンタクト３０７、３１６および３１８と配線層３０８と下部電極３０６とを介して記憶素子２８２に接続されている。
［不揮発性メモリの動作例］
図１４は、実施の形態における不揮発性メモリ２００の動作の一例を示すフローチャートである。この動作は、例えば、メモリシステムに電源が投入されたときに開始する。不揮発性メモリ２００は、メモリコントローラ１００からのコマンドがライトコマンドであるか否かを判断する（ステップＳ９０１）。ここで、メモリコントローラ１００からのコマンドは、ライトコマンドおよびリードコマンドのいずれかであるものとする。
ライトコマンドである場合（ステップＳ９０１：Ｙｅｓ）、不揮発性メモリ２００は、ライトデータを取得し（ステップＳ９０２）、プレリードを行う（ステップＳ９０３）。不揮発性メモリ２００は、ライトデータとプレリードデータとをビット単位で比較し、比較結果に基づいて、書換え対象のメモリセルを示すリセットマスクデータを生成する（ステップＳ９０４）。不揮発性メモリ２００は、リセットマスクデータに基づいて、書換え対象のメモリセルを「１」に書き換えるリセット処理を実行する（ステップＳ９０５）。
次いで、不揮発性メモリ２００は、ライトデータとプレリードデータとの比較結果に基づいて、書換え対象のメモリセルを示すセットマスクデータを生成する（ステップＳ９０６）。不揮発性メモリ２００は、そのセットマスクデータに基づいて、書換え対象のメモリセルを「０」に書き換えるセット処理を実行する（ステップＳ９０７）。
また、コマンドがリードコマンドである場合（ステップＳ９０１：Ｎｏ）、不揮発性メモリ２００は、メモリセルからデータを読み出してメモリコントローラ１００に供給する（ステップＳ９０８）。ステップＳ９０７またはＳ９０８の後、不揮発性メモリ２００は、ステータスを生成してメモリコントローラ１００に転送し（ステップＳ９０９）、ステップＳ９０１以降を繰り返し実行する。
このように、本技術の実施の形態によれば、双方向に電流を供給するＮ型トランジスタとソースからドレインへ電流を供給するＰ型トランジスタとを記憶素子に接続したため、ソースからドレインへの電流Ｉ１を大きくすることができる。これにより、比較的小さなゲート幅Ｗｎにより、その電流Ｉ１を閾値電流Ｉｔｈ１よりも大きくすることができる。ゲート幅Ｗｎが比較的小さいと電流Ｉ１の逆方向の電流Ｉ０が小さくなるため、消費電力量を低減することができ、また、記憶素子２８２が絶縁破壊するおそれがなくなる。したがってメモリセルの性能を向上させることができる。
＜２．変形例＞
第１の実施の形態では、Ｐ型トランジスタ２８６およびＮ型トランジスタ２８７のそれぞれのゲート幅およびゲート長を略同一としていたが、これらの少なくとも一方を異なる値にしてもよい。式１および式２より、ゲート幅を広くするほど、あるいはゲート長を短くするほど、ドレイン−ソース間に流れる電流は大きくなる。また、Ｐ型トランジスタ２８６が供給する電流は、Ｎ型トランジスタ２８７が供給する電流よりも大きい方が望ましい。したがって、Ｐ型トランジスタ２８６のゲート幅はＮ型トランジスタ２８７よりも狭い方が望ましく、Ｐ型トランジスタ２８６のゲート長はＮ型トランジスタ２８７よりも長い方が望ましい。第１の実施の形態の変形例のメモリセル２８１は、Ｐ型トランジスタ２８６およびＮ型トランジスタ２８７のそれぞれのゲート幅およびゲート長の少なくとも一方が同一でない点において第１の実施の形態と異なる。
図１５は、実施の形態の変形例におけるゲート幅と電流との間の関係を説明するための図である。Ｐ型トランジスタ２８６のゲート幅Ｗｐは、「０」に書き換えるためのドレイン−ソース電流Ｉ０と関連性がなく、ゲート幅Ｗｐを変更してもＩ０はほとんど変わらない。一方、式２より、Ｎ型トランジスタ２８７のゲート幅Ｗｎが広いほどドレイン−ソース電流Ｉ０が大きくなる。
また、式２より、Ｐ型トランジスタ２８６のゲート幅Ｗｐが広いほど、「１」に書き換えるためのソース−ドレイン電流Ｉ１が大きくなる。そして、電圧ＶＤＳがＶpeak以下の低電圧側では、式１よりＮ型トランジスタ２８７のゲート幅Ｗｎが広いほど、ソース−ドレイン電流Ｉ１が大きくなる。一方、電圧ＶＤＳがＶpeakより高い高電圧側では、式１よりＮ型トランジスタ２８７のゲート幅Ｗｎとソース−ドレイン電流Ｉ１との関連性が低くなる。
また、「０」への書換えに必要な閾値電流Ｉｔｈ０は、「１」への書換えに必要な閾値電流Ｉｔｈ１より小さい。このため、ドレイン−ソース電流Ｉ０は、ソース−ドレイン電流Ｉ１より小さくてもよい。このソース−ドレイン電流Ｉ０を小さくするには、Ｎ型トランジスタ２８７のゲート幅Ｗｎを狭くすればよい。ゲート幅Ｗｎを狭くすると、ドレイン−ソース電流Ｉ０とともにソース−ドレイン電流Ｉ１も小さくなるが、そのＩ１の低下分は、ゲート幅Ｗｐを広くすることで補うことができる。したがって、ゲート幅Ｗｎは、ゲート幅Ｗｐより狭いことが望ましい。同様の理由で、Ｎ型トランジスタ２８７のゲート長は、Ｐ型トランジスタ２８６のゲート長より長いことが望ましい。
また、Ｐ型トランジスタ２８６およびＮ型トランジスタ２８７のそれぞれのゲート幅およびゲート長は、ゲート長が同一で、ゲート幅が異なる値であってもよいし、ゲート幅が同一で、ゲート長が異なる値であってもよい。あるいは、ゲート幅およびゲート長の両方が異なる値であってもよい。
図１６は、実施の形態の変形例におけるゲート幅ごとのソース−ドレイン電流を示すグラフである。同図における縦軸は、Ｖpeakより十分に高い電圧ＶＤＳを印加した場合のソース−ドレイン電流Ｉ１であり、横軸は、Ｎ型トランジスタ２８７のゲート幅Ｗｎを示す。ここで、Ｐ型トランジスタ２８６のゲート幅Ｗｐは、一定（例えば、０．２５マイクロメートル）であるものとする。同図に例示するように、Ｎ型トランジスタ２８７のゲート幅Ｗｎを変えても、ソース−ドレイン電流Ｉ１は一定であり、これらのパラメータの関連性は低い。これは、基板バイアス効果により、Ｎ型トランジスタ２８７からの電流Ｉｎ１が低下し、ソース−ドレイン電流Ｉ１においてＰ型トランジスタ２８６からの電流Ｉ１ｐが支配的となるためである。
図１７は、実施の形態の変形例におけるゲート幅ごとのドレイン−ソース電流を示すグラフである。同図における縦軸は、所定の電圧ＶＤＳを印加した場合のドレイン−ソース電流Ｉ０であり、横軸は、Ｎ型トランジスタ２８７のゲート幅Ｗｎを示す。また、Ｉｂは、記憶素子２８２が絶縁破壊するときの破壊電流である。同図に例示するように、ゲート幅Ｗｎを狭くするほど、ドレイン−ソース電流Ｉ０が小さくなる。ドレイン−ソース電流Ｉ０が小さいほど消費電力が小さくなり、また、破壊電流Ｉｂとの差が大きくなって記憶素子２８２が絶縁破壊するおそれが小さくなる。このため、ゲート幅Ｗｎを狭くすることにより、メモリセル２８１の省電力性能や絶縁破壊耐性などの性能を向上させることができる。
このように、第１の実施の形態の変形例によれば、Ｎ型トランジスタ２８７のゲート幅をＰ型トランジスタ２８６のゲート幅より短くしたため、それらのゲート幅が略同一の場合よりもドレイン−ソース電流Ｉ０を小さくすることができる。これにより、メモリセルの省電力性能および絶縁破壊耐性を向上させることができる。
なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
また、上述の実施の形態において説明した処理手順は、これら一連の手順を有する方法として捉えてもよく、また、これら一連の手順をコンピュータに実行させるためのプログラム乃至そのプログラムを記憶する記録媒体として捉えてもよい。この記録媒体として、例えば、ＣＤ（Compact Disc）、ＭＤ（MiniDisc）、ＤＶＤ（Digital Versatile Disc）、メモリカード、ブルーレイディスク（Blu-ray（登録商標）Disc）等を用いることができる。
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
なお、本技術は以下のような構成もとることができる。
（１）ソースおよびドレインの一方から他方への方向と前記他方から前記一方への方向とのいずれかに電流を供給するＮ型トランジスタと、
ソースからドレインへ電流を供給するＰ型トランジスタと、
前記Ｎ型トランジスタおよび前記Ｐ型トランジスタの両方の前記ドレインから供給される前記電流の方向に応じた論理値を記憶する記憶素子と
を具備するメモリセル。
（２）前記Ｎ型トランジスタのゲート幅およびゲート長の少なくとも一方が、前記Ｐ型トランジスタと異なる
前記（１）記載のメモリセル。
（３）前記Ｎ型トランジスタのゲート幅は、前記Ｐ型トランジスタのゲート幅より短い
前記（２）記載のメモリセル。
（４）前記Ｎ型トランジスタのゲート長は、前記Ｐ型トランジスタのゲート長より長い
前記（２）または（３）に記載のメモリセル。
（５）前記記憶素子は、磁化トンネル接合素子である
前記（１）から（４）のいずれかに記載のメモリセル。
（６）前記記憶素子は、超巨大磁気抵抗素子である
前記（１）から（５）のいずれかに記載のメモリセル。
（７）ソースおよびドレインの一方から他方への方向と前記他方から前記一方への方向とのいずれかに電流を供給するＮ型トランジスタと、ソースからドレインへ電流を供給するＰ型トランジスタと、前記Ｎ型トランジスタおよび前記Ｐ型トランジスタの両方の前記ドレインから供給される前記電流の方向に応じた論理値を記憶する記憶素子とをそれぞれが備える複数のメモリセルと、
前記ソースおよび前記ドレインのそれぞれの電位を制御するドライバと
を具備する記憶装置。
（８）前記Ｎ型トランジスタおよび前記Ｐ型トランジスタは、互いに垂直な２つの方向のそれぞれにおいて交互に配列される
前記（７）記載の記憶装置。
（９）前記Ｎ型トランジスタのゲートは、第１のワード線に接続され、
前記Ｐ型トランジスタのゲートは、前記第１のワード線に隣接する第２のワード線に接続され、
前記記憶素子は、前記接続線と第１のビット線とに接続され、
前記Ｎ型トランジスタおよび前記Ｐ型トランジスタのそれぞれの前記ソースは、前記第１のビット線に隣接する第２のビット線に接続される
前記（７）または（８）に記載の記憶装置。
（１０）前記ドライバは、前記論理値の書換えが指示された場合には前記ソースおよび前記ドレインの一方に対して他方より高い前記電位を印加する
前記（７）から（９）のいずれかに記載の記憶装置。
１００ メモリコントローラ
２００ 不揮発性メモリ
２１０ インターフェース
２２０ アドレス回路
２３０ カラムデコーダ
２４０ メモリ制御部
２５０ カラムドライバ
２６０ ロウデコーダ
２７０ ロウドライバ
２８０ メモリセルアレイ
２８１ メモリセル
２８２ 記憶素子
２８３ 記憶層
２８４ 絶縁層
２８５ 固定層
２８６ Ｐ型トランジスタ
２８７ Ｎ型トランジスタ

Claims (10)

  1. ソースおよびドレインの一方から他方への方向と前記他方から前記一方への方向とのいずれかに電流を供給するＮ型トランジスタと、
    ソースからドレインへ電流を供給するＰ型トランジスタと、
    前記Ｎ型トランジスタおよび前記Ｐ型トランジスタの両方の前記ドレインから供給される前記電流の方向に応じた論理値を記憶する記憶素子と
    を具備するメモリセル。
  2. 前記Ｎ型トランジスタのゲート幅およびゲート長の少なくとも一方が、前記Ｐ型トランジスタと異なる
    請求項１記載のメモリセル。
  3. 前記Ｎ型トランジスタのゲート幅は、前記Ｐ型トランジスタのゲート幅より短い
    請求項２記載のメモリセル。
  4. 前記Ｎ型トランジスタのゲート長は、前記Ｐ型トランジスタのゲート長より長い
    請求項２記載のメモリセル。
  5. 前記記憶素子は、磁化トンネル接合素子である
    請求項１記載のメモリセル。
  6. 前記記憶素子は、超巨大磁気抵抗素子である
    請求項１記載のメモリセル。
  7. ソースおよびドレインの一方から他方への方向と前記他方から前記一方への方向とのいずれかに電流を供給するＮ型トランジスタと、ソースからドレインへ電流を供給するＰ型トランジスタと、前記Ｎ型トランジスタおよび前記Ｐ型トランジスタの両方の前記ドレインから供給される前記電流の方向に応じた論理値を記憶する記憶素子とをそれぞれが備える複数のメモリセルと、
    前記ソースおよび前記ドレインのそれぞれの電位を制御するドライバと
    を具備する記憶装置。
  8. 前記Ｎ型トランジスタおよび前記Ｐ型トランジスタは、互いに垂直な２つの方向のそれぞれにおいて交互に配列される
    請求項７記載の記憶装置。
  9. 前記Ｎ型トランジスタのゲートは、第１のワード線に接続され、
    前記Ｐ型トランジスタのゲートは、前記第１のワード線に隣接する第２のワード線に接続され、
    前記記憶素子は、前記接続線と第１のビット線とに接続され、
    前記Ｎ型トランジスタおよび前記Ｐ型トランジスタのそれぞれの前記ソースは、前記第１のビット線に隣接する第２のビット線に接続される
    請求項７記載の記憶装置。
  10. 前記ドライバは、前記論理値の書換えが指示された場合には前記ソースおよび前記ドレインの一方に対して他方より高い前記電位を印加する
    請求項７記載の記憶装置。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10878905B1 (en) * 2019-07-02 2020-12-29 Microchip Technology Inc. Metal filament ReRAM cell with current limiting during program and erase
US11328759B2 (en) * 2020-10-02 2022-05-10 Sandisk Technologies Llc Signal preserve in MRAM during reading
US11386945B2 (en) 2020-10-02 2022-07-12 Sandisk Technologies Llc Signal amplification in MRAM during reading, including a pair of complementary transistors connected to an array line
CN114649016A (zh) * 2020-12-17 2022-06-21 联华电子股份有限公司 磁阻式随机存取存储器

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5894447A (en) * 1996-09-26 1999-04-13 Kabushiki Kaisha Toshiba Semiconductor memory device including a particular memory cell block structure
WO2005050712A2 (en) * 2003-11-18 2005-06-02 Halliburton Energy Services, Inc. High-temperature memory systems
JP5160724B2 (ja) * 2004-09-06 2013-03-13 ソニー株式会社 メモリ
US8077152B2 (en) * 2004-10-15 2011-12-13 University Of Iowa Research Foundation Magneto resistive elements and methods for manufacture and use of same
JP4543901B2 (ja) 2004-11-26 2010-09-15 ソニー株式会社 メモリ
US7272035B1 (en) * 2005-08-31 2007-09-18 Grandis, Inc. Current driven switching of magnetic storage cells utilizing spin transfer and magnetic memories using such cells
JP2008130995A (ja) * 2006-11-24 2008-06-05 Toshiba Corp 半導体記憶装置
JP4709868B2 (ja) * 2008-03-17 2011-06-29 株式会社東芝 半導体記憶装置
US8270207B2 (en) * 2009-04-16 2012-09-18 Taiwan Semiconductor Manufacturing Company, Ltd. Raising programming current of magnetic tunnel junctions by applying P-sub bias and adjusting threshold voltage
JP2011155222A (ja) 2010-01-28 2011-08-11 Toshiba Corp 磁気ランダムアクセスメモリ
JP2011222829A (ja) 2010-04-12 2011-11-04 Toshiba Corp 抵抗変化メモリ
JP5598338B2 (ja) * 2011-01-13 2014-10-01 ソニー株式会社 記憶装置およびその動作方法
JP2012190515A (ja) * 2011-03-11 2012-10-04 Toshiba Corp 半導体記憶装置
US9070456B2 (en) * 2011-04-07 2015-06-30 Tom A. Agan High density magnetic random access memory
JP5316608B2 (ja) 2011-07-27 2013-10-16 凸版印刷株式会社 不揮発性メモリセルおよび不揮発性メモリ
US20130028010A1 (en) * 2011-07-29 2013-01-31 Qualcomm Incorporated Fast MTJ Switching Write Circuit For MRAM Array
WO2013080511A1 (ja) * 2011-11-29 2013-06-06 パナソニック株式会社 抵抗変化型不揮発性記憶装置及びその書き込み方法
US8964458B2 (en) * 2012-04-13 2015-02-24 Taiwan Semiconductor Manufacturing Co., Ltd. Differential MRAM structure with relatively reversed magnetic tunnel junction elements enabling writing using same polarity current
US8711646B2 (en) * 2012-05-08 2014-04-29 Samsung Electronics Co., Ltd. Architecture, system and method for testing resistive type memory
US9306151B2 (en) * 2012-05-25 2016-04-05 Arizona Board Of Regents, A Body Corporate Of The State Of Arizona, Acting For And On Behalf Of Arizona State University Threshold gate and threshold logic array
SG2013077375A (en) * 2012-10-18 2014-05-29 Agency Science Tech & Res Circuit arrangement and method of forming the same
KR101684916B1 (ko) * 2012-11-02 2016-12-09 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR102029794B1 (ko) * 2013-03-15 2019-10-08 삼성전자주식회사 반도체 장치
KR20150016797A (ko) * 2013-08-05 2015-02-13 삼성전자주식회사 가상 분리 소스라인 구조를 갖는 불휘발성 반도체 메모리 장치의 메모리 셀 어레이
JP6107682B2 (ja) * 2014-01-23 2017-04-05 富士通株式会社 半導体記憶装置及び半導体記憶装置の制御方法
WO2015140946A1 (ja) * 2014-03-19 2015-09-24 株式会社日立製作所 半導体記憶装置
US9911481B1 (en) * 2017-02-28 2018-03-06 Everspin Technologies, Inc. Selection circuit with autobooting for magnetic memory and methods therefor

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