TW202312159A - 操作記憶體裝置的方法 - Google Patents

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Abstract

提供了一種操作記憶體裝置的方法。第一位址經解碼以選擇記憶體裝置的位元線。第二位址經解碼以選擇記憶體裝置的字元線。將字元線電壓施加於被選字元線。將位元線電壓施加於被選位元線。將第一偏置電壓施加於複數個未被選字元線中之每一者，這些未被選字元線連接至除了一個記憶體單元之外的連接至被選位元線的複數個記憶體單元，該記憶體單元連接至被選位元線及被選字元線兩者。

Description

記憶體裝置
無
許多現代電子裝置含有用以儲存資料的電子記憶體。電子記憶體可係揮發性記憶體或非揮發性記憶體。揮發性記憶體在被供電時儲存資料，而非揮發性記憶體裝置即使在斷電之後亦能保留資料。非揮發性記憶體裝置的實例包括快閃記憶體、鐵電式隨機存取記憶體(ferroelectric random access memory，FRAM)、相變隨機存取記憶體(phase-change random access memory，PRAM)、及磁性隨機存取記憶體(magnetic random access memory，MRAM)。MRAM將資料儲存於磁性儲存元件中。
無
以下揭示內容提供用於實施所提供標的物的不同特徵的許多不同實施例、或實例。下文描述組件及配置的特定實例以簡化本案的一實施例。當然，這些僅為實例且非意欲為限制性的。舉例而言，在以下描述中第一特徵於第二特徵上方或上的形成可包括第一特徵與第二特徵直接接觸地形成的實施例，且亦可包括額外特徵可形成於第一特徵與第二特徵之間使得第一特徵與第二特徵可不直接接觸的實施例。此外，本案的一實施例在各種實例中可重複參考數字及/或字母。此重複係出於簡單及清楚之目的，且本身且不指明所論述之各種實施例及/或組態之間的關係。
此外，為了便於描述，在本文中可使用空間相對術語，諸如「在…下面」、「在…之下」、「下部」、「在…之上」、「上部」及類似者，來描述諸圖中圖示之一個元件或特徵與另一（多個）元件或特徵之關係。空間相對術語意欲涵蓋除了諸圖中所描繪的定向以外的裝置在使用或操作時的不同定向。裝置可另外定向（旋轉90度或處於其他定向），且本文中所使用之空間相對描述符可類似地加以相應解釋。
取決於兩層或兩層以上的諸如鐵磁材料的磁性材料之間磁化對準狀態，某些類型的記憶體裝置，諸如MRAM，具有兩種或兩種以上的電阻狀態。可將記憶體單元的電阻與參考值進行比較以判定記憶體單元的電阻狀態。隨著記憶體單元密度的增加，相對於記憶體單元正確設定參考值的要求變得更加嚴格。
更具體地，MRAM將資料儲存於具有由薄絕緣膜分離開的兩個重疊磁性材料層的記憶體單元中。分層結構形成MRAM單元的磁隧道接面（「MTJ」或「MTJ元件」）。這兩個層包括在固定磁場對準方向上永久磁化的磁性層（這個層被稱為「釘扎層（固定層）」）及可變磁化的磁性層（這個層被稱為「自由層」）。自由層可在相對於永久磁化層的兩個取向中之一者上磁化。這兩個取向的特性在於，穿過MTJ的重疊層具有明顯不同的串聯電阻。可變層的磁場取向可與永磁層的磁場取向相同（平行）或與永磁層的磁場取向相反（反平行）地對準。平行對準狀態具有相對較低的電阻，而反平行對準狀態具有較高的電阻。
第1圖係大體示出根據一些實施例的實例記憶體裝置100的方塊圖。在所示的實例中，記憶體裝置100包括記憶體單元陣列102（亦被稱為記憶體陣列或單元陣列）、字元線解碼器104、位元線解碼器106、感測放大器108、參考電路110、寫入驅動器112、及偏置電路114。感測放大器108及參考電路110一起亦被稱為讀取電路或讀取驅動器。在閱讀本案的一實施例後對於熟習此項技術者將顯而易見地，記憶體裝置100可包括第1圖中所示之外的額外元件。在實例中，記憶體裝置100係非揮發性記憶體裝置，包括例如磁阻式隨機存取記憶體(magnetoresistive random access memory，MRAM)。在其他實例中，記憶體裝置100係揮發性記憶體裝置。在某些實例中，記憶體裝置100係唯讀記憶體裝置。
記憶體裝置100之記憶體單元陣列102包括複數個記憶體單元（標記為116 1,1、116 1,2、…、116 1,m、…、116 n,1、116 n,2、…、116 n,m（統稱為複數個記憶體單元或多個記憶體單元））。複數個記憶體單元116中之每一者在其中儲存資料之位元值0或1，並允許讀取電流(read current，Iread)流動穿過其中。記憶體單元陣列102中之複數個記憶體單元配置於列及行的陣列中，舉例而言，m列及n行。各個列包括第一複數個記憶體單元，且各個行包括第二複數個記憶體單元。
記憶體裝置100進一步包括複數個字元線（標記為WL1、WL2、…、WLm等）及複數個位元線（標記為BL1、…、BLn等）。字元線WL1連接第一列中第一複數個記憶體單元中之每一者，字元線WL2連接第二列中第一複數個記憶體單元中之每一者，繼續至字元線WLm，WLm連接第m列中第一複數個記憶體單元中之每一者。位元線BL1連接第一行中第二複數個記憶體單元中之每一者，繼續至位元線BLn，BLn連接第n行中第二複數個記憶體單元中之每一者。因此，在所示實例中，記憶體單元陣列102包括m列、n行、及m x n個記憶體單元116。取決於陣列中哪個記憶體單元待讀取，位元線BL1、…、BLn等可透過開關（未顯示）選擇性地連接至感測放大器108，或連接至待自其寫入的寫入驅動器112。記憶體單元陣列102之複數個單元中之每一者由字元線與位元線之交點界定。
因為記憶體單元陣列102之複數個記憶體單元在構造及操作上相同，所以此處僅描述一個，即，記憶體單元116 1,1。在這個實例中，記憶體單元116 1,1包括電阻元件118及電晶體120。電晶體120亦被稱為存取電晶體，且可係場效電晶體(field-effect transistor，FET)，例如，金屬氧化物半導體FET (metal-oxide semiconductor FET，MOSFET)、互補金屬氧化物半導體(complementary metal oxide semiconductor，CMOS)、n通道金屬氧化物半導體(n-channel metal oxide semiconductor，NMOS)、p通道金屬氧化物半導體(p-channel metal oxide semiconductor，PMOS)、或類似者。電晶體120包括連接至地面的源極、連接至電阻元件118的第一端子的汲極、及連接至字元線WL1的閘極。在替代實施例中，記憶體裝置100可包括源極線SL。在這種替代實施例中，電晶體120的源極連接至第一源極線SL1而非接地。在實例中，電晶體120係對稱的。即，電晶體120的源極可係汲極，電晶體120的汲極可係源極。
電阻元件118連接於電晶體120的汲極與位元線BL1之間。舉例而言，電阻元件118的第一端子連接至記憶體單元116 1,1的汲極，且電阻元件118的第二端子連接至位元線BL1。在實例中，電阻元件118係MTJ，且具有可在低電阻狀態與高電阻狀態之間切換的電阻狀態。電阻元件118可係任何類型的電阻元件或電路，只要其達成本文所述的預期功能。
字元線解碼器104解碼第一位址，以選擇複數個字元線中之一者，且將字元線電壓施加於被選字元線，用於記憶體單元陣列102中的讀取或寫入操作。在實例中，施加於被選字元線的字元線電壓對於讀取操作與寫入操作可不同。位元線解碼器106連接至記憶體單元陣列102，且解碼第二位址以選擇複數個位元線中之一者，並施加預定位元線電壓至被選位元線，用於記憶體單元陣列102中的讀取或寫入操作。
感測放大器108將讀取電流(read current，Iread)（亦被稱為單元電流(cell current，Icell)）與參考電流(reference current，Iref)進行比較，且在讀取操作期間判定儲存於記憶體單元陣列102的被選記憶體單元中之位元值（亦即，0或1）。舉例而言，當讀取電流(read current，Iread)小於參考電流(reference current，Iref)時，感測放大器108讀出位元值1。相反，當讀取電流(read current，Iread)大於參考電流(reference current，Iref)時，感測放大器108讀出位元值0。在一些實例中，感測放大器108放大讀出之資料位元的位準，且提供放大之資料位元作為輸出，以便可自被選記憶體單元讀取資料位元。在實例中，感測放大器108可係差動感測放大器或單端感測放大器。參考本說明書第4圖及第5圖更詳細地討論讀取操作。
參考電路110產生參考電流(reference current，Iref)。在一些實例中，參考電流(reference current，Iref)約等於25uA。其他參考電流(reference current，Iref)位準在本案的一實施例的範疇內。參考電流(reference current，Iref)在感測放大器108與參考電路110之間流動。舉例而言，參考電流(reference current，Iref)可自參考電路110流動至感測放大器108，反之亦然。在實例中，讀取電流(read current，Iread)及參考電流(reference current，Iref)之位準由個別記憶體單元陣列102及參考電路110的電阻決定。
寫入驅動器112（亦被稱為寫入驅動電路或程式電路）在寫入操作期間將資料程式化或寫入記憶體單元陣列102的複數個記憶體單元中之一或多個記憶體單元中。參考本說明書第2圖及第3圖更詳細地討論寫入操作。在一些實例中，參考電路110及寫入驅動器112中之一者或兩者可係感測放大器108的部分。
偏置電路114選擇性地將第一偏置電壓施加於耦合至記憶體單元陣列102的一行內未被選記憶體單元的字元線。在實例中，第一偏置電壓小於0伏，例如，-0.3伏。此外，偏置電路114選擇性地將第二偏置電壓施加於參考電路110的參考記憶體單元的電晶體。在實例中，第二偏置電壓大於供應電壓。在一些實例中，在讀取操作期間施加第一偏置電壓及第二偏置電壓。因此，偏置電路114僅在讀取操作期間啟動。在實例中，偏置電路114可包括負電壓發生器、電荷泵、升壓電路、及低壓差穩壓器電路中之一或多者，以產生第一偏置電壓及第二偏置電壓。
第2圖係根據一些實施例的記憶體裝置100中寫入操作的方法200的流程圖。關於方法200討論的寫入操作用於將資料寫入記憶體裝置100的記憶體單元陣列102的一或多個記憶體單元中，且亦被稱為記憶體裝置100之程式化。將結合第3圖描述方法200，第3圖係示出記憶體裝置100的寫入路徑的部分方塊圖暨電路圖，且顯示了在寫入操作期間施加的不同電壓。
如第3圖中所示，對於寫入操作，去能或斷開將感測放大器108及參考電路110連接至記憶體單元陣列102的讀取路徑302。此外，且如第3圖中所示，對於寫入操作，賦能或連接將寫入驅動器112連接至記憶體單元陣列102的寫入路徑304。
繼續第3圖，寫入驅動器112包括寫入驅動第一電晶體306及寫入驅動第二電晶體308。在實例中，寫入驅動第一電晶體306及寫入驅動第二電晶體308中之每一者均係PMOS電晶體。然而，其他類型的電晶體，諸如NMOS電晶體、CMOS電晶體、及MOSFET可用於寫入驅動第一電晶體306及寫入驅動第二電晶體308兩者。儘管第3圖中僅顯示了兩個電晶體，但寫入驅動器112可包括兩個以上的電晶體。
在實例中，寫入驅動第一電晶體306及寫入驅動第二電晶體308中之每一者均包括源極、汲極、及閘極。寫入驅動第一電晶體306的汲極可連接至被選位元線BL1。寫入驅動第一電晶體306的源極連接至寫入驅動第二電晶體308的汲極。寫入驅動第二電晶體308的源極連接至寫入電壓節點(write voltage node，VDDQ)。在實例中，寫入電壓(write voltage，VDDQ)節點處於大於供應電壓的電壓位準。舉例而言，寫入電壓(write voltage，VDDQ)節點處於等於1.8伏的電壓位準。寫入驅動第一電晶體306及寫入驅動第二電晶體308中之每一者的閘極均連接至第一電壓（例如，0伏以將其接通）及第二電壓（例如，1.8伏以將其關閉）。在實例中，對於寫入操作，寫入驅動第一電晶體306及寫入驅動第二電晶體308均接通。藉由在寫入驅動第一電晶體306及寫入驅動第二電晶體308的閘極處施加第一電壓（即，0伏）來接通寫入驅動第一電晶體306及寫入驅動第二電晶體308。在實例中，在閱讀本案的一實施例後對於熟習此項技術者將顯而易見地，1.8伏用於寫入電壓(write voltage，VDDQ)節點及0伏用於閘極電壓係例示性的，且可使用其他電壓位準。
寫入驅動第一電晶體306及寫入驅動第二電晶體308中之每一者係對稱的。即，寫入驅動第一電晶體306及寫入驅動第二電晶體308中之每一者的源極可係汲極，且寫入驅動第一電晶體306及寫入驅動第二電晶體308中之每一者的汲極可係源極。
參考第2圖，在方法200的方塊210，解碼第一位址以選擇記憶體裝置100的位元線。舉例而言，位元線解碼器106接收第一位址且解碼第一位址以選擇位元線，舉例而言，記憶體裝置100的記憶體單元陣列102的位元線BL1。如第3圖中所示，位元線BL1與記憶體單元陣列102的第一列相關聯，且連接至第一列的第二複數個記憶體單元（標記為116 1,1、116 1,2、…、116 1,m）中之每一者。
返回參考第2圖，在方法200的方塊220處，解碼第二位址以選擇記憶體裝置100的字元線。舉例而言，字元線解碼器104接收第二位址且解碼第二位址以選擇字元線，舉例而言，記憶體裝置100的記憶體單元陣列102的字元線WL1。被選字元線WL1連接至記憶體裝置100的記憶體單元陣列102的第一行的記憶體單元116 1,1。記憶體單元116 1,1因此連接至被選位元線BL1及被選字元線WL1，且位於被選位元線BL1與被選字元線WL1的交點處。為了選擇其他單元，則選擇不同的位元線與字元線的組合。第一列的剩餘記憶體單元（即，記憶體單元116 1,2、…、及記憶體單元116 1,m）被稱為未被選記憶體單元。
在方法200的方塊230處，將字元線電壓施加於被選字元線。在實例中，且如第3圖中所示，施加於被選字元線WL1用於寫入操作的字元線電壓為1.8伏。然而，其他電壓可用於字元線電壓。字元線WL1連接至記憶體單元116 1,1的閘極。因此，施加字元線電壓將接通記憶體單元116 1,1的電晶體120，從而將記憶體單元116 1,1的電阻元件118的第二端子連接至地面。在實例中，在寫入操作期間施加於被選字元線WL1的字元線電壓亦被稱為字元線寫入電壓或第一字元線電壓。
返回參考第2圖，在方法200的方塊240處，將位元線電壓施加於被選位元線。舉例而言，位元線電壓由寫入驅動器112經由寫入路徑304來施加。即，位元線BL1經由寫入驅動器112連接至寫入電壓(write voltage，VDDQ)。因此，在寫入操作期間，寫入電流流動穿過記憶體單元116 1,1。該寫入電流亦流動穿過電阻元件118，使得電阻元件118自平行狀態切換至反平行狀態，反之亦然，其中一資料位元被寫入且儲存於記憶體單元116 1,1中。
在實例中，當需要將電阻元件118自反平行狀態切換至平行狀態以儲存0值時，開關電流自自由層通過電阻元件118至參考層。相反，當需要將電阻元件118自平行狀態切換至反平行狀態以儲存1值時，開關電流自參考層通過電阻元件至自由層。
在實例中，當電阻元件118的自由層處於平行狀態時，電阻元件118展示出表示邏輯0值的低電阻，且電阻元件118被稱為處於平行狀態或低電阻狀態。相反，當自由層處於反平行狀態時，電阻元件118展示出表示邏輯1值的高電阻，且電阻元件118被稱為處於反平行狀態或高電阻狀態。在一些實例中，由電阻元件118在高電阻或低電阻狀態下表示的邏輯係任意的，例如，邏輯「1」可由電阻元件118在低電阻狀態下表示，而邏輯「0」可由電阻元件118在高電阻狀態下表示，並由記憶體裝置的期望約定來判定。無論選擇何種約定，電阻元件118均可透過兩種可寫及可讀狀態（例如，高電阻及低電阻狀態）來儲存二進制資料。為了保持一致性，本文描述的實施例將使用以下約定：除非另有說明，電阻元件118低電阻狀態下表示「0」，且電阻元件118在高電阻狀態下表示「1」。
第4圖係根據一些實施例的用於在記憶體裝置100中執行讀取操作的方法400的流程圖。方法400中揭示的讀取操作亦被稱為自記憶體裝置100的記憶體單元陣列102的一或多個記憶體單元讀取資料的方法。將結合第5圖描述方法400，第5圖係示出記憶體裝置100的讀取路徑的另一部分方塊圖暨電路圖，且顯示了讀取操作期間施加的不同電壓。
如第5圖中所示且在開始讀取操作之前，賦能或連接將感測放大器108及參考電路110連接至記憶體單元陣列102的讀取路徑302。此外，如第5圖中所示，對於讀取操作，去能或斷開將寫入驅動器112連接至記憶體單元陣列102的寫入路徑304。
繼續第5圖，參考電路110包括參考記憶體單元502及參考電路電晶體504。參考記憶體單元502包括參考記憶體單元電阻元件506及參考記憶體單元電晶體508。在實例中，參考記憶體單元502類似於或等同於記憶體單元陣列102的記憶體單元116 1,1。在一些實例中，參考記憶體單元電阻元件506處於反平行狀態。儘管參考電路110顯示為僅包括一個參考記憶體單元502，但它可包括彼此串聯、並聯、或串聯與並聯組合連接的複數個參考記憶體單元。在實例中，參考電路電晶體504及參考記憶體單元電晶體508中之每一者均係NMOS電晶體。然而，諸如PMOS電晶體、CMOS電晶體、及MOSFET的其他類型的電晶體可用於參考電路電晶體504及參考記憶體單元電晶體508兩者。
在實例中，參考電路電晶體504及參考記憶體單元電晶體508中之每一者均包括源極、汲極、及閘極。參考電路電晶體504的汲極連接至感測放大器108。參考電路電晶體504的源極連接至參考記憶體單元電阻元件506的第一端子。參考記憶體單元電阻元件506的第二端子連接至參考記憶體單元電晶體508的汲極。參考記憶體單元電晶體508的源極連接至地面。參考電路電晶體504的閘極連接至供應電壓。參考記憶體單元電晶體508的閘極連接至偏置電路114。舉例而言，供應電壓約等於0.75伏。然而，其他電壓可用於供應電壓。
在實例中，參考電路電晶體504及參考記憶體單元電晶體508中之每一者係對稱的。亦即，參考電路電晶體504及參考記憶體單元電晶體508中之每一者的源極可係汲極，且參考電路電晶體504及參考記憶體單元電晶體508中之每一者的汲極可係源極。
參考第4圖，在方法400的方塊410處，解碼第一位址以選擇記憶體裝置100的位元線。舉例而言，位元線解碼器106接收第一位址且解碼第一位址以選擇位元線，舉例而言，記憶體裝置100的記憶體單元陣列102的位元線BL1。如第5圖中所示，位元線BL1與記憶體單元陣列102的第一行相關聯，且連接至第一行的第二複數個記憶體單元（標記為116 1,1、116 1,2、…、116 1 ， m）中之每一者。
返回參考第4圖，在方法400的方塊420處，解碼第二位址以選擇記憶體裝置100的字元線。舉例而言，字元線解碼器104接收第二位址且解碼第二位址以選擇字元線，舉例而言，記憶體裝置100的記憶體單元陣列102的字元線WL1。被選字元線WL1連接至記憶體裝置100的記憶體單元陣列102的第一行的記憶體單元116 1,1。因此，記憶體單元116 1,1位於被選位元線BL1與被選字元線WL1的交點處。為了選擇其他單元，則選擇不同的位元線與字元線的組合。
在方法400的方塊430處，將字元線電壓施加於被選字元線。舉例而言，且如第5圖中所示，施加0.75伏的電壓至字元線WL1。然而，其他電壓可用於字元線電壓。在實例中，在讀取操作期間施加於被選字元線的字元線電壓（即，0.75伏）小於在寫入操作期間施加於被選字元線的字元線電壓（即，1.8伏）。
字元線WL1連接至記憶體單元116 1,1的閘極。因此，施加字元線電壓接通記憶體單元116 1,1的電晶體120，從而將記憶體單元116 1,1的電阻元件118的第二端子連接至地面。在實例中，在讀取操作期間施加於被選字元線WL1的字元線電壓亦被稱為字元線讀取電壓或第二字元線電壓，其不同於在寫入操作期間施加於被選字元線WL1的字元線寫入電壓或第一字元線電壓。
返回參考第4圖，在方法200的方塊440處，將位元線電壓施加於被選位元線。舉例而言，位元線電壓由感測放大器108經由讀取路徑302施加。在第4圖的方塊450處，將第一偏置電壓施加於複數個未被選字元線中之每一者，這些未被選字元線連接除了連接至被選字元線及被選位元線兩者的一記憶體單元之外的連接至被選位元線的複數個記憶體單元。舉例而言，如第5圖中所示，第一偏置電壓施加於第一行的未被選記憶體單元（標記為116 1,2、…、116 1,m）中之每一者的閘極。在實例中，第一偏置電壓為負電壓（即，小於0伏）且約等於-0.3伏。然而，其他電壓可用於第一偏置電壓。第一偏置電壓由偏置電路114提供。
返回參考第4圖，在方法400的方塊460處，將第二偏置電壓施加於參考電路110的參考記憶體單元電晶體508的閘極。第二偏置電壓大於供應電壓。舉例而言，第二偏置電壓大於0.75伏。然而，其他電壓可用於第二偏置電壓。
在方法400的方塊470處，將由參考電路產生的參考電流與流動穿過記憶體裝置100的讀取電流進行比較。舉例而言，在讀取操作中，讀取電流(read current，Iread)在記憶體單元陣列102與感測放大器108之間流動，且參考電流(reference current，Iref)在參考電路110與感測放大器108之間流動。電流(Iread、Iref)的位準由個別記憶體單元陣列102及參考電路110的電阻決定。感測放大器108將讀取電流(read current，Iread)與參考電流(reference current，Iref)進行比較，以讀出儲存於記憶體單元陣列102的記憶體單元116 1,1中的資料之位元邏輯「0」或「1」值。當判定讀取電流(read current，Iread)小於參考電流(reference current，Iref)時，感測放大器108讀出邏輯「1」值。相反，當判定讀取電流(read current，Iread)大於參考電流(reference current，Iref)時，感測放大器108讀出邏輯「0」值。感測放大器108放大所讀出之資料位元的位準，且提供放大之資料位元作為輸出，使得可自記憶體單元讀取資料位元。在一些實例中，感測放大器108係差動感測放大器。在其他實例中，感測放大器108係單端感測放大器。
在所示實例中，當讀取記憶體單元116 1,1時，讀取電流(read current，Iread)流動穿過電阻元件118。讀取電流(read current，Iread)的量值對應於電阻元件118的電阻狀態。舉例而言，當電阻元件處於低電阻狀態，即，平行狀態時，讀取電流(read current，Iread)將大於參考電流(reference current，Iref)。這指示記憶體單元116 1,1在其中儲存資料的位元邏輯「0」值。相反，當電阻元件118處於高電阻狀態，即，反平行狀態時，讀取電流(read current，Iread)將小於參考電流(reference current，Iref)，指示記憶體單元116 1,1在其中儲存資料的位元邏輯「1」值。感測放大器108可將讀取電流(read current，Iread)與參考電流(reference current，Iref)進行比較，以讀出儲存於記憶體單元116 1,1中的資料的位元邏輯「0」或「1」值。感測放大器108放大讀出之資料位元的位準，且輸出放大之資料位元，使得可從中讀取儲存於記憶體單元116 1,1中的資料位元。
在實例中，為了使感測放大器108準確讀出儲存於記憶體單元116 1,1中的資料位元，參考電流(reference current，Iref)之量可在電阻元件118處於平行狀態時的讀取電流(read current，Iread)之量與在電阻元件118處於反平行狀態時的讀取電流(read current，Iread)之量之間。應理解，電阻元件118易受溫度及製程變化的影響。因此，為了使參考電路110產生這樣的參考電流(reference current，Iref)，在一些實施例中，參考電路110包括與記憶體單元116 1,1的電阻元件118類型相同的參考電路電阻元件506。這允許參考電路110追蹤記憶體單元116 1,1的電阻元件118的溫度及製程變化。
在第5圖的所示實施例中，藉由在參考電路110的參考記憶體單元508的閘極處提供高於供應電壓的電壓，由參考電路110產生的參考電流(reference current，Iref)增大。增大的參考電流提高了讀取餘裕，以補償未被選記憶體單元中之洩漏。此外，在未被選記憶體單元的閘極處施加負電壓降低了穿過未被選記憶體單元的漏電流。
舉例而言，被選記憶體單元116 1,1內電晶體120的臨界電壓(threshold voltage，V GS)等於汲極-源極電壓(drain-source voltage，V DS)與閘極-汲極電壓(gate-drain voltage，V DG)之和（即，V GS=V DS+V DG）。被選記憶體單元116 1,1內電晶體118具有等於讀取字元線電壓(read word line voltage，V WL)的閘極電壓、等於讀取位元線電壓(read bit-line voltage，V BL)的汲極電壓、及等於接地電壓的源極電壓。被選記憶體單元116 1,1內電晶體118的所得臨界電壓(threshold voltage，V GS)等於(V BL)+(V WL-V BL)。未選擇記憶體單元116 1,2的電晶體118具有等於偏置電壓V B的閘極電壓、等於讀取位元線電壓V BL的汲極電壓、及等於接地電壓的源極電壓。未被選記憶體單元116 1,2內電晶體118的所得臨界電壓(threshold voltage，V GS)等於(V BL)+(V B-V BL)。由於V B係施加於未被選記憶體單元116 1,2的閘極的負電壓，因此未被選記憶體單元116 1,2內電晶體118的臨界電壓(threshold voltage，V GS)等於施加於未被選記憶體單元116 1,2的閘極的負電壓。這導致漏電流的減少。
此外，在實例中，參考電流(reference current，Iref)由施加於參考電路110的電壓及沿電流路徑的參考電路110的總電阻判定。換言之，參考電流(reference current，Iref)與串聯連接的參考電路電晶體504及參考記憶體單元電晶體508的電阻（例如，R T）、以及參考記憶體單元電阻元件506的電阻（例如，R BIA）成比例。因此，所示實例中參考電路110的總電阻為Rtot = R T+ R BIAS。參考電流(reference current，Iref)將為V / Rtot。因此，藉由增大施加於參考記憶體單元電晶體508的閘極的第二偏置電壓，參考電流(reference current，Iref)增大。增大的參考電流(reference current，Iref)可補償因為未被選記憶體單元中的洩漏而導致的讀取電流的任何增大，從而改善讀取電流(read current，Iread)與參考電流(reference current，Iref)之間的差異，這導致讀取週期的改善。
在一些實施例中，一種用於操作記憶體裝置的方法包含：解碼第一位址以選擇記憶體裝置的位元線；解碼第二位址以選擇記憶體裝置的字元線；將位元線電壓施加於被選位元線；將字元線電壓施加於被選字元線；及將第一偏置電壓施加於多個未被選字元線中之每一者，這些未被選字元線連接至除了一個記憶體單元之外的連接至被選位元線的多個記憶體單元，該記憶體連接至被選位元線及被選字元線兩者。
在一些實施例中，方法進一步包含將第二偏置電壓施加於參考電路的參考記憶體單元電晶體的閘極。
在一些實施例中，方法進一步包含將由參考電路產生的參考電流與流動穿過記憶體裝置的讀取電流進行比較。
在一些實施例中，方法進一步包含在參考電流大於讀取電流時提供第一位元值作為輸出。
在一些實施例中，方法進一步包含在參考電流小於讀取電流時提供第二位元值作為輸出。
在一些實施例中，施加第一偏置電壓之步驟包含以下步驟：施加小於0伏的第一偏置電壓。
在一些實施例中，記憶體裝置包含記憶體單元陣列。記憶體單元陣列包含排列成多個列及多個行的矩陣的多個記憶體單元，多個位元線，位元線中之每一者連接至記憶體單元陣列的一列中第一多個記憶體單元；及多個字元線，字元線中之每一者連接至記憶體單元陣列的一行中第二多個記憶體單元。
在一些實施例中，記憶體裝置包含記憶體單元陣列，記憶體單元陣列包含多個磁性隨機存取記憶體(MRAM)單元。
根據另一實例包括在記憶體裝置中執行讀取操作的方法，該方法包含：將位元線電壓施加於記憶體裝置的被選位元線；將字元線電壓施加於記憶體裝置的被選字元線；將第一偏置電壓施加於多個未被選字元線中之每一者，這些未被選字元線連接至除了一個記憶體單元之外的連接至被選位元線的多個記憶體單元，該記憶體連接至被選位元線及被選字元線兩者；將第二偏置電壓施加於參考電路的參考記憶體單元電晶體的閘極；及將由參考電路產生的參考電流與流動穿過記憶體裝置的讀取電流進行比較。
在一些實施例中，方法進一步包含在參考電流小於讀取電流時提供第一位元值作為輸出。
在一些實施例中，方法進一步包含在參考電流大於讀取電流時提供第二位元值作為輸出。
在一些實施例中，方法進一步包含在記憶體裝置上執行讀取操作之前去能寫入路徑。
在一些實施例中，方法進一步包含在記憶體裝置上執行讀取操作之前去能寫入路徑；及在記憶體裝置上執行讀取操作之前賦能寫入路徑。
在一些實施例中，方法進一步包含在記憶體裝置中執行寫入操作之步驟，其中在記憶體裝置中執行寫入操作之步驟進一步包含以下步驟：在記憶體裝置上執行寫入操作之前賦能寫入路徑；及在記憶體裝置上執行讀取操作之前賦能寫入路徑。
根據另一實施例，記憶體裝置包含：連接至記憶體單元陣列的字元線解碼器，其中字元線解碼器選擇記憶體單元陣列的字元線；連接至記憶體單元陣列的位元線解碼器，其中位元線解碼器選擇記憶體單元陣列的位元線；用於產生參考電流的參考電路；連接至參考電路及記憶體單元陣列的感測放大器，其中感測放大器將流動至記憶體單元陣列的讀取電流與參考電流進行比較；及將偏置電壓施加於參考電路的參考電路電晶體的閘極的偏置電路。
前述內容概述若干實施例的特徵，使得在一些實施例中，偏置電路進一步將另一偏置電壓施加於多個未被選字元線中之每一者，未被選字元線連接至除了一記憶體單元之外的連接至被選位元線的多個記憶體單元，記憶體單元連接至被選字元線及被選位元線兩者。
在一些實施例中，另一偏置電壓為-0.3伏。
在一些實施例中，記憶體單元陣列包含在一些實施例中，記憶體裝置包含進一步包配置成多個列及多個行的矩陣的多個記憶體單元，多個位元線，位元線中之每一者連接至記憶體單元陣列的一列中第一多個記憶體單元；及多個字元線，字元線中之每一者連接至記憶體單元陣列的一行中第二多個記憶體單元。
在一些實施例中，記憶體單元陣列包含多個磁性隨機存取記憶體(MRAM)單元。
在一些實施例中，偏置電壓大於供應電壓。
熟習此項技術者可更佳地理解本案的一實施例的態樣。熟習此項技術者應瞭解，其可易於使用本案的一實施例作為用於設計或修改用於實施本文中引入之實施例之相同目的及/或達成相同優勢之其他製程及結構的基礎。熟習此項技術者亦應認識到，此類等效構造並不偏離本案的一實施例的精神及範疇，且此類等效構造可在本文中進行各種改變、取代、及替代而不偏離本案的一實施例的精神及範疇。
100:記憶體裝置 102:記憶體單元陣列 104:字元線解碼器 106:位元線解碼器 108:感測放大器 110:參考電路 112:寫入驅動器 114:偏振電路 116 1,1,116 1,2,116 1,m,116 n,1,116 n,2,116 n,m:記憶體單元 118:電阻元件 120:電晶體 WL0,WL1,WL2,WLm,WLN:字元線 BL1,BLn:位元線 200:方法 210,220,230,240:方塊 302:讀取路徑 304:寫入路徑 306:寫入驅動第一電晶體 308:寫入驅動第二電晶體 400:方法 410,420,430,440,450,460,470:方塊 502:參考記憶體單元 504:參考電路電晶體 506:參考記憶體單元電阻元件 508:參考記憶體單元電晶體 VDDHD:電壓 RDSTR:參考記憶體單元電晶體 RBIAS:參考記憶體單元電阻元件 FUSE:熔絲
本案的一實施例的態樣在與隨附圖式一起研讀時自以下詳細描述內容來最佳地理解。應注意，根據行業中的標準規範，各種特徵未按比例繪製。實際上，各種特徵的尺寸可為了論述清楚經任意地增大或減小。此外，附圖作為本案的一實施例的實例係說明性的而非意欲為限制性的。 第1圖係根據一些實施例的實例記憶體裝置的方塊圖。 第2圖係根據一些實施例的記憶體裝置中寫入操作的實例方法的流程圖。 第3圖係根據一些實施例的示出寫入路徑的記憶體裝置的部分方塊圖暨電路圖。 第4圖係根據一些實施例的記憶體裝置中讀取操作的實例方法的流程圖。 第5圖係根據一些實施例的示出讀取路徑的記憶體裝置的部分方塊圖暨電路圖。
200:方法
210,220,230,240:方塊

Claims (20)

  1. 一種用於操作一記憶體裝置的方法，該方法包含以下步驟： 解碼一第一位址以選擇一記憶體裝置的一位元線； 解碼一第二位址以選擇該記憶體裝置的一字元線； 將一字元線電壓施加於該被選字元線； 將一位元線電壓施加於該被選位元線；及 將一第一偏置電壓施加於複數個未被選字元線中之每一者，該些未被選字元線連接至除了一記憶體單元之外的連接至該被選位元線的複數個記憶體單元，該記憶體單元連接至該被選位元線及該被選字元線兩者。
  2. 如請求項1所述之方法，進一步包含以下步驟： 將一第二偏置電壓施加於一參考電路的一參考記憶體單元電晶體的一閘極。
  3. 如請求項1所述之方法，進一步包含以下步驟： 將由一參考電路產生的一參考電流與流動穿過該記憶體裝置的一讀取電流進行比較。
  4. 如請求項3所述之方法，進一步包含以下步驟： 在該參考電流大於該讀取電流時提供一第一位元值作為一輸出。
  5. 如請求項3所述之方法，進一步包含以下步驟： 在該參考電流小於該讀取電流時提供一第二位元值作為一輸出。
  6. 如請求項1所述之方法，其中施加該第一偏置電壓之步驟包含以下步驟： 施加小於0伏的該第一偏置電壓。
  7. 如請求項1所述之方法，其中該記憶體裝置包含一記憶體單元陣列，該記憶體單元陣列包含： 排列成多個列及多個行的一矩陣的多個記憶體單元， 複數個位元線，該些位元線中之每一者連接至該記憶體單元陣列的一列中一第一複數個記憶體單元；及 複數個字元線，該些字元線中之每一者連接至該記憶體單元陣列的一行中一第二複數個記憶體單元。
  8. 如請求項1所述之方法，其中該記憶體裝置包含一記憶體單元陣列，該記憶體單元陣列包含複數個磁性隨機存取記憶體(MRAM)單元。
  9. 一種在一記憶體裝置中執行一讀取操作的方法，該方法包含以下步驟： 將一字元線電壓施加於一記憶體裝置的一被選字元線； 將一位元線電壓施加於該記憶體裝置的一被選位元線； 將一第一偏置電壓施加於複數個未被選字元線中之每一者，該些未被選字元線連接至除了一記憶體單元之外的連接至該被選位元線的複數個記憶體單元，該記憶體單元連接至該被選位元線及該被選字元線兩者； 將一第二偏置電壓施加於一參考電路的一參考記憶體單元電晶體的一閘極；及 將由該參考電路產生的一參考電流與流動穿過該記憶體裝置的一讀取電流進行比較。
  10. 如請求項9所述之方法，進一步包含以下步驟： 在該參考電流小於該讀取電流時提供一第一位元值作為一輸出。
  11. 如請求項9所述之方法，進一步包含以下步驟： 在該參考電流大於該讀取電流時提供一第二位元值作為一輸出。
  12. 如請求項9所述之方法，進一步包含以下步驟： 在該記憶體裝置上執行一讀取操作之前去能一寫入路徑。
  13. 如請求項9所述之方法，進一步包含以下步驟： 在該記憶體裝置上執行一讀取操作之前去能一寫入路徑；及 在該記憶體裝置上執行該讀取操作之前賦能一寫入路徑。
  14. 如請求項9所述之方法，進一步包含： 在該記憶體裝置中執行一寫入操作之步驟，其中在該記憶體裝置中執行該寫入操作之步驟進一步包含以下步驟： 在該記憶體裝置上執行一寫入操作之前賦能一寫入路徑；及 在該記憶體裝置上執行該讀取操作之前賦能一寫入路徑。
  15. 一種記憶體裝置，其包含： 一字元線解碼器，連接至一記憶體單元陣列，其中該字元線解碼器選擇該記憶體單元陣列的一字元線； 一位元線解碼器，連接至該記憶體單元陣列，其中該位元線解碼器選擇該記憶體單元陣列的一位元線； 一參考電路，其產生一參考電流； 一感測放大器，連接至該參考電路及該記憶體單元陣列，其中該感測放大器將流動至該記憶體單元陣列的一讀取電流與該參考電流進行比較；及 一偏置電路，其將一偏置電壓施加於該參考電路的一參考電路電晶體的一閘極。
  16. 如請求項15所述之記憶體裝置，其中該偏置電路進一步將另一偏置電壓施加於複數個未被選字元線中之每一者，該些未被選字元線連接至除了一記憶體單元之外的連接至該被選位元線的複數個記憶體單元，該記憶體單元連接至該被選字元線及該被選位元線兩者。
  17. 如請求項16所述之記憶體裝置，其中該另一偏置電壓為-0.3伏。
  18. 如請求項15所述之記憶體裝置，其中該記憶體單元陣列包含： 配置成多個列及多個行的一矩陣的多個記憶體單元， 複數個位元線，該些位元線中之每一者連接至記憶體單元陣列的一列中一第一複數個記憶體單元；及 複數個字元線，該些字元線中之每一者連接至記憶體單元陣列的一行中一第二複數個記憶體單元。
  19. 如請求項15所述之記憶體裝置，其中該記憶體單元陣列包含複數個磁性隨機存取記憶體(MRAM)單元。
  20. 如請求項15所述之記憶體裝置，其中該偏置電壓大於一供應電壓。
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