WO2015140946A1 - 半導体記憶装置 - Google Patents

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WO2015140946A1
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memory
memory device
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semiconductor memory
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健三 黒土
笹子　佳孝
悟 半澤
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株式会社日立製作所
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Definitions

  • the present invention relates to a technology effective when applied to a rewritable nonvolatile memory, for example, a semiconductor memory device having a phase change memory, ReRAM, or STT-MRAM, or a storage system including the semiconductor memory device.
  • a rewritable nonvolatile memory for example, a semiconductor memory device having a phase change memory, ReRAM, or STT-MRAM, or a storage system including the semiconductor memory device.
  • Patent Document 1 a technique for manufacturing a large-capacity semiconductor memory device by using a phase change memory as a nonvolatile memory and connecting a plurality of bits in series in a chain shape is known (for example, Patent Document 1). See).
  • This publication states that “in a semiconductor memory in which a diode and a transistor are connected in series, there is a problem that the characteristics of the transistor deteriorate due to carriers entering the transistor from the diode” (see summary).
  • paragraph [0044] states that, for example, the following operation is performed in a cell in which a memory cell in which a transistor and a phase change element are connected in parallel is connected in series, that is, a chain cell. Has been.
  • Patent Document 2 This publication states that “a memory cell MC is composed of a chalcogenide wiring GST, a resistance wiring connected to each of both ends, and a cell transistor in which the other end of each of the resistance wirings is connected to a source and a drain. A plurality of cells connected in series, one end connected to the source, a drain connected to the bit line, the other end of the plurality connected in series to the source line, and the gate of the memory cell connected to the word line Then, a cell string is formed by connecting the gate of the selection transistor to a block selection line, and a plurality of the cell strings are provided to form a memory cell array. (See summary). Further, as an explanation of FIG. 6, “FIGS. 5 and 6 show other examples of read and write operations.
  • Patent Document 3 This publication states that “a resistance change element 309 including a resistance change layer 309b that reversibly changes based on electric signals having different polarities applied between the lower electrode 309a and the upper electrode 309c, and a transistor 317, Are connected in series, the resistance change layer 309b is made of an oxygen-deficient transition metal oxide layer, and the lower electrode 309a and the upper electrode 309c are made of materials made of different elements.
  • the standard electrode potential V1 of the electrode 309a, the standard electrode potential V2 of the upper electrode 309c, and the standard electrode potential Vt of the transition metal satisfy the relationship of Vt ⁇ V2 and V1 ⁇ V2.
  • the read voltage is applied so that the upper electrode 309c becomes positive with respect to the lower electrode 309a "(summary). Irradiation).
  • a part of the structure of the memory array has a memory element and a selection element connected in parallel.
  • the memory cells are connected in series to form a chain structure (memory chain).
  • the gate electrode of the selection element is shared among a plurality of memory chains and is electrically connected to each other. The following description will be made assuming that the selection element is a transistor.
  • Transistors and nonvolatile memories are connected in parallel, and a plurality of sets are connected in series.
  • One of the memory chains MU is connected to the source electrode without going through the selection element, and the other is connected to the bit line through the selection element XTr.
  • the gate electrodes of the zeroth-layer Z selection transistors are connected to each other between the memory chains MU and controlled to the potential VZ0. The same applies to the Z selection transistors of the first to seventh layers.
  • FIG. 5 shows the potential of each electrode when writing, that is, rewriting the values of “0” and “1” of the nonvolatile memory.
  • the selected bit is the phase change element PCM1 in the memory chain MU00.
  • PCM0 and PCM2-7 are non-selected bits.
  • the phase change elements in the memory chains MU01, 10 and 11 are set as non-selected bits. Since the source electrode is connected to the memory chain MU without going through the selection element, when the potential VS is changed, the phase change element PCM in the memory chain MU is disturbed, so that the potential VS of the source electrode is kept constant. That is, it is desirable to maintain at 0V. In order to pass a write current, for example 40 ⁇ A, to the phase change element PCM, the potential VBL-S of the bit line connected to the memory chain is changed from 0V to, for example, 7V.
  • the drain voltage of the selection element XTr becomes 7V.
  • the drain-source voltage of the on-state MOS is 0.5V
  • the gate-source voltage is 5V
  • the gate-source voltage of the off-state MOS is 0V
  • the write voltage of the phase change element is 3V.
  • the source voltage of the selection element XTr is 6.5V
  • the gate voltage is 11.5V.
  • the drain voltage of the seventh layer Z selection transistor ZTr7 of the selected memory chain MU00 is 6.5V
  • the source voltage is 6V
  • the gate voltage is 11V.
  • the gate electrode of the seventh layer Z selection transistor of the selected memory chain MU00 is connected to the gate electrode of the seventh layer Z selection transistor of the unselected memory chain MU11. Therefore, the gate voltage of the Z selection transistor in the seventh layer of the unselected memory chain MU11 is 11V.
  • the source electrode of the Z selection transistor of the unselected memory chain MU11 is connected to the source line via the 0th to 6th phase change elements PCM, the potential becomes equal to the source potential VS, and 0V become. Therefore, paying attention to the transistor of the unselected chain MU11, the gate-source voltage is as high as 11V.
  • the MOS may fail due to gate breakdown caused by application of a high voltage between the gate and the source. That is, there is a problem that the reliability of the semiconductor memory device 601 is lowered.
  • the present invention includes a plurality of means for solving the above-described problems.
  • the present invention includes: “a plurality of memory chains including a plurality of memory cells connected in series, wherein the memory cell includes a cell transistor;
  • the memory chain has a structure in which the memory elements are connected in parallel, and a power supply voltage and a ground voltage are supplied from the outside, and a voltage used for rewriting the memory elements.
  • the semiconductor memory device is characterized in that is lower than the ground voltage.
  • a highly reliable semiconductor memory device can be realized.
  • 1 is an example showing a circuit configuration of a part of a memory array of a semiconductor memory device according to Embodiment 1 of the present invention
  • 4 is an example showing a write operation of a part of the memory array of the semiconductor memory device according to the first embodiment of the present invention.
  • 4 is an example showing an operation of a part of the memory array of the semiconductor memory device according to the first embodiment of the present invention. It is an example which shows the circuit structure of a part of memory array. It is an example which shows the write operation of a part of memory array.
  • It is an example of the block diagram of the semiconductor memory device of Example 1 of this invention. It is an example of the block diagram of the power supply circuit of the semiconductor memory device of Example 1 of this invention.
  • circuit diagram of the signal voltage converter circuit of the semiconductor memory device of Example 1 of this invention It is an example of the block diagram of the signal voltage converter circuit of the semiconductor memory device of Example 1 of this invention.
  • 1 is an example showing a cross-sectional view of a part of a memory array of a semiconductor memory device according to Embodiment 1 of the present invention; It is an example which shows the plane projection figure of a part of memory array of the semiconductor memory device of Example 1 of this invention. It is an example which shows the circuit structure of a part of memory array of the semiconductor memory device of Example 2 of this invention. It is an example which shows the operation
  • FIG. 1 is an example of a circuit configuration of a part of the memory array 602 of the semiconductor memory device 601 of this embodiment.
  • the memory array 602 is composed of a plurality of memory chains MU.
  • the memory chain includes a selection element XTr, a plurality of phase change elements PCM, and a plurality of Z selection elements ZTr.
  • One phase change element PCM and one Z selection element ZTr are connected in parallel to constitute a memory cell.
  • a plurality of the memory cells are connected in series.
  • one phase change element PCM and a plurality of Z selection elements ZTr are connected in parallel.
  • a plurality of phase change elements PCM and one Z selection element ZTr can be connected in parallel, or a plurality of phase change elements PCM and a plurality of Z selection elements ZTr can be connected in parallel. Needless to say.
  • the Z direction is a direction orthogonal to the silicon substrate, and the X direction and the Y direction are preferably orthogonal to the Z direction and orthogonal to each other. In this way, a plurality of memory cells existing in the Z direction can be collectively formed by a single drilling process, and the manufacturing cost can be reduced.
  • the gate electrodes of the Z selection element ZTr are connected to each other among the plurality of memory chains MU.
  • the potential of the gate electrode of the 0th layer Z selection transistor ZTr0 is the same potential in any memory chain MU. It has become. With such a configuration, there is an effect that the chip area of the semiconductor memory device 601 can be reduced by reducing the wiring area of the gate electrode of the Z selection transistor, and an inexpensive semiconductor memory device 601 can be provided.
  • the gate electrode of the Z selection transistor can be separated for each bit line and the potential can be individually controlled.
  • the gate electrode of the Z selection transistor can be separated for each X selection line and the potential can be individually controlled. In this case, since the optimum gate potential of the Z selection transistor ZTr can be controlled for each location, the gate breakdown voltage of the Z selection transistor ZTr can be reduced, and the reliability of the semiconductor memory device 601 can be improved.
  • a vertical type GAA-NMOSFET Gate All Around n-channel MOSFET
  • NMOSFET Gate All Around n-channel MOSFET
  • the number of phase change elements PCM included in the memory chain MU can be increased, and a large-capacity semiconductor memory device 601 can be realized.
  • PMOS can be used.
  • the vertical MOSFET the size of the transistor can be reduced as compared with the case of using a planar MOS with 4F2 (F is the minimum processing dimension), and thus the capacity can be increased.
  • the GAA structure By using the GAA structure, it becomes possible to widen the gate width compared to the case of using a planar MOS, improving the driving power of the MOS, increasing the number of memory cells included in the phase change chain MU, The capacity can be increased.
  • the voltage applied to the gate electrode of the non-selected Z selection transistor can be made lower than when the NMOS is used. Therefore, the gate breakdown voltage of the Z selection MOS can be reduced, and the reliability of the semiconductor memory device 601 can be reduced. Has the effect of improving.
  • a chalcogenide material particularly a GeSbTe alloy (germanium-antimony-tellurium alloy) can be used.
  • the chalcogenide material can take two metastable states, an amorphous state (amorphous state) and a crystalline state, and the electric resistance value in each state is different. That is, the resistance is high in the case of amorphous and low resistance in the crystalline state.
  • the values “0” and “1” can be stored.
  • the amorphous case is ‘0’ and the crystalline state is ‘1’.
  • Rewriting from '0' to '1' is erasing, and rewriting from '1' to '0' is writing.
  • Rewriting is performed by causing a current to flow through the phase change element PCM and generating Joule heat.
  • the phase change element is crystallized by holding at a temperature equal to or higher than the crystallization temperature for a certain time.
  • it is made amorphous (vitrified) by heating above the melting point and rapidly cooling.
  • the phase change element PCM can take a value of three or more.
  • the phase change element is described by taking a crystal-amorphous phase change as an example.
  • a crystal A-crystal B phase change can be used.
  • the crystal A and the crystal B are crystals having different crystal structures.
  • the case where a phase change element is used as a memory element will be described as an example.
  • ReRAM or STT-MRAM spin injection MRAM
  • STT-MRAM spin injection MRAM
  • the semiconductor memory device 601 having a high write data rate can be realized by using the STT-MRAM having a high rewrite speed.
  • a phase change element is used as a memory element.
  • Write and erase are performed by generating Joule heat by supplying a write current to the phase change element PCM.
  • the write current is 40 ⁇ A, for example, and the erase current is 20 ⁇ A, for example. Note that it is logically possible to perform writing or erasing by generating Joule heat by passing a current through an adjacent Z selection MOS.
  • a read voltage is applied to the phase change element PCM, and then a voltage change of the bit line due to a current flowing through the source electrode through the phase change element PCM is amplified by a sense amplifier to determine “0” and “1” To do.
  • a double gate NMOSFET as the X selection element XTr.
  • the gate width of the MOSFET can be increased compared to the case of using a planar MOSFET, so that it is easy to secure a current necessary for writing the phase change element PCM. Become. Therefore, there is an advantage that the yield of the semiconductor memory device 601 can be improved. Further, since the driving power of the MOSFET is improved, the number of memory cells included in the memory chain can be increased.
  • the double gate NMOSFET has two gate electrodes, and when an on voltage is applied to both gate electrodes, the MOS is turned on (becomes a low resistance state). When an on voltage is applied only to one of the gate electrodes, or when an off voltage is applied to all the gate electrodes, the MOS is turned off (becomes a high resistance state). In the following description, it is assumed that a double gate NMOSFET is used.
  • the selected chain is MU00 and PCM1 is written as an example.
  • a negative voltage for example -7V
  • the voltage is defined as a ground potential of 0V.
  • the ground potential VSS can be supplied from the outside of the semiconductor memory device 601.
  • the power supply voltage VDD is also supplied from the outside of the semiconductor memory device 601.
  • the potential of the selected bit line VBL-S is compared with the potential of the write driver that drives the selected bit line VBL-S. Due to the voltage drop in the wiring and access transistor from the write driver to the selected bit line VBL-S, the potential of the write driver is reduced. Needless to say, it is slightly higher than The voltage of the write driver is, for example, -7.5V.
  • the drain-source voltage of the on-state MOS is 0.5V
  • the gate-source voltage is 5V
  • the gate-source voltage of the off-state MOS is 0V
  • the X of the selection chain MU00 will be described. Focusing on the selection transistor XTr, in order to set the source voltage to ⁇ 7 V and the gate-source voltage to 5 V, the two gate voltages of the X selection transistor may be set to ⁇ 2 V, respectively.
  • the drain voltage of the X selection transistor XTr is ⁇ 6.5 V because the drain-source voltage of the MOS in the on state is 0.5 V and the source voltage is ⁇ 7 V.
  • At least one gate voltage of the X selection transistor may be set to ⁇ 7V.
  • the X selection potential VX2 is controlled to -7V.
  • the gate voltage of the Z selection transistor ZTr7 of the selection chain MU00 may be ⁇ 1.5V in order to set the source voltage to ⁇ 6.5V and the gate-source voltage to 5V.
  • the gate voltages of ZTr6, 5, 4, 3, and 2 may be set to ⁇ 1V, ⁇ 0.5V, 0V, 0.5V, and 1V, respectively.
  • the gate voltage may be set to ⁇ 3.5V in order to turn it off.
  • the drain voltage of the Z selection transistor ZTr1 becomes ⁇ 0.5V.
  • the gate voltage may be 4.5V.
  • a write current for example, 40 ⁇ A flows through the selected chain MU00 from time t1 to time t2.
  • the potential VS of the source electrode is approximately 0V. Strictly speaking, it goes without saying that the potential of the source electrode is slightly higher than 0 V, which is the potential of the GND terminal, due to a voltage drop due to the current flowing from the source electrode to the GND terminal.
  • the gate-source voltage is 5 V or less in all Z selection transistors ZTr including the selected chain and the non-selected chain. That is, it can be seen that the use of a negative voltage as the voltage applied to the selected bit line solves the problem that the gate-source voltage of the Z selection transistor ZTr described in the problem becomes as high as 11 V, for example.
  • phase change element, ReRAM, and STT-MRAM are two-terminal current rewritable nonvolatile memory elements, and are rewritten by flowing a current from one side of the memory element to the other end. At this time, a constant write current I is required for rewriting. Further, the memory element has a constant dynamic resistance R. Dynamic resistance is the resistance of the memory element being rewritten. At this time, the voltage drop amount V can be obtained from the following equation (1) of Ohm's law.
  • V RI (1) Since the voltage drop amount V is so large that it cannot be ignored with respect to the write voltage, for example, 7.5 V, it is necessary to consider the voltage drop in the memory element in the operation of the semiconductor memory device 601. Strictly speaking, since a slight off-current also flows through the Z selection transistor, the exact voltage drop amount is slightly different from that of the equation (1).
  • the memory cells are connected in series, and in the non-selected memory cells in the selected memory chain, most of the current flows through the Z selection transistor.
  • the voltage drop amount in the unselected memory cell can be obtained from the product of the resistance between the source and drain of the Z selection transistor and the write current. Strictly speaking, it goes without saying that a small amount of current flows through the phase change element of the non-selected memory cell.
  • the write current I can be extremely reduced. Problems caused by descent are unlikely to occur.
  • the potential of the source potential VS is always maintained at 0 V, an array configuration with a large parasitic capacitance of the source line is possible, and the number of memory chains MU connected to the source line can be increased. Since the area of the array 602 can be reduced, a semiconductor memory device 601 with low manufacturing cost can be realized. Further, in a structure having no selection transistor between the memory cell and the source line, when the voltage of the source line varies, the voltage of the memory cell also varies, so that a disturb current flows to the phase change element PCM. This adversely affects operational reliability. In the present system in which the source line potential is kept constant, this problem does not occur.
  • Fig. 3 shows a configuration in which the voltage level used is reduced. By reducing the area, the area of the power supply circuit can be reduced, and the semiconductor memory device 601 with low manufacturing cost can be realized.
  • the gate-source breakdown voltage of the Z selection MOS is set to a breakdown voltage higher than 5 V in the example of FIG. 2, for example, 7.7 V. From time t2 to t3, a write current, for example, 40 ⁇ A flows. At this time, the Z selection potential VZ7 is set to 0V. In FIG. 2, VZ7 is ⁇ 1.5V, and the gate-source voltage is 5V. In FIG. 3, VZ7 is 0V, and the gate-source voltage is, for example, 6.5V. Since this voltage is lower than the withstand voltage 7.7V, there is no problem in the reliability of the MOS. In this way, it is not necessary to prepare a voltage of -1.5V, and the voltage level can be reduced.
  • the current at the time of erasing is 35 ⁇ A, for example. It is desirable that the temperature of the phase change element heated by the Joule heat is lower than the temperature of the phase change element during writing. In this example, a current is passed between the source and drain of the Z selection transistor ZTr, and Joule heat is generated there (bundle erasure). That is, Joule heat is generated in the channel of the Z selection transistor, and this heat is transferred to the phase change element PCM to crystallize the phase change element PCM.
  • the gate-source voltage of the Z selection transistor ZTr is 4.5V. It is desirable that the Z selection transistor ZTr is not completely turned on.
  • the Z selection potential is controlled more finely for each layer than the write, and the gate voltage of the Z selection transistor is set using a potential of at least five levels or more. It is desirable to control. Compared with the case of FIG. 5, since the gate voltage is low, it is possible to control the gate voltage of five levels or more with power saving, and the power saving semiconductor memory device 601 can be realized.
  • Bundle erasing can erase the phase change elements of multiple memory cells at once. It is desirable to erase the entire memory chain simultaneously. This is because if only a part of the memory chain is to be erased, the memory cells adjacent to the erase region are likely to be mistakenly erased. Furthermore, it is desirable to erase a plurality of memory chains at once. This makes it possible to heat adjacent memory chains using heat generated from one memory chain or reduce thermal escape, reduce electrical energy required for erasing, and enable erasing at high speed.
  • the semiconductor memory device 601 can be realized. The reason why the heat escape can be reduced is that the memory chain adjacent to a certain memory chain is heated so that the temperature difference between the memory chains is reduced and the heat flux density is proportional to the temperature difference. This is because the heat flux between the chains is reduced.
  • the selected bit line potential VBL-S at the time of erasing is a positive voltage.
  • 2.7V the voltage to be applied can be supplied without using the booster circuit, and by eliminating power loss in the booster circuit, the number of memory chains that can be simultaneously erased can be increased to 512, for example. Thereby, the erasing speed can be improved to, for example, 400 MB / s.
  • the selected bit line potential VBL-S at the time of reading is a positive voltage. For example, 1V.
  • a positive voltage By using a positive voltage, it becomes possible to supply power without using a booster circuit, and lead power consumption can be reduced. Thereby, a semiconductor memory device 601 with low power consumption can be provided.
  • bit line potential at the time of erasing or reading is as low as 2.7 V or 1.0 V, a high-speed semiconductor memory device 601 can be realized.
  • FIG. 6 shows the configuration of the semiconductor memory device 601.
  • the semiconductor memory device 601 is supplied with the power supply voltage VDD and the ground voltage VSS from the outside of the chip, and communicates with the control signal through the data signal line DQ.
  • Input control signals include a chip valid signal CE, a command latch valid signal CLE, an address latch valid signal ALE, a clock signal CLK, a read / write valid signal W / R #, and a write protect signal WP #.
  • There is a strobe DQS and an output control signal is a read busy signal R / B #.
  • an I / O signal power supply VCCQ and an I / O signal ground source VSSQ can be supplied.
  • the semiconductor memory device 601 includes a command decoder, a control circuit, a buffer device 606, a power supply circuit 605, a column system circuit 604, a row system circuit 603, and a memory array 602. Power is supplied from the power supply circuit to the column circuit 604, the row circuit 603, the command decoder, the control circuit, and the buffer device 606. A part of the voltage is boosted or stepped down, and the remaining voltage is supplied with VDD as it is.
  • the voltage of the control signal from the command decoder, control circuit, and buffer device 606 to the row system circuit is preferably 2.3V.
  • the power consumption of the semiconductor memory device 601 can be reduced by using a signal having a positive voltage and a small absolute value of the voltage compared to the X selection potential VX, for example, -7V in the example of FIG. .
  • the row system circuit includes a signal voltage conversion circuit, that is, a level shifter, and converts the signal voltage level from 2.3V to ⁇ 7V in the level shifter.
  • the voltage of the control signal from the command decoder, the control circuit, and the buffer device 606 to the column system circuit is preferably 2.3V.
  • the power consumption of the semiconductor memory device 601 can be reduced by using a signal having a positive voltage and a small absolute value of the voltage compared to the selected bit line potential VBL, for example, -7 V in the example of FIG. it can.
  • the column circuit does not include a signal voltage conversion circuit, that is, a level shifter, and a plurality of level shifters are arranged in the memory array 602 to convert the signal voltage level from 2.3V to ⁇ 7V.
  • the column-related signal has a signal pulse width of, for example, 10 ns, which is shorter than the pulse width of the row-related signal, for example, 2 ⁇ s, the influence of this signal switching on the power consumption of the semiconductor memory device 601 is larger than that of the row-related circuit. . Therefore, the column circuit is driven by, for example, 2.3 V, the global bit line global BL is driven by 2.3 V, and among the plurality of level shifters in the memory array 602, a level shifter near the driven region is used. By converting the signal voltage, the semiconductor memory device 601 with low power consumption can be realized.
  • the level shifter drives a plurality of bit lines BL. That is, it is desirable that the number of level shifters is larger than the total number of row-related circuits and column-related circuits.
  • the power supply circuit consists of a booster circuit and a voltage regulator.
  • As the booster circuit it is desirable to use the Discon type booster circuit shown in FIG.
  • the voltage regulator generates an output voltage Voutput based on the reference voltage Vref and the control signal. This voltage is supplied to the column circuit.
  • the output voltage Voutput is, for example, ⁇ 7, 5V.
  • the selected bit line potential VBL-S becomes ⁇ 7 V because this voltage is affected by the voltage drop in the wiring and the access transistor from the write driver to the selected bit line VBL-S.
  • level shifter circuit will be described with reference to FIGS.
  • the level shifter circuit includes a differential amplifier circuit, a first stage amplifier circuit, and a second stage amplifier circuit.
  • the high-voltage side H2.3V and low-voltage side L0V signals are converted into high-voltage side H2.3V and low-voltage side L-2.3V signals using a differential amplifier circuit.
  • the signal is converted into a high voltage side H0V, a low voltage side L-4.2V, a high voltage side H0V, and a low voltage side L-7.5V.
  • the power loss at the time of voltage conversion is reduced by adopting a two-stage voltage amplifier circuit.
  • FIG. A circuit can be configured by using PMOSFET and NMOSFET.
  • FIG. 11 A part of the structure of the plurality of memory chains MC will be described with reference to FIGS.
  • four memory chains MC are arranged.
  • the pitch (cycle) of the memory chain is 2F in both the X direction and the Y direction.
  • a memory chain MC is arranged in the gap of the X selection line XSEL.
  • FIG. 10 shows a cross section AB of FIG. A silicon oxide film 906, a gate oxide film 903, a silicon channel 904, a phase change material 905, a Z selection transistor gate electrode 901, an interlayer insulating film 902, and a memory chain MC are shown.
  • FIG. 12 is an example of a configuration diagram illustrating the semiconductor memory device 601 according to the second embodiment.
  • the selected bit line potential VBL-S at the time of writing is 0V, and the source potential VS is 7.5V.
  • the source potential of the Z selection transistor in the non-selected memory chain rises, so that the gate-source breakdown voltage of the non-selected memory chain can be reduced.
  • the memory cell is connected to the source line without going through the selection element. Therefore, the source electrodes of all Z selection transistors of the unselected chain MU are electrically connected to the source destination via the phase change element PCM. Therefore, at the time of writing, the source voltages of all the Z selection transistors in the unselected chain MU are 7.5V.
  • the Z selection potential VZ is between 12V and 4V, the gate-source voltages of all the Z selection transistors in the unselected chain MU are ⁇ 3.5 to 4.5V. That is, it becomes smaller than 11V shown in FIG.
  • the area of the power supply circuit can be reduced, and a low-cost semiconductor memory device can be provided. Further, since the source potential at the time of erasing or reading is as low as 2.7 V or 1.0 V, a high-speed semiconductor memory device 601 can be realized.
  • FIG. 14 is an operation example of the semiconductor memory device 601 in the third embodiment. The description of the components having the same functions as those shown in FIG. 2 already described with reference to FIG. 2 is omitted.
  • the selected bit line potential VBL-S at the time of writing is 0V, and the source potential VS is 7.5V.
  • the source potential of the Z selection transistor in the non-selected memory chain rises, so that the gate-source breakdown voltage of the non-selected memory chain can be reduced.
  • the source potential VS is maintained at 7.5 V during reading and erasing. Therefore, the disturb current does not flow through the phase change element PCM in the memory chain MU. Furthermore, since the source potential is kept constant, there is no need to reduce the parasitic capacitance of the source line.
  • a voltage of 4.8 V is applied to the selected bit line, so that the potential difference between the selected bit line and the source line is set to 2.7 V.
  • the following configuration is further essential. That is, the number of memory chains connected to the same source line is equal to or more than the number of gate electrodes of Z selection transistors connected to one electrode and controlled to the same potential. With this configuration, the area of the memory array 602 is reduced with a minimum control circuit, and the source voltage is lowered when a high voltage at the time of writing is applied to the gate electrode of the Z selection transistor. Therefore, the problem that a high voltage is applied between the gate and the source of the non-selected Z selection transistor does not occur.
  • the memory array 602 preferably has a plurality of Z selection lines and a plurality of source lines, it is necessary to always control the potentials of the source lines and the Z selection lines in consideration of the gate breakdown voltage.
  • the source line in the corresponding region has at least 6V or more. It is necessary to apply a voltage.
  • FIG. 16 an example of a semiconductor memory device having a small number of process steps and a low manufacturing cost will be described with reference to FIG. For comparison, FIG. 16 is used.
  • the potential VBL-S of the selected bit line is higher than the potential VS of the source line, and current flows from the selected bit line toward the source line.
  • the potential VS of the source line is 0V.
  • the gate voltage of the Z selection transistor is partly as high as 11 V as in FIG. 5, and the source voltage of the Z selection transistor in the unselected chain is 0 V, which causes a problem that the gate-source voltage increases.
  • a negative voltage such as ⁇ 7 V is used as the voltage of the selected bit line.
  • 15 and 16 differ in the polarity of the diode. By doing so, the gate-source voltage can be reduced to, for example, 5 V or less as in the first embodiment, and a highly reliable semiconductor memory device 601 can be realized.
  • FIGS. 1 An example of a semiconductor memory device having a small chip area and a low manufacturing cost will be described with reference to FIGS.
  • the description of the components having the same functions as those shown in FIG. 1 already described with reference to FIG. 1 is omitted.
  • FIG. 17 shows Z selection MOS gate electrodes 4, 5, and 6 that are part of the memory array 602. 0V is applied to each electrode.
  • Each of the Z selection MOS gate electrodes can be regarded as a parallel plate capacitor, and is electrically coupled to each other by electric capacity. Therefore, by changing the potential of some of the electrodes, the potential of other electrodes may change. By utilizing this, the voltage of the Z selection MOS gate electrode at the time of writing is controlled.
  • the Z-selection MOS gate electrode 5 is disconnected from the ground voltage to be in a floating state.
  • ⁇ 1V is supplied to the Z selection MOS gate electrode 6 by switching the connection of the Z selection MOS gate electrode 6 from the ground voltage to the power source of ⁇ 1V.
  • the voltage of the Z selection MOS gate electrode 5 is an intermediate potential. -0,5V. That is, the voltage of the Z selection MOS gate electrode 5 can be controlled to -0.5V without preparing a power supply of -0.5V.
  • FIG. 20 is a diagram showing the configuration of the power supply circuit.
  • the Dixon type booster circuit has a problem that the voltage value that can be boosted decreases when the threshold voltage of the MOS is high.
  • the gate voltage of the transistor of the booster circuit is boosted by the booster circuit SHFT so that the voltage value that can be boosted is not affected by the threshold value of the MOS and can be boosted to a high voltage.
  • the memory chain MU is extended in the X direction.
  • the Z direction is a direction orthogonal to the silicon substrate, and the X direction and the Y direction are orthogonal to the Z direction and orthogonal to each other. In this way, a plurality of memory cells existing in the Z direction can be collectively formed by a single drilling process, and the manufacturing cost can be reduced.
  • the phase change element PCM can be formed not by the CVD method but by the sputter film formation method used for the production of DVD (Digital Versatile Disc). There is no need to newly develop a method for forming the phase change element, and there is an advantage that the development period can be shortened.
  • the source voltage Vs as one end voltage is close to the GND potential, and the other end voltage VBL-S is a negative voltage lower than the GND potential. It is the feature that becomes.
  • the source voltage of the X selection transistor XTr is lowered to 0 V or less, and the voltage applied to the word lines WL0 to WL7 can be reduced, and the X selection transistor XTr of the non-selected memory chain MU is connected.
  • the applied gate-source voltage can be reduced.
  • memory chain selection transistors at both ends of the memory chain MU.
  • One is SDTr and the other is SSTr.
  • a part of the selection operation can be performed by controlling the gate voltages of these transistors using the signal lines SGD and SGS.
  • the presence of the memory chain selection transistors at both ends of the memory chain MU causes the inside of the memory chain MU in which the memory chain selection transistor is turned off to be in a floating state and is not easily affected by the disturbance. Can be realized.
  • the memory chain selection transistor has a finite resistance, does not completely float the memory chain, and has a parasitic capacitance in the memory chain. Therefore, the memory chain selection transistor is provided at both ends of the memory chain MU. If VBL-S is not a negative voltage lower than the GND potential, the gate-source voltage of the X selection transistor XTr of the unselected memory chain MU is increased, and the reliability of the semiconductor memory device is reduced. It goes without saying that the following problems arise. That is, even in the configuration having the memory chain selection transistors at both ends of the memory chain MU, a highly reliable semiconductor memory device can be realized by using a negative voltage VBL-S lower than the GND potential.
  • the reason why the source voltage Vs which is the voltage at one end of the voltages at both ends of the memory chain MU is slightly higher than the GND potential is that there is an electrical resistance between the source wiring and the GND terminal of the semiconductor memory device. Therefore, a slight voltage drop occurs when a current flows between them.
  • the circuit shown in FIG. 22 is used as the level shifter circuit.
  • this circuit has two levels, a level shifter circuit for high frequency signals and a level shifter circuit for low frequency signals, and the level shifter circuit to be used can be switched using switch 1 and switch 2. is there. This makes it possible to select an optimum level shifter circuit according to the frequency of the signal.
  • the wiring for the high frequency signal has a longer wiring interval than the wiring for the low frequency signal. By doing so, it is possible to reduce the parasitic capacitance between the wirings, and to realize a semiconductor memory device that operates at high speed.
  • the write time per element is as short as 10 nsec, for example, and the erase time and read time are as long as 300 nsec, for example. For this reason, a level shifter circuit for high frequency signals can be used during writing, and a level shifter circuit for low frequency signals can be used during reading or erasing.
  • the signal frequency of the row circuit is a maximum of 100 MHz
  • the signal frequency of the row circuit is a maximum of 500 kHz.
  • a circuit area can be reduced and a low-cost semiconductor memory device can be realized.
  • This circuit first uses a capacitor C and a diode Diode to input a signal on the high voltage side H: 2.3 V and low voltage side L: 0 V, which is an input signal, to the high voltage side: 0 V, and the low voltage side L: -2. .3V signal polarity conversion. Next, by performing amplification using the first stage amplifier circuit and the second stage amplifier circuit, an output signal of high voltage side H: 0V and low voltage side L: -7.5V is generated.
  • FIG. 23 shows potentials VZ5 and VZ6 supplied to the Z selection MOS gate electrodes Z5 and Z6 which are part of the memory array 602.
  • the power supply voltage -1V is directly supplied to the Z selection MOS gate electrode Z6.
  • VZ6 and GND voltage are connected to the Z selection MOS gate electrode Z5 using two resistors, and a voltage generated between them is supplied. It goes without saying that the supply of voltage can be interrupted by providing a switch and supplying a voltage only during a part of the time during writing and turning off the switch during other times.
  • 601 Semiconductor memory device, 602 ... Memory array, 603 ... Row system circuit, 604 ... Column system circuit, 605 ... Power supply circuit, 606 ... Command decoder, control circuit, buffer device, 901 ... Z selection transistor gate electrode, 902 ... Interlayer Insulating film, 903... Gate oxide film, 904... Silicon channel, 905... Phase change material, 906... Silicon oxide film, ZTr... Z selection transistor, PCM.
  • Potential VBL-S ... selected bit line potential, VBL-US ... unselected bit line potential, VZ ... Z selected line potential, MU, MC ... memory chain, IS ... write current, IUS ... unselected memory chain current, VREF ... Reference voltage, VOUTPUT ... Output voltage, XSEL ... X selection line, XTr ... X selection transistor, S FT ... step-up circuit.

Landscapes

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Abstract

　直列に接続された複数のメモリセルを含む複数のメモリチェーンを備え、前記メモリセルは、セルトランジスタと電流により書き換えを行う記憶素子であり、前記メモリチェーンは、該記憶素子が並列に接続された構造からなり、電源電圧とグランド電圧が外部から供給されており、前記記憶素子の書き換えに用いる電圧が前記グランド電圧より低い半導体記憶装置を用いることにより、信頼性の高い半導体記憶装置が実現でき、また、大容量かつ高速にリード、ライトできる低コストで製造可能な半導体記憶装置を実現することができる。

Description

半導体記憶装置
　本発明は、書き換え可能な不揮発性メモリ、例えば相変化メモリ、ＲｅＲＡＭ、ＳＴＴ－ＭＲＡＭを有する半導体記憶装置、もしくは前記半導体記憶装置を含むストレージシステムに適用して有効な技術に関する。
　本技術分野の背景技術として、相変化メモリを不揮発性メモリとして用い、複数ビットをチェーン状に直列接続することで大容量の半導体記憶装置を作製する技術が知られている（例えば、特許文献１を参照）。この公報には、「ダイオードとトランジスタとを直列接続した半導体メモリにおいて、ダイオードからトランジスタにキャリアが入ることで、トランジスタの特性が劣化する課題がある。」と記載されている（要約参照）。また、段落［００４４］には、「このようなトランジスタと相変化素子が並列接続されたメモリセルが直列に接続されたセル、すなわちチェインセルでは、例えば以下のような動作が行われる」と記載されている。
　また、特許文献２がある。この公報には、「カルコゲナイド配線ＧＳＴと、両端の各々に接続した抵抗配線と、前記抵抗配線のそれぞれの他端を、ソース、ドレインに接続したセルトランジスタとからメモリセルＭＣを構成し、前記メモリセルを複数直列接続し、一端を、ソースに接続し、ドレインをビット線に接続した選択トランジスタと、前記複数直列接続の他端をソース線に接続し、前記メモリセルのゲートをワード線に接続し、前記選択トランジスタのゲートをブロック選択線に接続したものからセルストリングを構成し、前記セルストリングを複数配設してメモリセルアレイを構成することを特徴とする相変化メモリ」と記載されている（要約参照）。さらに、図６の説明として、「図５、図６はその他の読み出し、書き込み動作例を示す。図３、４との違いは、Ｒｅａｄ動作時、ＳＬをＶＩＮＴにして、選択ＢＬのみＶＩＮＴより低いＶＩＮＴ４に設定して、電流を流し読み出す点、Ｐｒｏｇｒａｍ動作時は、ＳＬをＶＩＮＴにして、選択ＢＬのみＶＩＮＴより少し低いＶＩＮＴ５でＳｅｔ動作、更に低いＶＩＮＴ６でＲｅｓｅｔ動作を行う点である。」と記載されている（段落［００３０］参照）。
　さらに、特許文献３がある。この公報には、「下部電極３０９ａと上部電極３０９ｃと両電極間に与えられる極性の異なる電気的信号に基づいて可逆的に変化する抵抗変化層３０９ｂとからなる抵抗変化素子３０９と、トランジスタ３１７とを直列に接続してなるメモリセル３００を備え、抵抗変化層３０９ｂは酸素不足型の遷移金属の酸化物層からなり、下部電極３０９ａと上部電極３０９ｃは、異なる元素からなる材料によって構成され、下部電極３０９ａの標準電極電位Ｖ１と上部電極３０９ｃの標準電極電位Ｖ２と前記遷移金属の標準電極電位ＶｔとがＶｔ＜Ｖ２かつＶ１＜Ｖ２なる関係を満足し、図外の読み出し回路は電圧クランプ回路を介して下部電極３０９ａを基準として上部電極３０９ｃが正になる読み出し電圧を印加する。」と記載されている（要約参照）。
特開２０１２－６９８３０号公報 特開２０１２－２０４４０４号公報 特開２０１０－０１５６６２号公報
　三次元構造により半導体記憶装置の大容量化を図り、ビットコストを低減し、電流により不揮発素子の値を書き換える技術では、メモリアレイの一部の構造は、記憶素子と選択素子が並列に接続されたメモリセルを構成し、そのメモリセルが直列に接続され、チェーン状の構造（メモリチェーン）となる。選択素子のゲート電極は複数のメモリチェーン間で共有され、電気的に相互に接続される。選択素子がトラジスタであるとして、以下、説明する。
　ここで、記憶素子を書き換えるために電流を流すと、記憶素子、もしくは、選択素子において、電圧降下が生じる。そのため、前記選択素子のソース電位が上昇し、それに伴い、一定量のゲート－ソース間電圧を確保するために、前記選択素子のゲート電極の電位を高くする必要が生じる。そのとき、電気的に接続された非選択メモリチェーンのゲート電極の電位も同時に上昇する一方、非選択メモリチェーンには電流がほぼ流れず、電圧降下がほぼ生じないために、非選択メモリチェーンの選択素子のゲート－ソース間電圧が大きくなり、前記選択素子が故障しやすくなり、信頼性が低下する課題が生じる。
　三次元構造の半導体記憶装置の例を図４を用いて具体的に説明する。トランジスタと不揮発性メモリは並列接続され、その組が複数組、直列に接続されている。メモリチェーンＭＵは、一方は選択素子を介さずソース電極と接続され、もう一方は選択素子ＸＴｒを介してビット線と接続されている。第０層のＺ選択トランジスタのゲート電極は各メモリチェーンＭＵ間で相互に接続され、電位ＶＺ０に制御されている。第１層から第７層のＺ選択トランジスタも同様である。
　ライト、すなわち、不揮発性メモリの‘０’と‘１’の値を書き換えるときの各電極の電位を図５に示す。選択ビットをメモリチェーンＭＵ００内の相変化素子ＰＣＭ１とする。ＰＣＭ０とＰＣＭ２～７は非選択ビットである。また、メモリチェーンＭＵ０１、１０、１１内の相変化素子は非選択ビットとする。ソース電極は選択素子を介さずメモリチェーンＭＵと接続されているため、その電位ＶＳを遷移させるとメモリチェーンＭＵ内の相変化素子ＰＣＭにディスターブが生じるため、ソース電極の電位ＶＳは一定に保つ、すなわち０Ｖに維持することが望ましい。相変化素子ＰＣＭにライト電流、例えば４０μＡを流すため、メモリチェーンと接続されたビット線の電位ＶＢＬ－Ｓを０Ｖから例えば、７Ｖに変化させる。
　このとき、選択素子ＸＴｒのドレイン電圧は７Ｖになる。オン状態のＭＯＳのドレイン－ソース間電圧が０．５Ｖになり、ゲート－ソース間電圧が５Ｖになり、オフ状態のＭＯＳのゲート－ソース間電圧が０Ｖになり、相変化素子のライト電圧が３Ｖであるとして説明すると、選択素子ＸＴｒのソース電圧は６．５Ｖになり、ゲート電圧は１１．５Ｖになる。選択メモリチェーンＭＵ００の第７層のＺ選択トランジスタＺＴｒ７のドレイン電圧は６．５Ｖになり、ソース電圧は６Ｖになり、ゲート電圧は１１Ｖになる。
　ここで、選択メモリチェーンＭＵ００の第７層のＺ選択トランジスタのゲート電極は、非選択メモリチェーンＭＵ１１の第７層のＺ選択トランジスタのゲート電極と接続されている。そのため、非選択メモリチェーンＭＵ１１の第７層のＺ選択トランジスタのゲート電圧は１１Ｖとなる。一方、非選択メモリチェーンＭＵ１１のＺ選択トランジスタのソース電極は第０層から第６層の相変化素子ＰＣＭを介してソース線と接続されているため、その電位はソース電位ＶＳと等しくなり、０Ｖになる。そのため、非選択チェーンＭＵ１１のトランジスタに着目すると、そのゲート－ソース間電圧は１１Ｖと高くなる。ＭＯＳはゲート－ソース間に高電圧が印加されることにより、ゲート破壊が生じることで故障することがある。すなわち、半導体記憶装置６０１の信頼性が低下するという課題がある。
　本発明は、信頼性の高い半導体記憶装置を実現し、また、大容量かつ高速にリード、ライトできる低コストで製造可能な半導体記憶装置を提供することを目的とする。　
　上記目的を達成するために、本発明は特許請求の範囲に記載の構成を採用する。
　本発明は、上記課題を解決する手段を複数含んでいるが、その一例を挙げるならば、「直列に接続された複数のメモリセルを含む複数のメモリチェーンを備え、前記メモリセルは、セルトランジスタと電流により書き換えを行う記憶素子であり、前記メモリチェーンは、該記憶素子が並列に接続された構造からなり、電源電圧とグランド電圧が外部から供給されており、前記記憶素子の書き換えに用いる電圧が前記グランド電圧より低いことを特徴とする半導体記憶装置」を特徴とする。
　信頼性の高い半導体記憶装置を実現することができる。また、大容量かつ高速にリード、ライトできる低コストで製造可能な半導体記憶装置を実現することができる。
本発明の実施例１の半導体記憶装置のメモリアレイの一部の回路構成を示す例である。 本発明の実施例１の半導体記憶装置のメモリアレイの一部のライト動作を示す例である。 本発明の実施例１の半導体記憶装置のメモリアレイの一部の動作を示す例である。 メモリアレイの一部の回路構成を示す例である。 メモリアレイの一部のライト動作を示す例である。 本発明の実施例１の半導体記憶装置の構成図の例である。 本発明の実施例１の半導体記憶装置の電源回路の構成図の例である。 本発明の実施例１の半導体記憶装置の信号電圧変換回路の回路図の例である。 本発明の実施例１の半導体記憶装置の信号電圧変換回路の構成図の例である。 本発明の実施例１の半導体記憶装置のメモリアレイの一部の断面図を示す例である。 本発明の実施例１の半導体記憶装置のメモリアレイの一部の平面投影図を示す例である。 本発明の実施例２の半導体記憶装置のメモリアレイの一部の回路構成を示す例である。 本発明の実施例２の半導体記憶装置のメモリアレイの一部の動作を示す例である。 本発明の実施例３の半導体記憶装置のメモリアレイの一部の動作を示す例である。 本発明の実施例４の半導体記憶装置のメモリアレイの一部の回路構成を示す例である。 本発明の実施例４の半導体記憶装置のメモリアレイの一部の回路構成を示す例である。 本発明の実施例５の半導体記憶装置のメモリアレイの一部の動作を示す例である。 本発明の実施例５の半導体記憶装置のメモリアレイの一部の動作を示す例である。 本発明の実施例５の半導体記憶装置のメモリアレイの一部の動作を示す例である。 本発明の実施例６の半導体記憶装置の電源回路の構成図の例である。 本発明の実施例７の半導体記憶装置のメモリアレイの一部の回路構成の例である。 本発明の実施例８の半導体記憶装置の信号電圧変換回路の構成図の例である。 本発明の実施例９の半導体記憶装置の電源回路の構成図の例である。
　以下、実施例を図面を用いて説明する。
　本実施例では、半導体記憶装置６０１の例を説明する。
　図１は、本実施例の半導体記憶装置６０１のメモリアレイ６０２の一部の回路構成の例である。メモリアレイ６０２は複数のメモリチェーンＭＵから構成される。メモリチェーンは選択素子ＸＴｒと複数の相変化素子ＰＣＭと複数のＺ選択素子ＺＴｒから構成される。１個の相変化素子ＰＣＭと１個のＺ選択素子ＺＴｒは並列に接続されており、メモリセルを構成する。そのメモリセルが複数、直列に接続されている。ここでは１個の相変化素子ＰＣＭと１個のＺ選択素子ＺＴｒが並列に接続されている例で説明するが、１個の相変化素子ＰＣＭと複数個のＺ選択素子ＺＴｒを並列に接続することや、複数個の相変化素子ＰＣＭと１個のＺ選択素子ＺＴｒを並列に接続することや、複数個の相変化素子ＰＣＭと複数個のＺ選択素子ＺＴｒを並列に接続することが可能であることは言うまでもない。
　Ｚ方向はシリコン基板と直交する方向であり、Ｘ方向とＹ方向はＺ方向と直交し、かつ、互いに直交する方向が望ましい。このようにすることでＺ方向に複数個存在するメモリセルを１回の穴開け加工により、一括して形成することが可能になり、製造コストを低減することができる。
　Ｚ選択素子ＺＴｒのゲート電極は複数のメモリチェーンＭＵ間で１層ごとに互いに接続されており、例えば第０層Ｚ選択トランジスタＺＴｒ０のゲート電極の電位はどのメモリチェーンＭＵにおいても同じ電位であるＶＺ０となっている。このような構成にすることで、Ｚ選択トランジスタのゲート電極の配線面積を低減することで半導体記憶装置６０１のチップ面積を低減し、安価な半導体記憶装置６０１を提供できる効果がある。なお、Ｚ選択トランジスタのゲート電極をビット線毎に分離し、個別に電位を制御することが可能であることは言うまでもない。また、Ｚ選択トランジスタのゲート電極をＸ選択線毎に分離し、個別に電位を制御することが可能であることは言うまでもない。この場合、場所ごとに最適なＺ選択トランジスタＺＴｒのゲート電位を制御できるため、Ｚ選択トランジスタＺＴｒのゲート耐圧が少なくて済み、半導体記憶装置６０１の信頼性が向上する効果がある。
　Ｚ選択素子ＺＴｒは縦型ＧＡＡ－ＮＭＯＳＦＥＴ（Ｇａｔｅ　Ａｌｌ　Ａｒｏｕｎｄ　ｎ－ｃｈａｎｎｅｌ　ＭＯＳＦＥＴ）を用いることが望ましい。ＰＭＯＳＦＥＴに比べて電流駆動力の高いＮＭＯＳＦＥＴを用いることでメモリチェーンＭＵに含まれる相変化素子ＰＣＭの数を増加させ、大容量の半導体記憶装置６０１を実現することができる。もちろん、ＰＭＯＳを用いることが可能であることは言うまでもない。縦型ＭＯＳＦＥＴを用いることでトランジスタの大きさを４Ｆ２（Ｆは最小加工寸法）と平面ＭＯＳを用いる場合に比べて小さくすることができるため、大容量化することができる。ＧＡＡ構造にすることで、平面ＭＯＳを用いた場合に比べて、ゲート幅を広くすることが可能になり、ＭＯＳの駆動力を向上させ、相変化チェーンＭＵに含まれるメモリセルの数を増やし、大容量化することができる。ＰＭＯＳを用いた場合、非選択のＺ選択トランジスタのゲート電極に印加する電圧がＮＭＯＳを用いた場合に比べて低くできるため、Ｚ選択ＭＯＳのゲート耐圧が少なくて済み、半導体記憶装置６０１の信頼性が向上する効果がある。
　相変化素子ＰＣＭの材料の一部として、カルコゲナイド材料、特にＧｅＳｂＴｅ合金（ゲルマニウム－アンチモン－テルル合金）を用いることができる。カルコゲナイド材料はアモルファス（非晶質状態）と結晶状態の２つの準安定な状態を取ることが可能であり、それぞれの状態の電気抵抗の値が異なる。すなわち、アモルファスの場合は高抵抗であり、結晶状態の場合は低抵抗となる。その電気抵抗の違いを利用して‘０’と‘１’の値を記憶することができる。アモルファスの場合を‘０’、結晶状態の場合を‘１’とする。‘０’から‘１’に書き換えることを消去、‘１’から‘０’に書き換えることをライトとする。相変化素子ＰＣＭに電流を流し、ジュール熱を発生させることで書き換えを行う。消去するためには、結晶化温度以上で一定時間保持することで、相変化素子を結晶化させる。ライトするためには、融点以上に加熱し、急冷することでアモルファス化（ガラス化）させる。相変化素子ＰＣＭが３値以上の値を取ることも可能であることは言うまでもない。記憶素子としてすでに製品に適用されている相変化素子を用いることで開発期間を短縮することが可能であり、短期間で半導体記憶装置６０１を出荷できる効果がある。なお、本実施例では相変化素子として結晶－アモルファスの相変化を行うものを例にして説明するが、結晶Ａ－結晶Ｂの相変化を行うものを用いることができるのはいうまでもない。ここで、結晶Ａと結晶Ｂは異なる結晶構造を持つ結晶である。なお、本実施例では記憶素子として相変化素子を用いた場合を例にして説明するが、記憶素子としてＲｅＲＡＭやＳＴＴ－ＭＲＡＭ（スピン注入型ＭＲＡＭ）を用いることが可能であることは言うまでもない。書き換え電流の少ないＲｅＲＡＭを用いることで１個のメモリチェーンＭＵに含まれる記憶素子の数を増やすことが可能になり、大容量の半導体記憶装置６０１を実現できる効果がある。また、書き換え速度の速いＳＴＴ－ＭＲＡＭを用いることでライトデータレートの大きな半導体記憶装置６０１を実現できる効果がある。以下、記憶素子として相変化素子を用いた場合について説明する。
　ライトと消去は相変化素子ＰＣＭにライト電流を流すことでジュール熱を発生させることで行う。ライト電流は例えば４０μＡであり、消去電流は例えば２０μＡである。なお、ライトもしくは消去について、隣接するＺ選択ＭＯＳに電流を流すことでジュール熱を発生させることで行うことも論理的には可能である。
　リードは相変化素子ＰＣＭにリード電圧を印加し、その後、相変化素子ＰＣＭを通じてソース電極に流れる電流によるビット線の電圧変化をセンスアンプで増幅して 、‘０’と‘１’を判定することで行う。
　Ｘ選択素子ＸＴｒはダブルゲートのＮＭＯＳＦＥＴを用いることが望ましい。ダブルゲートのＭＯＳＦＥＴを用いることで、平面型のＭＯＳＦＥＴを用いる場合と比較して、ＭＯＳＦＥＴのゲート幅を広く取ることができるため、相変化素子ＰＣＭのライトに必要な電流を確保することが容易になる。そのため、半導体記憶装置６０１の歩留まりを向上させることができる利点がある。また、ＭＯＳＦＥＴの駆動力が向上するため、メモリチェーンに含まれるメモリセルの数を増やすことができる。さらに、メモリチェーンＭＵのセル面積を４Ｆ２（Ｆは最小加工寸法）と、平面型ＭＯＳＦＥＴを用いるときの６～８Ｆ２と比べて小さく出来るため、大容量の半導体記憶装置６０１を実現できる。ダブルゲートＮＭＯＳＦＥＴは２個のゲート電極を持ち、両方のゲート電極にオン電圧が印加されるとＭＯＳはオン（低抵抗状態になる）する。片方のゲート電極のみにオン電圧が印加された場合、もしくはすべてのゲート電極にオフ電圧が印加された場合にはＭＯＳはオフ（高抵抗状態になる）する。以下、ダブルゲートのＮＭＯＳＦＥＴを用いたとして説明する。
　本発明の特徴をライト動作を示す図２を用いて説明する。
　選択チェーンをＭＵ００とし、その中のＰＣＭ１をライトする場合を例にする。
　ライト時には選択ビット線には負の電圧、例えば－７Ｖが印加される。電圧はグランド電位を０Ｖとして定義する。グランド電位ＶＳＳは半導体記憶装置６０１の外部から供給することができる。なお、電源電圧ＶＤＤも半導体記憶装置６０１の外部から供給される。詳細に述べると、選択ビット線ＶＢＬ－Ｓの電位はそれを駆動するライトドライバの電位と比較すると、ライトドライバから選択ビット線ＶＢＬ－Ｓまでの配線とアクセストランジスタにおける電圧降下により、ライトドライバの電位と比較すると若干、高くなることは言うまでもない。ライトドライバの電圧は例えば－７．５Ｖである。
　オン状態のＭＯＳのドレイン－ソース間電圧が０．５Ｖであり、ゲート－ソース間電圧が５Ｖであり、オフ状態のＭＯＳのゲート－ソース間電圧が０Ｖであるとして説明すると、選択チェーンＭＵ００のＸ選択トランジスタＸＴｒに注目すると、ソース電圧が－７Ｖであり、ゲート－ソース間電圧を５Ｖとするためには、Ｘ選択トランジスタの２個のゲート電圧をそれぞれ－２Ｖにすればよい。Ｘ選択トランジスタＸＴｒのドレイン電圧は、オン状態のＭＯＳのドレイン－ソース間電圧が０．５Ｖであり、ソース電圧が－７Ｖであるため、－６．５Ｖになる。
　また、Ｘ選択トランジスタを非選択にするためには、Ｘ選択トランジスタの少なくとも１個のゲート電圧を－７Ｖにすればよい。図２の場合、Ｘ選択電位ＶＸ２を－７Ｖに制御している。
　選択チェーンＭＵ００のＺＴｒ７に注目すると、そのソース電圧はＸ選択トランジスタＸＴｒのドレイン電圧と同じであり、－６．５になる。そこで、選択チェーンＭＵ００のＺ選択トランジスタＺＴｒ７のゲート電圧は、ソース電圧が－６．５Ｖであり、ゲート－ソース間電圧を５Ｖとするためには、－１．５Ｖにすればよい。
　以下、同様にＺＴｒ６、５、４、３、２のゲート電圧はそれぞれ、－１Ｖ、－０．５Ｖ、０Ｖ、０．５Ｖ、１Ｖとすればよい。
　相変化素子ＰＣＭ１を選択するためには、Ｚ選択トランジスタＺＴｒ１をオフにすることで、トランジスタではなく相変化素子に電流を流す。Ｚ選択トランジスタＺＴｒ１のソース電圧は－３．５Ｖであるため、オフにするためにはゲート電圧を－３．５Ｖにすればよい。　このとき、相変化素子ＰＣＭ１には３Ｖのライト電圧が印加されるため、Ｚ選択トランジスタＺＴｒ１のドレイン電圧は－０．５Ｖになる。ＺＴｒ０のソース電圧は－０．５Ｖであるため、ゲート電圧はそれぞれ、４．５Ｖとすればよい。
　ライト時には選択チェーンＭＵ００に時間ｔ１からｔ２にかけて、ライト電流、例えば４０μＡが流れる。一方、非選択チェーンＭＵ０１、１０、１１には電流が流れない。
ソース電極の電位ＶＳは、ほぼ０Ｖである。なお、厳密に述べるとソース電極の電位はソース電極からＧＮＤ端子に流れる電流による電圧降下により、ＧＮＤ端子の電位である０Ｖより若干、高くなることは言うまでもない。
　ここで、選択チェーン、非選択チェーンを含むすべてのＺ選択トランジスタＺＴｒにいて、ゲート－ソース間電圧が５Ｖ以下になっていることがわかる。すなわち、選択ビット線に印加する電圧として負の電圧を用いることで課題で述べたＺ選択トランジスタＺＴｒのゲート－ソース間電圧が例えば１１Ｖと高くなることが解決されていることがわかる。
　ここで、非選択Ｚ選択ＭＯＳのソース－ドレイン間と選択相変化素子ＰＣＭで電圧降下が生じる理由を検討する。相変化素子やＲｅＲＡＭ、ＳＴＴ－ＭＲＡＭは２端子の電流書き換え型の不揮発性メモリ素子であり、メモリ素子の片側からもう一方の端へと電流を流すことにより、書き換えを行う。このときに書き換えに一定のライト電流Ｉが要求される。また、メモリ素子は一定のダイナミック抵抗Ｒを持つ。ダイナミック抵抗とは書き換え中のメモリ素子の抵抗である。このとき、下記のオームの法則の式（１）から、電圧降下量Ｖを求めることが出来る。

Ｖ＝ＲＩ　（１）

　この電圧降下量Ｖがライト電圧、例えば７．５Ｖに対して、無視できない程度に大きいため、メモリ素子における電圧降下を半導体記憶装置６０１の動作において考慮する必要が生じる。なお、厳密にはＺ選択トランジスタにもわずかなオフ電流が流れるため、厳密な電圧降下量は（１）式のものとはわずかに異なる。
　さらに、メモリセルは直列に接続されており、選択メモリチェーン内の非選択のメモリセルでは電流の多くをＺ選択トランジスタを経由して流す。Ｚ選択トランジスタのソース－ドレイン間抵抗とライト電流の積から、非選択メモリセルにおける電圧降下量を求めることができる。なお、厳密には非選択メモリセルの相変化素子にもわずかな電流が流れることはいうまでもない。
　ここで、不揮発メモリとして電圧書き換え型のフローティングゲート型やチャージトラップ型のいわゆるＮＡＮＤ型フラッシュメモリやＦｅＲＡＭ（強誘電体メモリ）を用いる場合、ライト電流Ｉを極端に小さくすることが可能なため、電圧降下に起因する問題は生じにくい。
　さらにソース電位ＶＳの電位が常に０Ｖに維持されているため、ソース線の寄生容量が大きいアレイ構成が可能になり、ソース線に接続されたメモリチェーンＭＵの数を増やすことが可能になり、メモリアレイ６０２の面積を縮小することができるため、製造コストの安い半導体記憶装置６０１を実現できる。さらに、メモリセルとソース線の間に選択トランジスタを持たない構造において、ソース線の電圧が変動すると、メモリセルの電圧も変動するため、ディスターブ電流が相変化素子ＰＣＭに流れる。これは動作信頼性に悪影響を及ぼす。ソース線の電位を一定に維持する本方式においては、この問題は生じない。
　図３を用いて本発明を用いた別の動作を説明する。
　図３は使用する電圧水準を削減した構成である。削減することにより、電源回路の面積を縮小し、製造コストの安い半導体記憶装置６０１を実現することができる。選択メモリチェーンがＭＵ００であり、選択ビットがその中のＰＣＭ１である場合について、示されている。
　Ｚ選択ＭＯＳのゲート－ソース間耐圧は図２の例の例えば５Ｖよりも高い耐圧、例えば７．７Ｖとする。時間ｔ２～ｔ３において、ライト電流、例えば４０μＡが流れている。このときにＺ選択電位ＶＺ７を０Ｖにする。図２においてはＶＺ７は－１．５Ｖであり、ゲート－ソース間電圧は５Ｖであった。図３においては、ＶＺ７が０Ｖであり、ゲート－ソース間電圧は例えば、６．５Ｖになる。この電圧は耐圧７．７Ｖを下回っているので、ＭＯＳの信頼性には支障がない。このようにすることで、－１．５Ｖの電圧を用意する必要がなくなり、電圧水準を削減することができる。
　次に、消去動作について図３を用いて説明する。
　消去時の電流は例えば３５μＡである。このジュール熱により加熱される相変化素子の温度がライト時の相変化素子の温度に比べて低いことが望ましい。この例ではＺ選択トランジスタＺＴｒのソース－ドレイン間に電流を流し、そこでジュール熱を発生させている（バンドル消去）。すなわち、Ｚ選択トランジスタのチャネルにおいて、ジュール熱を発生させ、この熱を相変化素子ＰＣＭに伝熱させることで、相変化素子ＰＣＭを結晶化させている。Ｚ選択トランジスタＺＴｒのゲート－ソース間電圧を４．５Ｖとしている。Ｚ選択トランジスタＺＴｒは完全にオンしないことが望ましい。これにより、同じソース－ドレイン間電流に対して、Ｚ選択トランジスタＺＴｒで発熱するジュール熱を増加させることができる。ジュール熱の発生量を各メモリセルで均等化させるため、ライトに比べて、Ｚ選択の電位の制御を層ごとに細かく行い、少なくとも５水準以上の電位を用いて、Ｚ選択トランジスタのゲート電圧を制御することが望ましい。図５の場合と比較して、ゲート電圧が低いため、５水準以上のゲート電圧の制御を省電力で行うことが可能であり、省電力な半導体記憶装置６０１を実現できる。
　バンドル消去により複数のメモリセルの相変化素子を一括して消去することができる。メモリチェーン全体を同時に消去することが望ましい。なぜなら、メモリチェーンの一部だけを消去しようとすると、消去領域に隣接するメモリセルを誤って消去してしまうことが生じやすいためである。さらに、複数のメモリチェーンを一括して消去することが望ましい。これにより、１本のメモリチェーンからの発熱を用いて、隣接するメモリチェーンを加熱、もしくは、熱逃げを軽減することが可能になり、消去に要する電気エネルギーを削減し、高速に消去が可能な半導体記憶装置６０１を実現できる。なお、熱逃げを軽減できる理由は、あるメモリチェーンに隣接したメモリチェーンが加熱されることでメモリチェーン間の温度差が少なくなり、熱流束密度と温度差が比例するというフーリエの法則から、メモリチェーン間の熱流束が低減するためである。
　ここで、消去時の選択ビット線電位ＶＢＬ－Ｓは正の電圧であることが望ましい。例えば２．７Ｖである。その理由は、電源電圧ＶＤＤは例えば、２．７～３．６Ｖが供給され、この電源電圧ＶＤＤの最小電圧である２．７Ｖを消去に用いることで、消去時の選択ビット線ＶＢＬ－Ｓに印加する電圧を昇圧回路を用いずに供給することが可能になり、昇圧回路における電力ロスを無くすことで、同時に消去可能なメモリチェーンの数を例えば５１２本に増加させることができるためである。これにより、消去の速度を例えば４００ＭＢ／ｓに向上させることができる。
　リード時の選択ビット線電位ＶＢＬ－Ｓは正の電圧であることが望ましい。例えば１Ｖである。正の電圧を用いることで昇圧回路を用いずに電源供給することが可能になり、リードの消費電力を低減することができる。これにより、低消費電力の半導体記憶装置６０１を提供することができる。
　また、消去時やリード時のビット線電位が２．７Ｖや１．０Ｖと低いため、高速な半導体記憶装置６０１を実現できる。
　図６に半導体記憶装置６０１の構成を示す。
　半導体記憶装置６０１はチップの外部から電源電圧ＶＤＤとグランド電圧ＶＳＳを供給され、制御信号とデータ信号線ＤＱにより通信する。入力制御信号としてはチップ有効信号ＣＥやコマンドラッチ有効信号ＣＬＥ、アドレスラッチ有効信号ＡＬＥ、クロック信号ＣＬＫ、リードライト有効信号Ｗ／Ｒ＃、ライトプロテクト信号ＷＰ＃があり、入出力制御信号としてはデータストローブＤＱＳがあり、出力制御信号としてはリードビジー信号Ｒ／Ｂ＃がある。そのほか、Ｉ／Ｏ信号電源ＶＣＣＱやＩ／Ｏ信号グランド源ＶＳＳＱを供給することができる。
　半導体記憶装置６０１はコマンドデコーダ、制御回路、バッファ装置６０６と電源回路６０５、カラム系回路６０４、ロウ系回路６０３、メモリアレイ６０２を備える。電源回路からはカラム系回路６０４、ロウ系回路６０３、コマンドデコーダ、制御回路、バッファ装置６０６に電源が供給される。その一部の電圧は昇圧、もしくは、降圧され、残りの電圧はＶＤＤがそのまま供給される。
　コマンドデコーダ、制御回路、バッファ装置６０６からロウ系回路への制御信号の電圧は２．３Ｖが望ましい。Ｘ選択電位ＶＸ、例えば図２の例では－７Ｖと比較して、正の電圧であり、かつ、電圧の絶対値が小さい信号を用いることで半導体記憶装置６０１の消費電力を低減することができる。ロウ系回路は信号電圧変換回路、すなわち、レベルシフタを備え、レベルシフタにおいて、２．３Ｖから－７Ｖへの信号電圧レベルの変換を行う。
　次に、コマンドデコーダ、制御回路、バッファ装置６０６からカラム系回路への制御信号の電圧は２．３Ｖが望ましい。選択ビット線電位ＶＢＬ、例えば図２の例では－７Ｖと比較して、正の電圧であり、かつ、電圧の絶対値が小さい信号を用いることで半導体記憶装置６０１の消費電力を低減することができる。カラム系回路は信号電圧変換回路、すなわち、レベルシフタを備えず、メモリアレイ６０２に複数のレベルシフタを配置し、２．３Ｖから－７Ｖへの信号電圧レベルの変換を行うことが望ましい。カラム系の信号は信号パルス幅が例えば１０ｎｓとロウ系信号のパルス幅、例えば２μｓと比べて短いため、この信号の切り替えが半導体記憶装置６０１の消費電力に及ぼす影響はロウ系回路に比べて大きい。そのため、カラム系回路は例えば２．３Ｖで駆動し、グローバルビット線ｇｌｏｂａｌ　ＢＬは２．３Ｖで駆動し、メモリアレイ６０２中の複数のレベルシフタの中で、駆動する領域の近傍のレベルシフタを用いて、信号電圧の変換を行うことで低消費電力の半導体記憶装置６０１を実現することができる。レベルシフタは複数のビット線ＢＬを駆動する。すなわち、ロウ系回路とカラム系回路の数の合計よりレベルシフタの数が多いことが望ましい。
　次に、電源回路について図７を用いて説明する。
　電源回路は昇圧回路と電圧レギュレータにより構成される。昇圧回路としては図７に示すディスクソン型の昇圧回路を用いることが望ましい。実績の多いディクソン型の昇圧回路を用いることにより、短期間で電源回路を設計することが可能になる。電圧レギュレータは基準電圧Ｖｒｅｆと制御信号を基に、出力電圧Ｖｏｕｔｐｕｔを生成する。この電圧はカラム系回路に供給される。出力電圧Ｖｏｕｔｐｕｔは例えば－７，５Ｖである。この電圧がライトドライバから選択ビット線ＶＢＬ－Ｓまでの配線とアクセストランジスタにおける電圧降下の影響を受けることで、選択ビット線電位ＶＢＬ－Ｓは－７Ｖになる。
　さらに、レベルシフタ回路について図８と図９を用いて説明する。
　図９に示す通り、レベルシフタ回路は差動増幅回路と第１段増幅回路と第２段増幅回路を用いて構成されている。高電圧側Ｈ２．３Ｖ、低電圧側Ｌ０Ｖの信号を差動増幅回路を用いて、高電圧側Ｈ２．３Ｖ、低電圧側Ｌ－２．３Ｖの信号に変換し、次に電圧増幅回路により、高電圧側Ｈ０Ｖ、低電圧側Ｌ－４．２Ｖ、高電圧側Ｈ０Ｖ、低電圧側Ｌ－７．５Ｖの信号に変換している。電圧増幅回路を２段構成とすることで電圧変換時の電力損失を低減している。
　具体的な回路構成を図８に示した。ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴを用いることで回路を構成することが可能である。
　図１０と図１１を用いて、複数のメモリチェーンＭＣの構造の一部を説明する。図１１には４個のメモリチェーンＭＣが配置されている。メモリチェーンのピッチ（周期）はＸ方向、Ｙ方向ともに２Ｆである。Ｘ選択線Ｘ　ＳＥＬの隙間にメモリチェーンＭＣが配置されている。
　図１０には図１１の断面Ａ－Ｂが示されている。シリコン酸化膜９０６、ゲート酸化膜９０３、シリコンチャネル９０４、相変化材料９０５、Ｚ選択トランジスタゲート電極９０１、層間絶縁膜９０２とメモリチェーンＭＣが示されている。
　本実施例では、高速にライト可能な半導体記憶装置の例を図１２と図１３を用いて説明する。
　図１２は、実施例２における半導体記憶装置６０１を示す構成図の例である。
　既に説明した図１に示された同一の符号を付された構成と、同一の機能を有する部分については、説明を省略する。
　図１３において、ライト時の選択ビット線電位ＶＢＬ－Ｓは０Ｖであり、ソース電位ＶＳは７．５Ｖとなっている。このようにすることで非選択メモリチェーンのＺ選択トランジスタのソース電位が上昇するため、非選択メモリチェーンのゲート－ソース間耐圧が少なくて済む効果がある。
　具体的に説明すると、メモリセルは選択素子を介さずにソース線に接続されている。そのため、非選択チェーンＭＵのすべてのＺ選択トランジスタのソース電極は相変化素子ＰＣＭを介して、電気的にソース先に接続されている。そのため、ライト時には非選択チェーンＭＵのすべてのＺ選択トランジスタのソース電圧は７．５Ｖになる。一方、Ｚ選択電位ＶＺは１２Ｖから４Ｖの間であるため、非選択チェーンＭＵのすべてのＺ選択トランジスタのゲート－ソース間電圧は－３．５～４．５Ｖになる。すなわち、図５で示した１１Ｖに比べて小さくなる。
　本実施例では負電圧を用いないため、電源回路の面積を小さくすることが可能であり、低コストの半導体記憶装置を提供できる。また、消去時やリード時のソース電位が２．７Ｖや１．０Ｖと低いため、高速な半導体記憶装置６０１を実現できる。
　本実施例では、チップ面積が小さく製造コストの安い半導体記憶装置の例を図１４を用いて説明する。
　図１４は、実施例３における半導体記憶装置６０１の動作例である。既に説明した図２に示された同一の符号を付された構成と、同一の機能を有する部分については、説明を省略する。
　図１４において、ライト時の選択ビット線電位ＶＢＬ－Ｓは０Ｖであり、ソース電位ＶＳは７．５Ｖとなっている。このようにすることで非選択メモリチェーンのＺ選択トランジスタのソース電位が上昇するため、非選択メモリチェーンのゲート－ソース間耐圧が少なくて済む効果がある。
　さらに、リード時と消去時においてもソース電位ＶＳが７．５Ｖに維持されている。そのため、メモリチェーンＭＵの中の相変化素子ＰＣＭにディスターブ電流が流れることがない。さらに、ソース電位が一定に維持されているために、ソース線の寄生容量を低減する必要性が生じない。
　消去時には例えば４．８Ｖの電圧を選択ビット線に印加することで、選択ビット線とソース線の電位差を２．７Ｖにする。
　リード時には例えば６．５Ｖの電圧を選択ビット線に印加することで、選択ビット線とソース線の電位差を１Ｖにする。ソース線の電圧を７．５Ｖに維持することで、ゲート耐圧を低減するためには、さらに下記の構成が必須である。すなわち、同一ソース線に接続されたメモリチェーンの数が一つの電極に接続され、同一電位に制御されるＺ選択トランジスタのゲート電極の数以上であることである。この構成にすることで、最小限の制御回路でメモリアレイ６０２の面積を低減し、かつ、Ｚ選択トランジスタのゲート電極にライト時の高い電圧が印加されているときに、ソース電圧を立ち下げてしまい、非選択Ｚ選択トランジスタのゲート－ソース間に高い電圧が印加されてしまう問題が生じなくなる。
　別の言い方をすれば、ゲート耐圧の課題を解決するためには、ゲートに印加される電圧が常に一定以下の電圧、例えば５Ｖ以下になるようにソース電圧を制御する必要がある。メモリアレイ６０２は複数のＺ選択線と複数のソース線を持つことが望ましいため、常にゲート耐圧を考慮して、ソース線とＺ選択線の電位を制御する必要がある。
　言い換えると、ゲート耐圧が５Ｖの例では、ライト対象のメモリチェーンを含まない領域においても、Ｚ選択線に例えば１１Ｖの高い電圧が印加されている場合、該当領域のソース線には少なくとも６Ｖ以上の電圧を印加する必要がある。
　なお、チップ全体のソース線に７．５Ｖをプリチャージすると、消費電力量が増大する問題が生じる。そのため、必要最低限の領域のみ、ソース線に７．５Ｖを給電することが望ましい。
　本実施例では、プロセス工程数が少なく、製造コストの安い半導体記憶装置の例を図１５を用いて説明する。また、比較のため、図１６を用いる。
　比較とした図１６では選択ビット線の電位ＶＢＬ－Ｓがソース線の電位ＶＳより高く、電流が選択ビット線からソース線に向けて流れる。ソース線の電位ＶＳは０Ｖである。この場合、Ｚ選択トランジスタのゲート電圧は図５と同様に一部が１１Ｖと高くなり、非選択チェーンのＺ選択トランジスタのソース電圧は０Ｖのため、ゲート－ソース間電圧が高くなる課題が生じる。
　一方、本実施例では図１５に示す通り、選択ビット線の電圧として、負電圧、例えば－７Ｖを用いる。この場合、電流はソース線から選択ビット線に流れる。図１５と図１６ではダイオードの極性が異なる。このようにすることで、実施例１と同様にゲート－ソース間電圧を例えば５Ｖ以下に低減でき、信頼性の高い半導体記憶装置６０１を実現できる。
　さらに、選択素子として実施例１のダブルゲートＭＯＳＦＥＴに比べて、少ない工程数で作製できるダイオードを用いることで、製造コストの安い半導体記憶装置を実現できる。
　本実施例では、チップ面積が小さく、製造コストの安い半導体記憶装置の例を図１７～１９を用いて説明する。
既に説明した図１に示された同一の符号を付された構成と、同一の機能を有する部分については、説明を省略する。
　図１７にはメモリアレイ６０２の一部であるＺ選択ＭＯＳゲート電極４、５、６が示されている。それぞれの電極には０Ｖが印加されている。
　Ｚ選択ＭＯＳゲート電極はそれぞれが平行平板コンデンサとみなすことが可能であり、相互に電気容量により、電気的に結合されている。そのため、その一部の電極の電位を変化させることにより、ほかの電極の電位が変化することがある。これを利用して、ライト時のＺ選択ＭＯＳゲート電極の電圧を制御する。
　具体的には、図１８に示すように、Ｚ選択ＭＯＳゲート電極５をグランド電圧と切り離し、フローティング状態にする。
　その上で、図１９に示すように、Ｚ選択ＭＯＳゲート電極６の接続をグランド電圧から－１Ｖの電源に切り替えることで、Ｚ選択ＭＯＳゲート電極６に－１Ｖを供給する。このとき、Ｚ選択ＭＯＳゲート電極５はＺ選択ＭＯＳゲート電極４とＺ選択ＭＯＳゲート電極６との間で容量結合しているため、Ｚ選択ＭＯＳゲート電極５の電圧はそれぞれの中間の電位である－０，５Ｖになる。すなわち、－０．５Ｖの電源を用意しなくても、Ｚ選択ＭＯＳゲート電極５の電圧を－０．５Ｖに制御することが可能である。
　このようにすることで、電源電圧水準の数を削減し、電源回路の面積を縮小することで、チップ面積が小さく、製造コストの安い半導体記憶装置を実現できる。
　本実施例では、高速に書き換えが可能な半導体記憶装置の例を図２０を用いて説明する。
　図２０は電源回路の構成を示す図である。ディクソン型昇圧回路にはＭＯＳのしきい値電圧が高いと、昇圧可能な電圧値が低下する課題がある。
　そこで、本実施例では昇圧回路のトランジスタのゲート電圧を昇圧回路ＳＨＦＴにより昇圧することで、昇圧可能な電圧値がＭＯＳのしきい値に影響を受けず、高い電圧に昇圧できる回路構成とした。
　このような昇圧回路を用いることで、ライトに用いることができる電流量を増加させることが可能であり、並列にライトするビット数が増加し、３２ビット並列でライトすることにより、４００ＭＢ／ｓのライト速度を実現することができる。
　本実施例では、書き換え可能回数が多いエンデュランス特性に優れた半導体記憶装置の例を図２１を用いて説明する。
　既に説明した図１に示された同一の符号を付された構成と、同一の機能を有する部分については、説明を省略する。
　本実施例では、メモリチェーンＭＵはＸ方向に延伸されている。なお、Ｚ方向はシリコン基板と直交する方向であり、Ｘ方向とＹ方向はＺ方向と直交し、かつ、互いに直交する方向とする。このようにすることでＺ方向に複数個存在するメモリセルを１回の穴開け加工により、一括して形成することが可能になり、製造コストを低減することができる。
　メモリチェーンＭＵをＸ方向に延伸することで、相変化素子ＰＣＭの形成をＣＶＤ法ではなく、ＤＶＤ（Ｄｉｇｉｔａｌ　Ｖｅｒｓａｔｉｌｅ　Ｄｉｓｃ）の製造に用いられるスパッタ成膜法で行うことが可能になり、ＣＶＤ法による相変化素子の形成方法を新たに開発する必要がなくなり、開発期間を短縮できるメリットがある。
　本実施例では、メモリチェーンＭＵの両端の電圧のうち、一方の端の電圧であるソース電圧ＶｓがＧＮＤ電位に近く、もう一方の端の電圧であるＶＢＬ－ＳがＧＮＤ電位よりも低い負電圧となることが特徴である。
　このようにすることで、Ｘ選択トランジスタＸＴｒのソース電圧が０Ｖ以下に低くなり、ワード線ＷＬ０～ＷＬ７に印加する電圧を低減することが可能となり、非選択のメモリチェーンＭＵのＸ選択トランジスタＸＴｒに印加されるゲート－ソース間電圧を低減することが可能となる。
　本実施例では、メモリチェーンＭＵの両端にメモリチェーン選択トランジスタが存在する。一方が、ＳＤＴｒであり、もう一方が、ＳＳＴｒである。これらのトランジスタのゲート電圧を信号線ＳＧＤとＳＧＳを用いて制御することで、選択動作の一部を行うことができる。メモリチェーンＭＵの両端にメモリチェーン選択トランジスタが存在することで、メモリチェーン選択トランジスタがオフされたメモリチェーンＭＵの内部はフローティング状態になり、ディスターブの影響を受けにくくなるため、高信頼の半導体記憶装置を実現することができる。
　なお、メモリチェーン選択トランジスタは有限の抵抗を持ち、メモリチェーン内を完全なフローティング状態にするわけではなく、かつ、メモリチェーンには寄生容量が存在するため、メモリチェーンＭＵの両端にメモリチェーン選択トランジスタを設けただけでは、ＶＢＬ－ＳがＧＮＤ電位よりも低い負電圧としない場合は、非選択メモリチェーンＭＵのＸ選択トランジスタＸＴｒのゲート－ソース間電圧が高くなり、半導体記憶装置の信頼性が低くなる課題が生じることは言うまでもない。すなわち、メモリチェーンＭＵの両端にメモリチェーン選択トランジスタを持つ構成においても、ＶＢＬ－ＳがＧＮＤ電位よりも低い負電圧を用いることにより、高信頼の半導体記憶装置を実現することができる。
　ところで、メモリチェーンＭＵの両端の電圧のうち、一方の端の電圧であるソース電圧ＶｓがＧＮＤ電位よりも、わずかに高くなる理由は、ソース配線と半導体記憶装置のＧＮＤ端子間に電気抵抗が存在するため、その間で電流が流れるときに若干の電圧降下が生じるためである。
　本実施例では、高速に動作する半導体記憶装置の例を図２２を用いて説明する。
　既に説明した図１に示された同一の符号を付された構成と、同一の機能を有する部分については、説明を省略する。
　本実施例では、レベルシフタ回路として、図２２に示す回路を用いる。
　この回路の特徴の一つは、高周波信号用のレベルシフタ回路と低周波信号用のレベルシフタ回路の２つを持ち、スイッチ１とスイッチ２を用いて、使用するレベルシフタ回路を切り替えることが可能な点である。これにより、信号の周波数に応じて、最適なレベルシフタ回路を選択することが可能となる。
　なお、高周波信号用の配線は、低周波信号用の配線に比べて、配線間隔を長く取ることが望ましい。このようにすることで、配線間の寄生容量を低減することが可能になり、高速に動作する半導体記憶装置を実現することが出来る。
　相変化素子ＰＣＭは１素子あたりのライト時間は、例えば１０ｎｓｅｃと短く、消去時間やリード時間は、例えば３００ｎｓｅｃと長い。そのため、ライト時には高周波信号用のレベルシフタ回路を用い、リード時や消去時には低周波信号用のレベルシフタ回路を用いることが出来る。
　また、カラム系回路の信号周波数に比べて、ロウ系回路の信号周波数を遅くすることが望ましい。例えば、カラム系回路の信号周波数は最大１００ＭＨｚであり、ロウ系回路の信号周波数は最大５００ｋＨｚである。このようにすることで、カラム系回路の信号のみを高速に伝達するように回路設計することが可能になり。回路面積を縮小し、低コストの半導体記憶装置を実現することができる。この場合、カラム系回路に図２２で示した回路を用い、ロウ系回路には図２２から、スイッチと高周波信号用レベルシフタ回路を省き、低周波信号用レベルシフタ回路のみとした回路を用いることが望ましい。このようにすることで、回路面積を縮小し、低コストの半導体記憶装置を実現することができる。
　高周波信号用レベルシフタ回路について述べる。この回路は、まず、容量ＣとダイオードＤｉｏｄｅを用いて、入力信号である高電圧側Ｈ：２．３Ｖ、低電圧側Ｌ：０Ｖの信号を高電圧側：０Ｖ、低電圧側Ｌ：－２．３Ｖの信号に極性変換を行っている。次に、第１段増幅回路と第２段増幅回路を用いて、増幅を行うことで、高電圧側Ｈ：０Ｖ、低電圧側Ｌ：－７．５Ｖの出力信号を生成している。
　本実施例では、回路面積が小さく低コストで製造できる半導体記憶装置の例を図２３を用いて説明する。
　既に説明した図１及び図１７に示された同一の符号を付された構成と、同一の機能を有する部分については、説明を省略する。
　図２３にはメモリアレイ６０２の一部であるＺ選択ＭＯＳゲート電極Ｚ５とＺ６に供給する電位ＶＺ５、ＶＺ６が示されている。Ｚ選択ＭＯＳゲート電極Ｚ６には電源電圧－１Ｖを直接、給電する。一方、Ｚ選択ＭＯＳゲート電極Ｚ５には、ＶＺ６とＧＮＤ電圧を２つの抵抗を用いて接続し、その中間に発生する電圧を供給する。スイッチを設け、ライト時の一部の時間のみ、電圧を供給し、それ以外の時間はスイッチをオフにすることで、電圧の供給を中断することが可能であることは言うまでもない。
　このような回路構成を用いることで、回路面積が小さく低コストで製造できる半導体記憶装置を実現することが出来る。
６０１…半導体記憶装置、６０２…メモリアレイ、６０３…ロウ系回路、６０４…カラム系回路、６０５…電源回路、６０６…コマンドデコーダ、制御回路、バッファ装置、９０１…Ｚ選択トランジスタゲート電極、９０２…層間絶縁膜、９０３…ゲート酸化膜、９０４…シリコンチャネル、９０５…相変化材料、９０６…シリコン酸化膜、ＺＴｒ…Ｚ選択トランジスタ、ＰＣＭ…相変化素子、ＸＴｒ…Ｘ選択トランジスタ、ＶＸ…Ｘ選択線の電位、ＶＢＬ－Ｓ…選択ビット線電位、ＶＢＬ－ＵＳ…非選択ビット線電位、ＶＺ…Ｚ選択線電位、ＭＵ，ＭＣ…メモリチェーン、ＩＳ…ライト電流、ＩＵＳ…非選択メモリチェーン電流、ＶＲＥＦ…参照電圧、ＶＯＵＴＰＵＴ…出力電圧、Ｘ　ＳＥＬ…Ｘ選択線、ＸＴｒ…Ｘ選択トランジスタ、ＳＨＦＴ…昇圧回路。

Claims (15)

  1. 　直列に接続された複数のメモリセルを含む複数のメモリチェーンを備え、前記メモリセルは、セルトランジスタと電流により書き換えを行う記憶素子であり、前記メモリチェーンは、該記憶素子が並列に接続された構造からなり、電源電圧とグランド電圧が外部から供給されており、前記記憶素子の書き換えに用いる電圧が前記グランド電圧より低いことを特徴とする半導体記憶装置。
  2. 　請求項１において、前記記憶素子が相変化メモリ、ＲｅＲＡＭまたはＳＴＴ－ＭＲＡＭのいずれかであることを特徴とする半導体記憶装置。
  3. 　請求項１において、前記メモリチェーンが少なくとも１個の選択素子を有し、前記選択素子と複数の前記メモリセルが直列接続されていることを特徴とする半導体記憶装置。
  4. 　請求項３において、前記選択素子がＭＯＳＦＥＴ、またはダイオードであることを特徴とする半導体記憶装置。
  5. 　請求項６において、前記ＭＯＳＦＥＴがダブルゲート型であることを特徴とする半導体記憶装置。
  6. 　請求項１において、前記メモリチェーンは前記メモリセルを３個以上備え、第１のメモリセルの前記セルトランジスタの第１のゲート電極と、第１のゲート電極と電気容量により電気的に結合された第２のメモリセルの前記セルトランジスタの第２のゲート電極と、第２のゲート電極と電気容量により電気的に結合された第３のメモリセルの前記セルトランジスタの第３のゲート電極を備え、前記第２のゲート電極をフローティング状態にした状態で、前記第１のゲート電極と前記第３のゲート電極に電圧を印加することにより、前記第２のゲート電極の電圧を変化させることを特徴とする半導体記憶装置。
  7. 　請求項１において、メモリチェーンが基板に対して垂直に配置されていることを特徴とする半導体記憶装置。
  8. 　請求項５において、前記選択素子の数が１個であり、メモリチェーンの片端に配置され、もう一方の端がすべてのメモリチェーンに接続されていることを特徴とする半導体記憶装置。
  9. 　請求項１において、前記記憶素子の書き換えにおいて、記憶素子の値を‘０’から‘１’へ書き換えることを消去とし、記憶素子の値を‘１’から‘０’へ書き換えることをライトとするとき、ライトの電圧に用いる電圧が前記グランド電圧より低く、前記消去に用いる電圧が前記グランド電圧より高いことを特徴とする半導体記憶装置。
  10. 　請求項１において、リードに用いる電圧が前記グランド電圧より高く、信号電圧レベル変換回路の数がロウ系回路とカラム系回路の数の合計より多いことを特徴とする半導体記憶装置。
  11. 　請求項１において、Ｚ選択ゲート電圧レベルがライト時より消去時のほうが高く、消去時の電圧水準が５水準以上であることを特徴とする半導体記憶装置。
  12. 　１個の選択トランジスタと直列に接続された複数のメモリセルを含む複数のメモリチェーンを備え、前記選択トランジスタと前記複数のメモリセルは直列に接続され、前記メモリセルはセルトランジスタと電流により書き換えを行う記憶素子が並列に接続された構造からなり、前記メモリチェーンにおいて、前記選択トランジスタを有する側をビット線、有しない側をソース線としたときに、記憶素子をライトするときに前記ソース線に電圧パルスを印加し、前記ビット線の電圧を第１の電圧とし、前記ソース線の前記電圧パルス印加前電圧が前記第１の電圧であり、前記電圧パルス印加中の電圧を第２の電圧とするとき，前記第２の電圧が前記第１の電圧よりも高いことを特徴とする半導体記憶装置。
  13. 　請求項１２において，前記記憶素子が相変化メモリであり、前記選択トランジスタがダブルゲート型ＭＯＳＦＥＴであることを特徴とする半導体記憶装置。
  14. 　１個の選択トランジスタと直列に接続された複数のメモリセルを含む複数のメモリチェーンを備え、前記選択トランジスタと前記複数のメモリセルは直列に接続され、前記メモリセルはセルトランジスタと電流により書き換えを行う記憶素子が並列に接続された構造からなり、前記メモリチェーンにおいて、前記選択トランジスタを有する側をビット線、有しない側をソース線としたときに、記憶素子をライトするときの前記ビット線の電圧を第１の電圧とし、前記ソース線の電圧を第２の電圧としたときに、前記第１の電圧は前記第２の電圧よりも低く、さらに、記憶素子をリードするときの前記ソース線の電圧が前記第２の電圧と等しく、記憶素子をリードするときの前記ビット線の電圧を第３の電圧としたときに、前記第３の電圧が前記第１の電圧よりも高く、
    前記ソース線に接続されたメモリチェーンの数が１つの電極に接続された前記セルトランジスタのゲート電極の数以上であることを特徴とする半導体記憶装置。
  15. 　請求項１４において，前記記憶素子が相変化メモリであり、前記選択トランジスタがダブルゲート型ＭＯＳＦＥＴであることを特徴とする半導体記憶装置。
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