JP2021150308A - 半導体記憶装置 - Google Patents

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Abstract

【課題】一つの実施形態は、容易に高集積化できる半導体記憶装置を提供することを目的とする。【解決手段】一つの実施形態によれば、半導体記憶装置は、抵抗変化材料膜における第１のワード線と対向する部分の抵抗値を変化させる書き込み動作の際に、第１のワード線に第１電圧を印加し、第２のワード線に第２電圧を印加し、第３のワード線に第３電圧を印加する。第２のワード線は、複数のワード線における第１のワード線に対して第３方向に隣接するワード線である。第２電圧は、第１電圧より高い電圧である。第３のワード線は、複数のワード線における第１のワード線及び第２のワード線と異なるワード線である。第３電圧は、第１電圧より高く且つ第２電圧とは異なる電圧である。【選択図】図１

Description

本実施形態は、半導体記憶装置に関する。
トランジスタのソース及びドレインが抵抗変化素子の両端に接続されたメモリセルを複数含む相変化メモリ等の半導体記憶装置では、選択されたメモリセルのトランジスタをオフして抵抗変化素子に電流を流し、抵抗変化素子を高抵抗状態（リセット状態）又は低抵抗状態（セット状態）に変化させることで、メモリセルに情報が格納される。このとき、半導体記憶装置を高集積化することが望まれる。
特開２００８−１７１５２５号公報 国際公開第２０１５／１４１６２６号 米国特許出願公開第２０１６／０３６５１４３号明細書
一つの実施形態は、容易に高集積化できる半導体記憶装置を提供することを目的とする。
一つの実施形態によれば、複数のワード線とメモリピラーとを有する半導体記憶装置が提供される。複数のワード線は、それぞれが第１方向と第２方向とに延伸する。第２方向は、第１方向に直交する方向である。複数のワード線は、第３方向に互いに離間して配されている。第３方向は、第１方向及び第２方向に直交する方向である。メモリピラーは、第３方向に延伸している。メモリピラーは、複数のワード線を貫通している。メモリピラーは、複数のワード線と対向する複数の部分のそれぞれがメモリセルとして機能する。メモリピラーは、絶縁膜と導電膜と抵抗変化材料膜とを有する。絶縁膜は、複数のワード線に接する。導電膜は、絶縁膜の内周側に配置されている。抵抗変化材料膜は、導電膜の内周側に配置されている。半導体記憶装置は、抵抗変化材料膜における第１のワード線と対向する部分の抵抗値を変化させる書き込み動作の際に、第１のワード線に第１電圧を印加し、第２のワード線に第２電圧を印加し、第３のワード線に第３電圧を印加する。第２のワード線は、複数のワード線における第１のワード線に対して第３方向に隣接するワード線である。第２電圧は、第１電圧より高い電圧である。第３のワード線は、複数のワード線における第１のワード線及び第２のワード線と異なるワード線である。第３電圧は、第１電圧より高く且つ第２電圧とは異なる電圧である。
図１は、実施形態におけるメモリセルへ情報を格納する原理を示す図である。 図２は、実施形態にかかる半導体記憶装置の構成を示す斜視図である。 図３は、実施形態にかかる半導体記憶装置の構成を示すブロック図である。 図４は、実施形態におけるメモリセルアレイの構成を示す回路図である。 図５は、実施形態におけるメモリセルアレイの構成を示す断面図である。 図６は、実施形態におけるメモリセルの構成を示す断面図及び平面図である。 図７は、実施形態にかかる半導体記憶装置の動作を示す回路図である。 図８は、実施形態にかかる半導体記憶装置の動作を示す波形図である。 図９は、実施形態にかかる半導体記憶装置の動作を示す断面図である。 図１０は、実施形態の第１の変形例にかかる半導体記憶装置の動作を示す波形図である。 図１１は、実施形態の第２の変形例にかかる半導体記憶装置の動作を示す波形図である。 図１２は、実施形態の第２の変形例にかかる半導体記憶装置の動作を示す断面図である。 図１３は、実施形態の第３の変形例にかかる半導体記憶装置の動作を示す波形図である。
以下に添付図面を参照して、実施形態にかかる半導体記憶装置を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。
（実施形態）
実施形態にかかる半導体記憶装置は、不揮発性半導体記憶装置であり、例えば、トランジスタのソース及びドレインが抵抗変化素子の両端に接続されたメモリセルを複数含む相変化メモリである。この半導体記憶装置では、選択されたメモリセルのトランジスタをオフして抵抗変化素子に電流を流し、抵抗変化素子を高抵抗状態（リセット状態）又は低抵抗状態（セット状態）に変化させることで、メモリセルに情報が格納される。抵抗変化素子は、例えば、カルコゲナイド系の材料（Ｇｅ、Ｓｂ、Ｔｅ）が使用され得る。
メモリセルへ情報を格納する原理を模式的に示すと、図１のようになる。図１は、メモリセルへ情報を格納する原理を示す図である。
メモリセルに格納された情報を書き換える場合、半導体記憶装置は、メモリセルにおけるトランジスタをオフして抵抗変化素子の両端に電流を流し抵抗変化素子にスナップバック（急激な抵抗低下）現象が発生するようにする。スナップバック現象が発生すると、抵抗変化素子に大きなセル電流が流れジュール熱により抵抗変化素子が溶融状態になる。
例えば、抵抗変化素子（Ｐｈａｓｅ ｃｈａｎｇｅ ｍａｔｅｒｉａｌ）の両端（すなわち、Ｔｏｐ ｅｌｅｃｔｒｏｄｅ及びＢｏｔｔｏｍ ｅｌｅｃｔｒｏｄｅ）に電流を流すと、図１（ａ）に示すように、その抵抗成分がＨｅａｔｅｒとして機能して熱が発生し、この熱により抵抗変化素子（例えば、カルコゲナイドガラスＧＳＴ：Ｇｅ２Ｓｂ２Ｔｅ５）が融解し、抵抗変化素子（Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅｇｉｏｎ）が溶融状態になる。
その後、抵抗変化素子の両端に印加する電圧の大きさ及び変化速度に応じて抵抗変化素子に流す電流を制御し、抵抗変化素子を高抵抗状態ＨＲＳ（リセット状態）又は低抵抗状態ＬＲＳ（セット状態）に変化させることで、メモリセルに情報が格納される。例えば、図１（ｂ）に点線で示すように、メモリセルに溶融温度Ｔｍｅｌｔに達する電圧を印加した後にメモリセルに印加する電圧を急激に低下させると、抵抗変化素子が溶融温度Ｔｍｅｌｔ以上の溶融状態から室温Ｔｒｏｏｍまで急冷され結晶性の低い状態（例えば、非晶質状態）で凝固し、高抵抗状態（リセット状態）になる。図１（ｂ）に実線で示すように、メモリセルに結晶化温度Ｔｃｒｙｓに達する電圧を印加した後にメモリセルに印加する電圧を徐々に低下させると、抵抗変化素子が徐冷され結晶性の高い状態（例えば、結晶状態）で凝固し、低抵抗状態（セット状態）になる。
メモリセルに格納された情報を読み出す場合、図１（ｂ）に一点鎖線で示すように、結晶化温度Ｔｃｒｙｓ未満の温度に維持される電圧（Ｒｅａｄ）を印加し流れる電流レベル等を検知することなどにより、メモリセルが低抵抗状態か高抵抗状態かでデータを検知する。
このメモリセルの配列の密度を向上するために、３次元的なメモリセルの配列を構成することが考えられる。半導体記憶装置において、基板上に、導電層と絶縁層とが交互に積層された積層体が抵抗変化材料膜及び半導体膜を含む柱状体で貫通され、導電層と柱状体とが交差する位置に３次元的なメモリセルの配列を構成する。抵抗変化材料膜における導電層と交差する部分がメモリセルにおける抵抗変化素子として機能する。
具体的には、半導体記憶装置１は、図２に示すように構成される。図２は、半導体記憶装置１の構成を示す斜視図である。
半導体記憶装置１は、３次元的な半導体メモリであり、例えば、相変化メモリである。半導体記憶装置１は、メモリセルアレイ２、ワード線ＷＬ、選択ゲート線ＳＧＤ、ビット線ＢＬ、及びプレート線ＰＬを有している。なお、以下では、ビット線ＢＬの延在方向をＹ方向とし、メモリセルトランジスタの積層方向をＺ方向とし、Ｙ方向及びＺ方向に垂直な方向をＸ方向とする。
図２に示すメモリセルアレイ２は、Ｚ方向に１以上のメモリセルが配列されたメモリセル列とメモリセル列の上端に設けられるドレイン側選択トランジスタとを有するメモリチェーンＣＨが、基板３（図５参照）上に複数配置された構成を有する。メモリチェーンＣＨでは、メモリセルＭＣ０〜ＭＣｎがチェーン状に複数直列接続されている。複数のメモリセルＭＣ０〜ＭＣｎ（ｎは任意の２以上の整数）及び選択トランジスタＤＳＴ（図４参照）は、導電層（ＷＬ，ＳＧＤ）と絶縁層とが繰り返しＺ方向に配置された積層体ＬＭＢ（図５参照）を柱状体（メモリピラー）４が貫通する構造における導電層（ＷＬ，ＳＧＤ）と柱状体４とが交差する位置に構成される。各メモリセルＭＣ０〜ＭＣｎは、１つのトランジスタと１つの記憶素子から構成され、記憶素子は抵抗変化素子Ｒ（図４参照）でトランジスタはこの抵抗変化素子Ｒを選択するか否かを制御する。メモリセルＭＣ０〜ＭＣｎでは、板状の導電層（ワード線ＷＬ）における柱状体４と交差する部分がメモリの選択トランジスタＭＴのゲートとして機能する。ドレイン側選択トランジスタＤＳＴでは、板状の導電層（選択ゲート線ＳＧＤ）における柱状体４と交差する部分がゲートとして機能する。図２では、１つのメモリチェーンＣＨに５層のメモリセルＭＣが設けられた構成が例示されている。
ワード線ＷＬは、ＸＹ方向に延び、所定の範囲に存在するメモリチェーンＣＨの同じ高さのメモリセルのゲート間を接続している。選択ゲート線ＳＧＤは、ＸＹ方向に延び、所定の範囲に存在するメモリチェーンＣＨのドレイン側選択トランジスタＤＳＴのゲート間を接続している。ビット線ＢＬは、Ｙ方向に沿って延び、各メモリチェーンＣＨの＋Ｚ側の端部に接続される。
また、半導体記憶装置１は、図３に示すような周辺回路１０をさらに有する。図３は、半導体記憶装置１の構成を示すブロック図である。周辺回路１０は、メモリセルアレイ２の周辺に配される。周辺回路１０は、半導体記憶装置１の外部（例えば、メモリコントローラ）とのインタフェース１１を有する。
周辺回路１０は、インタフェース１１経由で外部から入力された指示に基づいて、半導体記憶装置１の動作を制御する。例えば、周辺回路１０は、ライトデータ及びロウアドレスを含むライトコマンドを受けた場合、ライトデータをメモリセルアレイ２におけるそのロウアドレスのメモリセルへ書き込むライト動作を行う。また、周辺回路１０は、ロウアドレス及びカラムアドレスを含むリードコマンドを受けた場合、そのロウアドレス及びカラムアドレスのメモリセルからデータを読み出しインタフェース１１経由で外部（メモリコントローラ）へ出力するリード動作を行う。
周辺回路１０は、ロウデコーダ１２、プレートデコーダ１３、センスアンプ１４、カラムゲート１５、カラムデコーダ１６、データバッファ１７、制御回路１８、及び内部電源回路１９をさらに有する。制御回路１８は、ロウ系制御回路１８−１、カラム系制御回路１８−２、及びリード／ライト制御回路１８−３を有する。
センスアンプ回路１４は、複数のビット線ＢＬに対応する複数のセンスアンプを有し、各センスアンプは、対応するビット線ＢＬに読み出されたデータを検知・増幅する。カラムゲート１５は、複数のセンスアンプに対応した複数のゲートを有し、複数のゲートのいずれかが活性化されることでメモリセルアレイ２のカラムを選択し、選択ビット線ＢＬのデータをデータバッファ１７へ転送する。カラムデコーダ１６は、カラム系制御回路１８−２から受けたカラム制御信号をデコードし、デコード結果に応じてカラムゲート１５における複数のゲートのいずれかを活性化させる。データバッファ１７は、センスアンプ回路１４とインタフェース１１のＩ／Ｏ端子との間でデータを転送すべきデータを一時的に保持する。
ロウ系制御回路１８−１は、ロウアドレスを取り込んで、ロウアドレスに基づきロウ制御信号及びプレート制御信号を生成する。ロウ系制御回路１８−１は、ロウデコーダ１２へロウ制御信号を供給し、プレートデコーダ１３にプレート制御信号を供給する。カラム系制御回路１８−２は、カラムアドレスを取り込んで、カラムアドレスに基づきカラム制御信号を生成する。カラム系制御回路１８−２は、カラムデコーダ１６へカラム制御信号を供給する。リード／ライト制御回路１８−３は、リードまたはライト制御を有する回路である。
ロウデコーダ１２は、ロウ制御信号をデコードし、デコード結果に基づき、選択ワード線ＷＬに選択電位を供給し、非選択ワード線ＷＬに非選択電位を供給する。また、ロウデコーダ１２は、デコード結果に基づき、選択メモリチェーンＣＨに対応する選択ゲート線ＳＧＤに選択電位を供給し、非選択選択ゲート線ＳＧＤに非選択電位を供給する。プレートデコーダ１３は、プレート制御信号に基づき、プレート線ＰＬの電位を所定の電位レベルに制御する。
メモリチップ内には、外部電源電圧Ｖｅｘｔが供給されて、内部電源電圧Ｖｉｎｔを発生する内部電源回路１９も設けられている。この内部電源回路１９は、必要に応じて昇圧電圧を発生する昇圧回路を含むものであっても良い。
チップ外部から供給されるチップイネーブル信号／ＣＥは、メモリチップをアクティブ状態に設定するものである。即ち、通常は、外部電源が投入され、チップイネーブル信号／ＣＥがアクティブレベル（例えば、Ｌレベル）となることにより、制御回路１８によりメモリセルアレイ２にアクセス可能な状態になる。
なお、図３に示すロウデコーダ１２は、図２に示すように配されてもよい。図２では、メモリセルアレイ２のワード線ＷＬ及び選択ゲート線ＳＧＤとロウデコーダ１２とは、メモリセルアレイ２に設けられたワード線コンタクト部ＷＣ（電極線コンタクト部）で、それぞれコンタクト・上層配線・コンタクトを介して接続される。図２では、メモリセルアレイ２の＋Ｘ側に設けられたワード線コンタクト部ＷＣにおいて、各高さのメモリセルＭＣ及び選択トランジスタに接続されるワード線ＷＬ及び選択ゲート線ＳＧＤが階段状に加工された構造が例示されている。
次に、メモリセルアレイ２の回路構成について図４を用いて説明する。図４は、メモリセルアレイ２の回路構成を示す図である。図４は、メモリセルアレイ２の回路構成を示す図であり、メモリセルアレイ２に含まれる複数のブロックＢＬＫのうち１つのブロックＢＬＫについて例示的に示すものである。また、図４では、ワード線ＷＬ２が選択ワード線となっており、それ以外のワード線ＷＬ０、ＷＬ１、ＷＬ３・・・ＷＬｎが非選択ワード線となっている。
図４において、ブロックＢＬＫには、例えばｎ＋１本（ｎは２以上の整数）のワード線ＷＬ０〜ＷＬｎ、複数の選択ゲート線ＳＧＤ０〜ＳＧＤ３及びプレート線ＰＬが設けられている。また、ブロックＢＬＫには、ｍ＋１本（ｍは２以上の整数）のビット線ＢＬ０〜ＢＬｍが設けられている。複数の選択ゲート線ＳＧＤ０〜ＳＧＤ３に対応して、ブロックＢＬＫは、複数のチェーンユニットＣＵ０〜ＣＵ３に分割され得る。複数のチェーンユニットＣＵ０〜ＣＵ３は、ブロックＢＬＫにおける複数の駆動単位として機能する。各チェーンユニットＣＵ０〜ＣＵ３は、選択ゲート線ＳＧＤを共有する複数のメモリチェーンＣＨを含む。
ブロックＢＬＫには、ｍ＋１個のメモリチェーンＣＨがＸ方向に配列されている。ｍ＋１個のメモリチェーンＣＨは、ｍ＋１本のビット線ＢＬ０〜ＢＬｍに対応しており、各メモリチェーンＣＨは、＋Ｚ側で、対応するビット線ＢＬ０〜ＢＬｍに接続されている。４個のメモリチェーンＣＨがＹ方向に配列されている。４個のメモリチェーンＣＨは、１本のビット線ＢＬに対応しており、各メモリチェーンＣＨは、＋Ｚ側で、対応するビット線ＢＬに接続されている。
すなわち、（ｍ＋１）×４個のメモリチェーンＣＨがＸ方向及びＹ方向に配列されている。（ｍ＋１）×４個のメモリチェーンＣＨは、１つのプレート線ＰＬ（図１参照）に対応しており、−Ｚ側で、プレート線ＰＬに接続されている。図４では、プレート線ＰＬは、互いに電気的に接続された複数のラインの集合として示されている。
メモリチェーンＣＨには、Ｚ方向に沿って選択トランジスタＤＳＴ及びメモリセルＭＣ０〜ＭＣｎがそれぞれ設けられている。各メモリセルＭＣ０〜ＭＣｎは、例えば、１トランジスタ１キャパシタ型のメモリセルであり、並列に接続されたメモリセルの選択トランジスタＭＴ及び抵抗変化素子Ｒを含む。メモリセルの選択トランジスタＭＴは、例えば、１個のトランジスタである。複数のメモリセルの選択トランジスタＭＴが直列に接続されており、各メモリセルの選択トランジスタＭＴに並列に抵抗変化素子Ｒが接続されている。すなわち、抵抗変化素子Ｒの一端は、メモリセルの選択トランジスタＭＴのソース及びドレインの一方に電気的に接続され、抵抗変化素子Ｒの他端は、メモリセルの選択トランジスタＭＴのソース及びドレインの他方に電気的に接続されている。
また、各選択トランジスタＤＳＴは、例えば、１個のトランジスタである。メモリセルＭＣ０〜ＭＣｎのうち最もドレイン側であるメモリセルＭＣ０のメモリセルの選択トランジスタＭＴにドレイン側選択トランジスタＤＳＴが直列に接続されることで各メモリチェーンＣＨが構成されている。各選択ゲート線ＳＧＤは、対応するチェーンユニットＣＵの各選択トランジスタＤＳＴのゲートに電気的に接続されている。
そして、各メモリチェーンＣＨにおいて、各メモリセルの選択トランジスタＭＴのゲートには、ワード線ＷＬが接続されている。また、各メモリチェーンＣＨの一端は、ドレイン側選択トランジスタＤＳＴを介してビット線ＢＬに接続され、各メモリストリングＭＳＴの他端は、プレート線ＰＬに接続されている。
次に、メモリセルアレイ２の具体的な構成について図５を用いて説明する。図５は、メモリセルアレイ２の断面構成を示す図であり、図２に示すメモリセルアレイ２をＡ−Ａ線に沿って垂直方向（ＹＺ方向）に切った場合の断面（ＹＺ断面）を示す。
メモリセルアレイ２は、図５に示すように、基板３上において、柱状体４がＸＹ方向に２次元的に配列されるとともに、積層体ＬＭＢが柱状体４で貫通されて３次元的なメモリセルの配列として構成される。
図５に示す基板３は、半導体領域（ウェル領域）３ａ、及び半導体領域３ｂを有する。半導体領域３ａ及び半導体領域３ｂは、それぞれ、第１の導電型の不純物を含む。例えば、第１の導電型がＰ型である場合、第１の導電型の不純物は、ボロンであってもよい。半導体領域３ｂは、第１の導電型の不純物の濃度が半導体領域３ａより高く、埋め込み型の導電層（プレート線ＰＬ）として機能する。なお、図示しないが、半導体領域３ｂへの電圧の供給は、基板３内で半導体領域３ｂに電気的に接続される他の半導体領域とその半導体領域に電気的に接続される所定の配線を介して周辺回路１０から行われ得る。
また、基板３の上には、積層体ＬＭＢを含む複数の積層体が配され得る。複数の積層体は、分離部ＳＴを間にして互いにＹ方向にずれた位置に配され得る。分離部ＳＴは、少なくとも積層体ＬＭＢに接する面が絶縁物質で形成され、積層体ＬＭＢを他の積層体から電気的に分離している。分離部ＳＴは、Ｘ方向及びＺ方向に沿って延びた略フィン形状を有する。なお、図示しないが、分離部ＳＴは、ＺＸ平板状の２つの絶縁部と、２つの絶縁部に挟まれたＺＸ平板状の電極部とを有するように形成されてもよい。この電極部は、半導体領域３ｂへの電圧の供給のための所定の配線の一部として用いられてもよい。
積層体ＬＭＢでは、導電層６と絶縁層７とが交互に繰り返し積層されている。積層体ＬＭＢでは、複数の導電層６がＺ方向に互いに離間して配置されている。各導電層６は、導電物（例えば、タングステンなどの金属）を主成分とする材料で形成され得る。各絶縁層７は、絶縁物（例えば、シリコン酸化物などの半導体酸化物）を主成分とする材料で形成され得る。積層体ＬＭＢはｎ＋１層の導電層６を含み、ｎ＋１層の導電層６は、−Ｚ側から＋Ｚ側に順に、ワード線ＷＬｎ，ＷＬ（ｎ−１），・・・，ＷＬ２，ＷＬ１，ＷＬ０として機能する。
積層体ＬＭＢの最上の絶縁層７（最も＋Ｚ側の絶縁層７）には、駆動電極膜６０〜６３が積層されている。駆動電極膜６０〜６３は、それぞれ、導電物（例えば、タングステンなどの金属）を主成分とする材料で形成され得る。駆動電極膜６０は、選択ゲート線ＳＧＤ０として機能し、駆動電極膜６１は、選択ゲート線ＳＧＤ１として機能し、駆動電極膜６２は、選択ゲート線ＳＧＤ２として機能し、駆動電極膜６３は、選択ゲート線ＳＧＤ３として機能する。各駆動電極膜６０〜６３は、絶縁膜８３によりＹ方向に分断される。絶縁膜８３は、ワード線ＷＬの上方（＋Ｚ側）に設けられ、Ｙ方向及びＺ方向に延在し、積層体ＬＭＢの最上の絶縁層７に達している。これにより、各駆動電極膜６０〜６３は、互いに電気的に絶縁される。
柱状体４は、柱状下部４ａと柱状主部４ｂと柱状上部４ｃとを有する。柱状主部４ｂは、Ｚ方向において柱状下部４ａ及び柱状上部４ｃの間に配されている。
柱状下部４ａは、基板３の上に配されている。柱状下部４ａは、基板３の表面３１から１層目の導電層６（ＷＬｎ）と基板３の表面３１との間のＺ位置まで延びている。柱状下部４ａは、半導体膜４１を有する。半導体膜４１は、半導体（例えば、シリコン）を主成分とする材料で形成され、第１の導電型の不純物を含む。第１の導電型がＰ型である場合、第１の導電型の不純物は、ボロンであってもよい。半導体膜４１は、第１の導電型の不純物を半導体領域３ｂにおける第１の導電型の不純物の濃度と同じ濃度で含んでもよい。半導体膜４１の下端（−Ｚ側の端部）は、半導体領域３ｂにおける基板３の表面３１より低い位置まで達していてもよい。半導体膜４１は、半導体領域３ｂ（プレート線ＰＬ）に電気的に接続される。
柱状主部４ｂは、柱状下部４ａ上（＋Ｚ側）に配される。柱状主部４ｂは、１層目の導電層６（ＷＬｎ）と基板３の表面３１との間のＺ位置から（ｎ＋１）層目の導電層６（ＷＬ０）と駆動電極膜６０〜６３との間のＺ位置まで延びている。柱状主部４ｂが積層体ＬＭＢにおけるｎ＋１層の導電層６と交差する位置には、−Ｚ側から＋Ｚ側に順に、メモリセルＭＣｎ，ＭＣ（ｎ−１），・・・，ＭＣ２，ＭＣ１，ＭＣ０が構成される。
柱状主部４ｂは、図６（ａ）及び図６（ｂ）に示すように、コア絶縁膜４２、抵抗変化材料膜４３、半導体膜４４、及び絶縁膜４５を有する。図６（ａ）は、メモリセルの構成を示す断面図であり、図５におけるメモリセルＭＣ（ＭＣ０〜ＭＣｎのいずれか）を含む部分を拡大した断面図である。図６（ｂ）は、メモリセルの構成を示す平面図であり、図６（ａ）をＢ−Ｂ線に沿って切った場合の断面を示す。図６（ｃ）は、各メモリセルＭＣの等価回路を示す。
コア絶縁膜４２は、柱状体４の中心軸近傍に配され、柱状体４の中心軸に沿って延びている。コア絶縁膜４２は、絶縁物（例えば、シリコン窒化物）を主成分とする材料で形成され得る。コア絶縁膜４２は、ＺＹ断面視において略Ｉ字形状を有し、ＺＸ断面視において略Ｉ字形状を有する。
抵抗変化材料膜４３は、コア絶縁膜４２と導電層６との間に配され、コア絶縁膜４２を外側から囲むように配され柱状体４の中心軸に沿って延びている。抵抗変化材料膜４３は、相変化による抵抗変化特性を示す材料で形成され得る。例えば、抵抗変化材料膜４３は、カルコゲナイド系の材料（Ｇｅ、Ｓｂ、Ｔｅ）で形成され得る。抵抗変化材料膜４３は、おおむね柱状であり、略円筒状の形状を有する。
半導体膜４４は、抵抗変化材料膜４３と導電層６との間に配され、抵抗変化材料膜４３を外側から囲むように配され柱状体４の中心軸に沿って延びている。半導体膜４４は、半導体（例えば、シリコン）を主成分とする材料で形成され得る。半導体膜４４は、略円筒状の形状を有する。半導体膜４４の下端（−Ｚ側の端部）は、半導体膜４１に電気的に接続される。
絶縁膜４５は、半導体膜４４と導電層６との間に配され、抵抗変化材料膜４３を外側から囲むように配され柱状体４の中心軸に沿って延びている。絶縁膜４５は、絶縁物（例えば、シリコン窒化物）を主成分とする材料で形成され得る。
柱状主部４ｂでは、図６（ａ）に一点鎖線で囲って示すように、導電層６と交差する領域がメモリセルＭＣとして機能する。メモリセルＭＣとして機能する領域のうち、図６（ａ）に点線で囲って示すように、導電層６／絶縁膜４５／半導体膜４４が柱状体４の径方向に積層された部分が選択トランジスタＭＴとして機能し、図６（ａ）に２点鎖線で囲って示すように、抵抗変化材料膜４５が抵抗変化素子Ｒとして機能する。
図５に示す柱状上部４ｃは、柱状主部４ｂ上（＋Ｚ側）に配される。柱状上部４ｃは、（ｎ＋１）層目の導電層６（ＷＬ０）と駆動電極膜６０〜６３との間のＺ位置から駆動電極膜６０〜６３より高いＺ位置まで延びている。柱状上部４ｃが駆動電極膜６０〜６３と交差する位置には、ドレイン側選択トランジスタＤＳＴが構成される。柱状上部４ｃは、半導体膜４７及び絶縁膜４８を有する。
半導体膜４７は、柱状体４の中心軸に含む位置に配され柱状体４の中心軸に沿って延びている。半導体膜４７は、半導体（例えば、シリコン）を主成分とする材料で形成され得る。半導体膜４７は、ＺＹ断面視において略Ｉ字形状を有し、ＺＸ断面視において略Ｉ字形状を有する。半導体膜４７の下端（−Ｚ側の端部）は、半導体膜４４に電気的に接続される。半導体膜４７の上端（＋Ｚ側の端部）は、導電層５（ビット線ＢＬｍ）に電気的に接続される。半導体膜４１、半導体膜４４、及び半導体膜４７は、基板３の表面３１から駆動電極膜６０〜６３より高いＺ位置まで連続して延びた柱状の半導体部材を構成し、メモリチェーンＣＨにおけるチャネル領域（アクティブ領域）を含み、実質的に不純物を含まない半導体（例えば、ポリシリコン）を主成分とする材料で形成することができる。
絶縁膜４８は、半導体膜４４と導電層６との間に配され、半導体膜４４を外側から囲むように配され柱状体４の中心軸に沿って延びている。絶縁膜４５は、絶縁物（例えば、シリコン窒化物）を主成分とする材料で形成され得る。絶縁膜４８の下端（−Ｚ側の端部）は絶縁膜４５に接続され、絶縁膜４８及び絶縁膜４５は、１層目の導電層６（ＷＬｎ）と基板３の表面３１との間のＺ位置から駆動電極膜６０〜６３より高いＺ位置まで連続して延びた絶縁膜を構成する。
駆動電極膜６０〜６３の上（＋Ｚ側）には、層間絶縁膜８が配されている。層間絶縁膜８は、絶縁物（例えば、シリコン酸化物などの半導体酸化物）を主成分とする材料で形成され得る。
層間絶縁膜８の上には、導電層５が配されている。導電層５は、ビット線ＢＬとして機能する。導電層５は、導電物（例えば、タングステン、アルミニウムなどの金属）を主成分とする材料で形成され得る。
導電層５と半導体膜４７との間には、図示しないコンタクトプラグが配されていてもよい。この場合、コンタクトプラグは、上端で導電層５に接触し、下端で半導体膜４７に接触し、導電層５及び半導体膜４７を電気的に接続することができる。コンタクトプラグは、ビット線コンタクトして機能する。コンタクトプラグは、導電物（例えば、タングステンなどの金属）を主成分とする材料で形成され得る。
このような構造により、メモリセルの選択トランジスタＭＴ及び抵抗変化素子Ｒが並列に接続されたメモリセルＭＣが構成される。この構成では、Ｚ方向における各メモリセルＭＣのサイズと隣接メモリセルＭＣに対する間隔とを狭くすると、選択メモリセルＭＣのメモリセルの選択トランジスタＭＴをオフして抵抗変化素子Ｒに電流を流した際に、選択メモリセルＭＣに隣接する非選択メモリセルＭＣにも誤って情報が格納されることがある。すなわち、Ｚ方向におけるメモリセルＭＣのサイズマージンとメモリセルＭＣ間の間隔マージンとが厳しい傾向にある。これに応じて、Ｚ方向におけるメモリセルＭＣのサイズとメモリセルＭＣ間の間隔とをそれぞれ広く確保すると、半導体記憶装置１を効果的に高集積化することが困難になる可能性がある。
そこで、本実施形態では、半導体記憶装置１において、メモリセルアレイ２における選択メモリセルＭＣへの書き込み動作において、選択メモリセルＭＣに隣接する非選択メモリセルＭＣに接続されたワード線ＷＬに、選択電圧より高く且つ非選択電圧と異なる電圧を印加することで、Ｚ方向におけるメモリセルＭＣのサイズとメモリセルＭＣ間の間隔との短縮を可能とし、半導体記憶装置１の効果的な高集積化を図る。
具体的には、半導体記憶装置１は、抵抗変化材料膜４３におけるワード線ＷＬｋ（ｋは、０以上かつｎ以下の整数）と対向する部分（抵抗変化素子Ｒ）の抵抗値を変化させる書き込み動作を行う。図７に示すように、半導体記憶装置１は、書き込み動作の際に、選択ワード線ＷＬｋに選択電圧ＶＷＳＥＬを印加するとともに、選択ワード線ＷＬｋに対してＺ方向に隣接する隣接ワード線ＷＬ（ｋ−１），ＷＬ（ｋ＋１）に選択電圧ＶＷＳＥＬより高く且つ非選択電圧ＶＷＵＳＥＬと異なる電圧ＶＷＭを印加する。図７は、半導体記憶装置１の動作を示す回路図である。例えば、半導体記憶装置１は、電圧ＶＷＭとして、選択電圧ＶＷＳＥＬと非選択電圧ＶＷＵＳＥＬとの間のレベルを印加してもよい。半導体記憶装置１は、書き込み動作の際に、隣接ワード線以外の非選択ワード線ＷＬ０〜ＷＬ（ｋ−２），ＷＬ（ｋ＋２）〜ＷＬｎに、非選択電圧ＶＷＵＳＥＬを印加する。例えば、選択電圧ＶＷＳＥＬ＝０Ｖ、非選択電圧ＶＷＵＳＥＬ＝４Ｖ、電圧ＶＷＭ＝２Ｖであってもよい。
なお、最上層のワード線ＷＬ０または最下層のワード線ＷＬｎと対向する部分（抵抗変化素子Ｒ）の抵抗値を変化させる書き込み動作を行う場合には（ｋが０またはｎである場合には）、選択ワード線ＷＬｋとしてのワード線ＷＬ０またはワード線ＷＬｎに選択電圧ＶＷＳＥＬを印加するとともに、隣接ワード線ＷＬ１または隣接ワード線ＷＬ（ｎ−１）に選択電圧ＶＷＳＥＬより高く且つ非選択電圧ＶＷＵＳＥＬと異なる電圧ＶＷＭを印加し、それ以外のワード線ＷＬ２〜ＷＬｎまたはワード線ＷＬ０〜ＷＬ（ｎ−２）に、非選択電圧ＶＷＵＳＥＬを印加する。
上に述べたように電圧を与えることにより、選択メモリセルＭＣの選択トランジスタＭＴがオフし、選択メモリセルＭＣにＺ方向に隣接するメモリセルＭＣ（隣接メモリセルＭＣ）のメモリセルの選択トランジスタＭＴが弱くオンし、それ以外のメモリセルＭＣ（非選択メモリセルＭＣ）のメモリセルの選択トランジスタＭＴがオンする。これにより、セル電流を、非選択メモリセルＭＣのメモリセルの選択トランジスタＭＴのチャネル領域→隣接メモリセルＭＣのメモリセルの選択トランジスタＭＴのチャネル領域→選択メモリセルＭＣの抵抗変化材料膜４３（抵抗変化素子Ｒ）→隣接メモリセルＭＣのメモリセルの選択トランジスタＭＴのチャネル領域→非選択メモリセルＭＣのメモリセルの選択トランジスタＭＴのチャネル領域の経路で流すことができる。これにより、Ｚ方向におけるメモリセルＭＣのサイズとメモリセルＭＣ間の間隔とを短縮した場合に、隣接メモリセルＭＣに対する誤書き込みを抑制でき、選択メモリセルＭＣに対する書き込みを促進できる。したがって、Ｚ方向におけるメモリセルＭＣのサイズマージンとメモリセルＭＣ間の間隔マージンとを容易に確保できるため、Ｚ方向におけるメモリセルＭＣのサイズとメモリセルＭＣ間の間隔とを短縮可能であり、半導体記憶装置１を効果的に高集積化できる。
より具体的には、半導体記憶装置１は、図８に示すように動作する。図８は、半導体記憶装置の動作を示す波形図である。
例えば、半導体記憶装置１において、周辺回路１０（図２参照）は、ライトコマンドを受けた場合、ライトコマンドに含まれたロウアドレスに応じて、メモリセルアレイ２における選択ワード線と選択チェーンユニットとを決定する。
タイミングｔ１より前において、周辺回路１０は、ビット線ＢＬの電位を第１の駆動レベル（例えば、ロウレベルＶＬ）にしており、プレートラインＰＬの電位を第１の駆動レベル（例えば、ロウレベルＶＬ）にしている。例えば、ハイレベルＶＨ＝５Ｖ、ロウレベルＶＬ＝０Ｖであってもよいし、ハイレベルＶＨ＝３Ｖ、ロウレベルＶＬ＝０Ｖであってもよい。
タイミングｔ１において、周辺回路１０は、非選択ワード線ＷＬ０〜ＷＬ（ｋ−２），ＷＬ（ｋ＋２）〜ＷＬｎの電位をノンアクティブレベル（例えば、ハイレベルＶＨ１）に維持したまま、選択ワード線ＷＬｋ、隣接ワード線ＷＬ（ｋ−１），ＷＬ（ｋ＋１）の電位を、それぞれ、ノンアクティブレベル（例えば、ハイレベルＶＨ１）からアクティブレベル（例えば、ロウレベルＶＬ１）、所定のレベル（例えば、ミドルレベルＶＭ１）にする。ミドルレベルＶＭ１は、次の数式１を満たす。
ＶＨ１＞ＶＭ１＞ＶＬ１・・・数式１
これにより、各メモリチェーンＣＨにおける選択メモリセルＭＣｋの選択トランジスタが選択的にオフし、隣接メモリセルＭＣ（ｋ−１），ＭＣ（ｋ＋１）の選択トランジスタが弱くオンし、非選択メモリセルＭＣ０〜ＭＣ（ｋ−２），ＭＣ（ｋ＋２）〜ＭＣｎの選択トランジスタがオン状態に維持される。例えば、ハイレベルＶＨ１＝５Ｖ、ミドルレベルＶＭ１＝３．５Ｖ、ロウレベルＶＬ１＝０Ｖであってもよいし、ハイレベルＶＨ１＝３Ｖ、ミドルレベルＶＭ１＝２Ｖ、ロウレベルＶＬ１＝０Ｖであってもよい。
タイミングｔ２において、周辺回路１０は、非選択チェーンユニットの選択ゲートラインＳＧＤの電位をノンアクティブレベル（例えば、ロウレベルＶＬ１）に維持したまま選択チェーンユニットの選択ゲートラインＳＧＤの電位をノンアクティブレベル（例えば、ロウレベルＶＬ１）からアクティブレベル（例えば、ハイレベルＶＨ１）へ遷移させる。これにより、選択チェーンユニットのドレイン側選択トランジスタＤＳＴが選択的にオンし、非選択チェーンユニットのドレイン側選択トランジスタＤＳＴがオフ状態に維持される。
なお、選択トランジスタＤＳＴをオンにするとそのチェーンユニットの各メモリセルＭＣにストレスがかかるので、各ワード線ＷＬの電位設定が行ってから選択トランジスタＤＳＴがオンされる。
タイミングｔ３において、周辺回路１０は、選択ビット線ＢＬの電位を第１の駆動レベル（例えば、ロウレベルＶＬ）から第２の駆動レベル（例えば、ハイレベルＶＨ）へ遷移させる。周辺回路１０は、タイミングｔ３〜ｔ４の期間において、選択ビット線ＢＬの電位を第２の駆動レベル（例えば、ハイレベルＶＨ）に維持する。これにより、電流が、非選択メモリセルＭＣの選択トランジスタＭＴのチャネル領域→隣接メモリセルＭＣの選択トランジスタＭＴのチャネル領域→選択メモリセルＭＣの抵抗変化材料膜４３（抵抗変化素子Ｒ）→隣接メモリセルＭＣの選択トランジスタＭＴのチャネル領域→非選択メモリセルＭＣの選択トランジスタＭＴのチャネル領域の経路で流れ得る。この結果、選択メモリセルＭＣの抵抗変化材料膜４３（抵抗変化素子Ｒ）を溶融状態にすることができ、その後の電圧の降下速度に応じて高抵抗状態（リセット状態）又は低抵抗状態（セット状態）にすることができ、選択メモリセルＭＣに情報を書き込むことができる。
ここで、仮に、選択メモリセルＭＣｋの選択トランジスタが選択的にオフし、それ以外の非選択メモリセルＭＣ０〜ＭＣ（ｋ−１），ＭＣ（ｋ＋１）〜ＭＣｎの選択トランジスタがオン状態に維持される場合、図９（ａ）に示すように、選択メモリセルＭＣｋでは、半導体膜４４に空乏層４４ａが台形状で形成され得る。空乏層４４ａは、絶縁膜４５から抵抗変化材料膜４３へ近づくにつれてＺ方向幅が次第に小さくなる形状を有する可能性が有る。空乏層４４ａは、半導体膜４４における絶縁膜４５の近い部分で隣接メモリセルＭＣ（ｋ−１），ＭＣ（ｋ＋１）の領域まで若干侵入する可能性が有り、台形の斜辺の傾斜が半導体膜４４及び絶縁膜４５の界面に対して比較的急峻になる可能性が有る。これにより、図９（ａ）に矢印で示すように、大きな電流が隣接メモリセルＭＣ（ｋ−１），ＭＣ（ｋ＋１）の抵抗変化材料膜４３にも流れ込み、隣接メモリセルＭＣ（ｋ−１），ＭＣ（ｋ＋１）に情報が誤書き込みされる可能性がある。
それに対して、本実施形態では、選択メモリセルＭＣｋの選択トランジスタが選択的にオフし、隣接メモリセルＭＣ（ｋ−１），ＭＣ（ｋ＋１）の選択トランジスタが弱くオンし、非選択メモリセルＭＣ０〜ＭＣ（ｋ−２），ＭＣ（ｋ＋２）〜ＭＣｎの選択トランジスタがオン状態に維持される。これにより、図９（ｂ）に示すように、選択メモリセルＭＣｋでは、半導体膜４４に空乏層４４ａがより斜辺の傾斜が半導体膜４４及び絶縁膜４５の界面に対して緩やかな台形状で形成され得る可能性が有るとともに、セル電流の大きさも適度な大きさに絞られる。これにより、適度に抑制された大きさの電流が隣接メモリセルＭＣ（ｋ−１）の半導体膜４４から選択メモリセルＭＣｋの抵抗変化材料膜４３に向う方向、及び選択メモリセルＭＣｋの抵抗変化材料膜４３から隣接メモリセルＭＣ（ｋ＋１）の半導体膜４４に向う方向に流れる。すなわち、隣接メモリセルＭＣ（ｋ−１），ＭＣ（ｋ＋１）に熱が伝わらないようにするために、選択メモリセルＭＣｋに流れる電流を抑えて、選択メモリセルＭＣｋの抵抗変化材料膜４３の領域で発生する熱も適度に小さくすることで、隣接メモリセルＭＣ（ｋ−１），ＭＣ（ｋ＋１）への熱伝導を抑えることができる。これにより、選択メモリセルＭＣの抵抗変化材料膜４３（抵抗変化素子Ｒ）を溶融状態にしつつ、隣接メモリセルＭＣ（ｋ−１），ＭＣ（ｋ＋１）の抵抗変化材料膜４３が溶融状態になることを抑制できる。この結果、選択メモリセルＭＣへ情報の書き込みを行いつつ、隣接メモリセルＭＣ（ｋ−１），ＭＣ（ｋ＋１）への情報の誤書き込みを抑制できる。
図８に示すタイミングｔ４において、周辺回路１０は、選択ビット線ＢＬの電位を第２の駆動レベル（例えば、ハイレベルＶＨ）から第１の駆動レベル（例えば、ロウレベルＶＬ）へ遷移させ、その後、第１の駆動レベルに維持する。
このとき、選択メモリセルＭＣに高抵抗状態のデータを格納することが要求されている場合、図８に実線で示すように、周辺回路１０は、選択ビット線ＢＬの電位を第２の駆動レベルから変化速度ＣＶ１で第１の駆動レベルへ遷移させる。変化速度ＣＶ１は、抵抗変化材料膜４３（抵抗変化素子Ｒ）を溶融状態から急冷させるような変化速度である。
また、選択メモリセルＭＣに低抵抗状態のデータを格納することが要求されている場合、図８に一点鎖線で示すように、周辺回路１０は、選択ビット線ＢＬの電位を第２の駆動レベルから変化速度ＣＶ２で第１の駆動レベルへ遷移させる。変化速度ＣＶ２は、抵抗変化材料膜４３（抵抗変化素子Ｒ）を溶融状態から徐冷させるような変化速度である。
タイミングｔ５において、周辺回路１０は、非選択チェーンユニットの選択ゲートラインＳＧＤの電位をノンアクティブレベル（例えば、ロウレベルＶＬ１）に維持したまま選択チェーンユニットの選択ゲートラインＳＧＤの電位をアクティブレベル（例えば、ハイレベルＶＨ１）からノンアクティブレベル（例えば、ロウレベルＶＬ１）へ遷移させる。これにより、選択チェーンユニットのドレイン側選択トランジスタＤＳＴがオフし、各チェーンユニットのドレイン側選択トランジスタＤＳＴがオフ状態に維持される。
タイミングｔ６において、周辺回路１０は、非選択ワード線ＷＬ０〜ＷＬ（ｋ−２），ＷＬ（ｋ＋２）〜ＷＬｎの電位をノンアクティブレベル（例えば、ハイレベルＶＨ１）に維持したまま、選択ワード線ＷＬｋ、隣接ワード線ＷＬ（ｋ−１），ＷＬ（ｋ＋１）の電位を、それぞれ、アクティブレベル（例えば、ロウレベルＶＬ１）、所定のレベル（例えば、ミドルレベルＶＭ１）からノンアクティブレベル（例えば、ハイレベルＶＨ１）に戻す。これにより、各メモリチェーンＣＨにおける選択メモリセルの選択トランジスタがオンし、各メモリセルのトランジスタがオン状態に維持される。
以上のように、本実施形態では、半導体記憶装置１において、メモリセルアレイ２における選択メモリセルＭＣへの書き込み動作において、選択メモリセルＭＣに隣接する非選択メモリセルＭＣ（隣接メモリセルＭＣ）に接続されたワード線ＷＬに、選択電圧ＶＬ１より高く且つ非選択電圧ＶＨ１と異なる電圧ＶＭ１を印加する。電圧ＶＭ１は、例えば、選択電圧ＶＬ１と非選択電圧ＶＨ１との間のレベルを有する。これにより、選択メモリセルＭＣの抵抗変化材料膜４３へのセル電流の効果的な流れ込みを促進しつつ隣接メモリセルＭＣの抵抗変化材料膜４３へのセル電流の流れ込みを抑制できるので、選択メモリセルＭＣへの情報の書き込みを行いつつ隣接メモリセルＭＣ（ｋ−１），ＭＣ（ｋ＋１）への情報の誤書き込みを抑制できる。この結果、Ｚ方向におけるメモリセルＭＣのサイズとメモリセルＭＣ間の間隔との短縮が可能であり、半導体記憶装置１を効果的に高集積化できる。
なお、選択ワード線に印加する選択電圧としてのロウレベルＶＬ１は、選択メモリセルＭＣの選択トランジスタＭＴをオフさせるのに十分なレベルであればよく、グランド電位（０Ｖ）に限定されず、マイナス電位であってもよい。
また、選択電圧ＶＬ１より高く且つ非選択電圧ＶＨ１と異なる電圧ＶＭ１を印加するのは、選択メモリセルＭＣにＺ方向における片側で隣接するメモリセルＭＣに接続されたワード線ＷＬであってもよい。
例えば、タイミングｔ１において、周辺回路１０は、非選択ワード線ＷＬ０〜ＷＬ（ｋ−２），ＷＬ（ｋ＋１）〜ＷＬｎの電位をノンアクティブレベル（例えば、ハイレベルＶＨ１）に維持したまま、選択ワード線ＷＬｋ、隣接ワード線ＷＬ（ｋ−１）の電位を、それぞれ、ノンアクティブレベル（例えば、ハイレベルＶＨ１）からアクティブレベル（例えば、ロウレベルＶＬ１）、所定のレベル（例えば、ミドルレベルＶＭ１）にしてもよい。これにより、選択メモリセルＭＣへの情報の書き込みを行いつつ少なくとも隣接メモリセルＭＣ（ｋ−１）への情報の誤書き込みを抑制できる。
あるいは、タイミングｔ１において、周辺回路１０は、非選択ワード線ＷＬ０〜ＷＬ（ｋ−１），ＷＬ（ｋ＋２）〜ＷＬｎの電位をノンアクティブレベル（例えば、ハイレベルＶＨ１）に維持したまま、選択ワード線ＷＬｋ、隣接ワード線ＷＬ（ｋ＋１）の電位を、それぞれ、ノンアクティブレベル（例えば、ハイレベルＶＨ１）からアクティブレベル（例えば、ロウレベルＶＬ１）、所定のレベル（例えば、ミドルレベルＶＭ１）にしてもよい。これにより、選択メモリセルＭＣへの情報の書き込みを行いつつ少なくとも隣接メモリセルＭＣ（ｋ＋１）への情報の誤書き込みを抑制できる。
あるいは、選択ワード線に隣接するワード線を段階的に設けて、メモリセルの選択トランジスタＭＴを段階的に弱くオンさせる電圧を印加するようにしてもよい。例えば、半導体記憶装置１は、図１０に示すように動作してもよい。図１０は、実施形態の第１の変形例にかかる半導体記憶装置の動作を示す波形図である。
選択ワード線ＷＬｋに隣接するワード線ＷＬ（ｋ−１），ＷＬ（ｋ＋１）を第１隣接ワード線と呼び、第１隣接ワード線ＷＬ（ｋ−１），ＷＬ（ｋ＋１）に対して選択ワード線ＷＬｋと反対側で隣接するワード線を第２隣接ワード線と呼ぶことにする。
タイミングｔ１１において、周辺回路１０は、非選択ワード線ＷＬ０〜ＷＬ（ｋ−３），ＷＬ（ｋ＋３）〜ＷＬｎの電位をノンアクティブレベル（例えば、ハイレベルＶＨ１）に維持したまま、選択ワード線ＷＬｋ、第１隣接ワード線ＷＬ（ｋ−１），ＷＬ（ｋ＋１）、第２隣接ワード線ＷＬ（ｋ−２），ＷＬ（ｋ＋２）の電位を、それぞれ、ノンアクティブレベル（例えば、ハイレベルＶＨ１）からアクティブレベル（例えば、ロウレベルＶＬ１）、所定のレベル（例えば、ミドルレベルＶＭ１）、他の所定のレベル（例えば、ミドルレベルＶＭ２）にする。ミドルレベルＶＭ１、ミドルレベルＶＭ２は、次の数式２を満たす。
ＶＨ１＞ＶＭ２＞ＶＭ１＞ＶＬ１・・・数式２
これにより、各メモリチェーンＣＨにおける選択メモリセルＭＣｋの選択トランジスタが選択的にオフし、第１隣接メモリセルＭＣ（ｋ−１），ＭＣ（ｋ＋１）の選択トランジスタが弱くオンし、第２隣接メモリセルＭＣ（ｋ−２），ＭＣ（ｋ＋２）の選択トランジスタが若干弱くオンし、非選択メモリセルＭＣ０〜ＭＣ（ｋ−３），ＭＣ（ｋ＋３）〜ＭＣｎの選択トランジスタがオン状態に維持される。例えば、ハイレベルＶＨ１＝５Ｖ、ミドルレベルＶＭ２＝４．２Ｖ、ミドルレベルＶＭ１＝３．５Ｖ、ロウレベルＶＬ１＝０Ｖであってもよいし、ハイレベルＶＨ１＝３Ｖ、ミドルレベルＶＭ２＝２．５Ｖ、ミドルレベルＶＭ１＝２Ｖ、ロウレベルＶＬ１＝０Ｖであってもよい。
タイミングｔ１６において、周辺回路１０は、非選択ワード線ＷＬ０〜ＷＬ（ｋ−３），ＷＬ（ｋ＋３）〜ＷＬｎの電位をノンアクティブレベル（例えば、ハイレベルＶＨ１）に維持したまま、選択ワード線ＷＬｋ、第１隣接ワード線ＷＬ（ｋ−１），ＷＬ（ｋ＋１）、第２隣接ワード線ＷＬ（ｋ−２），ＷＬ（ｋ＋２）の電位を、それぞれ、アクティブレベル（例えば、ロウレベルＶＬ１）、所定のレベル（例えば、ミドルレベルＶＭ１）、所定のレベル（例えば、ミドルレベルＶＭ２）からノンアクティブレベル（例えば、ハイレベルＶＨ１）に戻す。これにより、各メモリチェーンＣＨにおける選択メモリセルの選択トランジスタがオンし、その後、各メモリセルの選択トランジスタがオン状態に維持される。
このような書き込み動作によっても、選択メモリセルＭＣの抵抗変化材料膜４３へのセル電流の効果的な流れ込みを促進しつつ第１隣接メモリセルＭＣ・第２の隣接メモリセルＭＣの抵抗変化材料膜４３へのセル電流の流れ込みを抑制できる。
あるいは、隣接メモリセルＭＣの選択トランジスタＭＴを弱くオフさせる代わりに強くオンさせてもよい。例えば、半導体記憶装置１は、図１１に示すように動作してもよい。図１１は、実施形態の第２の変形例にかかる半導体記憶装置の動作を示す波形図である。
タイミングｔ２１において、周辺回路１０は、非選択ワード線ＷＬ０〜ＷＬ（ｋ−２），ＷＬ（ｋ＋２）〜ＷＬｎの電位をノンアクティブレベル（例えば、ハイレベルＶＨ１）に維持したまま、選択ワード線ＷＬｋ、隣接ワード線ＷＬ（ｋ−１），ＷＬ（ｋ＋１）の電位を、それぞれ、ノンアクティブレベル（例えば、ハイレベルＶＨ１）からアクティブレベル（例えば、ロウレベルＶＬ１）、所定のレベル（例えば、ハイレベルＶＨ２）にする。ハイレベルＶＨ２は、次の数式１を満たす。
ＶＨ２＞ＶＨ１＞ＶＬ１・・・数式３
これにより、各メモリチェーンＣＨにおける選択メモリセルＭＣｋの選択トランジスタが選択的にオフし、隣接メモリセルＭＣ（ｋ−１），ＭＣ（ｋ＋１）の選択トランジスタが強くオンし、非選択メモリセルＭＣ０〜ＭＣ（ｋ−２），ＭＣ（ｋ＋２）〜ＭＣｎの選択トランジスタがオン状態に維持される。例えば、ハイレベルＶＨ１＝５Ｖ、ハイレベルＶＨ２＝６Ｖ、ロウレベルＶＬ１＝０Ｖであってもよいし、ハイレベルＶＨ１＝３Ｖ、ハイレベルＶＨ２＝４Ｖ、ロウレベルＶＬ１＝０Ｖであってもよい。
タイミングｔ３において、周辺回路１０は、選択ビット線ＢＬの電位を第１の駆動レベル（例えば、ロウレベルＶＬ）から第２の駆動レベル（例えば、ハイレベルＶＨ）へ遷移させる。周辺回路１０は、タイミングｔ３〜ｔ４の期間において、選択ビット線ＢＬの電位を第２の駆動レベル（例えば、ハイレベルＶＨ）に維持する。
ここで、仮に、選択メモリセルＭＣｋの選択トランジスタが選択的にオフし、それ以外の非選択メモリセルＭＣ０〜ＭＣ（ｋ−１），ＭＣ（ｋ＋１）〜ＭＣｎの選択トランジスタがオン状態に維持される場合、図１２（ａ）に示すように、選択メモリセルＭＣｋでは、半導体膜４４に空乏層４４ａが台形状で形成される可能性が有る。空乏層４４ａは、絶縁膜４５から抵抗変化材料膜４３へ近づくにつれてＺ方向幅が次第に小さくなる形状を有する。空乏層４４ａは、半導体膜４４における絶縁膜４５の近い部分で隣接メモリセルＭＣ（ｋ−１），ＭＣ（ｋ＋１）の領域まで若干侵入している。これにより、図９（ａ）に矢印で示すように、大きなセル電流が隣接メモリセルＭＣ（ｋ−１），ＭＣ（ｋ＋１）の抵抗変化材料膜４３にも流れ込み溶融状態になり得るので、隣接メモリセルＭＣ（ｋ−１），ＭＣ（ｋ＋１）に情報が誤書き込みされる可能性がある。
それに対して、本実施形態では、選択メモリセルＭＣｋの選択トランジスタが選択的にオフし、隣接メモリセルＭＣ（ｋ−１），ＭＣ（ｋ＋１）の選択トランジスタが強くオンし、非選択メモリセルＭＣ０〜ＭＣ（ｋ−２），ＭＣ（ｋ＋２）〜ＭＣｎの選択トランジスタがオン状態に維持される。これにより、図１２（ｂ）に示すように、選択メモリセルＭＣｋでは、半導体膜４４に空乏層４４ａがより斜辺が選択メモリセルＭＣｋの側へ入り込んだ位置にある台形状で形成される可能性が有る。これにより、セル電流が隣接メモリセルＭＣ（ｋ−１）の半導体膜４４から選択メモリセルＭＣｋの半導体膜４４の一部を通って選択メモリセルＭＣｋの抵抗変化材料膜４３に向う方向、及び選択メモリセルＭＣｋの抵抗変化材料膜４３から選択メモリセルＭＣｋの半導体膜４４の一部を通って隣接メモリセルＭＣ（ｋ＋１）の半導体膜４４に向う方向に流れる。これにより、選択メモリセルＭＣの抵抗変化材料膜４３（抵抗変化素子Ｒ）を溶融状態にしつつ、隣接メモリセルＭＣ（ｋ−１），ＭＣ（ｋ＋１）の抵抗変化材料膜４３が溶融状態になることを抑制できる。この結果、選択メモリセルＭＣへ情報の書き込みを行いつつ、隣接メモリセルＭＣ（ｋ−１），ＭＣ（ｋ＋１）への情報の誤書き込みを抑制できる。
図１１に示すタイミングｔ４において、周辺回路１０は、選択ビット線ＢＬの電位を第２の駆動レベル（例えば、ハイレベルＶＨ）から第１の駆動レベル（例えば、ロウレベルＶＬ）へ遷移させ、その後、第１の駆動レベルに維持する。
このとき、選択メモリセルＭＣに高抵抗状態のデータを格納することが要求されている場合、図１２に実線で示すように、周辺回路１０は、選択ビット線ＢＬの電位を第２の駆動レベルから変化速度ＣＶ１で第１の駆動レベルへ遷移させる。変化速度ＣＶ１は、抵抗変化材料膜４３（抵抗変化素子Ｒ）を溶融状態から急冷させるような変化速度である。
また、選択メモリセルＭＣに低抵抗状態のデータを格納することが要求されている場合、図１２に一点鎖線で示すように、周辺回路１０は、選択ビット線ＢＬの電位を第２の駆動レベルから変化速度ＣＶ２で第１の駆動レベルへ遷移させる。変化速度ＣＶ２は、抵抗変化材料膜４３（抵抗変化素子Ｒ）を溶融状態から徐冷させるような変化速度である。
タイミングｔ２６において、周辺回路１０は、非選択ワード線ＷＬ０〜ＷＬ（ｋ−２），ＷＬ（ｋ＋２）〜ＷＬｎの電位をノンアクティブレベル（例えば、ハイレベルＶＨ１）に維持したまま、選択ワード線ＷＬｋ、隣接ワード線ＷＬ（ｋ−１），ＷＬ（ｋ＋１）の電位を、それぞれ、アクティブレベル（例えば、ロウレベルＶＬ１）、所定のレベル（例えば、ハイレベルＶＨ２）からノンアクティブレベル（例えば、ハイレベルＶＨ１）に戻す。これにより、各メモリチェーンＣＨにおける選択メモリセルの選択トランジスタがオンし、その後、各メモリセルの選択トランジスタがオン状態に維持される。
このような書き込み動作によっても、選択メモリセルＭＣの抵抗変化材料膜４３へのセル電流の効果的な流れ込みを促進しつつ隣接メモリセルＭＣの抵抗変化材料膜４３へのセル電流の流れ込みを抑制できる。
あるいは、選択ワード線に隣接するワード線を段階的に設けて、選択トランジスタを段階的に強くオンさせる電圧を印加するようにしてもよい。例えば、半導体記憶装置１は、図１３に示すように動作してもよい。図１３は、実施形態の第３の変形例にかかる半導体記憶装置の動作を示す波形図である。
選択ワード線ＷＬｋに隣接するワード線ＷＬ（ｋ−１），ＷＬ（ｋ＋１）を第１隣接ワード線と呼び、第１隣接ワード線ＷＬ（ｋ−１），ＷＬ（ｋ＋１）に対して選択ワード線ＷＬｋと反対側で隣接するワード線を第２隣接ワード線と呼ぶことにする。
タイミングｔ３１において、周辺回路１０は、非選択ワード線ＷＬ０〜ＷＬ（ｋ−３），ＷＬ（ｋ＋３）〜ＷＬｎの電位をノンアクティブレベル（例えば、ハイレベルＶＨ１）に維持したまま、選択ワード線ＷＬｋ、第１隣接ワード線ＷＬ（ｋ−１），ＷＬ（ｋ＋１）、第２隣接ワード線ＷＬ（ｋ−２），ＷＬ（ｋ＋２）の電位を、それぞれ、ノンアクティブレベル（例えば、ハイレベルＶＨ１）からアクティブレベル（例えば、ロウレベルＶＬ１）、所定のレベル（例えば、ハイレベルＶＨ２）、他の所定のレベル（例えば、ハイレベルＶＨ３）にする。ハイレベルＶＨ２、ハイレベルＶＨ３は、次の数式４を満たす。
ＶＨ２＞ＶＨ３＞ＶＨ１＞ＶＬ１・・・数式４
これにより、各メモリチェーンＣＨにおける選択メモリセルＭＣｋの選択トランジスタが選択的にオフし、第１隣接メモリセルＭＣ（ｋ−１），ＭＣ（ｋ＋１）の選択トランジスタが強くオンし、第２隣接メモリセルＭＣ（ｋ−２），ＭＣ（ｋ＋２）の選択トランジスタが若干強くオンし、非選択メモリセルＭＣ０〜ＭＣ（ｋ−３），ＭＣ（ｋ＋３）〜ＭＣｎの選択トランジスタがオン状態に維持される。例えば、ハイレベルＶＨ１＝５Ｖ、ハイレベルＶＨ２＝６Ｖ、ハイレベルＶＨ３＝５．５Ｖ、ロウレベルＶＬ１＝０Ｖであってもよいし、ハイレベルＶＨ１＝３Ｖ、ハイレベルＶＨ２＝４Ｖ、ハイレベルＶＨ３＝３．５Ｖ、ロウレベルＶＬ１＝０Ｖであってもよい。
タイミングｔ３６において、周辺回路１０は、非選択ワード線ＷＬ０〜ＷＬ（ｋ−３），ＷＬ（ｋ＋３）〜ＷＬｎの電位をノンアクティブレベル（例えば、ハイレベルＶＨ１）に維持したまま、選択ワード線ＷＬｋ、第１隣接ワード線ＷＬ（ｋ−１），ＷＬ（ｋ＋１）、第２隣接ワード線ＷＬ（ｋ−２），ＷＬ（ｋ＋２）の電位を、それぞれ、アクティブレベル（例えば、ロウレベルＶＬ１）、所定のレベル（例えば、ハイレベルＶＨ２）、所定のレベル（例えば、ハイレベルＶＨ３）からノンアクティブレベル（例えば、ハイレベルＶＨ１）に戻す。これにより、各メモリチェーンＣＨにおける選択メモリセルの選択トランジスタがオンし、その後、各メモリセルの選択トランジスタがオン状態に維持される。
このような書き込み動作によっても、選択メモリセルＭＣの抵抗変化材料膜４３へのセル電流の効果的な流れ込みを促進しつつ第１隣接メモリセルＭＣ・第２の隣接メモリセルＭＣの抵抗変化材料膜４３へのセル電流の流れ込みを抑制できる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１ 半導体記憶装置、４ 柱状体、４３ 抵抗変化材料膜、４４ 半導体膜、４５ 絶縁膜、ＢＬ ビット線、ＰＬ プレート線、ＳＧＤ 選択ゲート線、ＷＬ０〜ＷＬｎ ワード線。

Claims (5)

  1. それぞれが第１方向と前記第１方向に直交する第２方向とに延伸し、前記第１方向及び前記第２方向に直交する第３方向に互いに離間して配された複数のワード線と、
    前記第３方向に延伸し、前記複数のワード線を貫通し、前記複数のワード線と対向する複数の部分のそれぞれがメモリセルとして機能するメモリピラーと、
    を有し、
    前記メモリピラーは、
    前記複数のワード線に接する絶縁膜と、
    前記絶縁膜の内周側に配置された導電膜と、
    前記導電膜の内周側に配置された抵抗変化材料膜と、
    を含み
    前記抵抗変化材料膜における第１のワード線と対向する部分の抵抗値を変化させる書き込み動作の際に、
    前記第１のワード線に第１電圧を印加し、
    前記複数のワード線における前記第１のワード線に対して前記第３方向に隣接する第２のワード線に第２電圧を印加し、
    前記複数のワード線における前記第１のワード線及び前記第２のワード線と異なる第３のワード線に前記第１電圧より高い第３電圧を印加し、
    前記第２電圧は、前記第１電圧より高く且つ前記第３電圧と異なる電圧である
    半導体記憶装置。
  2. 前記第１方向と前記第２方向とに延伸し、前記複数のワード線に対して前記第３方向に配されたプレート線と、
    前記第１方向と前記第２方向とに延伸し、前記複数のワード線に対して前記第３方向における前記プレート線の反対側に配された選択ゲート線と、
    前記第２方向に延伸し、前記選択ゲート線に対して前記第３方向に配置されたビット線と、
    をさらに備え、
    前記メモリピラーは、一端が前記ビット線に接続され、前記選択ゲート線と前記複数のワード線とを貫通し、他端が前記プレート線に接続され、
    前記絶縁膜は、前記選択ゲート線と前記複数のワード線とに接する
    請求項１に記載の半導体記憶装置。
  3. 前記第２電圧は、前記第１電圧と前記第３電圧との間のレベルを有する
    請求項１又は２に記載の半導体記憶装置。
  4. 前記第２電圧は、前記第１電圧より高く且つ前記第３電圧より高いレベルを有する
    請求項１又は２に記載の半導体記憶装置。
  5. 前記半導体記憶装置は、前記複数のワード線における前記第２のワード線と前記第３のワード線との間の第４のワード線に、前記第２電圧と前記第３電圧との間の第４電圧を印加する
    請求項１から４のいずれか１項に記載の半導体記憶装置。
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