JP6122212B2 - 半導体記憶装置 - Google Patents
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Description
ソース電極の電位VSは、ほぼ0Vである。なお、厳密に述べるとソース電極の電位はソース電極からGND端子に流れる電流による電圧降下により、GND端子の電位である0Vより若干、高くなることは言うまでもない。
V=RI (1)
この電圧降下量Vがライト電圧、例えば7.5Vに対して、無視できない程度に大きいため、メモリ素子における電圧降下を半導体記憶装置601の動作において考慮する必要が生じる。なお、厳密にはZ選択トランジスタにもわずかなオフ電流が流れるため、厳密な電圧降下量は(1)式のものとはわずかに異なる。
既に説明した図1に示された同一の符号を付された構成と、同一の機能を有する部分については、説明を省略する。
Claims (11)
- 直列に接続された複数のメモリセルを含む複数のメモリチェーンを備え、前記メモリセルは、セルトランジスタと電流により書き換えを行う記憶素子であり、前記メモリチェーンは、該記憶素子が並列に接続された構造からなり、電源電圧とグランド電圧が外部から供給されており、前記記憶素子の書き換えに用いる電圧が前記グランド電圧より低く、
前記メモリチェーンは前記メモリセルを3個以上備え、第1のメモリセルの前記セルトランジスタの第1のゲート電極と、第1のゲート電極と電気容量により電気的に結合された第2のメモリセルの前記セルトランジスタの第2のゲート電極と、第2のゲート電極と電気容量により電気的に結合された第3のメモリセルの前記セルトランジスタの第3のゲート電極を備え、前記第2のゲート電極をフローティング状態にした状態で、前記第1のゲート電極と前記第3のゲート電極に電圧を印加することにより、前記第2のゲート電極の電圧を変化させることを特徴とする半導体記憶装置。 - 請求項1において、前記記憶素子が相変化メモリ、ReRAMまたはSTT−MRAMのいずれかであることを特徴とする半導体記憶装置。
- 請求項1において、前記メモリチェーンが少なくとも1個の選択素子を有し、前記選択素子と複数の前記メモリセルが直列接続されていることを特徴とする半導体記憶装置。
- 請求項3において、前記選択素子がMOSFET、またはダイオードであることを特徴とする半導体記憶装置。
- 請求項4において、前記MOSFETがダブルゲート型であることを特徴とする半導体記憶装置。
- 請求項1において、メモリチェーンが基板に対して垂直に配置されていることを特徴とする半導体記憶装置。
- 請求項3において、前記選択素子の数が1個であり、メモリチェーンの片端に配置され、もう一方の端がすべてのメモリチェーンに接続されていることを特徴とする半導体記憶装置。
- 請求項1において、前記記憶素子の書き換えにおいて、記憶素子の値を‘0’から‘1’へ書き換えることを消去とし、記憶素子の値を‘1’から‘0’へ書き換えることをライトとするとき、ライトの電圧に用いる電圧が前記グランド電圧より低く、前記消去に用いる電圧が前記グランド電圧より高いことを特徴とする半導体記憶装置。
- 請求項1において、リードに用いる電圧が前記グランド電圧より高く、信号電圧レベル変換回路の数がロウ系回路とカラム系回路の数の合計より多いことを特徴とする半導体記憶装置。
- 1個の選択トランジスタと直列に接続された複数のメモリセルを含む複数のメモリチェーンを備え、前記選択トランジスタと前記複数のメモリセルは直列に接続され、前記メモリセルはセルトランジスタと電流により書き換えを行う記憶素子が並列に接続された構造からなり、前記メモリチェーンにおいて、前記選択トランジスタを有する側をビット線、有しない側をソース線としたときに、記憶素子をライトするときの前記ビット線の電圧を第1の電圧とし、前記ソース線の電圧を第2の電圧としたときに、前記第1の電圧は前記第2の電圧よりも低く、さらに、記憶素子をリードするときの前記ソース線の電圧が前記
第2の電圧と等しく、記憶素子をリードするときの前記ビット線の電圧を第3の電圧としたときに、前記第3の電圧が前記第1の電圧よりも高く、前記ソース線に接続されたメモリチェーンの数が1つの電極に接続された前記セルトランジスタのゲート電極の数以上であることを特徴とする半導体記憶装置。 - 請求項10において,前記記憶素子が相変化メモリであり、前記選択トランジスタがダブルゲート型MOSFETであることを特徴とする半導体記憶装置。
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