JP6251885B2 - 抵抗変化型不揮発性記憶装置およびその書き込み方法 - Google Patents

抵抗変化型不揮発性記憶装置およびその書き込み方法 Download PDF

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Description

本発明は、抵抗変化型不揮発性記憶装置およびその書き込み方法に関する。より詳しくは、本発明は、ベリファイ書き込み動作を行う抵抗変化型不揮発性記憶装置およびその書き込み方法に関する。
特許文献１は、ＮＡＮＤ型フラッシュメモリに関する技術を開示する。この特許文献１に記載された不揮発性記憶装置は、消去時のしきい値が第１のしきい値分布に含まれ、データ書き込み時のしきい値が第２のしきい値分布に含まれる複数の不揮発性メモリセルをマトリクス状に配置してなるメモリセルアレイを有している。データの消去時は、消去すべき不揮発性メモリセルに消去電圧を印加して、消去時のしきい値を、第１のしきい値分布に含まれるように移動させる。データを消去すべき不揮発性メモリセルのしきい値が第１のしきい値分布内に移動したことを、消去ベリファイレベルを指標として消去ベリファイ動作で確認する。データの書き込み時は、書き込むべき不揮発性メモリセルに書き込み電圧を印加して、書き込み時のしきい値を、第２のしきい値分布に含まれるように移動させる。データを書き込むべき不揮発性メモリセルのしきい値が第２のしきい値分布内に移動したことを、書き込みベリファイレベルを指標として書き込みベリファイ動作で確認する。そして、消去動作の状況及び書き込み動作の状況の少なくとも一方に基づいて、消去ベリファイレベル及び書き込みベリファイレベルを適応的に変化させている。
特許文献２および特許文献３は、抵抗変化層に酸化タンタル（ＴａＯ）を用いた抵抗変化型不揮発性記憶素子を開示する。
特開２０１２−２７９６２号公報 国際公開第２００８／１４９４８４号 国際公開第２００９／０５０８３３号
本発明は、ベリファイ書き込み動作を行う抵抗変化型不揮発性記憶装置において、データの記録および読み出しの精度向上とデータの書き込み速度向上とを両立させることを目的としている。
上記目的を達成するために、本発明に係る書き込み方法の一態様（ａｓｐｅｃｔ）は、抵抗変化型素子を含むメモリセルを複数有するメモリセルアレイを備える抵抗変化型不揮発性記憶装置の書き込み方法であって、前記抵抗変化型素子は、第１電圧パルスが印加されると、第１情報の記憶に用いられる第１抵抗状態から、第２情報の記憶に用いられる、第１抵抗状態よりも抵抗値の低い第２抵抗状態へと変化し、第２電圧パルスが印加されると、前記第２抵抗状態から前記第１抵抗状態へと変化する特性を有し、抵抗状態を変化させるための電圧パルスを印加したにも関わらず抵抗状態が変化したことを確認するための判定条件を満たさない抵抗変化型素子に対し新たに抵抗状態を変化させるための電圧パルスを印加するベリファイ書き込み動作を行ない、書き込み対象となっている複数個の抵抗変化型素子の全部または一部に対してそれまでに行なわれた前記ベリファイ書き込み動作の平均回数が所定回数を超えた場合には、ベリファイ書き込み動作における判定条件を緩和する。
本発明は、上記書き込み方法を実行するパルス印加装置を備えた抵抗変化型不揮発性記憶装置としても実現されうる。
本発明の抵抗変化型不揮発性記憶装置およびその書き込み方法によれば、データの記録および読み出しの精度向上とデータの書き込み速度向上とを両立させることができる。
図１は、第１実施形態にかかる抵抗変化型不揮発性記憶装置の概略構成の一例を示すブロック図である。 図２は、第１実施形態にかかる抵抗変化型不揮発性記憶装置が備えるメモリセルの概略構成の一例を示す模式図である。 図３は、第１実施形態にかかる抵抗変化型不揮発性記憶装置の書き込み方法の一例を示すフローチャートである。 図４は、第１参考形態にかかる抵抗変化型不揮発性記憶装置の書き込み方法の一例を示すフローチャートである。 図５は、第２参考形態にかかる抵抗変化型不揮発性記憶装置の書き込み方法の一例を示すフローチャートである。 図６は、第２実施形態にかかる抵抗変化型不揮発性記憶装置の書き込み方法の一例を示すフローチャートである。 図７は、第３実施形態にかかる抵抗変化型不揮発性記憶装置の書き込み方法の一例を示すフローチャートである。 図８は、第３参考形態にかかる抵抗変化型不揮発性記憶装置の概略構成を示すブロック図である。 図９は、第３参考形態にかかる抵抗変化型不揮発性記憶装置が備えるセンスアンプの概略構成の一例を示す回路図である。 図１０は、第３参考形態にかかる抵抗変化型不揮発性記憶装置の書き込み方法におけるセンスアンプの判定レベルを示す模式図である。 図１１Ａは、第３参考形態にかかる抵抗変化型不揮発性記憶装置の高抵抗化時におけるベリファイ書き込み動作を説明するための模式的なフローチャートである。 図１１Ｂは、第３参考形態にかかる抵抗変化型不揮発性記憶装置の低抵抗化時におけるベリファイ書き込み動作を説明するための模式的なフローチャートである。 図１２は、第３参考形態にかかる抵抗変化型不揮発性記憶装置の書き込み方法における各動作の設定電圧を示す表である。 図１３Ａは、第３参考形態にかかる抵抗変化型不揮発性記憶装置の低抵抗化動作を示すタイミングチャートである。 図１３Ｂは、第３参考形態にかかる抵抗変化型不揮発性記憶装置の高抵抗化動作を示すタイミングチャートである。 図１３Ｃは、第３参考形態にかかる抵抗変化型不揮発性記憶装置の読み出し動作を示すタイミングチャートである。 図１４は、第３参考形態にかかる抵抗変化型不揮発性記憶装置の書き込み方法を示すフローチャートである。 図１５は、第３参考形態にかかる抵抗変化型不揮発性記憶装置（１ｋビット）において、ベリファイ動作を行わずに高抵抗化と低抵抗化とを５万回繰り返した場合の抵抗値の頻度分布を示す図である。 図１６は、第３参考形態にかかる抵抗変化型不揮発性記憶装置（１ｋビット）において、ベリファイ動作を行いつつ高抵抗化と低抵抗化とを５万回繰り返した場合の抵抗値の頻度分布を示す図である。 図１７は、第３参考形態にかかる抵抗変化型不揮発性記憶装置において、高抵抗化と低抵抗化とを繰り返した場合の、ベリファイ書き込み動作の１ビットあたりの平均回数の推移を示す図である。 図１８は、第４実施形態にかかる抵抗変化型不揮発性記憶装置が備えるセンスアンプの概略構成の一例を示す回路図である。 図１９は、第４実施形態にかかる抵抗変化型不揮発性記憶装置の書き込み方法におけるセンスアンプの判定レベルを示す模式図である。 図２０は、第４実施形態にかかる抵抗変化型不揮発性記憶装置の書き込み方法を示すフローチャートである。 図２１は、第５実施形態にかかる抵抗変化型不揮発性記憶装置の書き込み方法を示すフローチャートである。 図２２は、第５実施形態にかかる抵抗変化型不揮発性記憶装置において、高抵抗化と低抵抗化とを繰り返した場合の、ベリファイ書き込み動作の１ビットあたりの平均回数の推移を示す図である。 図２３は、第５実施形態にかかる抵抗変化型不揮発性記憶装置（１ｋビット）において、高抵抗化と低抵抗化とを５万回繰り返した場合の抵抗値の頻度分布を示す図である。 図２４は、第５実施形態にかかる抵抗変化型不揮発性記憶装置（１ｋビット）において、高抵抗化と低抵抗化とを１万回繰り返した場合の抵抗値の頻度分布を示す図である。
抵抗変化型不揮発性記憶装置においてデータの記録および読み出しの精度向上とデータの書き込み速度向上とを両立させるべく、鋭意検討を行った。その結果、以下の知見が得られた。
不揮発性記憶装置においては近年、最小加工寸法がますます小さくなり、微細化が進行するにつれて、メモリセルの信頼性低下が大きな課題となりうる。
信頼性向上のためには、素子への情報の書き込み動作が行われた後、当該素子が保持する情報を確認し、所望の情報が書き込まれていない場合には再度書き込み動作を実行すること、すなわちベリファイ書き込み動作を導入すること、が考えられる。
ＮＡＮＤ型フラッシュメモリでは、抵抗状態が一律に高抵抗側、もしくは低抵抗側にシフトする形で劣化が進行する。このために特許文献１のような方法で、劣化に対応することができる。すなわち、消去（高抵抗化、低抵抗化書き込みの一方に相当）ベリファイレベル、及び書き込み（同じく他方）ベリファイレベルを同一方向に一律、Δｖｒｆｙだけ変化させる方法で、劣化に対応することができる。
しかしながら、抵抗変化型不揮発性記憶素子では、高抵抗状態の抵抗値が低下し、かつ、低抵抗状態の抵抗値が上昇する方向へと劣化する。このため、特許文献１のように一律にベリファイレベルを変化させるだけでは、高抵抗化書き込み、および、低抵抗化書き込みのいずれか一方は改善されるものの、他方は改善することができない。
抵抗変化型不揮発性記憶素子は、書き込まれた後に検出される抵抗値がばらつく現象が見られる。例えば、同じ電圧と同じパルス幅とを有する電圧パルスを用いて高抵抗状態に書き込まれた素子であっても、その後に検出される抵抗値は、素子によって大きく変動する。
図１５に、高抵抗状態（ＨＲ）と低抵抗状態（ＬＲ）のそれぞれに書き込まれた素子の抵抗値の頻度分布の一例を示す。高抵抗状態（ＨＲ）においても、低抵抗状態（ＬＲ）においても、抵抗値が大きくばらついていることが読み取れる。図１５は、バイポーラ型の抵抗変化型不揮発性記憶素子に関するデータである。また、ユニポーラ型の抵抗変化型不揮発性記憶素子であっても、フォラメント構造を有し、かつ、抵抗変化に欠陥を利用する抵抗変化型素子であれば、同様に抵抗値のばらつきが生じる（例えば、Ｌｅｅ， Ｓ． Ｂ． ｅｔ ａｌ．， Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ， ｖｏｌ．９５， p．１２２１１２ (２００９)を参照）。
該変動は、素子の劣化と共に増大する。すなわち、抵抗変化型不揮発性記憶素子では、高抵抗状態および低抵抗状態への書き込み動作を繰り返すことにより、メモリセルの性能が劣化し、高抵抗状態の抵抗値が低下したり、低抵抗状態の抵抗値が上昇したりする。書き込み動作の回数が増加するに従い、素子の劣化は顕著となり、ベリファイフェイル回数、すなわちベリファイ書き込み動作において再度の電圧パルス印加が行われる回数が増加し、書き込み速度が低下するという問題が生じる。
図１７は、判定条件を一定とした場合の、書込サイクル数とベリファイフェイル回数との関係の一例を示す図である。同図に示すように、書込サイクル数が増加するにつれて、１ビットあたりの平均ベリファイフェイル回数は急激に増大する。
かかる問題に対処するために、ベリファイフェイル回数が一定の閾値に達したら、ベリファイ書き込み動作における判定条件を緩和することに想到した。かかる構成では、素子への書き込みがより迅速に完了することになり、書き込み速度が向上する。一方で、ベリファイ動作を一切実行しない構成と比較すれば、データの記録および読み出しの精度を向上できる。すなわち、データの記録および読み出しの精度向上とデータの書き込み速度向上とを両立させることができる。
劣化が進行すると、高抵抗状態に書き込まれた素子と、低抵抗状態に書き込まれた素子との間で、抵抗値の分布が接近または重複し、その結果、データの記録および読み出しの精度が低下する。かかる精度低下が問題となる場合には、ベリファイフェイル回数が一定の上限に達したら、当該素子に対する判定条件を厳格化したり、当該素子に対する書き込みを禁止したりしてもよい。
以下、添付図面を参照しつつ、本発明の実施形態について説明する。
以下で説明する実施形態は、いずれも本発明の一具体例を示すものである。以下の実施形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、あくまで一例であり、本発明を限定するものではない。また、以下の実施形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない構成要素については、実施形態を構成する任意の構成要素として説明される。また、図面において、同じ符号が付いたものは、説明を省略する場合がある。また、図面は理解しやすくするために、それぞれの構成要素を模式的に示したもので、形状及び寸法比等については正確な表示ではない場合がある。また、製造方法においては、必要に応じて、各工程の順序等を変更でき、かつ、他の公知の工程を追加できる。
（第１実施形態）
第１実施形態の抵抗変化型不揮発性記憶装置の書き込み方法は、抵抗変化型素子を含むメモリセルを複数有するメモリセルアレイを備える抵抗変化型不揮発性記憶装置の書き込み方法であって、抵抗変化型素子は、第１電圧パルスが印加されると、第１情報の記憶に用いられる第１抵抗状態から、第２情報の記憶に用いられる、第１抵抗状態よりも抵抗値の低い第２抵抗状態へと変化し、第２電圧パルスが印加されると、第２抵抗状態から第１抵抗状態へと変化する特性を有し、抵抗状態を変化させるための電圧パルスを印加したにも関わらず抵抗状態が変化したことを確認するための判定条件を満たさない抵抗変化型素子に対し新たに抵抗状態を変化させるための電圧パルスを印加するベリファイ書き込み動作を行ない、書き込み対象となっている複数個の抵抗変化型素子の全部または一部に対してそれまでに行なわれたベリファイ書き込み動作の平均回数が所定回数を超えた場合には、ベリファイ書き込み動作における判定条件を緩和する。
第１実施形態の抵抗変化型不揮発性記憶装置は、抵抗変化型素子を含むメモリセルを複数有するメモリセルアレイを備え、抵抗変化型素子は、パルス印加装置が第１電圧パルスを印加すると、第１情報の記憶に用いられる第１抵抗状態から、第２情報の記憶に用いられる、第１抵抗状態よりも抵抗値の低い第２抵抗状態へと変化し、パルス印加装置が第２電圧パルスを印加すると、第２抵抗状態から第１抵抗状態へと変化する特性を有し、さらに、抵抗状態を変化させるための電圧パルスを印加したにも関わらず抵抗状態が変化したことを確認するための判定条件を満たさない抵抗変化型素子に対し新たに抵抗状態を変化させるための電圧パルスを印加するベリファイ書き込み動作を行ない、書き込み対象となっている複数個の抵抗変化型素子の全部または一部に対してそれまでに行なわれたベリファイ書き込み動作の平均回数が所定回数を超えた場合には、ベリファイ書き込み動作における判定条件を緩和する、パルス印加装置を備える。
かかる構成では、抵抗変化型不揮発性記憶装置においてデータの記録および読み出しの精度向上とデータの書き込み速度向上とを両立させることができる。
「ベリファイ書き込み動作を行ない」とは、抵抗状態が変化したことを確認するための判定条件が満たされるまで、当該抵抗変化型素子に対する書き込み動作を終了しないことを必ずしも意味しない。抵抗状態が変化したことを確認するための判定条件が満たされない場合において、例えば、何らかの条件が満たされると、ベリファイ書き込み動作を中止して、当該抵抗変化型素子に対する書き込み動作を終了してもよい。
「ベリファイ書き込み動作における判定条件を緩和する」とは、例えば、高抵抗状態への書き込みが完了したか否かを判定するための閾値となる抵抗値を低下させること、低抵抗状態への書き込みが完了したか否かを判定するための閾値となる抵抗値を上昇させること、等が含まれる。
ベリファイ書き込み動作に先立って抵抗状態を変化させるために抵抗変化型素子に印加される電圧パルス（初回パルス）と、ベリファイ書き込み動作において抵抗状態を変化させるために抵抗変化型素子に印加される電圧パルスとは、同一でも互いに異なっていてもよい。例えば、ある抵抗変化型素子を低抵抗状態から高抵抗状態へと変化させる場合に、最初に素子に印加される高抵抗化パルスと、当該素子に対するベリファイ書き込み動作において印加される高抵抗化パルスとは、同じでもよいし、電圧およびパルス幅等が異なっていてもよい。
また、各回のベリファイ書き込み動作において抵抗状態を変化させるために抵抗変化型素子に印加される電圧パルスは、同一であってもよいし互いに異なっていてもよい。例えば、ある抵抗変化型素子を低抵抗状態から高抵抗状態へと変化させる場合において、当該素子に対して１回目のベリファイ書き込み動作で印加される高抵抗化パルスと、２回目のベリファイ書き込み動作で印加される高抵抗化パルスとは、互いに同じであってもよいし、電圧およびパルス幅等が互いに異なっていてもよい。
上記書き込み方法において、判定条件を緩和した後に行われるベリファイ書き込み動作の回数に上限値を設定してもよい。
かかる構成では、判定条件を緩和することで、低抵抗状態の最大値と高抵抗状態の最小値とのウィンドウが無制約に縮小する可能性を低減できる。
上記書き込み方法において、書き込み対象となる複数個の抵抗変化型素子の全部または一部に対し、判定条件を緩和した後に行われるベリファイ書き込み動作の平均回数が上限値に達した場合には、その上限値に達した抵抗変化素子については、以後、書き込み対象としなくてもよい。
かかる構成では、劣化の生じた素子の使用継続よりも優先して、動作速度を向上できる。
上記書き込み方法において、書き込み対象となる複数個の抵抗変化型素子の全部または一部に対し、判定条件を緩和した後に行われるベリファイ書き込み動作の平均回数が上限値に達した場合には、以後、書き込み対象となる抵抗変化型素子に対し、判定条件を緩和前の判定条件に戻してもよい。
ベリファイ書き込み動作の判定条件の緩和後に、ベリファイ書き込み動作の平均回数が上限値に達した場合は、緩和したベリファイ書き込みの判定条件ではベリファイしきれないため、元のベリファイ書き込みの判定条件に戻して、強くベリファイすることで、抵抗変化素子の延命を図ることができる。これによって、動作速度よりも優先して、作業ウィンドウをより大きく確保することができる。
［装置構成］
図１は、第１実施形態にかかる抵抗変化型不揮発性記憶装置の概略構成の一例を示すブロック図である。
図１に示す例において、第１実施形態の抵抗変化型不揮発性記憶装置１４０は、メモリセルアレイ１２０と、パルス印加装置１３０とを備えている。メモリセルアレイ１２０は、抵抗変化型素子１００を含むメモリセル１１０を複数有する。
抵抗変化型素子１００は、第１電圧パルスが印加されると、第１情報の記憶に用いられる第１抵抗状態から、第２情報の記憶に用いられる、第１抵抗状態よりも抵抗値の低い第２抵抗状態へと変化し、第２電圧パルスが印加されると、第２抵抗状態から第１抵抗状態へと変化する特性を有する。第１電圧パルスの極性と第２電圧パルスの極性とは、異なっていてもよいし、同じでもよい。
図２は、第１実施形態にかかる抵抗変化型不揮発性記憶装置が備えるメモリセルの概略構成の一例を示す模式図である。図２に示す例において、第１実施形態のメモリセル１１０は、抵抗変化型素子１００と、ＮＭＯＳトランジスタ１０４とを備えている。抵抗変化型素子１００は、第１電極１００ａと、抵抗変化層１００ｂと、第２電極１００ｃとが積層されることで形成されている。
抵抗変化層１００ｂは、第１電極１００ａと第２電極１００ｃとの間に介在され、第１電極１００ａと第２電極１００ｃとの間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する層である。抵抗変化層１００ｂは、例えば、第１電極１００ａと第２電極１００ｃとの間に与えられる電圧の極性に応じて高抵抗状態と低抵抗状態とを可逆的に遷移する層である。図２に示す例において、抵抗変化層１００ｂは、第１電極１００ａに接続する第１抵抗変化層１００ｂ−１と、第２電極に接続する第２抵抗変化層１００ｂ−２の少なくとも２層を積層して構成される。なお、抵抗変化層１００ｂは、単一の層から構成されていてもよいし、３以上の層から構成されていてもよい。
第１抵抗変化層１００ｂ−１は、酸素不足型の第１金属酸化物で構成され、第２抵抗変化層１００ｂ−２は、第１金属酸化物よりも酸素不足度が小さい第２金属酸化物で構成されている。抵抗変化型素子１００の第２抵抗変化層１００ｂ−２中には、電気パルスの印加に応じて酸素不足度が可逆的に変化する微小な局所領域が形成されている。局所領域は、酸素欠陥サイトから構成されるフィラメントを含むと考えられる。
例えば、第１金属酸化物は、第１のタンタル酸化物（ＴａＯｘ、但し、０＜ｘ＜２．５）とすることができる。第２金属酸化物は、第２のタンタル酸化物（ＴａＯｙ、但し、ｘ＜ｙ）とすることができる。
「酸素不足度」とは、金属酸化物において、その化学量論的組成（複数の化学量論的組成が存在する場合は、そのなかで最も抵抗値が高い化学量論的組成）の酸化物を構成する酸素の量に対し、不足している酸素の割合をいう。化学量論的組成の金属酸化物は、他の組成の金属酸化物と比べて、より安定でありかつより高い抵抗値を有している。
例えば、金属がタンタル（Ｔａ）の場合、上述の定義による化学量論的組成の酸化物はＴａ２Ｏ５であるので、ＴａＯ２．５と表現できる。ＴａＯ２．５の酸素不足度は０％であり、ＴａＯ１．５の酸素不足度は、酸素不足度＝（２．５−１．５）／２．５＝４０％となる。また、酸素過剰の金属酸化物は、酸素不足度が負の値となる。なお、本明細書中では、特に断りのない限り、酸素不足度は正の値、０、負の値も含むものとして説明する。
酸素不足度の小さい酸化物は化学量論的組成の酸化物により近いため抵抗値が高く、酸素不足度の大きい酸化物は酸化物を構成する金属により近いため抵抗値が低い。
「酸素含有率」とは、総原子数に占める酸素原子の比率である。例えば、Ｔａ２Ｏ５の酸素含有率は、総原子数に占める酸素原子の比率（Ｏ／（Ｔａ＋Ｏ））であり、７１．４ａｔｍ％となる。したがって、酸素不足型のタンタル酸化物は、酸素含有率は０より大きく、７１．４ａｔｍ％より小さいことになる。例えば、第１金属酸化物を構成する金属と、第２金属酸化物を構成する金属とが同種である場合、酸素含有率は酸素不足度と対応関係にある。すなわち、第２金属酸化物の酸素含有率が第１金属酸化物の酸素含有率よりも大きいとき、第２金属酸化物の酸素不足度は第１金属酸化物の酸素不足度より小さい。
抵抗変化層を構成する金属は、タンタル以外の金属を用いてもよい。抵抗変化層を構成する金属としては、遷移金属、またはアルミニウム（Ａｌ）を用いることができる。遷移金属としては、タンタル（Ｔａ）、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、タングステン（Ｗ）、ニッケル（Ｎｉ）等を用いることができる。遷移金属は複数の酸化状態をとることができるため、異なる抵抗状態を酸化還元反応により実現することが可能である。
例えば、ハフニウム酸化物を用いる場合、第１金属酸化物の組成をＨｆＯｘとした場合にｘが０．９以上１．６以下であり、かつ、第２金属酸化物の組成をＨｆＯｙとした場合にｙがｘの値よりも大である場合に、抵抗変化層の抵抗値を安定して高速に変化させることができる。この場合、第２金属酸化物の膜厚は、３〜４ｎｍとしてもよい。
また、ジルコニウム酸化物を用いる場合、第１金属酸化物の組成をＺｒＯｘとした場合にｘが０．９以上１．４以下であり、かつ、第２金属酸化物の組成をＺｒＯｙとした場合にｙがｘの値よりも大である場合に、抵抗変化層の抵抗値を安定して高速に変化させることができる。この場合、第２金属酸化物の膜厚は、１〜５ｎｍとしてもよい。
第１金属酸化物を構成する第１の金属と、第２金属酸化物を構成する第２の金属とは、異なる金属を用いてもよい。この場合、第２金属酸化物は、第１金属酸化物よりも酸素不足度が小さい、つまり抵抗が高くてもよい。このような構成とすることにより、抵抗変化時に第１電極と第２電極との間に印加された電圧は、第２金属酸化物に、より多くの電圧が分配され、第２金属酸化物中で発生する酸化還元反応をより起こしやすくすることができる。
また、第１抵抗変化層となる第１金属酸化物を構成する第１の金属と、第２抵抗変化層となる第２金属酸化物を構成する第２の金属とを、互いに異なる材料を用いる場合、第２の金属の標準電極電位は、第１の金属の標準電極電位より低くてもよい。標準電極電位は、その値が高いほど酸化しにくい特性を表す。これにより、標準電極電位が相対的に低い第２金属酸化物において、酸化還元反応が起こりやすくなる。なお、抵抗変化現象は、抵抗が高い第２金属酸化物中に形成された微小な局所領域中で酸化還元反応が起こってフィラメント（導電パス）が変化することにより、その抵抗値（酸素不足度）が変化すると考えられる。
例えば、第１金属酸化物に酸素不足型のタンタル酸化物（ＴａＯｘ）を用い、第２金属酸化物にチタン酸化物（ＴｉＯ２）を用いることにより、安定した抵抗変化動作が得られる。チタン（標準電極電位＝−１．６３ｅＶ）はタンタル（標準電極電位＝−０．６ｅＶ）より標準電極電位が低い材料である。このように、第２金属酸化物に第１金属酸化物より標準電極電位が低い金属の酸化物を用いることにより、第２金属酸化物中でより酸化還元反応が発生しやすくなる。その他の組み合わせとして、高抵抗層となる第２金属酸化物にアルミニウム酸化物（Ａｌ２Ｏ３）を用いることができる。例えば、第１金属酸化物に酸素不足型のタンタル酸化物（ＴａＯｘ）を用い、第２金属酸化物にアルミニウム酸化物（Ａｌ２Ｏ３）を用いてもよい。
積層構造の抵抗変化層における抵抗変化現象は、いずれも抵抗が高い第２金属酸化物中に形成された微小な局所領域中で酸化還元反応が起こって、局所領域中のフィラメント（導電パス）が変化することにより、その抵抗値が変化すると考えられる。
つまり、第２金属酸化物に接続する第２電極に、第１電極を基準にして正の電圧を印加したとき、抵抗変化層中の酸素イオンが第２金属酸化物側に引き寄せられる。これによって、第２金属酸化物中に形成された微小な局所領域中で酸化反応が発生し、酸素不足度が減少する。その結果、局所領域中のフィラメントが繋がりにくくなり、抵抗値が増大すると考えられる。
逆に、第２金属酸化物に接続する第２電極に、第１電極を基準にして負の電圧を印加したとき、第２金属酸化物中の酸素イオンが第１金属酸化物側に押しやられる。これによって、第２金属酸化物中に形成された微小な局所領域中で還元反応が発生し、酸素不足度が増加する。その結果、局所領域中のフィラメントが繋がりやすくなり、抵抗値が減少すると考えられる。
酸素不足度がより小さい第２金属酸化物に接続されている第２電極は、例えば、白金（Ｐｔ）、イリジウム（Ｉｒ）、パラジウム（Ｐｄ）など、第２金属酸化物を構成する金属及び第１電極を構成する材料と比べて標準電極電位が、より高い材料で構成する。また、酸素不足度がより高い第１金属酸化物に接続されている第１電極は、例えば、タングステン（Ｗ）、ニッケル（Ｎｉ）、タンタル（Ｔａ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）など、第１金属酸化物を構成する金属と比べて標準電極電位が、より低い材料で構成してもよい。標準電極電位は、その値が高いほど酸化しにくい特性を表す。
すなわち、第２電極の標準電極電位Ｖ２、第２金属酸化物を構成する金属の標準電極電位Ｖｒ２、第１金属酸化物を構成する金属の標準電極電位Ｖｒ１、第１電極の標準電極電位Ｖ１との間には、Ｖｒ２＜Ｖ２、かつＶ１＜Ｖ２なる関係を満足してもよい。さらには、Ｖ２＞Ｖｒ２で、Ｖｒ１≧Ｖ１の関係を満足してもよい。
上記の構成とすることにより、第２電極と第２金属酸化物の界面近傍の第２金属酸化物中において、選択的に酸化還元反応が発生し、安定した抵抗変化現象が得られる。
第１電極１００ａから第１電極端子１０５が引き出され、第２電極１００ｃから第２電極端子１０２が引き出されている。また、選択トランジスタ（スイッチ素子の一例）であるＮＭＯＳトランジスタ１０４は、ゲート端子１０３を備える。抵抗変化型素子１００の第１電極端子１０５とＮＭＯＳトランジスタ１０４のソースまたはドレイン（Ｎ＋拡散）領域が直列に接続され、抵抗変化型素子１００と接続されていない他方のドレインまたはソース（Ｎ＋拡散）領域は、第１電極端子１０１として引き出されている。基板端子は、接地電位に接続されている。ここでは高抵抗な第２抵抗変化層１００ｂ−２を、ＮＭＯＳトランジスタ１０４と反対側の第２電極端子１０２側に配置している。
また、図２に示されたメモリセルでは、第２電極端子１０２を基準として第１電極端子１０１に所定電圧（例えば、第１の閾値電圧）以上の電圧（低抵抗化電圧パルス）が印加された場合、第２電極１００ｃと第２抵抗変化層１００ｂ−２との界面の近傍で還元が起こり、抵抗変化型素子１００は低抵抗状態に遷移する。一方、第１電極端子１０１を基準として第２電極端子１０２に別の所定電圧（例えば、第２の閾値電圧）以上の電圧（高抵抗化電圧パルス）が印加された場合、第２電極１００ｃと第２抵抗変化層１００ｂ−２との界面の近傍で酸化が起こり、抵抗変化型素子１００は高抵抗状態に遷移する。ここで、低抵抗化電圧パルスの印加方向を負電圧方向と定義し、高抵抗化電圧パルスの印加方向を正電圧方向と定義する。すなわち、本実施形態の抵抗変化型素子１００は、バイポーラ型の抵抗変化型素子とすることができる。なお、抵抗変化型素子１００は、ユニポーラ型の抵抗変化型素子であってもよい。
メモリセルアレイ１２０は、互いに直交するように配置されたビット線とワード線との交点近傍の位置に、ＭＯＳトランジスタと抵抗変化型素子を直列に接続した、いわゆる１Ｔ１Ｒ型と呼ばれるメモリセルをマトリックス状にアレイ配置した構成とすることができる。１Ｔ１Ｒ型において、２端子の抵抗変化型素子の一端はビット線またはソース線に接続されうる。他の一端はトランジスタのドレインまたはソースに接続されうる。トランジスタのゲートはワード線に接続されうる。トランジスタの他の一端は抵抗変化型素子の一端が接続されていないソース線またはビット線に接続されうる。ソース線は、ビット線またはワード線と平行に配置されうる。
メモリセルアレイ１２０は、互いに直交するように配置されたビット線とワード線との交点の位置に、ダイオードと抵抗変化型素子を直列に接続した、いわゆる１Ｄ１Ｒ型と呼ばれるクロスポイントメモリセルをマトリックス状にアレイ配置した構成としてもよい。
パルス印加装置１３０は、ベリファイ書き込み動作を行う。ベリファイ書き込み動作とは、抵抗状態を変化させるための電圧パルスを印加したにも関わらず、抵抗状態が変化したことを確認するための判定条件を満たさない抵抗変化型素子１００に対し、抵抗状態を変化させるための電圧パルスを新たに印加する動作である。抵抗状態を変化させるための電圧パルスの印加は、例えば、判定条件を満たすまで繰り返されてもよいし、何らかの条件を満たした場合に中止されてもよい。
パルス印加装置１３０は、書き込み対象となる所定数の抵抗変化型素子１００に対して行なわれたベリファイ書き込み動作の回数が所定回数を超えた場合には、ベリファイ書き込み動作における該判定条件を緩和する。
［書き込み方法（抵抗変化型不揮発性記憶装置の動作方法）］
図３は、第１実施形態にかかる抵抗変化型不揮発性記憶装置の書き込み方法の一例を示すフローチャートである。図３に示す動作は、パルス印加装置１３０の制御により実行されうる。
抵抗変化型不揮発性記憶装置１４０へのデータ書き込みが開始されると（スタート）、まず、書き込み対象となる抵抗変化型素子１００に電圧パルスが印加される（ステップＳ１０１）。
次に、電圧パルスが印加された抵抗変化型素子１００について、判定条件を満たすか否かの判定が行われる（ステップＳ１０２）。具体的には例えば、パルス印加装置１３０により、電圧パルスが印加された抵抗変化型素子の抵抗値が読み出され、所定の閾値との大小関係がセンスアンプを用いて判定される。判定結果がＹＥＳであれば、抵抗変化型不揮発性記憶装置１４０へのデータ書き込みは終了する（エンド）。
ステップＳ１０２の判定結果がＮＯであれば、ベリファイ書き込み動作の回数が所定回数を超えているか否かの判定が行われる（ステップＳ１０３）。
ベリファイ書き込み動作の回数は、例えば、同一の抵抗変化型素子に対して、データ書き込み開始後に印加された電圧パルスの個数としてもよいし、ステップＳ１０３の判定でＮＯとなった回数としてもよい。ベリファイ書き込み動作の回数は、書き込み対象となっている複数の抵抗変化型素子に対して、データ書き込み開始後に印加された電圧パルスの合計としてもよい。また、ベリファイ書き込み動作の回数は、ステップＳ１０３の判定でＮＯとなった回数の合計としてもよいし、ステップＳ１０３の判定でＮＯとなった回数の抵抗変化型素子１個あたりの平均値としてもよい。
ベリファイ書き込み動作の回数は、例えば、抵抗変化型不揮発性記憶装置１４０が備えるデータラッチなどに記憶されていてもよい。
ステップＳ１０３の判定結果がＮＯであれば、ステップＳ１０１に戻って再度、書き込み対象となる抵抗変化型素子１００に電圧パルスが印加される。
ステップＳ１０３の判定結果がＹＥＳであれば、ステップＳ１０２の判定条件が緩和された上で（Ｓ１０４）、ステップＳ１０１に戻って再度、書き込み対象となる抵抗変化型素子１００に電圧パルスが印加される。この場合、引き続いて行われるステップＳ１０２での判定は、緩和された判定条件を用いて実行される。このため、ベリファイ書き込み動作が、より早期に終了し、書き込み速度が向上される。
判定条件の緩和は、個々の抵抗変化型素子毎に行われてもよいし、複数の抵抗変化型素子毎（書込ブロック単位）で行われてもよい。
（第１参考形態）
以下の第１参考形態は、１個の抵抗変化型素子を低抵抗状態へと変化させる書き込みを行う場合に、ベリファイ書き込み動作の回数に応じて判定条件を緩和するものである。
第１参考形態の抵抗変化型不揮発性記憶装置の書き込み方法は、第１実施形態の抵抗変化型不揮発性記憶装置の書き込み方法であって、抵抗値が第１閾値抵抗値より高い閾値抵抗値を第２閾値抵抗値として、ベリファイ書き込み動作は、第１電圧パルスが印加された後の抵抗変化型素子の抵抗値を読み取り、読み取られた抵抗値が第１閾値抵抗値より高くなっていると判定された抵抗変化型素子に対し、再度、第１電圧パルスを印加するものであり、ベリファイ書き込み動作において、書き込み対象となっている１個の抵抗変化型素子に対してそれまでに行なわれたベリファイ書き込み動作の回数が第１閾値回数を超えている場合には、第１電圧パルスが印加された後の抵抗変化型素子の抵抗値が、第２閾値抵抗値より高い時に、新たに第１電圧パルスがその抵抗変化型素子に印加されるものである。
別の言い方をすれば、第１参考形態の抵抗変化型不揮発性記憶装置の書き込み方法は、第１実施形態の抵抗変化型不揮発性記憶装置の書き込み方法であって、抵抗値が第１閾値抵抗値より高い閾値抵抗値を第２閾値抵抗値として、ベリファイ書き込み動作は、第１電圧パルスが印加された後の抵抗変化型素子の抵抗値を読み取り、読み取られた抵抗値が第１閾値抵抗値より高くなっていると判定された抵抗変化型素子に対し、再度、第１電圧パルスを印加するものであり、ベリファイ書き込み動作において、書き込み対象となっている１個の抵抗変化型素子に対してそれまでに行なわれたベリファイ書き込み動作の回数が第１閾値回数を超えている場合には、第１電圧パルスが印加された後、その抵抗変化型素子の抵抗値が第２閾値抵抗値より高くなっていなければ、第１電圧パルスがその抵抗変化型素子に印加されないものである。
第１参考形態の抵抗変化型不揮発性記憶装置は、第１実施形態の抵抗変化型不揮発性記憶装置であって、パルス印加装置が上記書き込み方法を実行するものである。
［装置構成］
第１参考形態の抵抗変化型不揮発性記憶装置の構成は、パルス印加装置の動作（抵抗変化型不揮発性記憶装置の動作方法）を除き、第１実施形態の抵抗変化型不揮発性記憶装置と同様とすることができる。よって、第１実施形態と第１参考形態とで共通する構成要素については同一の符号および名称を付して、詳細な説明を省略する。
［書き込み方法（抵抗変化型不揮発性記憶装置の動作方法）］
図４は、第１参考形態にかかる抵抗変化型不揮発性記憶装置の書き込み方法の一例を示すフローチャートである。図４に示す動作は、パルス印加装置１３０の制御により実行されうる。
抵抗変化型不揮発性記憶装置１４０へのデータ書き込みが開始されると（スタート）、まず、判定条件を緩和すべきか否かを示すＬＲｖフラグの値がチェックされる（ステップＳ２０１）。ＬＲｖフラグは、初期状態においてゼロとなっている。
ＬＲｖフラグの値がゼロの場合（Ｓ２０１でＮＯ）、書き込み対象となる抵抗変化型素子１００に第１電圧パルスが印加される（ステップＳ２０２）。
次に、電圧パルスが印加された抵抗変化型素子１００について、判定条件を満たすか否かの判定、すなわち、その抵抗変化型素子１００の抵抗値が第１閾値抵抗値よりも大きいか否かの判定が行われる（ステップＳ２０３）。具体的には例えば、パルス印加装置１３０により、電圧パルスが印加された抵抗変化型素子１００の抵抗値が読み出され、抵抗値が第１閾値抵抗値より高くなっているか否かがセンスアンプを用いて判定される。判定結果がＮＯであれば、抵抗変化型不揮発性記憶装置１４０へのデータ書き込みは終了する（エンド）。
ステップＳ２０３の判定結果がＹＥＳであれば、ベリファイ書き込み動作の回数が第１閾値回数を超えているか否かの判定が行われる（ステップＳ２０４）。第１閾値回数は、１としてもよいし、２以上の所定の自然数でもよい。
ベリファイ書き込み動作の回数は、例えば、同一の抵抗変化型素子に対して、データ書き込み開始後に印加された電圧パルスの個数としてもよいし、ステップＳ２０３の判定でＹＥＳとなった回数としてもよい。ベリファイ書き込み動作の回数は、例えば、抵抗変化型不揮発性記憶装置１４０が備えるデータラッチなどに記憶されていてもよい。
ステップＳ２０４の判定結果がＮＯであれば、ステップＳ２０１に戻る。
ステップＳ２０４の判定結果がＹＥＳであれば、ＬＲｖフラグに１が代入され（ステップＳ２０５）、その後ステップＳ２０１に戻る。
ステップＳ２０１において、ＬＲｖフラグの値が１の場合（Ｓ２０１でＹＥＳ）、書き込み対象となる抵抗変化型素子１００に第１電圧パルスが印加される（ステップＳ２０６）。
次に、電圧パルスが印加された抵抗変化型素子１００について、判定条件を満たすか否かの判定、すなわち、その抵抗変化型素子１００の抵抗値が第２閾値抵抗値よりも大きいか否かの判定が行われる（ステップＳ２０７）。第２閾値抵抗値＞第１閾値抵抗値である。すなわち、本実施形態のように、抵抗変化型素子１００を高抵抗状態から低抵抗化状態へと変化させる場合には、判定に用いる閾値抵抗値が高い方が、判定結果がＹＥＳとなりやすい。よって、相対的に高い第２閾値抵抗値を用いる判定条件の方が、相対的に低い第１閾値抵抗値を用いる判定条件よりも、緩和されているということができる。具体的には例えば、パルス印加装置１３０により、電圧パルスが印加された抵抗変化型素子１００の抵抗値が読み出され、第２閾値抵抗値との大小関係がセンスアンプを用いて判定される。判定結果がＮＯであれば、抵抗変化型不揮発性記憶装置１４０へのデータ書き込みは終了する（エンド）。
ステップＳ２０７の判定結果がＹＥＳであれば、ステップＳ２０１に戻る。すなわち、ステップＳ２０７の判定結果がＮＯとなるまで、その抵抗変化型素子１００への第１電圧パルスの印加が繰り返される。
なお、ステップＳ２０２で印加される第１電圧パルスと、ステップＳ２０６で印加される第１電圧パルスとは、同一であってもよいし、異なっていてもよい。具体的には例えば、両者の電圧は同一であってもよいし、異なっていてもよい。あるいは例えば、両者のパルス幅は同一であってもよいし、異なっていてもよい。各第１電圧パルスは、単一のパルスであってもよいし、複数のパルスから構成されてもよい。
かかる動作方法において、ベリファイ書き込み動作回数が第１閾値回数を超えた後は、緩和された判定条件である「抵抗値が第２閾値抵抗値より高くなっているか否か」を用いて判定が実行される。このため、ベリファイ書き込み動作が、より早期に終了し、書き込み速度が向上される。
第１参考形態においても、第１実施形態と同様の変形が可能である。
（第２参考形態）
第２参考形態は、１個の抵抗変化型素子を高抵抗状態へと変化させる書き込みを行う場合に、ベリファイ書き込み動作の回数に応じて判定条件を緩和するものである。
第２参考形態の抵抗変化型不揮発性記憶装置の書き込み方法は、第１実施形態の抵抗変化型不揮発性記憶装置の書き込み方法であって、抵抗値が第３閾値抵抗値より低い閾値抵抗値を第４閾値抵抗値として、ベリファイ書き込み動作は、第２電圧パルスが印加された後の抵抗変化型素子の抵抗値を読み取り、読み取られた抵抗値が第３閾値抵抗値より低くなっていると判定された抵抗変化型素子に対し、再度、第２電圧パルスを印加するものであり、ベリファイ書き込み動作において、書き込み対象となっている１個の抵抗変化型素子に対してそれまでに行なわれたベリファイ書き込み動作の回数が第２閾値回数を超えている場合には、第２電圧パルスが印加された後の抵抗変化型素子の抵抗値が、第４閾値抵抗値より低い時に、新たに第２電圧パルスがその抵抗変化型素子に印加されるものである。
別の言い方をすれば、第２参考形態の抵抗変化型不揮発性記憶装置の書き込み方法は、第１実施形態の抵抗変化型不揮発性記憶装置の書き込み方法であって、抵抗値が第３閾値抵抗値より低い閾値抵抗値を第４閾値抵抗値として、ベリファイ書き込み動作は、第２電圧パルスが印加された後の抵抗変化型素子の抵抗値を読み取り、読み取られた抵抗値が第３閾値抵抗値より低くなっていると判定された抵抗変化型素子に対し、再度、第２電圧パルスを印加するものであり、ベリファイ書き込み動作において、書き込み対象となっている１個の抵抗変化型素子に対してそれまでに行なわれたベリファイ書き込み動作の回数が第２閾値回数を超えている場合には、第２電圧パルスが印加された後、その抵抗変化型素子の抵抗値が第４閾値抵抗値より低くなっていなければ、第２電圧パルスがその抵抗変化型素子に印加されないものである。
第２参考形態の抵抗変化型不揮発性記憶装置は、第１実施形態の抵抗変化型不揮発性記憶装置であって、パルス印加装置が上記書き込み方法を実行するものである。
［装置構成］
第２参考形態の抵抗変化型不揮発性記憶装置の構成は、パルス印加装置の動作（抵抗変化型不揮発性記憶装置の動作方法）を除き、第１実施形態の抵抗変化型不揮発性記憶装置と同様とすることができる。よって、第１実施形態と第２参考形態とで共通する構成要素については同一の符号および名称を付して、詳細な説明を省略する。
［書き込み方法（抵抗変化型不揮発性記憶装置の動作方法）］
図５は、第２参考形態にかかる抵抗変化型不揮発性記憶装置の書き込み方法の一例を示すフローチャートである。図５に示す動作は、パルス印加装置１３０の制御により実行されうる。
抵抗変化型不揮発性記憶装置１４０へのデータ書き込みが開始されると（スタート）、まず、判定条件を緩和すべきか否かを示すＨＲｖフラグの値がチェックされる（ステップＳ３０１）。ＨＲｖフラグは、初期状態においてゼロとなっている。
ＨＲｖフラグの値がゼロの場合（Ｓ３０１でＮＯ）、書き込み対象となる抵抗変化型素子１００に第２電圧パルスが印加される（ステップＳ３０２）。
次に、電圧パルスが印加された抵抗変化型素子１００について、判定条件を満たすか否かの判定、すなわち、その抵抗変化型素子１００の抵抗値が第３閾値抵抗値よりも小さいか否かの判定が行われる（ステップＳ３０３）。具体的には例えば、パルス印加装置１３０により、電圧パルスが印加された抵抗変化型素子１００の抵抗値が読み出され、抵抗値が第３閾値抵抗値より低くなっているか否かがセンスアンプを用いて判定される。判定結果がＮＯであれば、抵抗変化型不揮発性記憶装置１４０へのデータ書き込みは終了する（エンド）。
ステップＳ３０３の判定結果がＹＥＳであれば、ベリファイ書き込み動作の回数が第２閾値回数を超えているか否かの判定が行われる（ステップＳ３０４）。第２閾値回数は、１としてもよいし、２以上の所定の自然数でもよい。
ベリファイ書き込み動作の回数は、例えば、同一の抵抗変化型素子に対して、データ書き込み開始後に印加された電圧パルスの個数としてもよいし、ステップＳ３０３の判定でＹＥＳとなった回数としてもよい。ベリファイ書き込み動作の回数は、例えば、抵抗変化型不揮発性記憶装置１４０が備えるデータラッチなどに記憶されていてもよい。
ステップＳ３０４の判定結果がＮＯであれば、ステップＳ３０１に戻る。
ステップＳ３０４の判定結果がＹＥＳであれば、ＨＲｖフラグに１が代入され（ステップＳ３０５）、その後ステップＳ３０１に戻る。
ステップＳ３０１において、ＨＲｖフラグの値が１の場合（Ｓ３０１でＹＥＳ）、書き込み対象となる抵抗変化型素子１００に第２電圧パルスが印加される（ステップＳ３０６）。
次に、電圧パルスが印加された抵抗変化型素子１００について、判定条件を満たすか否かの判定、すなわち、その抵抗変化型素子１００の抵抗値が第４閾値抵抗値よりも小さいか否かの判定が行われる（ステップＳ３０７）。第４閾値抵抗値＜第３閾値抵抗値である。すなわち、本実施形態のように、抵抗変化型素子１００を低抵抗状態から高抵抗化状態へと変化させる場合には、判定に用いる閾値抵抗値が低い方が、判定結果がＹＥＳとなりやすい。よって、相対的に低い第４閾値抵抗値を用いる判定条件の方が、相対的に高い第３閾値抵抗値を用いる判定条件よりも、緩和されているということができる。具体的には例えば、パルス印加装置１３０により、電圧パルスが印加された抵抗変化型素子１００の抵抗値が読み出され、第４閾値抵抗値との大小関係がセンスアンプを用いて判定される。判定結果がＮＯであれば、抵抗変化型不揮発性記憶装置１４０へのデータ書き込みは終了する（エンド）。
ステップＳ３０７の判定結果がＹＥＳであれば、ステップＳ３０１に戻る。すなわち、ステップＳ３０７の判定結果がＮＯとなるまで、その抵抗変化型素子１００への第１電圧パルスの印加が繰り返される。
なお、ステップＳ３０２で印加される第２電圧パルスと、ステップＳ３０６で印加される第２電圧パルスとは、同一であってもよいし、異なっていてもよい。具体的には例えば、両者の電圧は同一であってもよいし、異なっていてもよい。あるいは例えば、両者のパルス幅は同一であってもよいし、異なっていてもよい。各第２電圧パルスは、単一のパルスであってもよいし、複数のパルスから構成されてもよい。
かかる動作方法において、ベリファイ書き込み動作回数が第２閾値回数を超えた後は、緩和された判定条件である「抵抗値が第４閾値抵抗値より低くなっているか否か」を用いて判定が実行される。このため、ベリファイ書き込み動作が、より早期に終了し、書き込み速度が向上される。
第２参考形態においても、第１実施形態と同様の変形が可能である。
第２参考形態と第１参考形態とを組み合わせてもよい。この場合において、第１閾値回数と第２閾値回数とは、等しくてもよいし、等しくなくてもよい。
（第２実施形態）
第２実施形態は、複数の抵抗変化型素子を低抵抗状態へと変化させる書き込みを行う場合に、ベリファイ書き込み動作の平均回数に応じて判定条件を緩和するものである。
第２実施形態の抵抗変化型不揮発性記憶装置の書き込み方法は、第１実施形態の抵抗変化型不揮発性記憶装置の書き込み方法であって、抵抗値が第１閾値抵抗値より高い閾値抵抗値を第２閾値抵抗値として、ベリファイ書き込み動作は、第１電圧パルスが印加された後の抵抗変化型素子の抵抗値を読み取り、読み取られた抵抗値が第１閾値抵抗値より高くなっていると判定された抵抗変化型素子に対し、再度、第１電圧パルスを印加するものであり、ベリファイ書き込み動作において、書き込み対象となっている複数個の抵抗変化型素子の全部または一部に対してそれまでに行なわれたベリファイ書き込み動作の平均回数が第１閾値回数を超えている場合には、第１電圧パルスが印加された後の抵抗変化型素子の抵抗値が、第２閾値抵抗値より高い時に、新たに第１電圧パルスがその抵抗変化型素子に印加されるものである。
別の言い方をすれば、第２実施形態の抵抗変化型不揮発性記憶装置の書き込み方法は、第１実施形態の抵抗変化型不揮発性記憶装置の書き込み方法であって、抵抗値が第１閾値抵抗値より高い閾値抵抗値を第２閾値抵抗値として、ベリファイ書き込み動作は、第１電圧パルスが印加された後の抵抗変化型素子の抵抗値を読み取り、読み取られた抵抗値が第１閾値抵抗値より高くなっていると判定された抵抗変化型素子に対し、再度、第１電圧パルスを印加するものであり、ベリファイ書き込み動作において、書き込み対象となっている複数個の抵抗変化型素子の全部または一部に対してそれまでに行なわれたベリファイ書き込み動作の平均回数が第１閾値回数を超えた場合には、第１電圧パルスが印加された後、その抵抗変化型素子の抵抗値が第２閾値抵抗値より高くなっていなければ、第１電圧パルスがその抵抗変化型素子に印加されないものである。
第２実施形態の抵抗変化型不揮発性記憶装置は、第１実施形態の抵抗変化型不揮発性記憶装置であって、パルス印加装置が上記書き込み方法を実行するものである。
［装置構成］
第２実施形態の抵抗変化型不揮発性記憶装置の構成は、パルス印加装置の動作（抵抗変化型不揮発性記憶装置の動作方法）を除き、第１実施形態の抵抗変化型不揮発性記憶装置と同様とすることができる。よって、第１実施形態と第２実施形態とで共通する構成要素については同一の符号および名称を付して、詳細な説明を省略する。
［書き込み方法（抵抗変化型不揮発性記憶装置の動作方法）］
図６は、第２実施形態にかかる抵抗変化型不揮発性記憶装置の書き込み方法の一例を示すフローチャートである。図６に示す動作は、パルス印加装置１３０の制御により実行されうる。
抵抗変化型不揮発性記憶装置１４０へのデータ書き込みが開始されると（スタート）、まず、判定条件を緩和すべきか否かを示すＬＲｖフラグの値がチェックされる（ステップＳ４０１）。ＬＲｖフラグは、初期状態においてゼロとなっている。
ＬＲｖフラグの値がゼロの場合（Ｓ４０１でＮＯ）、書き込み対象となる抵抗変化型素子１００に第１電圧パルスが印加される（ステップＳ４０２）。
次に、電圧パルスが印加された抵抗変化型素子１００について、判定条件を満たすか否かの判定、すなわち、その抵抗変化型素子１００の抵抗値が第１閾値抵抗値よりも大きいか否かの判定が行われる（ステップＳ４０３）。具体的には例えば、パルス印加装置１３０により、電圧パルスが印加された抵抗変化型素子１００の抵抗値が読み出され、抵抗値が第１閾値抵抗値より高くなっているか否かがセンスアンプを用いて判定される。判定結果がＮＯであれば、低抵抗化（ＬＲ化）対象の全素子への書き込みが終了したか否かの判定が行われる（ステップ４０８）。判定結果がＮＯであれば、次のＬＲ化対象の素子について、ステップ４０１に進む。判定結果がＹＥＳであれば、抵抗変化型不揮発性記憶装置１４０へのデータ書き込みは終了する（エンド）。
ステップＳ４０３の判定結果がＹＥＳであれば、ベリファイ書き込み動作の平均回数が第１閾値回数を超えているか否かの判定が行われる（ステップＳ４０４）。第１閾値回数は、例えば、０．１等とすることができる。
ベリファイ書き込み動作の平均回数は、例えば、データ書き込み開始後に印加された電圧パルスの合計を、書き込みが終了している抵抗変化型素子の個数で割った数としてもよいし、ステップＳ４０３の判定でＹＥＳとなった回数の合計を、書き込みが終了している抵抗変化型素子の個数で割った数としてもよい。データ書き込み開始後に印加された電圧パルスの合計、ステップＳ４０３の判定でＹＥＳとなった回数の合計、および、書き込みが終了している抵抗変化型素子の個数等は、例えば、抵抗変化型不揮発性記憶装置１４０が備えるデータラッチなどに記憶されていてもよい。
ステップＳ４０４の判定結果がＮＯであれば、ステップＳ４０１に戻る。
ステップＳ４０４の判定結果がＹＥＳであれば、ＬＲｖフラグに１が代入され（ステップＳ４０５）、その後ステップＳ４０１に戻る。
ステップＳ４０１において、ＬＲｖフラグの値が１の場合（Ｓ４０１でＹＥＳ）、書き込み対象となる抵抗変化型素子１００に第１電圧パルスが印加される（ステップＳ４０６）。
次に、電圧パルスが印加された抵抗変化型素子１００について、判定条件を満たすか否かの判定、すなわち、その抵抗変化型素子１００の抵抗値が第２閾値抵抗値よりも大きいか否かの判定が行われる（ステップＳ４０７）。第２閾値抵抗値については第１参考形態と同様とすることができるので、詳細な説明を省略する。判定結果がＮＯであれば、低抵抗化（ＬＲ化）対象の全素子への書き込みが終了したか否かの判定が行われる（ステップ４０８）。判定結果がＮＯであれば、次のＬＲ化対象の素子について、ステップ４０１に進む。判定結果がＹＥＳであれば、抵抗変化型不揮発性記憶装置１４０へのデータ書き込みは終了する（エンド）。
ステップＳ４０７の判定結果がＹＥＳであれば、ステップＳ４０１に戻る。すなわち、ステップＳ４０７の判定結果がＮＯとなるまで、その抵抗変化型素子１００への第１電圧パルスの印加が繰り返される。
なお、ステップＳ４０２で印加される第１電圧パルスと、ステップＳ４０６で印加される第１電圧パルスとは、同一であってもよいし、異なっていてもよい。具体的には例えば、両者の電圧は同一であってもよいし、異なっていてもよい。あるいは例えば、両者のパルス幅は同一であってもよいし、異なっていてもよい。各第１電圧パルスは、単一のパルスであってもよいし、複数のパルスから構成されてもよい。
かかる動作方法において、ベリファイ書き込み動作回数が第１閾値回数を超えた後は、緩和された判定条件である「抵抗値が第２閾値抵抗値より高くなっているか否か」を用いて判定が実行される。このため、ベリファイ書き込み動作が、より早期に終了し、書き込み速度が向上される。
第２実施形態においても、第１実施形態と同様の変形が可能である。
また、第２実施形態を、第１参考形態および第２参考形態のいずれか一方ないし両方と組み合わせてもよい。
（第３実施形態）
第３実施形態は、複数の抵抗変化型素子を高抵抗状態へと変化させる書き込みを行う場合に、ベリファイ書き込み動作の平均回数に応じて判定条件を緩和するものである。
第３実施形態の抵抗変化型不揮発性記憶装置の書き込み方法は、第１実施形態の抵抗変化型不揮発性記憶装置の書き込み方法であって、抵抗値が第３閾値抵抗値より低い閾値抵抗値を第４閾値抵抗値として、ベリファイ書き込み動作は、第２電圧パルスが印加された後の抵抗変化型素子の抵抗値を読み取り、読み取られた抵抗値が第３閾値抵抗値より低くなっていると判定された抵抗変化型素子に対し、再度、第２電圧パルスを印加するものであり、ベリファイ書き込み動作において、書き込み対象となっている複数個の抵抗変化型素子の全部または一部に対してそれまでに行なわれたベリファイ書き込み動作の平均回数が第２閾値回数を超えている場合には、第２電圧パルスが印加された後の抵抗変化型素子の抵抗値が、第４閾値抵抗値より低い時に、新たに第２電圧パルスがその抵抗変化型素子に印加されるものである。
別の言い方をすれば、第３実施形態の抵抗変化型不揮発性記憶装置の書き込み方法は、第１実施形態の抵抗変化型不揮発性記憶装置の書き込み方法であって、抵抗値が第３閾値抵抗値より低い閾値抵抗値を第４閾値抵抗値として、ベリファイ書き込み動作は、第２電圧パルスが印加された後の抵抗変化型素子の抵抗値を読み取り、読み取られた抵抗値が第３閾値抵抗値より低くなっていると判定された抵抗変化型素子に対し、再度、第２電圧パルスを印加するものであり、ベリファイ書き込み動作において、書き込み対象となっている複数個の抵抗変化型素子の全部または一部に対してそれまでに行なわれたベリファイ書き込み動作の平均回数が第２閾値回数を超えた場合には、第２電圧パルスが印加された後、その抵抗変化型素子の抵抗値が第４閾値抵抗値より低くなっていなければ、第２電圧パルスがその抵抗変化型素子に印加されないものである。
第３実施形態の抵抗変化型不揮発性記憶装置は、第１実施形態の抵抗変化型不揮発性記憶装置であって、パルス印加装置が上記書き込み方法を実行するものである。
［装置構成］
第３実施形態の抵抗変化型不揮発性記憶装置の構成は、パルス印加装置の動作（抵抗変化型不揮発性記憶装置の動作方法）を除き、第１実施形態の抵抗変化型不揮発性記憶装置と同様とすることができる。よって、第１実施形態と第３実施形態とで共通する構成要素については同一の符号および名称を付して、詳細な説明を省略する。
［書き込み方法（抵抗変化型不揮発性記憶装置の動作方法）］
図７は、第３実施形態にかかる抵抗変化型不揮発性記憶装置の書き込み方法の一例を示すフローチャートである。図７に示す動作は、パルス印加装置１３０の制御により実行されうる。
抵抗変化型不揮発性記憶装置１４０へのデータ書き込みが開始されると（スタート）、まず、判定条件を緩和すべきか否かを示すＨＲｖフラグの値がチェックされる（ステップＳ５０１）。ＨＲｖフラグは、初期状態においてゼロとなっている。
ＨＲｖフラグの値がゼロの場合（Ｓ５０１でＮＯ）、書き込み対象となる抵抗変化型素子１００に第２電圧パルスが印加される（ステップＳ５０２）。
次に、電圧パルスが印加された抵抗変化型素子１００について、判定条件を満たすか否かの判定、すなわち、その抵抗変化型素子１００の抵抗値が第３閾値抵抗値よりも小さいか否かの判定が行われる（ステップＳ５０３）。具体的には例えば、パルス印加装置１３０により、電圧パルスが印加された抵抗変化型素子１００の抵抗値が読み出され、抵抗値が第３閾値抵抗値より低くなっているか否かがセンスアンプを用いて判定される。判定結果がＮＯであれば、高抵抗化（ＨＲ化）対象の全素子への書き込みが終了したか否かの判定が行われる（ステップ５０８）。判定結果がＮＯであれば、次のＨＲ化対象の素子について、ステップ５０１に進む。判定結果がＹＥＳであれば、抵抗変化型不揮発性記憶装置１４０へのデータ書き込みは終了する（エンド）。
ステップＳ５０３の判定結果がＹＥＳであれば、ベリファイ書き込み動作の平均回数が第２閾値回数を超えているか否かの判定が行われる（ステップＳ５０４）。第２閾値回数は、例えば、０．１等とすることができる。
ベリファイ書き込み動作の平均回数は、例えば、データ書き込み開始後に印加された電圧パルスの合計を、書き込みが終了している抵抗変化型素子の個数で割った数としてもよい。また、ベリファイ書き込み動作の平均回数は、ステップＳ５０３の判定でＹＥＳとなった回数の合計を、書き込みが終了している抵抗変化型素子の個数で割った数としてもよい。データ書き込み開始後に印加された電圧パルスの合計、ステップＳ５０３の判定でＹＥＳとなった回数の合計、および、書き込みが終了している抵抗変化型素子の個数等は、例えば、抵抗変化型不揮発性記憶装置１４０が備えるデータラッチなどに記憶されていてもよい。
ステップＳ５０４の判定結果がＮＯであれば、ステップＳ５０１に戻る。
ステップＳ５０４の判定結果がＹＥＳであれば、ＨＲｖフラグに１が代入され（ステップＳ５０５）、その後ステップＳ５０１に戻る。
ステップＳ５０１において、ＨＲｖフラグの値が１の場合（Ｓ５０１でＹＥＳ）、書き込み対象となる抵抗変化型素子１００に第２電圧パルスが印加される（ステップＳ５０６）。
次に、電圧パルスが印加された抵抗変化型素子１００について、判定条件を満たすか否かの判定、すなわち、その抵抗変化型素子１００の抵抗値が第４閾値抵抗値よりも小さいか否かの判定が行われる（ステップＳ５０７）。第４閾値抵抗値については第２参考形態と同様とすることができるので、詳細な説明を省略する。判定結果がＮＯであれば、高抵抗化（ＨＲ化）対象の全素子への書き込みが終了したか否かの判定が行われる（ステップ５０８）。判定結果がＮＯであれば、次のＨＲ化対象の素子について、ステップ５０１に進む。判定結果がＹＥＳであれば、抵抗変化型不揮発性記憶装置１４０へのデータ書き込みは終了する（エンド）。
ステップＳ５０７の判定結果がＹＥＳであれば、ステップＳ５０１に戻る。すなわち、ステップＳ５０７の判定結果がＮＯとなるまで、その抵抗変化型素子１００への第１電圧パルスの印加が繰り返される。
なお、ステップＳ５０２で印加される第２電圧パルスと、ステップＳ５０６で印加される第２電圧パルスとは、同一であってもよいし、異なっていてもよい。具体的には例えば、両者の電圧は同一であってもよいし、異なっていてもよい。あるいは例えば、両者のパルス幅は同一であってもよいし、異なっていてもよい。各第２電圧パルスは、単一のパルスであってもよいし、複数のパルスから構成されてもよい。
かかる動作方法において、ベリファイ書き込み動作回数が第２閾値回数を超えた後は、緩和された判定条件である「抵抗値が第４閾値抵抗値より低くなっているか否か」を用いて判定が実行される。このため、ベリファイ書き込み動作が、より早期に終了し、書き込み速度が向上される。
第３実施形態においても、第１実施形態と同様の変形が可能である。
また、第３実施形態を、第１参考形態、第２参考形態、第２実施形態と任意に組み合わせてもよい。
（第３参考形態）
図８は、第３参考形態にかかる抵抗変化型不揮発性記憶装置の概略構成を示すブロック図である。
（１）装置構成
図８に示すように、第３参考形態に係る抵抗変化型不揮発性記憶装置２００は、半導体基板上に、メモリ本体部２０１を備えており、メモリ本体部２０１は、図２と同様の構成を有する１Ｔ１Ｒ型メモリセルで構成されたメモリセルアレイ２０２を備える。さらに、行選択回路２０８と、ワード線ドライバＷＬＤおよびソース線ドライバＳＬＤを備える行ドライバ２０７と、列選択回路２０３と、データの書き込みを行うための書き込み回路２０６とを備える。さらに、選択ビット線に流れる電流量を検出し、高抵抗状態をデータ「０」と判定し、また低抵抗状態をデータ「１」と判定するセンスアンプ２０４と、端子ＤＱを介して入出力データの入出力処理を行うデータ入出力回路２０５と、書き込み用電源２１１と、を備える。
抵抗変化型不揮発性記憶装置２００は、さらに、外部から入力されるアドレス信号を受け取るアドレス入力回路２０９と、外部から入力されるコントロール信号に基づいて、メモリ本体部２０１の動作を制御する制御回路２１０とを備えている。
メモリセルアレイ２０２は、半導体基板の上に形成された、互いに交差するように配列された複数のワード線ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、・・・および複数のビット線ＢＬ０、ＢＬ１、ＢＬ２、・・・とを備える。これらのワード線ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、・・・、およびビット線ＢＬ０、ＢＬ１、ＢＬ２、・・・の交点に対応してそれぞれ設けられた複数のＮＭＯＳのトランジスタＮ１１、Ｎ１２、Ｎ１３、Ｎ１４、・・・、Ｎ２１、Ｎ２２、Ｎ２３、Ｎ２４、・・・、Ｎ３１、Ｎ３２、Ｎ３３、Ｎ３４、・・・（以下、「トランジスタＮ１１、Ｎ１２、・・・」と表す）と、トランジスタＮ１１、Ｎ１２、・・・と１対１に直列接続された複数の抵抗変化型素子Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１４、・・・、Ｒ２１、Ｒ２２、Ｒ２３、Ｒ２４、・・・、Ｒ３１、Ｒ３２、Ｒ３３、Ｒ３４、・・・（以下、「抵抗変化型素子Ｒ１１、Ｒ１２、・・・」と表す）とを備える。複数のビット線と複数のワード線との交点に対応して設けられた、個々のＮＭＯＳのトランジスタと個々の抵抗変化型素子との直列接続された構造が、メモリセルＭ１１、Ｍ１２、Ｍ１３、Ｍ１４、・・・、Ｍ２１、Ｍ２２、Ｍ２３、Ｍ２４、・・・Ｍ３１、Ｍ３２、Ｍ３３、Ｍ３４、・・・（以下、「メモリセルＭ１１、Ｍ１２、・・・」と表す）を構成している。
図８に示すように、トランジスタＮ１１、Ｎ２１、Ｎ３１、・・・のゲートはワード線ＷＬ０に接続され、トランジスタＮ１２、Ｎ２２、Ｎ３２、・・・のゲートはワード線ＷＬ１に接続される。さらに、トランジスタＮ１３、Ｎ２３、Ｎ３３、・・・のゲートはワード線ＷＬ２に接続され、トランジスタＮ１４、Ｎ２４、Ｎ３４、・・・のゲートはワード線ＷＬ３に接続されている。
トランジスタＮ１１、Ｎ２１、Ｎ３１、・・・およびトランジスタＮ１２、Ｎ２２、Ｎ３２、・・・はソース線ＳＬ０に共通に接続され、トランジスタＮ１３、Ｎ２３、Ｎ３３、・・・およびトランジスタＮ１４、Ｎ２４、Ｎ３４、・・・はソース線ＳＬ２に共通に接続されている。すなわち、ソース線ＳＬ０、ＳＬ２、・・・は、ワード線ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、・・・に対して平行となり、ビット線ＢＬ０、ＢＬ１、ＢＬ２、・・・に対して交差（本実施形態では、垂直方向）するように配置されている。
なお、上記の構成例では、ソース線はワード線と平行に配置されているが、ビット線と平行に配置してもよい。また、ソース線は、プレート線として接続されるトランジスタに共通の電位を与える構成としているが、行選択回路２０８と同様の構成のソース線選択回路を有し、選択されたソース線と非選択のソース線を異なる電圧（極性も含む）で駆動する構成としてもよい。
抵抗変化型素子Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１４、・・・はビット線ＢＬ０に接続され、抵抗変化型素子Ｒ２１、Ｒ２２、Ｒ２３、Ｒ２４、・・・はビット線ＢＬ１に接続されている。さらに、抵抗変化型素子Ｒ３１、Ｒ３２、Ｒ３３、Ｒ３４、・・・はビット線ＢＬ２に接続されている。このように、実施形態におけるメモリセルアレイ２０２は、抵抗変化型素子Ｒ１１、Ｒ２１、Ｒ３１、・・・がＮＭＯＳトランジスタＮ１１、Ｎ２１、Ｎ３１・・・を介さずに、対応するビット線ＢＬ０、ＢＬ１、ＢＬ２、・・・に直接接続される構成である。
制御回路２１０は、データの書き込みサイクルにおいては、データ入出力回路２０５に入力された入力データＤｉｎに応じて、書き込み用電圧の印加を指示する書き込み信号を書き込み回路２０６へ出力する。他方、データの読み出しサイクルにおいて、制御回路２１０は、読み出し動作を指示する読み出し信号をセンスアンプ２０４へ出力する。
行選択回路２０８は、アドレス入力回路２０９から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、行ドライバ２０７を介して、複数のワード線ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、・・・のうちの何れかを選択する。そして、選択されたワード線に対応するワード線ドライバ回路ＷＬＤから、その選択されたワード線に対して、所定の電圧を印加する。
同様に、行選択回路２０８は、アドレス入力回路２０９から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、複数のソース線ＳＬ０、ＳＬ２、・・・のうちの何れかを選択する。そして、選択されたソース線に対応するソース線ドライバ回路ＳＬＤから、その選択されたソース線に対して、所定の電圧を印加する。
書き込み回路２０６は、制御回路２１０から出力された書き込み信号（図示せず）を受け取った場合、列選択回路２０３により選択されたビット線に対して書き込み用電圧を印加する。
書き込み用電源２１１は、ワード線用電圧Ｖｗ及びソース線用電圧Ｖｓを行ドライバ２０７に供給し、また、ビット線用電圧Ｖｂを書き込み回路２０６に供給する。
図９は、第３参考形態にかかる抵抗変化型不揮発性記憶装置が備えるセンスアンプの概略構成の一例を示す回路図である。
センスアンプ２０４は、一例として、ミラー比が１対１のカレントミラー回路２１８と、サイズが等しいクランプトランジスタ２１９、２２０と、基準回路２２１、および差動アンプ２２４から構成される。基準回路２２１は、読み出し用基準電流生成回路７０２と、ＬＲ化用基準電流生成回路７０３と、ＨＲ化用基準電流生成回路７０４から構成される。
読み出し用基準電流生成回路７０２では、選択トランジスタ２２２と読み出し用基準抵抗Ｒｒｅｆとが直列に接続されたブランチの一端が接地電位に接続され、他方の端子がクランプトランジスタ２１９のソース端子と接続される。また、選択トランジスタ２２２のゲート端子には、読み出しイネーブル信号Ｃ１が入力され、読み出しイネーブル信号Ｃ１により、選択トランジスタ２２２は、導通／非導通状態を切り換えられる。
同様に、ＬＲ化用基準電流生成回路７０３では、選択トランジスタ２２３とＬＲベリファイ用の基準抵抗ＲＬ（ＲＬ＜Ｒｒｅｆ）とが直列に接続されたブランチの一端が接地電位に接続され、他方の端子がクランプトランジスタ２１９のソース端子と接続される。また、選択トランジスタ２２３のゲート端子には、ＬＲベリファイイネーブル信号Ｃ２が入力され、ＬＲベリファイイネーブル信号Ｃ２により、選択トランジスタ２２３は、導通／非導通状態を切り換えられる。
同様に、ＨＲ化用基準電流生成回路７０４では、選択トランジスタ２２７とＨＲベリファイ用の基準抵抗ＲＨ（ＲＨ＞Ｒｒｅｆ）とが直列に接続されたブランチの一端が接地電位に接続され、他方の端子がクランプトランジスタ２１９のソース端子と接続される。また、選択トランジスタ２２７のゲート端子には、ＨＲベリファイイネーブル信号Ｃ３が入力され、ＨＲベリファイイネーブル信号Ｃ３により、選択トランジスタ２２７は、導通／非導通状態を切り換えられる。
クランプトランジスタ２１９、２２０は、ゲート端子にクランプ電圧ＶＣＬＰ（ＶＣＬＰ＜ＶＤＤ）が入力され、クランプトランジスタ２２０のソース端子は、列選択回路２０３とビット線を介して、メモリセルと接続される。クランプトランジスタ（ここではＮ型ＭＯＳトランジスタ）２１９、２２０のドレイン端子は、それぞれカレントミラー回路２１８を構成するトランジスタ（ここではＰ型ＭＯＳトランジスタ）２２５、２２６のドレイン端子と接続される。クランプトランジスタ２２０のドレイン端子電位は、差動アンプ２２４により、基準電圧ＶＲＥＦ（一例として１．１Ｖ）と比較され、基準電圧ＶＲＥＦより高いか低いかが判定され、その判定結果がセンスアンプ出力ＳＡＯとしてデータ入出力回路２０５に伝達される。
図１０は、第３参考形態にかかる抵抗変化型不揮発性記憶装置の書き込み方法におけるセンスアンプの判定レベルを示す模式図で、あるメモリセル領域に対して書き込みを行った時の、抵抗値（縦軸）とビット数（横軸）との関係を示している。
センスアンプ２０４は、図１０に示すように、ＨＲ状態にあるメモリセルの抵抗値とＬＲ状態にあるメモリセルの抵抗値との間に、読み出し用基準抵抗Ｒｒｅｆの判定レベルを有する。さらに、センスアンプ２０４は、読み出し用基準抵抗Ｒｒｅｆより小さいＬＲベリファイ用基準抵抗ＲＬ（ＲＬ＜Ｒｒｅｆ）と、読み出し用基準抵抗Ｒｒｅｆより大きいＨＲベリファイ用基準抵抗ＲＨ（Ｒｒｅｆ＜ＲＨ）の判定レベルを有する。
ＬＲベリファイ用基準抵抗ＲＬは、抵抗変化型素子のＬＲ書き込みが完了したか否かを判定するために用いられる。ＨＲベリファイ用基準抵抗ＲＨは、抵抗変化型素子のＨＲ書き込みが完了したか否かを判定するために用いられる。読み出し用基準抵抗Ｒｒｅｆは、抵抗変化型素子が高抵抗状態にあるか低抵抗状態にあるかを判定するために用いられる。
（２）動作
以上のように構成された抵抗変化型不揮発性記憶装置について、以下、主要な回路ブロックの動作を説明し、その後、抵抗変化型不揮発性記憶装置の読み出し動作、および書き込み動作を説明する。
まず、図９に示されるセンスアンプ２０４の動作を説明する。センスアンプ２０４は、抵抗変化型素子をＬＲ化するＬＲ書き込み工程では、書き込み回路２０６より低抵抗化電圧パルスセット１４（図１１Ｂを参照）を印加後、列選択回路２０３とビット線を介して、対象メモリセルと接続される。この時、メモリセルには、クランプ電圧ＶＣＬＰからクランプトランジスタ２１９、２２０のしきい値電圧（Ｖｔｈ）分低下した電圧（ＶＣＬＰ−Ｖｔｈ）より大きな電圧が印加されない構成となっている。
一方、基準回路２２１では、ＬＲベリファイイネーブル信号Ｃ２により、選択トランジスタ２２３が活性化され、導通状態になり、ＬＲ化用基準抵抗ＲＬが選択される。その他の選択トランジスタ２２２、２２７は、読み出しイネーブル信号Ｃ１及び、ＨＲベリファイイネーブル信号Ｃ３により非活性化され、非導通状態にされ、基準電流Ｉｒｅｆ（≒（ＶＣＬＰ−Ｖｔｈ）／ＲＬ）が流れる。
従って、基準電流Ｉｒｅｆがカレントミラー回路２１８により転写され、負荷電流ＩＬとしては、Ｉｒｅｆとほぼ同じ電流が流れ（ＩＬ＝Ｉｒｅｆ）、この負荷電流ＩＬとメモリセル電流Ｉｃの大小関係がクランプトランジスタ２２０で比較される。その比較結果に依存して、クランプトランジスタ２２０のドレイン端子電圧が基準電圧ＶＲＥＦ（一例として１．１Ｖ）より高くなるか低くなるかが差動アンプ２２４により検知され、差動アンプ２２４は、センスアンプ出力ＳＡＯを出力する。
ここで、低抵抗化電圧パルスセット１４印加後の抵抗変化型素子の抵抗値をＲＬｔとした場合に、メモリセル電流Ｉｃ（＝（ＶＣＬＰ−Ｖｔｈ）／ＲＬｔ）が流れる。この時、負荷電流ＩＬ＞メモリセル電流Ｉｃならば、クランプトランジスタ２２０のドレイン端子電圧が、所定時間後に基準電圧ＶＲＥＦより高くなり、センスアンプ出力ＳＡＯは、Ｌレベルを出力する。つまり、選択メモリセルが、ＬＲ化用基準抵抗ＲＬより高い抵抗状態の場合には、センスアンプ２０４は、“０”、このとき、フェイル（Ｆａｉｌ）と判定する（ベリファイフェイル）。
一方、負荷電流ＩＬ≦メモリセル電流Ｉｃならば、クランプトランジスタ２２０のドレイン端子電圧が、所定時間後に基準電圧ＶＲＥＦ以下になり、センスアンプ出力ＳＡＯは、Ｈレベルを出力する。つまり、選択メモリセルが、ＬＲベリファイ用基準抵抗ＲＬと同じか、ＬＲベリファイ用基準抵抗ＲＬより低い抵抗状態の場合には、センスアンプ２０４は、“１”、このとき、パス（Ｐａｓｓ）と判定し、対象メモリセルのＬＲ書き込みが完了していることを示す。
同様に、ＨＲ書き込み工程では、書き込み回路２０６より高抵抗化電圧パルスセット１３（図１１Ａを参照）を印加後、列選択回路２０３とビット線を介して、対象メモリセルと接続される。この時、メモリセルには、クランプ電圧ＶＣＬＰからクランプトランジスタ２１９、２２０のしきい値電圧（Ｖｔｈ）分低下した電圧（ＶＣＬＰ−Ｖｔｈ）より大きな電圧が印加されない構成となっている。
一方、基準回路２２１は、ＨＲベリファイイネーブル信号Ｃ３により、選択トランジスタ２２７が活性化され、導通状態になり、ＨＲ化用基準抵抗ＲＨが選択される。その他の選択トランジスタ２２２、２２３は、読み出しイネーブル信号Ｃ１及び、ＬＲベリファイイネーブル信号Ｃ２により非活性化され、非導通状態にされ、基準電流Ｉｒｅｆ（≒（ＶＣＬＰ−Ｖｔｈ）／ＲＨ）が流れる。
従って、基準電流Ｉｒｅｆがカレントミラー回路２１８により転写され、負荷電流ＩＬとしては、Ｉｒｅｆとほぼ同じ電流が流れ（ＩＬ＝Ｉｒｅｆ）、この負荷電流ＩＬとメモリセル電流Ｉｃの大小関係がクランプトランジスタ２２０で比較される。
ここで、高抵抗化電圧パルスセット１３印加後の抵抗変化型素子の抵抗値をＲＨｔとした場合に、メモリセル電流Ｉｃ（＝（ＶＣＬＰ−Ｖｔｈ）／ＲＨｔ）が流れる。この時、負荷電流ＩＬ≦メモリセル電流Ｉｃならば、クランプトランジスタ２２０のドレイン端子電圧が、所定時間後に基準電圧ＶＲＥＦ以下になり、センスアンプ出力ＳＡＯは、Ｈレベルを出力する。つまり、選択メモリセルが、ＨＲ化用基準抵抗ＲＨと同じか、ＬＲベリファイ用基準抵抗ＲＬより低い抵抗状態の場合には、センスアンプ２０４は、“１”、このとき、フェイル（Ｆａｉｌ）と判定する（ベリファイフェイル）。
一方、負荷電流ＩＬ＞メモリセル電流Ｉｃならば、クランプトランジスタ２２０のドレイン端子電圧が、所定時間後に基準電圧ＶＲＥＦより高くなり、センスアンプ出力ＳＡＯは、Ｌレベルを出力する。つまり、選択メモリセルが、ＨＲベリファイ用基準抵抗ＲＨより高い抵抗状態の場合には、センスアンプ２０４は、“０”、このとき、パス（Ｐａｓｓ）と判定し、対象メモリセルのＨＲ書き込みが完了していることを示す。
読み出し時には、基準回路２２１は、読み出しイネーブル信号Ｃ１により、選択トランジスタ２２２が活性化され、導通状態になり、読み出し用基準抵抗Ｒｒｅｆが選択される。その他の選択トランジスタ２２３、２２７は、ＬＲ化イネーブル信号Ｃ２、ＨＲ化イネーブル信号Ｃ３により非活性化され、非導通状態にされ、基準電流Ｉｒｅｆ（＝（ＶＣＬＰ−Ｖｔｈ）／Ｒｒｅｆ）が流れる。
従って、基準電流Ｉｒｅｆがカレントミラー回路２１８により転写され、負荷電流ＩＬとしては、Ｉｒｅｆとほぼ同じ電流が流れ（ＩＬ＝Ｉｒｅｆ）、この負荷電流ＩＬとメモリセル電流Ｉｃの大小関係を比較される。その比較結果に依存して、クランプトランジスタ２２０のドレイン端子電圧が基準電圧ＶＲＥＦより高くなるか低くなるかが検知され、差動アンプ２２４は、センスアンプ出力ＳＡＯを出力する。
ここで、高抵抗状態のメモリセルの抵抗値をＲｈｒ、低抵抗状態のメモリセルの抵抗値をＲｌｒ（Ｒｈｒ＞Ｒｒｅｆ＞Ｒｌｒ）とした場合に、選択メモリセルが高抵抗状態である時には、メモリセル電流Ｉｃ（＝（ＶＣＬＰ−Ｖｔｈ）／Ｒｈｒ）が流れる。この時、負荷電流ＩＬ＞メモリセル電流Ｉｃとなり、クランプトランジスタ２２０のドレイン端子電圧が、基準電圧ＶＲＥＦより高くなり、センスアンプ出力ＳＡＯは、Ｌレベルを出力する。つまり、選択メモリセルが読み出し用基準抵抗Ｒｒｅｆより高い高抵抗状態（Ｒｈｒ）の場合には、センスアンプ２０４は、“０”データと判定する。
一方、選択メモリセルが低抵抗状態である時には、メモリセル電流Ｉｃ（＝（ＶＣＬＰ−Ｖｔｈ）／Ｒｌｒ）が流れる。この時、負荷電流ＩＬ≦メモリセル電流Ｉｃとなり、クランプトランジスタ２２０のドレイン端子電圧が、基準電圧ＶＲＥＦ以下になり、センスアンプ出力ＳＡＯは、Ｈレベルを出力する。つまり、選択メモリセルが読み出し用基準抵抗Ｒｒｅｆと同じか、読み出し用基準抵抗Ｒｒｅｆより低い低抵抗状態（Ｒｌｒ）の場合には、センスアンプ２０４は、“１”データと判定する。
図１１Ａは、第３参考形態にかかる抵抗変化型不揮発性記憶装置の高抵抗化時におけるベリファイ書き込み動作を説明するための模式的なフローチャートである。
図２に示した１Ｔ１Ｒ型メモリセルにおいて、高抵抗化電圧パルスセット１３を印加し（Ｓ６０１）、その後、書き込み対象セルのセル電流が所定のＨＲセル電流レベルよりも少なくなっているか否か、すなわち、ＨＲ書き込みが完了（ＨＲベリファイをＰａｓｓ）したかどうかを判定する（Ｓ６０２）。
ここで、もし、ＨＲベリファイの判定（Ｓ６０２）がＮＯの場合（ベリファイフェイル）、再度、高抵抗化電圧パルスセット１３が書き込み対象セルに印加され（Ｓ６０１）、ＨＲベリファイの判定が行われる（Ｓ６０２）。この動作は、以降、ＨＲベリファイの判定（Ｓ６０２）でＹＥＳとなるまで繰り返される。
ここで一例として、高抵抗化電圧パルスセット１３は、負電圧のプレ電圧パルス１５（プレ電圧Ｖｐｈ＝−１．０Ｖ、パルス幅５０ｎｓ）と、正電圧の高抵抗化電圧パルス１６（ＨＲ化電圧ＶＨ、パルス幅５０ｎｓ）の２パルスから構成されている。負電圧のプレ電圧パルス１５では、図２に示すメモリセルのゲート端子１０３にゲート電圧ＶＧ＝２．８Ｖを印加し、第１電極端子１０１に＋１．０Ｖの電圧を印加し、第２電極端子１０２に接地電位を印加する。正電圧の高抵抗化電圧パルス１６では、ゲート端子１０３にゲート電圧ＶＧ＝２．８Ｖを印加し、第２電極端子１０２にＨＲ化電圧ＶＨ（例えば、＋１．８Ｖ〜＋２．８Ｖ）の電圧を印加し、第１電極端子１０１には接地電位を印加する。
図１１Ｂは、第３参考形態にかかる抵抗変化型不揮発性記憶装置の低抵抗化時におけるベリファイ書き込み動作を説明するための模式的なフローチャートである。
図２に示した１Ｔ１Ｒ型メモリセルにおいて、低抵抗化電圧パルスセット１４を印加し（Ｓ６０３）、その後、書き込み対象セルのセル電流が所定のＬＲセル電流レベルよりも多くなっているか否か、すなわち、ＬＲ書き込みが完了（ＬＲベリファイをＰａｓｓ）したかどうかを判定する（Ｓ６０４）。
ここで、もし、ＬＲベリファイの判定（Ｓ６０４）がＮＯの場合（ベリファイフェイル）、再度、低抵抗化電圧パルスセット１４が書き込み対象セルに印加され（Ｓ６０３）、ＬＲベリファイの判定が行われる（Ｓ６０４）。この動作は、以降、ＬＲベリファイの判定（Ｓ６０４）でＹＥＳとなるまで繰り返される。
ここで一例として、低抵抗化電圧パルスセット１４は、正電圧のプレ電圧パルス１７（プレ電圧Ｖｐｌ＝＋１．１Ｖ、パルス幅５０ｎｓ）と、負電圧の低抵抗化電圧パルス１８（ＬＲ化電圧ＶＬ＝−２．８Ｖ，パルス幅５０ｎｓ）の２パルスから構成されている。正電圧のプレ電圧パルス１７では、図２に示すメモリセルのゲート端子１０３にゲート電圧ＶＧ＝２．８Ｖを印加し、第２電極端子１０２に＋１．１Ｖの電圧を印加し、第１電極端子１０１に接地電位を印加する。負電圧の低抵抗化電圧パルス１８では、ゲート端子１０３にゲート電圧ＶＧ＝２．８Ｖを印加し、第１電極端子１０１に＋２．８Ｖの電圧を印加し、第２電極端子１０２には接地電位を印加する。
図１２は、第３参考形態にかかる抵抗変化型不揮発性記憶装置の書き込み方法における各動作の設定電圧を示す表である。以下、図１２を参照しつつ、低抵抗化書き込み、高抵抗化書き込み、読み出し動作の際にメモリセルに印加される電圧パルスと、メモリセルに当該電圧パルスを印加するためにワード線（ＷＬ）、ソース線（ＳＬ）、およびビット線（ＢＬ）に印加される電圧について説明する。
ワード線（ＷＬ）、ソース線（ＳＬ）、およびビット線（ＢＬ）に印加される電圧は、書き込み用電源２１１にて生成される。ワード線用電圧Ｖｗは、ワード線ドライバ回路ＷＬＤからワード線に印加され、ソース線用電圧Ｖｓは、ソース線ドライバ回路ＳＬＤからソース線に印加され、ビット線用電圧Ｖｂは、書き込み回路２０６及び列選択回路２０３を介してビット線に印加される。
図１２において、低抵抗化書き込み（ＬＲ化書き込み）では、正パルス（図１１Ｂにおける、正電圧のプレ電圧パルス１７）印加に続き、負パルス（同、低抵抗化電圧パルス１８）印加を行う。正電圧のプレ電圧パルス１７印加時のビット線電圧は、振幅１．１Ｖの電圧パルスである。低抵抗化電圧パルス１８の印加時のビット線電圧は、振幅２．８Ｖの電圧パルスである。
図１２において、高抵抗化書き込み（ＨＲ化書き込み）では、負パルス（図１１Ａにおける、負電圧のプレ電圧パルス１５）印加に続き、正パルス（同、高抵抗化電圧パルス１６）印加を行う。負電圧のプレ電圧パルス１５印加時のビット線電圧は、振幅１．０Ｖの電圧パルスである。高抵抗化電圧パルス１６の印加時のビット線電圧は、振幅２．２Ｖの電圧パルスである。
読み出し時、ＬＲ化書き込みのベリファイ判定読み出し時、およびＨＲ化書き込みのベリファイ読み出し時におけるビット線ＢＬ電圧Ｖｒｅａｄは、読み出しディスターブが発生しない（つまり、抵抗変化型素子の抵抗状態が変化しない）ように調整された電圧値とする。またＶＤＤは、抵抗変化型不揮発性記憶装置２００に供給される電源電圧である。
以上の様に構成された抵抗変化型不揮発性記憶装置の、データ書き込み、読み出しサイクルの一例について、図１３Ａ〜図１３Ｃ、図８を参照しつつ説明する。
図１３Ａ、図１３Ｂ、図１３Ｃは、第３参考形態にかかる抵抗変化型不揮発性記憶装置について、それぞれ、ＬＲ化書き込み動作、ＨＲ化書き込み動作、読み出し動作を示すタイミングチャートである。以下の説明は、１つのメモリセル（例えば、メモリセルＭ１１）に対してデータの書き込みおよび読み出しをする場合についてなされている。
図１３Ａは、メモリセルＭ１１に対する、ＬＲ書き込みにおける低抵抗化電圧パルスセット１４（図１１Ｂを参照）の印加のタイミングチャートを示している。低抵抗化電圧パルスセット１４の印加においては、メモリセルＭ１１に正電圧のプレ電圧パルス１７と低抵抗化電圧パルス１８が印加される。
正電圧のプレ電圧パルス１７の印加サイクルにおいては、最初に選択ビット線ＢＬ０、ソース線ＳＬ０をそれぞれ電圧０Ｖに設定する。次に、選択するワード線ＷＬ０を電圧Ｖｗ（２．８Ｖ）に設定し、図８の選択メモリセルＭ１１のＮＭＯＳトランジスタＮ１１をオンする。
次に、選択ビット線ＢＬ０を時間ｔｈｗの間、電圧Ｖｂ（１．１Ｖ）に設定し、その後、再度電圧０Ｖとなるパルス波形を印加する。この段階で、図８のメモリセルＭ１１には弱ＨＲ化電圧Ｖｐｌ（＋１．１Ｖ）の正電圧パルスが印加されるが、抵抗値はほとんど変化せず、ＨＲ状態のままである。
引き続き実施される低抵抗化電圧パルス１８の印加サイクルにおいては、最初に選択ビット線ＢＬ０、ソース線ＳＬ０を、それぞれ電圧０Ｖに設定する。次に選択ビット線ＢＬ０、ソース線ＳＬ０を、それぞれ電圧Ｖｓ（２．８Ｖ）および電圧Ｖｂ（２．８Ｖ）に設定する。次に、選択するワード線ＷＬ０を電圧Ｖｗ（２．８Ｖ）に設定するが、この時は、図８の選択メモリセルＭ１１のＮＭＯＳトランジスタＮ１１は、まだオフ状態である。この段階では、図８のＮＭＯＳトランジスタＮ１１のドレイン端子と、ソース端子はともに同電位となり、トランジスタのオン・オフに関係なく電流は流れない。
次に、選択ビット線ＢＬ０を時間ｔｌｗの間、電圧０Ｖに設定し、その後、再度、電圧Ｖｂ（２．８Ｖ）となるパルス波形を印加する。この段階で、図８のメモリセルＭ１１には、ＬＲ化電圧ＶＬ（−２．８Ｖ）の負電圧パルスが印加され、メモリセルＭ１１の抵抗値が高抵抗値から低抵抗値に遷移する。その後、ワード線ＷＬ０を電圧０Ｖに設定し、低抵抗化電圧パルス印加が完了する。ただし、この方法に限定されるわけではない。
図１３Ｂは、メモリセルＭ１１に対する、ＨＲ書き込みにおける高抵抗化電圧パルスセット１３（図１１Ａを参照）の印加のタイミングチャートを示している。高抵抗化電圧パルスセット１３の印加においては、メモリセルＭ１１に負電圧のプレ電圧パルス１５と高抵抗化電圧パルス１６が印加される。
負電圧のプレ電圧パルス１５の印加サイクルは、最初に選択ビット線ＢＬ０、ソース線ＳＬ０を、それぞれ電圧０Ｖに設定する。次に、選択ビット線ＢＬ０を電圧Ｖｂ（１．０Ｖ）、ソース線ＳＬ０をＶｓ（１．０Ｖ）に設定する。次に、選択するワード線ＷＬ０を電圧Ｖｗ（２．８Ｖ）に設定し、図８の選択メモリセルＭ１１のＮＭＯＳトランジスタＮ１１をオンする。
次に、選択ビット線ＢＬ０を時間ｔｌｗの間、電圧０Ｖに設定し、その後、再度電圧Ｖｂ（１．０Ｖ）となるパルス波形を印加する。この段階で、図８のメモリセルＭ１１には弱ＬＲ化電圧Ｖｐｈ（−１．０Ｖ）の負電圧パルスが印加されるが、抵抗値はほとんど変化せず、ＬＲ状態のままである。
引き続き実施される高抵抗化電圧パルス１６の印加サイクルにおいては、最初に選択ビット線ＢＬ０、ソース線ＳＬ０を、それぞれ電圧０Ｖに設定する。次に、選択するワード線ＷＬ０を電圧Ｖｗ（２．８Ｖ）に設定するが、この時は、図８の選択メモリセルＭ１１のＮＭＯＳトランジスタＮ１１は、まだオフ状態である。この段階では、図８のＮＭＯＳトランジスタＮ１１のドレイン端子と、ソース端子はともに同電位となり、トランジスタのオン・オフに関係なく電流は流れない。
次に選択ビット線ＢＬ０を時間ｔｈｗの間、電圧Ｖｂ（２．２Ｖ）に設定すし、その後、再度、電圧０Ｖとなるパルス波形を印加する。この段階で、図８のメモリセルＭ１１には、ＨＲ化電圧ＶＨ（＋２．２Ｖ）の正電圧パルスが印加され、メモリセルＭ１１の抵抗値が低抵抗値から高抵抗値に遷移する。その後、ワード線ＷＬ０を電圧０Ｖに設定し、高抵抗化電圧パルス印加が完了する。ただし、この方法に限定されるわけではない。低抵抗化電圧パルス１８の印加サイクルとビット線に印加される電圧Ｖｂが異なるのみで、同じ回路動作をする。よって、ここでは、詳しい説明は省略するが、図８のメモリセルＭ１１には、ＬＲ状態に対して、ＨＲ化電圧ＶＨ（＋２．２Ｖ）の正電圧パルスが印加されることにより、メモリセルＭ１１の抵抗値が所定の高抵抗値に遷移する。
図１３Ｃは、メモリセルＭ１１に対するデータの読み出しサイクルのタイミングチャートを示している。この読み出しサイクルにおいては、最初に選択ビット線ＢＬ０、ソース線ＳＬ０を電圧０Ｖに設定する。次に、選択するビット線ＢＬ０を読み出し電圧Ｖｒｅａｄにプリチャージする。
次に、選択するワード線ＷＬ０を電圧ＶＤＤ（ＶＤＤ＞Ｖｒｅａｄ）に設定し、選択メモリセルＭ１１のＮＭＯＳトランジスタＮ１１をオンすると共に、選択ビット線ＢＬ０をディスチャージする。その後、所定期間後にセンスアンプ２０４により、選択メモリセルＭ１１に流れる電流値を検出することで、記憶されているデータをデータ「０」またはデータ「１」と判定する。その後、ワード線ＷＬ０を電圧０Ｖに設定し、データの読み出し動作を完了する。
読み出し動作については、センスアンプ２０４において、読み出し用基準抵抗Ｒｒｅｆが用いられる。ＬＲベリファイ読み出し時には、ＬＲベリファイ用基準抵抗ＲＬが用いられ、ＨＲベリファイ読み出し時には、ＨＲベリファイ用基準抵抗ＲＨが用いられる点を除けば、図１３Ｃに示される読み出し方法は、ＬＲベリファイ読み出し時とＨＲベリファイ読み出し時で同様である。
図１４は、第３参考形態にかかる抵抗変化型不揮発性記憶装置の書き込み方法を示すフローチャートである。以下、第３参考形態の抵抗変化型不揮発性記憶装置における書き込み動作の一例について、図１４を参照しつつ説明する。
図１４において、フローチャートがスタート(Ｓ０)すると、データを書き込むアドレス空間の初期アドレスのメモリセル（例えば、図８のＭ１１）を選択する(Ｓ１)。そして、“０”データ（ＨＲ）書き込みでは（Ｓ２でＹｅｓ）、高抵抗化電圧パルスセット１３を印加するＨＲ書き込み処理を実行し(Ｓ３)、“１”データ（ＬＲ）書き込みでは（Ｓ２でＮｏ）、低抵抗化電圧パルスセット１４を印加するＬＲ書き込み処理を実行する(Ｓ６)。
次に、選択メモリセルはセンスアンプ２０４に接続され、ＨＲベリファイ読み出し処理、又はＬＲベリファイ読み出し処理がなされる（Ｓ４又はＳ７）。ＨＲ書き込みの場合には、メモリセルの抵抗値がＨＲベリファイ用基準抵抗ＲＨよりも高くなり、ベリファイ判定結果がパスするまで(Ｓ５でＮｏと判定される間は)、ＨＲ書き込み処理（Ｓ３）を繰り返す。ＬＲ書き込みの場合には、メモリセルの抵抗値がＬＲベリファイ用基準抵抗ＲＬよりも低くなり、ベリファイ判定結果がパスするまで(Ｓ８でＮｏと判定される間は)、ＬＲ書き込み処理（Ｓ６）を繰り返す。Ｓ５またはＳ８でＮｏと判定されることが、「ベリファイフェイル」である。
ベリファイ判定でパスした場合（Ｓ５またはＳ８でＹｅｓ）、次のアドレスがあれば（Ｓ９でＮｏ）、次のアドレスの書き込み処理に移り（Ｓ１０）、無ければ（Ｓ９でＹｅｓ）、終了する(Ｓ１１)。
このようなフローによって、ＨＲ書き込みでは、ＨＲベリファイ用基準抵抗ＲＨより高抵抗状態に、ＬＲ書き込みでは、ＬＲベリファイ用基準抵抗ＲＬより低抵抗状態に書き込め、所定の動作ウィンドウを確保した書き込みが可能となる。
ここで、ステップＳ４、Ｓ７は、図１３Ｃのタイミングチャートに対応し、ステップＳ３は、図１３Ｂのタイミングチャートに対応し、ステップＳ６は、図１３Ａのタイミングチャートに対応している。
（３）結果
次に、以上で説明した第３参考形態の回路構成、回路動作を用いた場合の、回路動作結果とその課題について説明する。
ここでは一例として、図１４の書き込みフローにおいて、ＨＲベリファイ（Ｓ５）のベリファイ判定値（＝図１０におけるＨＲベリファイ用基準抵抗ＲＨ）を４０ｋΩ、ＬＲベリファイ（Ｓ８）のベリファイ判定値（＝ＬＲベリファイ用基準抵抗ＲＬ）を７．５ｋΩとした場合について考える。
図１５、図１６は、抵抗変化型不揮発性記憶装置（１ｋビット）において、高抵抗化と低抵抗化とを５万回繰り返した場合の抵抗値の頻度分布を示す図である。より詳細には、１ｋビットのメモリセルアレイに対し、全面ＨＲ書き込み後に全面ＬＲ書き込みを行う動作を５万回繰り返した時の、ＨＲベリファイ（Ｓ５）、およびＬＲベリファイ（Ｓ８）直前および直後の、セル抵抗の頻度分布（１ｋビット×５万回）を示す。図１５は、ベリファイ動作を行わずに高抵抗化と低抵抗化とを５万回繰り返した場合の抵抗値の頻度分布を示す図である。図１６は、ベリファイ動作を行いつつ高抵抗化と低抵抗化とを５万回繰り返した場合の抵抗値の頻度分布を示す図である。
図中の丸印は測定限界であり、ＬＲ書き込み後の分布では１７ｋΩ以上のセルは１７ｋΩとして、ＨＲ書き込み後の分布では４３ｋΩ以上のセルは４３ｋΩとして、それぞれ縮退して出力されている。
図１５から分かるように、ベリファイ動作を行う前は、ＬＲ書き込み後のセル電流分布の上限は１７ｋΩ以上、ＨＲ書き込み後のセル電流分布の下限は１０．６ｋΩまで広がっている。すなわち、低抵抗化電圧パルスを印加された素子の抵抗値分布と高抵抗化電圧パルスを印加された素子の抵抗値分布との隙間（動作ウィンドウ）を確保できていないことが確認できる。
図１６は、ベリファイ動作が行われ、ＨＲベリファイ（Ｓ５）がパスした直後、およびＬＲベリファイ（Ｓ８）がパスした直後の、セル抵抗の頻度分布（１ｋビット×５万回）を示したものである。図１６から、ベリファイ動作を行うことにより、ＬＲ側の抵抗値が１０ｋΩ以下に収束していることが確認できる。ＨＲ側でも、ベリファイ動作がパスした後に抵抗値が揺らぐため、４０ｋΩを超えて抵抗値の分布が広がってはいるものの、最も低い抵抗値のビット（ｔａｉｌビット）でも１４ｋΩである。よって、ベリファイ動作を行うことにより、動作ウィンドウを確保できていることがわかる。
図１７は、上記と同じ動作を行った場合の、ＬＲベリファイ動作の、１ビットあたりの平均フェイル回数の推移を示している。ベリファイフェイル回数は、書き込み初期は０．０５回程度であるが、５万回付近では、０．４回程度まで増大している。すなわち、５万回後は書き込み１回あたり、ベリファイフェイルが平均０．４回発生するため、合わせて１．４回の書き込み動作が必要となり、書き込み速度が設計上の速度より４０％低下するという課題があることが分かった。
［第４実施形態］
本願発明者らは、回路構成、および回路動作の工夫により、上記課題を解決できることを見出だした。以下、第４実施形態に関わる回路構成、および動作について説明を行う。
（１）装置構成
第４実施形態の抵抗変化型不揮発性記憶装置は、センスアンプの構成と制御回路による制御動作を除き、図８に示した第３参考形態と同様に構成した。よって、本第４実施形態と図８に示した第３参考形態とで共通する構成については、同一の符号および名称を付して、詳細な説明を省略する。
図１８は、第４実施形態にかかる抵抗変化型不揮発性記憶装置が備えるセンスアンプ２０４の概略構成の一例を示す回路図である。
センスアンプ２０４は、一例として、ミラー比が１対１のカレントミラー回路２１８と、サイズが等しいクランプトランジスタ２１９、２２０と、基準回路２２１、および差動アンプ２２４から構成される。基準回路２２１は、読み出し用基準電流生成回路７０２と、第１ＬＲ化用基準電流生成回路７０３Ａと、第２ＬＲ化用基準電流生成回路７０３Ｂと、第１ＨＲ化用基準電流生成回路７０４Ａと、第２ＨＲ化用基準電流生成回路７０４Ｂとから構成される。
読み出し用基準電流生成回路７０２では、選択トランジスタ２２２と読み出し用基準抵抗Ｒｒｅｆとが直列に接続されたブランチの一端が接地電位に接続され、他方の端子がクランプトランジスタ２１９のソース端子と接続される。また、選択トランジスタ２２２のゲート端子には、読み出しイネーブル信号Ｃ１が入力され、読み出しイネーブル信号Ｃ１により、選択トランジスタ２２２は、導通／非導通状態を切り換えられる。
第１ＬＲ化用基準電流生成回路７０３Ａでは、選択トランジスタ２２３と第１ＬＲベリファイ用の基準抵抗ＲＬ１（ＲＬ１＜Ｒｒｅｆ）とが直列に接続されたブランチの一端が接地電位に接続され、他方の端子がクランプトランジスタ２１９のソース端子と接続される。選択トランジスタ２２３のゲート端子には、第１ＬＲベリファイイネーブル信号Ｃ２１が入力され、第１ＬＲベリファイイネーブル信号Ｃ２１により、選択トランジスタ２２３は、導通／非導通状態を切り換えられる。
第２ＬＲ化用基準電流生成回路７０３Ｂでは、選択トランジスタ２２８と第２ＬＲベリファイ用の基準抵抗ＲＬ２（ＲＬ１＜ＲＬ２＜Ｒｒｅｆ）とが直列に接続されたブランチの一端が接地電位に接続され、他方の端子がクランプトランジスタ２１９のソース端子と接続される。選択トランジスタ２２８のゲート端子には、第２ＬＲベリファイイネーブル信号Ｃ２２が入力され、第２ＬＲベリファイイネーブル信号Ｃ２２により、選択トランジスタ２２８は、導通／非導通状態を切り換えられる。
同様に、第１ＨＲ化用基準電流生成回路７０４Ａでは、選択トランジスタ２２７と第１ＨＲベリファイ用の基準抵抗ＲＨ１（ＲＨ１＞Ｒｒｅｆ）とが直列に接続されたブランチの一端が接地電位に接続され、他方の端子がクランプトランジスタ２１９のソース端子と接続される。選択トランジスタ２２７のゲート端子には、第１ＨＲベリファイイネーブル信号Ｃ３１が入力され、第１ＨＲベリファイイネーブル信号Ｃ３１により、選択トランジスタ２２７は、導通／非導通状態を切り換えられる。
第２ＨＲ化用基準電流生成回路７０４Ｂでは、選択トランジスタ２２９と第２ＨＲベリファイ用の基準抵抗ＲＨ２（ＲＨ１＞ＲＨ２＞Ｒｒｅｆ）とが直列に接続されたブランチの一端が接地電位に接続され、他方の端子がクランプトランジスタ２１９のソース端子と接続される。選択トランジスタ２２９のゲート端子には、第２ＨＲベリファイイネーブル信号Ｃ３２が入力され、第２ＨＲベリファイイネーブル信号Ｃ３２により、選択トランジスタ２２９は、導通／非導通状態を切り換えられる。
クランプトランジスタ２１９、２２０の動作は、第３参考形態と同様であるので、詳細な説明を省略する。
図１９は、第４実施形態にかかる抵抗変化型不揮発性記憶装置の書き込み方法におけるセンスアンプの判定レベルを示す模式図である。センスアンプ２０４は、図１９に示すように、ＨＲ状態にあるメモリセルの抵抗値とＬＲ状態にあるメモリセルの抵抗値との間に、読み出し用基準抵抗Ｒｒｅｆの判定レベルを有する。さらに、読み出し用基準抵抗Ｒｒｅｆより小さい第１ＬＲベリファイ用基準抵抗ＲＬ１と、第２ＬＲベリファイ用基準抵抗ＲＬ２（ＲＬ１＜ＲＬ２＜Ｒｒｅｆ）の判定レベルを有する。さらに、読み出し用基準抵抗Ｒｒｅｆより大きい第１ＨＲベリファイ用基準抵抗ＲＨ１と、第２ＨＲベリファイ用基準抵抗ＲＨ２（Ｒｒｅｆ＜ＲＨ２＜ＲＨ１）の判定レベルを有する。
なお以上では、ＬＲ化基準電流生成回路、ＨＲ化基準電流生成回路を各々２個持つ構成を一例として示したが、ＬＲ化基準電流生成回路を１個でＨＲ化基準電流生成回路を２個以上、もしくはＬＲ化基準電流生成回路を２個以上でＨＲ化基準電流生成回路を１個、もしくはＬＲ化基準電流生成回路、ＨＲ化基準電流生成回路を各々２個以上としても良い。また、第１ＬＲ化用基準電流生成回路７０３Ａ、第１ＨＲ化用基準電流生成回路７０４Ａのみとし、基準抵抗の代わりにトランジスタを設け、そのトランジスタのゲートに与える電圧値により、抵抗成分を制御するという方法等を用いることも可能である。
（２）動作
図２０は、第４実施形態にかかる抵抗変化型不揮発性記憶装置の書き込み方法を示すフローチャートである。以下、図１９および図２０を参照しつつ、第４実施形態の抵抗変化型記憶装置の動作方法とその効果を説明する。
図２０において、所定のアドレス空間に対して最初に書き込みを行う際に、ＬＲベリファイフラグ（以下、ＬＲｖフラグ）を０に設定しておく。このＬＲｖフラグ用のレジスタは、抵抗変化型不揮発性記憶装置２００の内部に設けても良いし、抵抗変化型不揮発性記憶装置２００にアドレス信号、コントロール信号等を供給するメモリコントローラもしくは演算装置内に設けても良い。
フローチャートがスタート(Ｓ０)すると、データを書き込むアドレス空間の初期アドレスのメモリセル（例えば、Ｍ１１）を選択する(Ｓ１)。そして、書き込み回路２０６では、“０”データ（ＨＲ）書き込みを行う場合は（Ｓ２でＹｅｓ）、高抵抗化電圧パルスセット１３（図１１Ａを参照）を印加するＨＲ書き込み処理を実行する(Ｓ３)。次に選択メモリセルはセンスアンプ２０４に接続され、第１ＨＲベリファイ読み出し処理がなされる（Ｓ４）。メモリセルの抵抗値が第１ＨＲベリファイ用基準抵抗ＲＨ１よりも高くなり、ベリファイ判定結果がパスするまでＨＲ書き込み処理（Ｓ３）を繰り返す(Ｓ５でＮｏ)。ベリファイ判定でパスした場合（Ｓ５でＹｅｓ）、次のアドレスがあれば（Ｓ９でＮｏ）、次のアドレスの書き込み処理に移り（Ｓ１０）、無ければ（Ｓ９でＹｅｓ）、終了する(Ｓ１１)。
Ｓ２において、“１”データ（ＬＲ）書き込みを行う場合（Ｓ２でＮｏ）、まずＬＲｖフラグの判定を行い（Ｓ１２）、ＬＲｖフラグが０の場合は低抵抗化電圧パルスセット１４（図１１Ｂを参照）を印加するＬＲ書き込み処理を実行する(Ｓ６)。ＬＲｖフラグが１の場合は、後述する。次に選択メモリセルはセンスアンプ２０４に接続され、第１ＬＲベリファイ読み出し処理がなされる（Ｓ７）。メモリセルの抵抗値が第１ＬＲベリファイ用基準抵抗ＲＬ１よりも高い場合（Ｓ８でＮｏ：ベリファイフェイル）は、ベリファイ判定結果がパスするまでＬＲ書き込み処理（Ｓ６）を繰り返す。
上記において、ベリファイ結果のフェイル回数が規定回数（Ｎ回）を超えた場合（Ｓ１３でＹｅｓ）は、ＬＲｖフラグを１に設定（Ｓ１４）した後、ＬＲ書き込み処理を実行する(Ｓ１５)。次に選択メモリセルはセンスアンプ２０４に接続され、第２ＬＲベリファイ読み出し処理がなされる（Ｓ１６）。メモリセルの抵抗値が第２ＬＲベリファイ用基準抵抗ＲＬ２よりも高い場合（Ｓ１７でＮｏ）は、ベリファイ判定結果がパスするまでＬＲ書き込み処理（Ｓ１５）を繰り返す。
なお、ベリファイのフェイル回数は、抵抗変化型不揮発性記憶装置２００の内部に設けたレジスタ等で記憶させておいても良い。また、ベリファイのフェイル回数は、抵抗変化型不揮発性記憶装置２００にアドレス信号、コントロール信号等を供給するメモリコントローラもしくは演算装置内に記憶させておいても良い。これらのことは、上述したＬＲｖフラグの場合と同様である。
ＬＲｖフラグの判定（Ｓ１２）において、ＬＲｖフラグが１の場合は、低抵抗化電圧パルスセット１４を印加するＬＲ書き込み処理を実行する(Ｓ１５)。その後、選択メモリセルはセンスアンプ２０４に接続され、第２ＬＲベリファイ読み出し処理がなされる（Ｓ１６）。メモリセルの抵抗値が第２ＬＲベリファイ用基準抵抗ＲＬ２よりも高い場合（Ｓ１７でＮｏ）は、ベリファイ判定結果がパスするまでＬＲ書き込み処理（Ｓ１５）を繰り返す。
第１ＬＲベリファイ判定、もしくは第２ＬＲベリファイ判定でパスした場合（Ｓ８、Ｓ１７でＹｅｓ）、次のアドレスがあれば（Ｓ９でＮｏ）、次のアドレスの書き込み処理に移り（Ｓ１０）、無ければ（Ｓ９でＹｅｓ）、終了する(Ｓ１１)。
ＬＲｖフラグは、一旦１に設定された後は、１を保持し続ける。すなわち、所定のアドレス空間に対するＬＲ書き込み時において、第１ＬＲベリファイがＮ回以上フェイルしたメモリセルが発生した場合、以降、前記アドレス空間に対するＬＲ書き込みでは、第１ＬＲベリファイ用基準抵抗ＲＬ１よりも高い（緩和された条件で）、第２ＬＲベリファイ用基準抵抗ＲＬ２を用いてＬＲベリファイ判定を行う。
以上では、ＬＲ書き込みについて、ＬＲベリファイフェイル回数が規定回数を超えた時に、ベリファイ判定を緩和する方法を説明したが、ＨＲ書き込みについても同様であり、また、ＬＲ書き込み、ＨＲ書き込みの双方について、上記方法を適用しても良い。
［第５実施形態］
第５実施形態は、第４実施形態と同様の装置構成で動作方法のみが異なっている。
（１）装置構成
第４実施形態と同様であるので、詳細な説明を省略する。
（２）動作
図２１は、第５実施形態にかかる抵抗変化型不揮発性記憶装置の書き込み方法を示すフローチャートである。図２１においても、所定のアドレス空間に対して最初に書き込みを行う際に、図２０の場合と同様、ＬＲｖフラグを０に設定しておく。
フローチャートがスタート(Ｓ０)すると、データを書き込むアドレス空間の初期アドレスのメモリセル（例えば、Ｍ１１）を図２に示すように選択する(Ｓ１)。そして、書き込み回路２０６では、“０”データ（ＨＲ）書き込みを行う場合は（Ｓ２でＹｅｓ）、高抵抗化電圧パルスセット１３（図１１Ａを参照）を印加するＨＲ書き込み処理を実行する(Ｓ３)。次に選択メモリセルはセンスアンプ２０４に接続され、第１ＨＲベリファイ読み出し処理がなされ（Ｓ４）、メモリセルの抵抗値が第１ＨＲベリファイ用基準抵抗ＲＨ１よりも高くなり、ベリファイ判定結果がパスするまでＨＲ書き込み処理（Ｓ３）を繰り返す(Ｓ５でＮｏ)。ベリファイ判定でパスした場合（Ｓ５でＹｅｓ）、次のアドレスがあれば（Ｓ９でＮｏ）、次のアドレスの書き込み処理に移る（Ｓ１０）。次のアドレスが無ければ（Ｓ９でＹｅｓ）、)ＬＲｖフラグが０の場合は、この書き込み動作における、データを書き込むアドレス空間の全メモリセル、もしくは一部のメモリセルの第１ＬＲベリファイの平均フェイル回数を判定する（Ｓ１８）。第１ＬＲベリファイの平均フェイル回数が規定回数（Ｎ回）を超えている場合は、ＬＲｖフラグを１に設定（Ｓ１９）した後、書き込み動作を終了する（Ｓ１１）。第１ＬＲベリファイの平均フェイル回数が規定回数（Ｎ回）を超えていない場合は、書き込みを終了する（Ｓ１１）。
Ｓ２において、“１”データ（ＬＲ）書き込みを行う場合（Ｓ２でＮｏ）、まずＬＲｖフラグの判定を行い、ＬＲｖフラグが０の場合は低抵抗化電圧パルスセット１４（図１１Ｂを参照）を印加するＬＲ書き込み処理を実行する(Ｓ６)。次に選択メモリセルはセンスアンプ２０４に接続され、第１ＬＲベリファイ読み出し処理がなされる（Ｓ７）。メモリセルの抵抗値が第１ＬＲベリファイ用基準抵抗ＲＬ１よりも高い場合（Ｓ８でＮｏ）は、ベリファイ判定結果がパスするまでＬＲ書き込み処理（Ｓ６）を繰り返す。
ＬＲｖフラグの判定（Ｓ１２）において、ＬＲｖフラグが１の場合は、低抵抗化電圧パルスセット１４を印加するＬＲ書き込み処理を実行する(Ｓ１５)。その後、選択メモリセルはセンスアンプ２０４に接続され、第２ＬＲベリファイ読み出し処理がなされる（Ｓ１６）。メモリセルの抵抗値が第２ＬＲベリファイ用基準抵抗ＲＬ２よりも高い場合（Ｓ１７でＮｏ）は、ベリファイ判定結果がパスするまでＬＲ書き込み処理（Ｓ１５）を繰り返す。
第１ＬＲベリファイ判定、もしくは第２ＬＲベリファイ判定でパスした場合（Ｓ８、Ｓ１７でＹｅｓ）、次のアドレスがあれば（Ｓ９でＮｏ）、次のアドレスの書き込み処理に移り（Ｓ１０）、次のアドレスのメモリセルに対して上記と同様の動作を行う。
次のアドレスがなく（Ｓ９でＹｅｓ）、かつＬＲｖフラグが０の場合は、この書き込み動作における、データを書き込むアドレス空間の全メモリセル、もしくは一部のメモリセルの第１ＬＲベリファイの平均フェイル回数を判定する（Ｓ１８）。第１ＬＲベリファイの平均フェイル回数が規定回数（Ｎ回）を超えている場合は、ＬＲｖフラグを１に設定（Ｓ１９）した後、書き込み動作を終了する（Ｓ１１）。
ＬＲｖフラグは、一旦１に設定された後は、１を保持し続ける。すなわち、ＬＲ書き込み時において、データを書き込むアドレス空間の全メモリセル、もしくは一部のメモリセルの第１ＬＲベリファイの平均フェイル回数がＮ回以上となった場合、以降、前記アドレス空間に対するＬＲ書き込みでは、第１ＬＲベリファイ用基準抵抗ＲＬ１よりも高い（緩和された条件で）、第２ＬＲベリファイ用基準抵抗ＲＬ２を用いてＬＲベリファイ判定を行うことを特徴とする。
以上では、ＬＲ書き込みについて、ＬＲベリファイフェイル回数が規定回数を超えた時に、ベリファイ判定を緩和する方法を説明したが、ＨＲ書き込みについても同様であり、また、ＬＲ書き込み、ＨＲ書き込みの双方について、上記方法を適用しても良い。
（３）結果
次に、以上で説明した第５実施形態の回路構成、回路動作を用いた場合の、回路動作結果とその課題について説明する。
以上のように、第１ＬＲベリファイが平均Ｎ回以上フェイルした場合、以降所定のアドレス空間に対してＬＲ書き込みを行う場合は、第１ＬＲベリファイ用基準抵抗ＲＬ１よりも高い（緩和された条件で）、第２ＬＲベリファイ用基準抵抗ＲＬ２を用いてＬＲベリファイ判定を行うことにより、ＬＲベリファイ回数の増大を抑制することができる。
図２２は、第５実施形態にかかる抵抗変化型不揮発性記憶装置において、高抵抗化と低抵抗化とを繰り返した場合の、ベリファイ書き込み動作の１ビットあたりの平均回数の推移を示す図である。すなわち、図２２は、図２１の動作方法を用いた場合について、ＬＲｖフラグが１に設定された後の、ＬＲベリファイ動作における１ビットあたり平均フェイル回数の推移を示している。ここで、ＬＲｖフラグを１に設定する平均ベリファイ回数の閾値、すなわち図２１中のＳ１８のＮを０．１とし、第２ＬＲベリファイ用基準抵抗ＲＬ２を９．４ｋΩに設定した。なお、ＬＲｖフラグが１に設定される前の、ＬＲベリファイ動作の１ビットあたり平均フェイル回数の推移は、図１７における７６００回までの推移と同様である。
図２２より、ＬＲベリファイ動作の１ビットあたり平均フェイル回数が０．１回を超えた場合に、ＬＲベリファイ用基準抵抗をＲＬ１より高いＲＬ２に変更することにより、すなわちＬＲベリファイ判定を緩和することにより、５万回付近での平均フェイル回数が、０．１回以下まで抑えられていることを確認できた。
しかしながら、ＬＲベリファイ用基準抵抗をＲＬ１（７．５ｋΩ）からＲＬ２（９．４ｋΩ）に緩和することにより、ＬＲ書き込み後のセル電流の収束性は悪化する。
図２３は、第５実施形態にかかる抵抗変化型不揮発性記憶装置（１ｋビット）において、高抵抗化と低抵抗化とを５万回繰り返した場合の抵抗値の頻度分布を示す図である。図２３は、上記動作において、ＬＲｖフラグが１に設定された後の、ＨＲベリファイ（Ｓ５）がパスした直後、およびＬＲベリファイ（Ｓ８）がパスした直後の、セル電流の累計分布を、１ｋビットのメモリアレイで５万回まで測定した結果を示している。図２３は、ＬＲ側の収束性が悪化することにより、ウィンドウが消滅していることを示している。
図２４は、第５実施形態にかかる抵抗変化型不揮発性記憶装置（１ｋビット）において、高抵抗化と低抵抗化とを１万回繰り返した場合の抵抗値の頻度分布を示す図である。図２４は、上記動作において、ＬＲｖフラグが１に設定された後の、ＨＲベリファイ（Ｓ５）がパスした直後、およびＬＲベリファイ（Ｓ８）がパスした直後の、セル電流の累計分布を、１万回まで（１ｋビット×１万回）示す。
図２４に示すように、１万回までは、ウィンドウは十分に確保できていることが確認できた。すなわち、図２３、図２４より、ＬＲベリファイ用基準抵抗をＲＬ１からＲＬ２に緩和した後は、５万回は動作させられないが、１万回であれば動作させ得ることがわかる。
よって、ＬＲベリファイ動作のフェイル回数が規定値を超え、ＬＲｖフラグが１に設定されたメモリ領域は、それ以降の書き込み回数に上限値を設ければ良い（例えば前記の場合、１万回）。書き込み回数が上限値に達したメモリ領域は、以降は使用禁止としても良いし、ＬＲベリファイ用基準抵抗をＲＬ２からＲＬ１に戻すことにより、再度ウィンドウを確保できるようにしても良い。これによって、抵抗変化素子の延命化を図ることが可能となる。但し、後者の場合は、ベリファイ回数は増大し、書き込み速度は低下するため、低速用途に限定する必要がある。
なお、図８に示した記憶装置の構成では、スイッチ素子であるＮＭＯＳトランジスタに１つの抵抗変化型素子を接続した、所謂１Ｔ１Ｒ型メモリセルであったが、本発明は、この１Ｔ１Ｒ型メモリセルに限定されるものではない。例えば、スイッチ素子として、双方向ダイオードを用いた１Ｄ１Ｒ型メモリセルに適用しても良い。
上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び／又は機能の詳細を実質的に変更できる。
本発明の一態様は、データの記録および読み出しの精度向上とデータの書き込み速度向上とを両立させることができる抵抗変化型不揮発性記憶装置およびその書き込み方法として有用である。
１３ 高抵抗化電圧パルスセット
１４ 低抵抗化電圧パルスセット
１５ プレ電圧パルス
１６ 高抵抗化電圧パルス
１７ プレ電圧パルス
１８ 低抵抗化電圧パルス
１００ 抵抗変化型素子
１００ａ 第１電極
１００ｂ 抵抗変化層
１００ｂ−１ 第１抵抗変化層
１００ｂ−２ 第２抵抗変化層
１００ｃ 第２電極
１０１ 第１電極端子
１０２ 第２電極端子
１０３ ゲート端子
１０４ ＮＭＯＳトランジスタ
１０５ 第１電極端子
１１０ メモリセル
１２０ メモリセルアレイ
１３０ パルス印加装置
１４０ 抵抗変化型不揮発性記憶装置
２００ 抵抗変化型不揮発性記憶装置
２０１ メモリ本体部
２０２ メモリセルアレイ
２０３ 列選択回路
２０４ センスアンプ
２０５ データ入出力回路
２０６ 書き込み回路
２０７ 行ドライバ
２０８ 行選択回路
２０９ アドレス入力回路
２１０ 制御回路
２１１ 書き込み用電源
２１８ カレントミラー回路
２１９ クランプトランジスタ
２２０ クランプトランジスタ
２２１ 基準回路
２２２ 選択トランジスタ
２２３ 選択トランジスタ
２２４ 差動アンプ
２２５ トランジスタ
２２６ トランジスタ
２２７ 選択トランジスタ
２２８ 選択トランジスタ
２２９ 選択トランジスタ
７０２ 読み出し用基準電流生成回路
７０３ ＬＲ化用基準電流生成回路
７０３Ａ 第１ＬＲ化用基準電流生成回路
７０３Ｂ 第２ＬＲ化用基準電流生成回路
７０４ ＨＲ化用基準電流生成回路
７０４Ａ 第１ＨＲ化用基準電流生成回路
７０４Ｂ 第２ＨＲ化用基準電流生成回路

Claims (9)

  1. 抵抗変化型素子を含むメモリセルを複数有するメモリセルアレイを備える抵抗変化型不揮発性記憶装置の書き込み方法であって、
    前記抵抗変化型素子は、第１電圧パルスが印加されると、第１情報の記憶に用いられる第１抵抗状態から、第２情報の記憶に用いられる、第１抵抗状態よりも抵抗値の低い第２抵抗状態へと変化し、第２電圧パルスが印加されると、前記第２抵抗状態から前記第１抵抗状態へと変化する特性を有し、
    抵抗状態を変化させるための電圧パルスを印加したにも関わらず抵抗状態が変化したことを確認するための判定条件を満たさない抵抗変化型素子に対し抵抗状態を変化させるための電圧パルスを新たに印加するベリファイ書き込み動作を行ない、
    書き込み対象となっている複数個の抵抗変化型素子の全部または一部に対してそれまでに行なわれた前記ベリファイ書き込み動作の平均回数が所定回数を超えた場合には、前記ベリファイ書き込み動作における前記判定条件を緩和する、
    書き込み方法。
  2. 抵抗値が第１閾値抵抗値より高い閾値抵抗値を第２閾値抵抗値として、
    前記ベリファイ書き込み動作は、前記第１電圧パルスが印加された後の抵抗変化型素子の抵抗値を読み取り、読み取られた抵抗値が前記第１閾値抵抗値より高くなっていると判定された抵抗変化型素子に対し、再度、前記第１電圧パルスを印加するものであり、
    前記ベリファイ書き込み動作において、前記平均回数が第１閾値回数を超えている場合には、前記第１電圧パルスが印加された後の抵抗変化型素子の抵抗値が、前記第２閾値抵抗値より高い時に、新たに前記第１電圧パルスが前記抵抗変化型素子に印加される、
    請求項１に記載の書き込み方法。
  3. 抵抗値が第３閾値抵抗値より低い閾値抵抗値を第４閾値抵抗値として、
    前記ベリファイ書き込み動作は、前記第２電圧パルスが印加された後の抵抗変化型素子の抵抗値を読み取り、読み取られた抵抗値が前記第３閾値抵抗値より低くなっていると判定された抵抗変化型素子に対し、再度、前記第２電圧パルスを印加するものであり、
    前記ベリファイ書き込み動作において、前記平均回数が第２閾値回数を超えている場合には、前記第２電圧パルスが印加された後の抵抗変化型素子の抵抗値が、前記第４閾値抵抗値より低い時に、新たに前記第２電圧パルスが前記抵抗変化型素子に印加される、
    請求項１に記載の書き込み方法。
  4. 前記判定条件を緩和した後に行われるベリファイ書き込み動作の回数に上限値を設定する、
    請求項１〜３のいずれかに記載の書き込み方法。
  5. 書き込み対象となる抵抗変化型素子に対し、前記判定条件を緩和した後に行われるベリファイ書き込み動作の回数が前記上限値に達した場合には、以後、前記書き込み対象となる抵抗変化型素子を書き込み対象としない、
    請求項４に記載の書き込み方法。
  6. 書き込み対象となる抵抗変化型素子に対し、前記判定条件を緩和した後に行われるベリファイ書き込み動作の回数が前記上限値に達した場合には、以後、前記書き込み対象となる抵抗変化型素子に対し、前記判定条件を緩和前の判定条件に戻す、
    請求項４に記載の書き込み方法。
  7. 抵抗変化型素子を含むメモリセルを複数有するメモリセルアレイと、
    前記抵抗変化型素子に抵抗状態を変化させるための電圧パルスを印加するパルス印加装置とを備え、
    前記抵抗変化型素子は、前記パルス印加装置が第１電圧パルスを印加すると、第１情報の記憶に用いられる第１抵抗状態から、第２情報の記憶に用いられる、第１抵抗状態よりも抵抗値の低い第２抵抗状態へと変化し、前記パルス印加装置が第２電圧パルスを印加すると、前記第２抵抗状態から前記第１抵抗状態へと変化する特性を有し、
    前記パルス印加装置は、抵抗状態を変化させるための電圧パルスを印加したにも関わらず抵抗状態が変化したことを確認するための判定条件を満たさない抵抗変化型素子に対して新たに抵抗状態を変化させるための電圧パルスを印加するベリファイ書き込み動作を行ない、書き込み対象となっている複数個の抵抗変化型素子の全部または一部に対してそれまでに行なわれた前記ベリファイ書き込み動作の平均回数が所定回数を超えた場合には、前記ベリファイ書き込み動作における前記判定条件を緩和する、
    抵抗変化型不揮発性記憶装置。
  8. 抵抗値が第１閾値抵抗値より高い閾値抵抗値を第２閾値抵抗値として、
    前記パルス印加装置は、前記ベリファイ書き込み動作として、前記第１電圧パルスが印加された後の抵抗変化型素子の抵抗値を読み取り、読み取られた抵抗値が前記第１閾値抵抗値より高くなっていると判定された抵抗変化型素子に対し、再度、前記第１電圧パルスを印加するものであり、
    前記ベリファイ書き込み動作において、前記平均回数が第１閾値回数を超えている場合には、前記第１電圧パルスが印加された後の抵抗変化型素子の抵抗値が、前記第２閾値抵抗値より高い時に、新たに前記第１電圧パルスを前記抵抗変化型素子に印加する、
    請求項７に記載の抵抗変化型不揮発性記憶装置。
  9. 抵抗値が第３閾値抵抗値より低い閾値抵抗値を第４閾値抵抗値として、
    前記パルス印加装置は、前記ベリファイ書き込み動作として、前記第２電圧パルスが印加された後の抵抗変化型素子の抵抗値を読み取り、読み取られた抵抗値が前記第３閾値抵抗値より低くなっていると判定された抵抗変化型素子に対し、再度、前記第２電圧パルスを印加するものであり、
    前記ベリファイ書き込み動作において、前記平均回数が第２閾値回数を超えている場合には、前記第２電圧パルスが印加された後の抵抗変化型素子の抵抗値が、前記第４閾値抵抗値より低い時に、新たに前記第２電圧パルスを前記抵抗変化型素子に印加する、
    請求項７に記載の抵抗変化型不揮発性記憶装置。
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