WO2010125805A1 - 抵抗変化型不揮発性記憶素子の書き込み方法及び抵抗変化型不揮発性記憶装置 - Google Patents

抵抗変化型不揮発性記憶素子の書き込み方法及び抵抗変化型不揮発性記憶装置 Download PDF

Info

Publication number
WO2010125805A1
WO2010125805A1 PCT/JP2010/003015 JP2010003015W WO2010125805A1 WO 2010125805 A1 WO2010125805 A1 WO 2010125805A1 JP 2010003015 W JP2010003015 W JP 2010003015W WO 2010125805 A1 WO2010125805 A1 WO 2010125805A1
Authority
WO
WIPO (PCT)
Prior art keywords
resistance
voltage
nonvolatile memory
low
state
Prior art date
Application number
PCT/JP2010/003015
Other languages
English (en)
French (fr)
Inventor
東亮太郎
島川一彦
村岡俊作
河合賢
Original Assignee
パナソニック株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by パナソニック株式会社 filed Critical パナソニック株式会社
Priority to CN201080001861.1A priority Critical patent/CN102067234B/zh
Priority to US12/999,019 priority patent/US8305795B2/en
Priority to JP2010537189A priority patent/JP4642942B2/ja
Publication of WO2010125805A1 publication Critical patent/WO2010125805A1/ja
Priority to US13/599,406 priority patent/US8665633B2/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0064—Verifying circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/0054—Read is performed on a reference element, e.g. cell, and the reference sensed value is used to compare the sensed value of the selected cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0073—Write using bi-directional cell biasing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0083—Write to perform initialising, forming process, electro forming or conditioning
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/009—Write using potential difference applied between cell electrodes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0092—Write characterized by the shape, e.g. form, length, amplitude of the write pulse
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/10—Resistive cells; Technology aspects
    • G11C2213/15—Current-voltage curve
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/30—Resistive cell, memory material aspects
    • G11C2213/32—Material having simple binary metal oxide structure
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/50—Resistive cell structure aspects
    • G11C2213/56—Structure including two electrodes, a memory active layer and a so called passive or source or reservoir layer which is NOT an electrode, wherein the passive or source or reservoir layer is a source of ions which migrate afterwards in the memory active layer to be only trapped there, to form conductive filaments there or to react with the material of the memory active layer in redox way
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor

Definitions

  • the present invention relates to a method for writing data to a variable resistance nonvolatile memory element whose resistance value changes according to an applied electrical signal, and a variable resistance nonvolatile memory including the variable resistance nonvolatile memory element as a memory cell.
  • the present invention relates to a storage device.
  • nonvolatile memory device having a memory cell configured using a variable resistance nonvolatile memory element (hereinafter also simply referred to as a “resistance variable element”).
  • resistance variable element has at least two threshold voltages (threshold voltages at the time of writing and erasing), and has a property that the resistance value reversibly changes by an electrical signal that exceeds the writing or erasing threshold voltage. Further, it refers to an element capable of storing data corresponding to the resistance value in a nonvolatile manner.
  • nonvolatile memory device using a resistance change element at the position of the intersection of a bit line, a word line, and a source line (the source line is arranged in parallel with either the bit line or the word line) arranged orthogonally
  • a non-volatile memory device in which a so-called 1T1R type memory cell in which a MOS transistor and a resistance change element are connected in series is arranged in a matrix is generally known.
  • Patent Document 1 discloses a nonvolatile memory device composed of 1T1R type memory cells using a memory layer made of an amorphous thin film such as a rare earth oxide film as a resistance change element.
  • FIG. 32 is a configuration diagram of the memory cell shown therein.
  • the memory cell 1001 is formed by electrically connecting a resistance change element 1002 and a MIS transistor 1003 as an active element for controlling access to the resistance change element 1002 in series.
  • the memory layer 1002c is sandwiched between the first electrode 1002a and the second electrode 1002b.
  • a rare earth oxide film contains an easily ionizable metal such as Cu, Ag, or Zn.
  • the voltage application to the memory cell 1001 is such that the terminal voltage V1 is applied to the terminal opposite to the terminal where the resistance change element 1002 is connected to the MIS transistor 1003, and the MIS transistor 1003 becomes the resistance change element.
  • the terminal voltage V2 is applied to one terminal (for example, the source side) opposite to the terminal connected to the terminal 1002, and the gate voltage Vgs is applied to the gate of the MIS transistor 1003.
  • the gate of the MIS transistor 1003 is turned on and the variable resistance element 1002 in the memory cell 1001 and When a voltage V having a polarity opposite to that at the time of writing is applied to the MIS transistor 1003, the resistance change element 1002 Voltage applied to the end, if greater than the erase threshold voltage of the variable resistance element 1002 described above, the resistance value of the resistance variable element 1002 is increased from a low resistance state, a transition to the high resistance state. That is, a bipolar resistance change operation is disclosed.
  • the transition of the resistance change element 1002 from the high resistance state to the low resistance state is as follows.
  • the resistance change element 1002 has a current-voltage operating point in which the resistance change element 1002 and the MIS transistor 1003 are connected in series as shown in FIG.
  • the resistance value is determined, and the value is determined by the value of the current that flows when the voltage of the resistance change element 1002 becomes the write threshold voltage (Vth).
  • the resistance value of the resistance change element 1002 in the low resistance state can be controlled by the gate voltage of the MIS transistor 1003.
  • the gate voltage is changed to VG3, VG2, and VG1 to change the resistance value near the threshold voltage Vth.
  • the operating points are P3, P2, and P1, and the resistance value of the resistance change element 1002 is arbitrarily set to a sequentially low state (large current), and information on three or more values is stored using this property.
  • a multi-value storage device capable of doing this is configured.
  • Patent Document 2 discloses a non-volatile memory device composed of 1T1R type memory cells using resistance change elements made of strongly correlated electron oxides.
  • FIG. 34 is a block diagram of the memory cell shown therein.
  • the memory cell 1140 is formed by electrically connecting a variable resistance element 1130 and a MOS transistor 1138 as an active element that controls access to the variable resistance element 1130 in series.
  • the change layer 1134 is sandwiched between the first electrode 1136 and the second electrode 1132.
  • titanium (Ti) is disclosed for the first electrode 1136
  • copper (Cu) is disclosed for the second electrode 1132
  • copper oxide (CuO) is disclosed for the change layer 1134 as materials used for each.
  • a terminal for example, a source terminal
  • a positive voltage is supplied to the first electrode 1136 so that the program voltage Vpg is applied to the variable resistance element 1130.
  • the resistance value of the resistance change element 1130 transitions from the high resistance state to the low resistance state, and the resistance value of the memory cell 1140 enters the low resistance state.
  • the resistance value of the resistance change element 1130 when the resistance value of the resistance change element 1130 is in a low resistance state, if the erase voltage Ver in which a current flows from the second electrode 1132 to the first electrode 1136 is applied to the resistance change element 1130, the resistance change The resistance value of the element 1130 transitions from the low resistance state to the high resistance state, and the resistance value of the memory cell 1140 becomes the high resistance state.
  • the resistance value of the low resistance state of the memory cell 1140 is determined in inverse proportion to the magnitude of the program voltage Vpg at the time of programming or the voltage of the gate G. That is, when the program voltage Vpg or the gate G voltage is increased, the resistance setting of the memory cell is shifted to a lower value.
  • a low resistance value adjusting means is disclosed that is adjusted by decreasing the writing level while increasing the writing voltage.
  • FIG. 35A is a flowchart for adjusting the resistance value while increasing the voltage applied to the upper electrode 1136
  • FIG. 35B is a flowchart for adjusting the resistance value while increasing the voltage applied to the gate G of the transistor 1138. .
  • Patent Document 1 discloses an application to a multi-value storage device. However, according to the disclosed contents, even when applied to a binary memory in a low resistance state and a high resistance state, it is caused by variations in the transistor manufacturing process. This suggests that the variation in current capability appears as variation in low resistance value.
  • an adjustment means described in Patent Document 2 is useful in which the resistance level is adjusted while sequentially increasing the same polarity voltage at the time of low resistance writing.
  • the reliability of data discrimination is improved by separating a distribution difference between a high resistance state and a low resistance state of a large number of memory cells with a margin.
  • the read speed of a memory device is generally adjusted by the worst value of a memory cell (a memory cell in a low resistance state) in which a large amount of cell current flows.
  • the upper limit of the low resistance value is kept low. Leads to higher speed. Therefore, it is extremely important to set the cell current amount of the memory cell in the low resistance state to be higher than a specified value.
  • variable resistance nonvolatile memory devices include a variable resistance nonvolatile memory device including a memory cell having an oxygen-deficient oxide of a transition metal such as tantalum or hafnium in a variable resistance layer. Are considering.
  • the oxygen-deficient oxide refers to an oxide in which oxygen is insufficient from the stoichiometric composition.
  • metal oxides having a stoichiometric composition exhibit insulating properties, but by being oxygen-deficient, they exhibit semiconductor or conductive properties.
  • a positive voltage write pulse is applied, and when transitioning to a low resistance state, a negative voltage write is performed.
  • a rewriting method similar to that shown in Patent Document 2 is applied, such as applying a pulse, when changing from a high resistance state to a low resistance state, the low resistance level does not become sufficiently low and the high resistance side It may be in a shifted state, which is a problem.
  • the low resistance state that remains in the intermediate low resistance state is referred to as a half LR.
  • the half LR level memory cell state is rate-determined, and the reading window is the resistance difference between the high resistance state and the low resistance state As a result, the reading speed decreases, or the window disappears due to variations in the resistance state, and reading may not be possible.
  • An object of the present invention is to provide a resistance change element writing method and a non-volatile memory device that enable this.
  • one embodiment of a resistance change element writing method includes a first electrode and a second electrode, depending on a polarity of a voltage applied between the first and second electrodes.
  • the present invention also includes a resistance change type comprising a first electrode and a second electrode and reversibly transitioning between a high resistance state and a low resistance state according to the polarity of a voltage applied between the first and second electrodes.
  • a resistance change type comprising a first electrode and a second electrode and reversibly transitioning between a high resistance state and a low resistance state according to the polarity of a voltage applied between the first and second electrodes.
  • a resistance variable nonvolatile memory element including a low resistance stabilization writing step of setting the resistance variable nonvolatile memory element in a low resistance state by applying a positive voltage to the second electrode with respect to the first electrode It may be implemented as initialization method.
  • variable resistance nonvolatile memory device that stores data in a variable resistance nonvolatile memory element, and includes a first electrode and a second electrode.
  • a plurality of variable resistance nonvolatile memory elements that switch reversibly between a high resistance state and a low resistance state according to the polarity of the voltage applied between the first and second electrodes and a switch element are connected in series.
  • a memory cell array composed of the memory cells, a selection unit for selecting at least one memory cell from the memory cell array, and a power supply for writing data to the variable resistance nonvolatile memory element Based on the power supply for writing and the power supplied from the power supply for writing, the variable resistance nonvolatile memory element included in the memory cell selected by the selection unit is deselected.
  • a write circuit for applying a voltage for writing data is a high-resistance power supply for supplying power for bringing the variable resistance nonvolatile memory element into a high-resistance state; and the resistor A power supply for reducing resistance that supplies power for setting the variable nonvolatile memory element to a low resistance state and a power supply for additionally setting the variable resistance nonvolatile memory element to a stable low resistance state are supplied
  • the resistance change type nonvolatile memory element included in the memory cell selected by the selection unit based on the power source from the high resistance power source. Is applied to the second electrode with respect to the first electrode of the variable resistance nonvolatile memory element as a reference.
  • a low-resistance write unit that applies a voltage to the memory cell so that a second voltage is applied to the second electrode with reference to the first electrode of the variable resistance nonvolatile memory element;
  • the variable resistance nonvolatile memory element included in the memory cell selected by the selection unit based on a power source from the low-resistance stabilized writing power source after the negative second voltage application by the programming programming unit Is applied to the second electrode with reference to the first electrode of the variable resistance nonvolatile memory element, so that a positive third voltage required to bring the memory cell into a low resistance state is applied to the memory cell.
  • a positive voltage can be applied by the low resistance stabilization writing unit after a negative voltage for reducing the resistance of the variable resistance nonvolatile memory element is applied by the low resistance writing unit. Even if the resistance change type nonvolatile memory element is half LR by the write-in / write unit, the resistance change type nonvolatile memory element can be surely reduced in resistance by subsequent writing by the low resistance stabilization writing unit. Can do.
  • the resistance change element is reduced to half LR when the resistance change element is written with low resistance, the resistance is surely reduced by the low resistance stabilization write, so that half LR appears.
  • a resistance change nonvolatile memory device and a resistance change nonvolatile memory device capable of suppressing variation in a low resistance state and ensuring a maximum resistance change window are provided. The Therefore, it is possible to stabilize the resistance change state of the variable resistance nonvolatile memory element, and it is possible to increase the reading speed of the memory and improve the yield.
  • FIGS. 1A to 1C are configuration diagrams of a resistance change element according to an embodiment of the present invention.
  • FIG. 2 is a configuration diagram of the memory cell according to the embodiment of the present invention.
  • 3A to 3D are pulse VI characteristic graphs of the memory cell according to the embodiment of the present invention.
  • FIG. 4 is a graph showing resistance change characteristics by applying positive and negative alternating pulses to the memory cell according to the embodiment of the present invention.
  • FIG. 5 is a resistance change characteristic graph by applying positive and negative alternating pulses to the memory cell according to the embodiment of the present invention.
  • FIGS. 6A to 6C are pulse VI characteristic graphs of the memory cell according to the embodiment of the present invention.
  • 7A to 7C are pulse VI characteristic graphs of the memory cell according to the embodiment of the present invention.
  • FIGS. 8A to 8D are estimation diagrams of resistance change mechanisms in the state of the half LR according to the embodiment of the present invention.
  • FIGS. 9A to 9D are explanatory diagrams of a resistance change mechanism in the state of the half LR according to the embodiment of the present invention.
  • FIG. 10 is a configuration diagram of the nonvolatile memory device according to the embodiment of the present invention.
  • FIG. 11 is a detailed configuration diagram of a power supply and a write circuit mounted in the nonvolatile memory device according to the embodiment of the present invention.
  • FIG. 12 is a detailed configuration diagram of the sense amplifier according to the embodiment of the present invention.
  • FIG. 13 is an explanatory diagram of the determination current level of the sense amplifier according to the embodiment of the present invention.
  • FIG. 10 is a configuration diagram of the nonvolatile memory device according to the embodiment of the present invention.
  • FIG. 11 is a detailed configuration diagram of a power supply and a write circuit mounted in the nonvolatile memory device according to the embodiment of the
  • FIG. 14 is a cross-sectional view showing an example of the configuration of the memory cell portion of the variable resistance nonvolatile memory device according to the embodiment of the present invention.
  • FIGS. 15A to 15D are various sequence diagrams for the memory cell according to the embodiment of the present invention.
  • FIG. 16A is a rewrite state transition diagram for the selected memory cell according to the embodiment of the present invention.
  • FIG. 16B is a rewrite state transition diagram for the selected memory cell according to the embodiment of the present invention.
  • FIG. 17A is a flowchart of low resistance stabilization writing according to an embodiment of the present invention.
  • FIG. 17B is a flowchart of low resistance stabilization writing according to an embodiment of the present invention.
  • FIG. 17A is a flowchart of low resistance stabilization writing according to an embodiment of the present invention.
  • FIG. 18A is a sequence diagram of low resistance stabilization writing and an image diagram of a selected memory cell state according to the embodiment of the present invention.
  • FIG. 18B is a sequence diagram of low resistance stabilization writing and an image diagram of a selected memory cell state according to the embodiment of the present invention.
  • FIG. 19 is a rewrite state transition diagram for the selected memory cell according to the embodiment of the present invention.
  • FIG. 20 is a rewrite state transition diagram for the selected memory cell according to the embodiment of the present invention.
  • FIG. 21 is a flowchart of low resistance stabilization writing according to an embodiment of the present invention.
  • FIG. 22 is a sequence diagram of low resistance stabilization writing and an image diagram of a selected memory cell state according to the embodiment of the present invention.
  • FIG. 23 is a flowchart of low resistance stabilization writing according to an embodiment of the present invention.
  • FIG. 24 is a second block diagram of the nonvolatile memory device according to the embodiment of the present invention.
  • 25 (a) and 25 (b) are pulse VI characteristic graphs of the resistance change element according to the embodiment of the present invention.
  • FIG. 26 is a voltage-current characteristic diagram when rewriting a single variable resistance element according to an embodiment of the present invention.
  • 27A and 27B are graphs for explaining a pulse voltage setting method of the memory cell according to the embodiment of the present invention.
  • FIGS. 28A and 28B are explanatory diagrams of voltage application to the memory cell according to the embodiment of the present invention.
  • FIG. 29 is a flowchart of low resistance stabilization writing of the memory cell according to the embodiment of the present invention.
  • FIG. 30 is a flowchart of low resistance stabilization writing with verify according to the embodiment of the present invention.
  • FIG. 31 is a configuration diagram of a low-resistance stabilization write pulse voltage generation circuit according to the embodiment of the present invention.
  • FIG. 32 is a configuration diagram of a memory cell described in Patent Document 1.
  • FIG. 33 is an analysis diagram of the write operation point of the memory cell described in Patent Document 1.
  • FIG. 34 is a configuration diagram of the memory cell described in Patent Document 2.
  • FIGS. 35A and 35B are rewrite flowcharts of memory cells described in Patent Document 2.
  • variable resistance nonvolatile memory device including a memory cell using a tantalum or hafnium oxygen-deficient oxide for a variable resistance layer as a nonvolatile variable resistance material.
  • FIGS. 1A, 1B, and 1C show schematic diagrams of the three types of variable resistance elements 10a, 10b, and 10c.
  • oxygen-deficient tantalum oxide (TaO x ) or oxygen-deficient hafnium oxide (HfO x ′ ) is used for the resistance change layer 13, and 300 ° C., 200 W, 20 seconds at its upper interface.
  • oxygen-deficient tantalum oxide (TaO x ) or oxygen-deficient hafnium oxide (HfO x ′ ) is used for the resistance change layer 13, and 300 ° C., 200 W, 20 seconds at its upper interface. by the irradiation of oxygen plasma, thin to form an oxide layer 12 formed of TaO X or HfO X 'oxygen of high TaO y or HfO y than', the upper electrode 11 composed of this platinum (Pt) And a lower electrode 14t composed of tantalum nitride (TaN).
  • an oxygen-deficient tantalum oxide (TaO x ) or oxygen-deficient hafnium oxide (HfO x ′ ) is used for the resistance change layer 13, and this is formed by the upper electrode 11 made of platinum Pt. And a lower electrode 14t composed of tantalum nitride (TaN).
  • FIG. 1 (c) using an oxygen-deficient tantalum oxide to the resistance variable layer 13 (TaO X) or oxygen-deficient hafnium oxide (HfO X '), is irradiated with oxygen plasma in the upper interface, TaO X or thinner to form an oxide layer 12 formed of HfO X 'oxygen of high TaO y or HfO y than' which platinum (Pt) as sandwiched between the upper electrode 11 and lower electrode 14p composed of The structure was
  • the oxygen-deficient oxide refers to an oxide in which oxygen is insufficient from the stoichiometric composition.
  • Ta 2 O 5 is an oxide having a stoichiometric composition.
  • oxygen is contained 2.5 times as much as tantalum, and it is 71.4% in terms of oxygen content.
  • the oxide is called oxygen-deficient tantalum oxide.
  • a hafnium oxide (HfO X ′ ) is called an oxygen-deficient hafnium oxide when 0 ⁇ x ′ ⁇ 2.0 is satisfied.
  • metal oxides having a stoichiometric composition exhibit insulating properties, but by being oxygen-deficient, they exhibit semiconductor or conductive properties.
  • nonvolatile memory elements that use oxygen-deficient tantalum oxide for the resistance change film
  • resistance change occurs predominantly in the vicinity of one electrode by using materials with different standard electrode potentials for the upper and lower electrodes.
  • an ideal bipolar resistance change can be realized.
  • the resistance change mode is not mixed and stable resistance change operation is possible.
  • the oxygen-deficient hafnium oxide is used for the resistance change layer and the notation of HfO X ′ is x ′
  • the range of the resistance change layer is more appropriate than 0.9 ⁇ x ′ ⁇ 1.6. I can say that.
  • tantalum oxide when tantalum oxide is used as the variable resistance film, a material having a difference larger than the standard electrode potential of tantalum and having a large difference is used for one electrode material, and tantalum is used for the other electrode material.
  • a material having a larger difference than the standard electrode potential may be used.
  • a material larger than the standard electrode potential of tantalum is used for one electrode material, and a material smaller than the standard electrode potential of tantalum is used for the other electrode material.
  • one electrode material is larger than the standard electrode potential of hafnium and has a large difference
  • the other electrode material is a hafnium standard electrode.
  • a material having a larger difference than the potential may be used. More preferably, a material that is larger than the standard electrode potential of hafnium is used for one electrode material, and a material that is smaller than the standard electrode potential of hafnium may be used for the other electrode material.
  • the resistance change layer is mainly composed of an oxygen-deficient transition metal oxide layer, and the first electrode and the second electrode are made of materials composed of different elements, and the first electrode If the standard electrode potential V1, the standard electrode potential V2 of the second electrode, and the standard electrode potential Vt of the transition metal constituting the transition metal oxide layer satisfy Vt ⁇ V2 and V1 ⁇ V2, Good.
  • the second electrode material is platinum (Pt), iridium (Ir), palladium (Pd), silver (Ag), copper (Cu), gold (Au), or the like
  • the first electrode material is preferably tungsten (W), nickel (Ni), tantalum (Ta), titanium (Ti), aluminum (Al), or the like.
  • the second electrode is selected from the group consisting of Pt, Ir, Pd, Ag, Cu, Au, etc.
  • the first electrode is a group consisting of W, Ni, Ta, Ti, Al, etc. Is preferably selected.
  • the second electrode material is Pt, Ir, Pd, Ag, Cu, Au, W or the like
  • the first electrode material is hafnium. (Hf), Ti, Al and the like are desirable. Therefore, the second electrode is selected from the group consisting of Pt, Ir, Pd, Ag, Cu, Au, W, etc.
  • the first electrode is selected from the group consisting of Hf, Ti, Al, etc. Preferably it is done.
  • the oxygen concentration of the resistance change film is selectively changed near the interface between the electrode having a high standard electrode potential and the resistance change film, and a stable resistance change characteristic is obtained.
  • the variable resistance layer includes a first oxygen-deficient tantalum oxide layer having a composition represented by TaO x (where 0.8 ⁇ x ⁇ 1.9), TaO y (where x ⁇ y And a second oxygen-deficient tantalum oxide layer having a composition represented by the following formula: HfO X ′ (where 0.9 ⁇ x ′ ⁇ 1.6 And a second oxygen-deficient hafnium oxide layer having a composition represented by HfO y ′ (where x ′ ⁇ y ′). It is good also as a laminated structure by laminating.
  • the oxygen concentration of the second oxygen-deficient metal oxide layer changes in the vicinity of the interface between the second oxygen-deficient metal oxide layer and the electrode, and stable resistance change characteristics are obtained. can get.
  • FIG. 2 shows a 1T1R type memory cell 105 in which the resistance change element 10a is connected to the transistor 104, and is formed by connecting the lower electrode 14t of the resistance change element 10a and the diffusion region 302b of the transistor 104 with vias 20.
  • the upper electrode 11 is led out to the second wiring layer 17 by the via 19 and the diffusion region 302a of the transistor 104 connected to the lower electrode 14t is led to the first wiring layer 18 by the via 21.
  • Reference numeral 303 a denotes a gate oxide film constituting the transistor 104.
  • the memory cell 105 of FIG. 2 shows the case where the resistance change element 10a shown in FIG. 1A is applied as the resistance change element, but the resistance change element 10b shown in FIGS. 1B and 1C.
  • the lower electrode 14p or 14t and the diffusion region 302b of the transistor 104 are connected by the via 20 similarly to the resistance change element 10a.
  • FIG. 3 is a graph of current-voltage characteristics showing an example of the state of the pulse voltage (Vp) and the cell current (Ir) accompanying the resistance change of the memory cell 105.
  • the abscissa indicates the value obtained by shifting from negative voltage to positive voltage.
  • the write or erase threshold voltage is the maximum voltage (absolute value) that can be applied without changing the resistance value of the resistance change element, and is the maximum voltage that can be applied when reading without changing the resistance value of the resistance change element. It is also a voltage (absolute value).
  • FIG. 3B is a graph showing the pulse VI characteristics (the pulse voltage Vp is applied to the variable resistance element and the cell current Ir flowing through the variable resistance element is measured at that time) when the low resistance state (LR) is achieved.
  • the first measurement result by the evaluation method shows the second measurement result by the evaluation method
  • FIG. 3D shows the third measurement result by the evaluation method. Since then, the repetition of almost the same waveform is omitted.
  • Forming is a state in which a variable resistance element in an initial state immediately after manufacture can be reversibly transitioned between a high resistance state (HR) and a low resistance state (LR) according to the polarity of an applied voltage.
  • HR high resistance state
  • LR low resistance state
  • FIG. 3 (b) shows a resistance change characteristic graph before the measurement
  • FIG. 5 shows a resistance change characteristic graph after the measurement of FIG.
  • FIG. 3A is a pulse VI characteristic graph in the first forming immediately after manufacturing, and the resistance state before measurement is in a high resistance state.
  • Vp ⁇ 2.4V ⁇ + 2.4V 41 times applied
  • FIG. 3A is a pulse VI characteristic graph in the first forming immediately after manufacturing, and the resistance state before measurement is in a high resistance state.
  • resistance change measurement by applying positive and negative alternating pulses in FIG. 4 is performed next.
  • FIG. 4 shows an example of the state of resistance change when positive and negative alternating pulses are applied to the memory cell 105 similar to FIG. 3 after the forming shown in FIG. Specifically, a voltage 2.4 V sufficient to turn on the transistor 104 is applied to the gate of the transistor 104, and the resistance change element 10a has a low resistance and a high voltage between the terminals US with the terminal S as a reference. Pulse voltages of ⁇ 2.4V and + 2.4V, which are sufficiently larger than the resistance change threshold for resistance, are alternately applied. After forming shown in FIG.
  • the resistance change due to the application of alternating positive and negative pulses is an intermediate between the high resistance state (about 1 to 3 ⁇ A) and the low resistance state (about 70 ⁇ A), such as point L1 and point L10 in the low resistance state.
  • This is an unstable characteristic graph in which a resistance state (half LR) sometimes exists, and this is a specific example of the problem to be solved by the present invention.
  • the inventors of the present invention have found that there are three types of occurrence of the half LR state in the repeated measurement of the pulse VI characteristic of the memory cell.
  • FIG. 3 (b) is a pulse VI characteristic graph further obtained from the positive / negative alternating pulse measurement of FIG. 4 (obtained after the positive / negative alternating pulse measurement shown in FIG. 4).
  • the initial resistance state is the final state of FIG. 4 (high resistance state after 41 positive and negative alternating pulses are applied).
  • Vp negative pulse voltage
  • the memory cell 105 was initially in a high resistance state, but the pulse voltage Vp fell below Vth (the absolute value of Vp Changes to a low resistance state when the absolute value exceeds Vth).
  • the resistance level in the low resistance state is about 34 ⁇ A in terms of cell current, which is a half LR state.
  • the pulse voltage Vp is sequentially changed from the negative voltage side to the positive voltage side.
  • the pulse voltage exceeds approximately +1 V and reaches Vtl
  • the cell current increases to 55 ⁇ A, compared with the case where the negative voltage pulse is applied.
  • the pulse voltage further changes to a low resistance state (normal low resistance state) and exceeds Vtl
  • the cell current drops to about 8 ⁇ A and changes to a high resistance state.
  • the voltage Vtl at which the transition from the low resistance state to the high resistance state starts is called “high resistance threshold voltage (or high resistance start voltage)”.
  • This voltage is also a voltage at which the resistance value of the resistance change element in the half LR state is the lowest (becomes a normal low resistance state).
  • the state when the negative pulse voltage is applied, the state is temporarily changed to the low resistance state of the intermediate level (half LR state), but when a positive pulse voltage of Vtl or less is applied, the low resistance transitioned by the negative pulse voltage.
  • a transition is made to a low resistance state (normal low resistance state) having a resistance value lower than that of the state, and then a positive pulse voltage exceeding Vtl is applied, a transition is made to the high resistance state.
  • Fig. 3 (c) shows the second measurement result when the same sample as in Fig. 3 (b) was carried out under the same evaluation method and measurement conditions.
  • the memory cell 105 was initially in a high resistance state as in the first time, but when the pulse voltage Vp fell below Vth, it changed to a sufficiently low (normal) low resistance state, and the pulse voltage was further lowered. Then, the cell current rises to 70 ⁇ A, and then the pulse voltage Vp is changed from the negative voltage side to the positive voltage side, but the cell current is maintained at approximately 70 ⁇ A until the pulse voltage is equal to or lower than Vtl. When the pulse voltage exceeds Vtl, the cell current drops to about 10 ⁇ A.
  • FIG. 3 (d) shows the third measurement result in which the same sample as in FIG. 3 (b) was carried out under the same evaluation method and measurement conditions.
  • FIG. 3D follows a substantially similar trajectory as FIG.
  • Fig. 3 (b) and Fig. 3 (c) clearly differ in the process of changing to the low resistance state. That is, even when the same pulse voltage sufficient to make a transition from the high resistance state to the low resistance state is applied, in the case of FIG. 3B, the intermediate state between the high resistance state and the low resistance state in FIG. This is a phenomenon in which the resistance changes only to the level (that is, in a half LR state). In such a state, the positive pulse voltage Vtl or slightly lower is applied, and the resistance state of the memory cell is as shown in FIG. It can be changed to a level close to the low resistance state of (c).
  • characteristic type 1 the characteristic of the memory cell that becomes the pulse VI characteristic graph as shown in FIG. 3C
  • characteristic type 2 the characteristic of the memory cell that becomes the pulse VI characteristic graph as shown in FIG. The characteristic will be referred to as characteristic type 2.
  • FIG. 3B the resistance change estimation mechanism of the characteristic type 2 in which the low resistance state peaks at the half LR state and the positive voltage near Vtl is shown in FIGS. 8A to 8D. Will be described below.
  • the movement of oxygen ions 16 between the resistance change layer 13 and the oxide layer 12 in the vicinity of the upper electrode interface causes a high resistance state (FIG. 8A) and a low resistance state (FIG. 8B) or FIG. c)) is created.
  • the oxygen ions 16 are taken into the oxide layer 12 and become a high oxidation state, the resistance state is high.
  • the oxygen ions 16 are released from the oxide layer 12 and become a low oxidation state, the resistance state is low.
  • Oxygen ions are moved by forming an oxide layer 12 on the upper electrode 11 side as shown in FIG. 8A, or a material (for example, a material that is less likely to be oxidized than the metal constituting the resistance change layer 13 as shown in FIG. 1B).
  • the resistance change phenomenon is caused by the upper electrode 11 and the resistance change layer 13 by using the upper electrode 11 as a noble metal material such as platinum and the lower electrode 14t as a material (for example, tantalum nitride) that is more easily oxidized than the material constituting the upper electrode 11. Near the interface.
  • the oxygen ions 16 are absorbed by the variable resistance layer in the vicinity of the upper electrode, and the oxide layer contains a high concentration of oxygen. 12 is formed to change to a high resistance state (FIG. 8A).
  • the phenomenon that the cell current is maximized (lower resistance is further reduced) by applying a positive voltage pulse in the vicinity of Vtl is due to the presence of a thin oxide layer 15 near the lower electrode interface. It is presumed that oxygen ions 16 are moving between the layer 15 and the resistance change layer 13. In this case, a positive voltage pulse is applied to the terminal U on the upper electrode side with respect to the terminal L on the lower electrode side. Then, a current flows from the upper electrode to the lower electrode, oxygen ions 16 are released from the thin oxide layer 15 near the lower electrode interface, and the vicinity of the lower electrode interface changes to a low resistance state (FIG. 8D).
  • the resistance state of the oxide layer 12 near the upper electrode interface and the oxide layer 15 near the lower electrode interface infers the ease of resistance change in the oxide layer 15 from the potential applied to each oxide layer.
  • the change in resistance of the oxide layer 15 near the electrode interface will be described with reference to FIGS. 9 (a) to 9 (d).
  • 9A to 9D correspond to FIGS. 8A to 8D, respectively.
  • the two series resistances 117 and 118 in FIGS. 9A to 9D indicate the resistance 117 representing the resistance state of the oxide layer 12 near the upper electrode interface and the resistance state of the oxide layer 15 near the lower electrode interface.
  • the resistance 118 to represent is meant.
  • FIGS. 9A and 9B show changes in the resistance state of HR (high resistance) and LR (low resistance) in a normal state, both of which are the oxide layer 15 near the lower electrode interface. Since the resistance 118 is in the low resistance state (LR), there is almost no potential difference in the oxide layer 15, that is, the resistance 118, and therefore it is assumed that the resistance change of the oxide layer 15 near the lower electrode interface does not occur. On the other hand, in the case of FIG. 9D, in the half LR state before the improvement of the LR state (that is, in the state before the change), the state of the resistance 118 of the oxide layer 15 near the lower electrode interface is the high resistance state (HR).
  • HR high resistance state
  • the state of the resistance 117 of the oxide layer 12 near the upper electrode interface is the low resistance state (LR).
  • LR low resistance state
  • the oxide layer near the upper electrode interface The voltage Vu applied to 12 (resistor 117) is small, and the voltage Vl applied to the oxide layer 15 (resistor 118) near the lower electrode interface is large. Therefore, the oxide layer 15 in the vicinity of the lower electrode interface is likely to exceed the resistance change threshold voltage. In such a case, it is assumed that the oxide layer 15 changes from the high resistance state to the low resistance state. In the case of FIG.
  • the state of the resistance 118 of the oxide layer 15 near the lower electrode interface is low resistance (LR) before the pulse application (that is, before the change), and the upper electrode interface.
  • the state of the resistor 117 of the nearby oxide layer 12 is a high resistance state (HR).
  • HR high resistance state
  • the oxide layer 12 (resistor 117) near the upper electrode interface is applied.
  • the applied voltage Vu is large, and the voltage Vl applied to the oxide layer 15 (resistor 118) near the lower electrode interface is small. Therefore, the oxide layer 12 near the upper electrode interface is likely to exceed the resistance change threshold voltage.
  • the oxide layer 12 changes from the high resistance state to the low resistance state, and then the oxide layer 15 near the lower electrode interface.
  • the voltage Vl applied to (resistor 118) increases and exceeds the resistance change threshold voltage, it is assumed that the resistance state changes from the low resistance state to the high resistance state.
  • the second and third pulse VI characteristics are as shown in FIG. 3 (b), and the resistance state after application of the negative voltage pulse is half LR (that is, low cell
  • the positive voltage pulse near Vtl was applied in the first pulse VI characteristic evaluation of FIG. 16 is emitted, the resistance state in the vicinity of the lower electrode interface is lowered, and it is assumed that the low resistance state in the vicinity of the lower electrode is maintained in the subsequent pulse VI characteristic evaluation.
  • FIG. 5 shows the state of resistance change measured by applying a second positive / negative alternating pulse.
  • FIG. 5 is a diagram showing the results of measurement under the same conditions as FIG. 4 after the measurement of FIG.
  • the resistance is increased to about 7 ⁇ A
  • a pulse of ⁇ 2.4 V is applied, the resistance is decreased to about 70 ⁇ A.
  • the alternating positive and negative pulses in FIG. 5 are applied, the low resistance state is stable unlike FIG.
  • the pulse VI characteristic evaluation of FIG. 3B is involved, and in particular, positive voltage application in the vicinity of Vtl is greatly related. Considering the mechanism, it is assumed that the subsequent operation is stabilized by the release of oxygen ions from the oxide layer 15 near the lower electrode interface by the voltage near Vtl.
  • the memory cell in the initial state immediately after manufacture needs the same operation as the first pulse VI characteristic evaluation, and in particular, in order to shift the low resistance state from the half LR state to the low resistance state, Vtl It can be seen that applying a nearby voltage (more precisely, a voltage lower than Vtl and close to Vtl) is extremely effective.
  • the present inventors have the resistance change characteristic to the unstable low resistance state (half LR) shown in FIG. It has been found that the resistance can be reduced by applying a voltage lower than Vtl and close to Vtl. Further, (i) in the initial state immediately after manufacture, the oxide layer near the lower electrode is assumed to be in a high resistance state in the majority of memory cells, and therefore, once by applying a voltage lower than Vtl and close to Vtl. It is necessary to stabilize the oxide layer near the lower electrode by reducing the resistance.
  • the pulse VI characteristic of the memory cell 105 as shown in FIG. 3D exceeds the threshold voltage Vth at which the write pulse voltage Vp is gradually lowered from 0 V in the negative voltage direction and the resistance reduction is started.
  • the pulse voltage Vp is further lowered, the resistance reduction is stopped, and the resistance change of the memory cell is saturated.
  • the write pulse voltage Vp is gradually increased from a negative voltage to a positive voltage, and when it exceeds a positive threshold voltage Vtl at which high resistance is started, the low resistance state is changed to the high resistance state, and the pulse voltage Vp is further increased.
  • the pulse voltage Vp is gradually changed in the negative direction or the positive direction.
  • the resistance change element applies a pulse having a magnitude exceeding the threshold voltage once to FIG. It is possible to change the resistance between the low resistance state and the high resistance state shown.
  • a voltage 2.4 V sufficient to turn on is applied to the gate of the memory cell 105 similar to FIG. 3D, and the resistance of the terminal U is reduced with respect to the terminal S.
  • pulse voltages of ⁇ 2.4 V and 2.4 V which are larger than the resistance change threshold for increasing resistance, are alternately applied.
  • a 2.4 V pulse is applied to the memory cell 105 that has been in a low resistance state, the resistance is increased, and it is found that the resistance level is about 7 ⁇ A in the subsequent reading measurement. This resistance value level is very close after the application of 2.4 (V) of the pulse VI characteristic of FIG.
  • FIG. 6 is a graph of current-voltage characteristics of the state of resistance change of a memory cell 105 of another sample different from FIG. 6A is a measurement result from the initial state immediately after manufacture by the evaluation method, FIG. 6B is a second measurement result by the evaluation method, and FIG. 6C is the evaluation method. It is a 4th measurement result.
  • FIG. 6 (a) is the first pulse VI characteristic graph immediately after manufacturing, and the initial resistance state is a high resistance state.
  • the memory cell 105 When a negative pulse voltage is applied while transitioning the pulse voltage Vp from 0V to the negative voltage side, the memory cell 105 is initially in a high resistance state, but when the pulse voltage Vp falls below Vth0, it enters a low resistance state. It has changed. That is, the forming is completed. However, the resistance level in the low resistance state is about 35 ⁇ A in terms of cell current. That is, it is in a half LR state. Thereafter, the pulse voltage Vp is changed from the negative voltage side to the positive voltage side, but the cell current rises from around the pulse voltage exceeding approximately 1V, and reaches about 57 ⁇ A at the maximum. When the pulse voltage exceeds Vtl, the cell current increases. Decreases to about 4 ⁇ A.
  • Fig. 6 (b) shows the second measurement result when the same sample as Fig. 6 (a) was carried out under the same evaluation method and measurement conditions.
  • the memory cell 105 was initially in a high resistance state.
  • the pulse voltage Vp falls below Vth
  • the memory cell 105 changes to a low resistance state (normal low resistance state).
  • the current rises to about 64 ⁇ A, and then the pulse voltage Vp is changed from the negative voltage side to the positive voltage side.
  • the pulse voltage is equal to or lower than Vtl
  • the cell current is almost the same as when a negative pulse voltage is applied.
  • the pulse voltage exceeds Vtl the cell current drops to about 7 ⁇ A.
  • FIG. 6C shows a fourth measurement result obtained by performing the same sample as in FIG. 6A with the same evaluation method and measurement conditions.
  • FIG. 6C follows a substantially similar trajectory as FIG.
  • characteristic type 2 as shown in FIG. 6C occasionally appears. To do.
  • FIG. 7A is a pulse VI characteristic graph from the initial state immediately after manufacturing, and the initial resistance state is a high resistance state.
  • the memory cell 105 When a negative pulse voltage is applied while transitioning the pulse voltage Vp from 0 V to the negative voltage side, the memory cell 105 was initially in a high resistance state, but when the pulse voltage Vp fell below Vth0, the low resistance state Has changed. That is, the forming is completed. However, the resistance level in the low resistance state is about 40 ⁇ A in terms of cell current. That is, it is in a half LR state. Thereafter, the pulse voltage Vp is changed from the negative voltage side to the positive voltage side. When the pulse voltage is near Vtl, the cell current increases to 63 ⁇ A, and when the pulse voltage exceeds Vtl, the cell current decreases to about 4 ⁇ A. .
  • 7 (b) and 7 (c) show the second and third measurement results obtained by performing the same sample as in FIG. 7 (a) under the same evaluation method and measurement conditions.
  • 7B and 7C the resistance level in the half LR state is different from that in FIG. 7A, but when a positive voltage pulse in the vicinity of Vtl is applied, the cell current tends to increase.
  • the memory cell is once in a normal low resistance state.
  • the characteristic type 2 appears almost every time even if the sample is repeatedly measured by the same evaluation method.
  • FIGS. 3, 6, and 7 have the same configuration as that of the memory cell 105 shown in FIG. 2, although the evaluation samples are different.
  • all of the characteristics are characteristic type 2 in the first pulse VI characteristic graph immediately after manufacturing, and in the second and subsequent times, only characteristic type 1 appears in FIG. 3, and the sample in FIG. 1 and characteristic type 2 both appear, and in the sample of FIG. 7, only characteristic type 2 appears.
  • the characteristic type differs from sample to sample, and the characteristic is that pulse VI like characteristic type 2 is different. Because of the existence of the characteristics, we have found that there is a memory cell with the new characteristics and that it will always appear the first time.
  • variable resistance nonvolatile memory device is a nonvolatile memory device having 1T1R type memory cells in which the variable resistance element shown in FIG. 2 and a MOS transistor are connected in series.
  • FIG. 10 is a block diagram showing a configuration of the nonvolatile memory device 200 according to the embodiment of the present invention.
  • the nonvolatile memory device 200 includes a memory main body 201 on a semiconductor substrate, and the memory main body 201 includes a memory cell array 202, a row selection circuit 208, A row driver 207 including a word line driver WLD and a source line driver SLD, a column selection circuit 203, a write circuit 206 for writing data, and an amount of current flowing through the selected bit line are detected and stored.
  • a sense amplifier 204 for determining whether the data is “0 (low resistance state)” or “1 (high resistance state)”, a data input circuit 215 that performs input processing of input data via the terminal Din, and a terminal Dout And a data output circuit 205 that performs output processing of output data.
  • the power source 211 for writing includes a power source 212 for reducing resistance (LR), a power source for increasing resistance (HR) 213, and a power source for writing low resistance (LR) 214.
  • the output V2 of the power supply 212 for conversion is supplied to the row driver 207 and the write circuit 206, and the output V1 of the power supply 213 for high resistance (HR) and the output V3G of the low resistance (LR) stabilization power supply 214 are This is supplied to the writing circuit 206.
  • an address input circuit 209 that receives an address signal input from the outside
  • a control circuit 210 that controls the operation of the memory main body 201 and the operation of the write power supply 211 based on a control signal input from the outside are provided. ing.
  • the memory cell array 202 includes a plurality of word lines WL0, WL1, WL2,... And a plurality of bit lines BL0, BL1, BL2,. And a plurality of NMOS transistors N11, N12, N13, N21 provided corresponding to the intersections of these word lines WL0, WL1, WL2,... And bit lines BL0, BL1, BL2,. N22, N23, N31, N32, N33,... (Hereinafter referred to as “transistors N11, N12,...”) And a plurality of transistors N11, N12,. Resistance change elements R11, R12, R13, R21, R22, R23, R31, R32, R33,...
  • resistance change elements R11, R12, ... are the memory cells described above as basic data of the present invention.
  • the gates of the transistors N11, N21, N31,... are connected to the word line WL0, and the gates of the transistors N12, N22, N32,.
  • the gates of N23, N33,... are connected to the word line WL2, and the gates of the transistors N14, N24, N34,.
  • the transistors N11, N21, N31,... And the transistors N12, N22, N32,... are connected in common to the source line SL0, and the transistors N13, N23, N33,. N34,... Are commonly connected to the source line SL2.
  • resistance change elements R11, R12, R13, R14... are connected to the bit line BL0
  • resistance change elements R21, R22, R23, R24... Are connected to the bit line BL1
  • resistance change elements R31, R32 are connected.
  • R33, R34... are connected to the bit line BL2.
  • the address input circuit 209 receives an address signal from an external device (not shown), outputs a row address signal to the row selection circuit 208 based on the address signal, and outputs a column address signal to the column selection circuit 203.
  • the address signal is a signal indicating an address of a specific memory cell selected from among the plurality of memory cells M11, M12,.
  • the control circuit 210 controls the write power supply 211 and the write circuit 206 so that data is written to a resistance change element included in a memory cell selected by a selection unit described later.
  • a voltage setting signal for instructing the voltage level of the pulse voltage at the time of writing is output to the power supply 211 for writing, and the voltage for writing is applied in accordance with the input data Din input to the data input circuit 215.
  • An instructed write signal is output to the write circuit 206.
  • the control circuit 210 outputs a read signal instructing a read operation to the sense amplifier 204.
  • the row selection circuit 208 receives the row address signal output from the address input circuit 209, and in response to the row address signal, the row driver 207 selects any one of the plurality of word lines WL0, WL1, WL2,. A predetermined voltage is applied to the selected word line from the corresponding word line driver circuit WLD.
  • the row selection circuit 208 receives the row address signal output from the address input circuit 209, and in response to the row address signal, from the row driver 207, a plurality of source lines SL0, SL2,. A predetermined voltage is applied to the selected source line from the source line driver circuit SLD corresponding to any of the above.
  • the column selection circuit 203 receives the column address signal output from the address input circuit 209, and selects one of the plurality of bit lines BL0, BL1, BL2,... According to the column address signal. A write voltage or a read voltage is applied to the selected bit line, and a non-select voltage is applied to the non-selected bit line.
  • the row selection circuit 208 and the column selection circuit 203 constitute a selection unit that selects at least one memory cell from the memory cell array 202.
  • the write circuit 206 applies a voltage pulse based on the power supplied from the write power supply 211 to the resistance change element included in the memory cell selected by the selection unit under the control of the control circuit 210.
  • a write signal output from the control circuit 210 is received, a signal instructing application of a write voltage to the bit line selected by the column selection circuit 203 is received.
  • the write pulse according to the voltage set by the write mode is output.
  • the sense amplifier 204 detects the amount of current flowing through the selected bit line to be read according to one detection level according to the purpose from a plurality of detection levels in the data read cycle, and detects the amount of current flowing through the bit line. Whether the level is higher or lower is output as a logical result of data “0 (low resistance state)” or “1 (high resistance state)”, and the state of the stored data is determined.
  • the output data DO obtained as a result is output to an external device via the data output circuit 205.
  • the power supply 211 for writing includes an LR power supply 212 for supplying power for generating a pulse voltage at the time of low resistance (LR) writing (also referred to simply as writing), and a high resistance (HR) writing (simply referred to as erasing).
  • the LR power supply 212 is input to the row driver 207 and the write circuit 206, and the others are input to the write circuit 206.
  • the write function for the resistance change element of the control circuit 210 is summarized as follows.
  • the control circuit 210 has (i) a positive first voltage necessary for setting the high resistance state based on the power supply from the high resistance (HR) power supply 213 as a write function for the variable resistance element.
  • the control circuit 210 Based on the power source from the high resistance (HR) writing unit that controls the writing power source 211 and the writing circuit 206 to be applied to the resistance change element, and (ii) the power source from the low resistance (LR) power source 212.
  • a low-resistance (LR) writing unit that controls the write power supply 211 and the write circuit 206 so that a negative second voltage necessary for setting the low-resistance state is applied to the resistance change memory element; (Iii) After applying the negative second voltage by the LR writing unit, it is necessary to reliably (or additionally) enter the low resistance state based on the power from the LR stabilized writing power source 214. Positive third voltage changes resistance As applied to the child, and an LR stabilization writing unit for controlling the write power 211 and write circuit 206.
  • the resistance change element may have a low resistance or a half LR by applying a negative second voltage by the LR writing unit.
  • the positive third voltage application by the LR stabilization writing unit ensures that the resistance change element has a low resistance when the resistance change element is half LR by the negative second voltage application by the LR writing unit.
  • the three functions are functions that the writing circuit 206 exhibits under the control of the control circuit 210, so from the viewpoint of the writing function, It can also be said that the writing circuit 206 has a function.
  • FIG. 11 shows detailed circuits of the LR power supply 212, the HR power supply 213, the LR stabilized write power supply 214, the write circuit 206, and their connection configurations. Although not shown in the figure, the power supply voltage input from the outside to the circuit of FIG.
  • the internal configuration of the LR power supply 212 includes an LR reference voltage generator 221 and a differential amplifier circuit 222.
  • the LR standard voltage generator 221 is a reference potential generator that outputs the pulse voltage level VREFLR of the write pulse at the time of LR write, and the differential amplifier circuit 222 is LR converted to one of the inputs of the differential amplifier circuit.
  • This is a general configuration in which the output voltage VREFLR of the reference voltage generator 221 is input and the output V2 is fed back and input to the other.
  • the reference voltage VREFLR is received, and the voltage V2 obtained by amplifying the current capability with the same voltage as VREFLR.
  • An amplifying circuit (voltage follower) is generated.
  • the internal configuration of the HR power supply 213 is composed of an HR reference voltage generator 224 and a differential amplifier circuit 225.
  • the HR conversion reference voltage generator 224 is a reference potential generator that outputs the pulse voltage level VREFHR of the write pulse at the time of HR write, and the differential amplifier circuit 225 outputs HR to one of the inputs of the differential amplifier circuit.
  • the reference voltage generator 224 receives the output voltage VREFHR, and the output V1 is fed back to the other.
  • the reference voltage VREFHR is received and the voltage V1 obtained by amplifying the current capability with the same voltage as VREFHR is obtained.
  • An amplifying circuit (voltage follower) is generated.
  • the internal configuration of the low-resistance stabilized write power source 214 is that a plurality of fixed resistors 232 are connected in series between the VPP terminal and the ground terminal, and the VPP-side terminals nLa to nLn of each fixed resistor 232 are taken out.
  • Each of nLa to nLn is connected on a one-to-one basis to one terminal of each of the switches 231a to 231n, and the output V3G is connected to all of the other terminals of the plurality of switches 231a to 231n.
  • the switches 231a to 231n operate so that any one switch is turned on (conducted) and the other switches are turned off in accordance with an instruction from the applied voltage controller 229.
  • the low-resistance stabilized writing power source 214 can supply a positive voltage that gradually increases by sequentially selecting and supplying one voltage selected from a plurality of voltages.
  • the write circuit 206 includes a driver 226 that functions as the above-described LR write unit, a driver 227 that functions as the above-described HR write unit, and a low-resistance stabilized write circuit 236 that functions as the above-described low-resistance stabilized write unit. Is done.
  • the driver 226 outputs either the V2 voltage or the ground voltage according to the pulse signal PLS from the control circuit 210 when the output enable signal EN2 from the control circuit 210 is High, and Hi-z (high impedance state) when EN2 is Low.
  • the driver 227 outputs a V1 voltage or a ground voltage according to the pulse signal PLS when the output enable signal EN1 is High, and outputs Hi-z when the EN1 is Low. 3 state driver for HR pulses.
  • the driver 233 In response to the instruction of the write pulse signal PLS from the control circuit 210, the driver 233 outputs a current amplified pulse to the output terminal VPLS.
  • the maximum voltage is output to the output terminal DT.
  • the output VPLS of the driver 233 outputs a rectangular pulse of 0V ⁇ VDD ⁇ 0V according to the change of the PLS signal
  • the output of the N-channel transistor 234 (voltage at the output terminal DT) is a rectangle of 0V ⁇ V3 ⁇ 0V. It is output as a pulse (when VDD ⁇ V3).
  • the voltage V1 equivalent to VREFHR is output, and the enable signal EN1 from the control circuit 210 is set to High and the driver 227 is set. Is set to Lo-z (low impedance) output, the enable signal EN2 is set to Low, the driver 226 is set to Hi-z output, the gate voltage of the N-channel transistor 234 is set to 0V, and is turned off.
  • the driver 227 outputs a pulse of 0V ⁇ V1 (VREFHR) ⁇ 0V to the output terminal DT.
  • the pulse output to the output terminal DT is applied to the selected memory cell via the column selection circuit 203.
  • the voltage V2 equivalent to VREFLR is output, the enable signal EN2 from the control circuit 210 is set to High, and the driver 226 Is set to Lo-z output, the enable signal EN1 is set to Low, the driver 227 is set to Hi-z output, the gate voltage of the N-channel transistor 234 is set to 0V, and is turned off.
  • the driver 226 outputs a pulse of 0V ⁇ V2 (VREFLR) ⁇ 0V to the output terminal DT.
  • the pulse output to the output terminal DT is applied to the selected memory cell via the column selection circuit 203.
  • the enable signals EN1 and EN2 from the control circuit 210 are set to Low, and the drivers 226 and 227 are Hi ⁇ z output.
  • one of the switches 231a to 231n is turned on by the applied voltage controller 229, and the gate of the N-channel transistor 234 becomes the set voltage V3G.
  • the driver 233 in response to the write pulse signal PLS from the control circuit 210, the driver 233 generates a pulse of 0V ⁇ VDD ⁇ 0V to the VPLS node, and the N-channel transistor 234 receives the pulse at the V3G voltage input to the gate.
  • the high level VDD is clamped to (V3G ⁇ Vt), and a pulse of 0V ⁇ V3 (V3G ⁇ Vt) ⁇ 0V is output to the output terminal DT.
  • the pulse output to the output terminal DT is applied to the selected memory cell via the column selection circuit 203.
  • FIG. 12 is a circuit diagram showing a detailed configuration of an example of the sense amplifier 204 in FIG.
  • the sense amplifier 204 includes a current mirror circuit 244 having a mirror ratio of 1: 1, clamp transistors 240 and 241 having the same size, a reference circuit 252, and a buffer 245.
  • one end of a branch in which a selection transistor 249 and a reference resistor 246 for low resistance (LR) verification are connected in series is connected to the ground potential, and the other terminal is connected to the source terminal of the clamp transistor 240. Further, the LR verify enable signal C1 from the control circuit 210 is input to the gate terminal of the selection transistor 249, and the selection transistor 249 is switched between a conductive state and a nonconductive state by the LR verify enable signal C1.
  • LR verify enable signal C1 from the control circuit 210 is input to the gate terminal of the selection transistor 249, and the selection transistor 249 is switched between a conductive state and a nonconductive state by the LR verify enable signal C1.
  • one end of the branch in which the selection transistor 250 and the reference resistor 247 for reading are connected in series is connected to the ground potential, the other terminal is connected to the source terminal of the clamp transistor 240, and the gate terminal of the selection transistor 250 Is supplied with the read enable signal C2 from the control circuit 210, and the select enable signal C2 switches the conduction / non-conduction state of the select transistor 250.
  • the select transistor 251 and the high resistance (HR) verify are used.
  • One end of the branch to which the reference resistor 248 is connected in series is connected to the ground potential, the other terminal is connected to the source terminal of the clamp transistor 240, and the gate terminal of the selection transistor 251 is connected to the HR from the control circuit 210.
  • Verify enable signal C3 is input The HR verification enable signal C3, the selection transistor 250 is switched to conducting / non-conducting state.
  • VCLP (0.9V) is input to the gate terminal in order to suppress the nodes NBL0 and NBL to the clamp voltage (0.4V), and the source terminal of the clamp transistor 241 is the column selection circuit 203.
  • the drain terminals of the clamp transistors 240 and 241 are connected to the drain terminals of the transistors 242 and 243 constituting the current mirror circuit 244, respectively.
  • the drain terminal potential of the clamp transistor 241 is inverted and amplified by the buffer 245 and transmitted to the data output circuit 205 as the sense amplifier output SAO.
  • FIG. 13 is a diagram for explaining the determination level of the sense amplifier 204.
  • the sense amplifier 204 is connected between the cell current ILR (near 70 ⁇ A) of the memory cell in the low resistance (LR) state and the cell current IHR (near 10 ⁇ A) of the memory cell in the high resistance (HR) state.
  • the first detection level is a read reference current IHLdet (40 ⁇ A)
  • the second detection level is a high resistance (HR) verify reference current IHRdet (20 ⁇ A)
  • the third detection level is low.
  • the reference current ILRdet (60 ⁇ A) for low resistance (LR) verification is generated by applying a clamp voltage to a reference memory cell composed of a resistor 246 having a resistance value Rldt and a selection transistor 249.
  • the read reference current IHLdet (40 ⁇ A) is generated by applying a clamp voltage to a reference memory cell composed of a resistor 247 having a resistance value Rmid and a select transistor 250, and is a reference for high resistance (HR) verification.
  • the current IHRdet (20 ⁇ A) is generated by applying a clamp voltage to a reference memory cell composed of a resistor 248 having a resistance value Rhdt and a select transistor 251.
  • the sense amplifier 204 shown in FIG. 10 detects the cell current of the selected memory cell to be read as the amount of current flowing through the selected bit line in the data read cycle, and the current is higher than the set detection level. Outputs a logic “0”, and outputs a logic “1” when the current is small, and the above three types of detection level settings are prepared.
  • the first detection level is a detection level for distinguishing whether the resistance memory state of the selected memory cell is in a high resistance state or a low resistance state. Accordingly, an intermediate level between the cell current of the memory cell in the high resistance state (for example, 10 ⁇ A in FIG. 3C) and the cell current of the memory cell in the low resistance state (for example, 70 ⁇ A in FIG. 3C) (for example, 40 ⁇ A).
  • the second detection level is a verification detection level for determining whether the resistance memory state of the selected memory cell is in a high resistance state having a sufficiently high resistance value. In particular, the resistance level of the selected memory cell is increased. After writing, whether the memory cell current is in a high resistance state (for example, 20 ⁇ A or less) in a later read cycle is set to a high resistance state with a sufficient margin with respect to the first detection level. Used for judgment purposes.
  • the third detection level is a verification detection level for determining whether the resistance memory state of the selected memory cell is in a normal low resistance state, and particularly after the low resistance write of the selected memory cell, In order to determine whether the low resistance state is set with a sufficient margin with respect to the first detection level or whether the current of the memory cell is in the low resistance state (for example, 60 ⁇ A or more) in the subsequent read cycle. used.
  • the third detection level can be used together with the first detection level to detect the state of the half LR. That is, when it is determined that the cell current of the selected memory cell is larger than the first detection level but smaller than the third detection level, the resistance change element of the selected memory cell is in the half LR state. Can be determined.
  • FIG. 10 has a cross-sectional structure similar to that of FIG. 1A, FIG. 1B, or FIG. 1C.
  • the memory cells M11, M21,... are obtained by connecting resistance change elements R11, R21,... And N-channel transistors N11, N21, ... in series (R11 + N11, R21 + N21,). Each has the same structure as in FIG.
  • the metal wiring 18 (terminal U) drawn from the upper electrode 11 of the resistance change element 10a in FIG. 2 by the via 19 is connected to a bit line (for example, BL0) extending vertically in the memory cell array 202 in FIG.
  • the line is connected to the output terminal DT of the LR stabilization writing circuit 236 via the column selection circuit 203. Therefore, the positive voltage pulse output from the LR stabilization writing circuit 236 is applied to the upper electrode 11 of the resistance change element 10a.
  • a positive pulse near the voltage Vtl is applied to the upper electrode 11, in the case of FIG. 3B, it is possible to transition from the half LR state to the low resistance state, and the positive pulse exceeding the voltage Vtl is applied to the upper electrode 11.
  • the metal wiring when changing the resistance change element of the B mode to the low resistance state, the metal wiring is used with reference to the metal wiring 17 (terminal S) drawn from the diffusion region 302a of the transistor 104 connected to the lower electrode by the via 21.
  • a negative voltage pulse is applied to 18 (terminal U).
  • the “positive pulse” means a positive voltage pulse
  • the “negative pulse” means a negative voltage pulse.
  • 1A, 1B, and 1C change resistance in the B mode.
  • the metal wiring 18 (terminal S) is connected to the bit line in order to obtain the same resistance change characteristic as in FIG. 3 using the A-mode memory cell.
  • FIG. 3 (b), FIG. 3 (c), FIG. 3 (d), FIG. 6 (b), FIG. 6 (c) or FIG. 7 (a), FIG. 7 (b), and FIG. 7 (c) have similar characteristics.
  • the absolute value of the write voltage required for the low resistance write is equal to or greater than the absolute value of Vth shown in FIG. 3, and the LR power supply 212 has an absolute value of the output voltage V2 of the resistance change element.
  • the power supply circuit can apply a negative voltage exceeding Vth.
  • the write voltage required for high resistance writing is equal to or higher than Vtl shown in FIG. 3, and the HR power supply 213 can apply a positive voltage whose output voltage V1 exceeds Vtl to the resistance change element. Power circuit.
  • FIG. 14 is a cross-sectional view showing a configuration (configuration corresponding to 2 bits) of the memory cell 300 corresponding to part C in FIG. 10, and an enlarged view of the resistance change element 10a.
  • the transistor 317 and the resistance change element 10a correspond to the transistors N11 and N12 and the resistance change elements R11 and R12 in FIG.
  • the memory cell 300 includes a second N-type diffusion layer region 302a, a first N-type diffusion layer region 302b, a gate insulating film 303a, a gate electrode 303b, a first via 304, and a first wiring layer 305 on a semiconductor substrate 301.
  • the second via 306, the second wiring layer 307, the third via 308, the resistance change element 10a, the fourth via 310, and the third wiring layer 311 are sequentially formed.
  • a third wiring layer 311 connected to the fourth via 310 corresponds to the bit line BL0, and a first wiring layer 305 and a second wiring layer 307 connected to the second N-type diffusion layer region 302a of the transistor 317 are provided. Corresponds to the source line SL0 running perpendicular to the drawing.
  • the voltage of the semiconductor substrate 301 is 0V, and is supplied from a 0V power line (not shown) in a generally known configuration.
  • the resistance change element 10a has a lower electrode 14t, a resistance change layer 13, an oxide layer 12, and an upper electrode 11 formed on the third via 308 in a sandwich shape. Furthermore, it is connected to a fourth via 310 connected to the third wiring.
  • the oxide layer 12 and the resistance change layer 13 are made of an oxygen-deficient tantalum oxide
  • the lower electrode 14t and the upper electrode 11 are made of different materials
  • the lower electrode 14t hardly changes in resistance (upper electrode material).
  • It is made of tantalum nitride (TaN), which is an electrode material that is more easily oxidized, and is connected to the first N-type diffusion layer region 302b of the transistor through a via, and the upper electrode 11 is likely to undergo a resistance change (resistance change layer).
  • TaN tantalum nitride
  • platinum platinum
  • FIG. 15A to FIG. 15D are timing charts showing an operation example of the nonvolatile memory device according to the embodiment of the present invention.
  • the case where the variable resistance layer is in the high resistance state is assigned to data “1” and the case where the resistance change layer is in the low resistance state is assigned to data “0”, and an example of the operation is shown. Further, the description is given only for the case where data is written to and read from the memory cell M11.
  • FIG. 15A is a timing chart in which writing into the low resistance state is performed on the variable resistance element under the control of the LR writing unit of the control circuit 210
  • FIG. 15B is the HR of the control circuit 210.
  • FIG. 15C is a timing chart in which writing into a high resistance state is performed on the variable resistance element under the control of the control writing unit, and FIG. 15C shows the resistance change under the control of the LR stabilization writing unit of the control circuit 210. It is a timing chart which performs low resistance stabilization writing with respect to an element.
  • the voltage V2 generated by the LR power supply 212 is the voltage value effectively applied to the resistance change elements R11, R12,..., And the absolute value of the low resistance threshold voltage Vth. The voltage value is determined to exceed.
  • the voltage V1 generated by the HR power supply 213 and supplied to the bit line BL0 via the write circuit 206 is effectively applied to the resistance change elements R11, R12.
  • the value is determined to be a voltage value exceeding the high resistance threshold voltage Vtl.
  • the voltage V3 generated in the write circuit 206 is such that the voltage value effectively applied to the resistance change elements R11, R12... Is near the high resistance threshold voltage Vtl and exceeds Vtl.
  • the variable voltage V3 from the LR stabilized write power source 214 is applied to the resistance change elements R11, R12.
  • Vread is a read voltage generated by the sense amplifier 204, and a voltage sufficiently lower than the high resistance threshold voltage Vtl is effectively applied to the resistance change elements R11, R12. Is a voltage value.
  • VDD corresponds to the power supply voltage supplied to the nonvolatile memory device 200 from the outside.
  • the following control is performed under the control of the selection unit and the LR write unit of the control circuit 210.
  • the selected bit line BL0 and the source line SL0 are set to the voltage V2.
  • the selected word line WL0 is set to the voltage VDD, and the NMOS transistor N11 of the selected memory cell M11 is turned on.
  • the voltage V2 is applied to both the second N-type diffusion layer region 302a and the first N-type diffusion layer region 302b of the transistor 317, no current flows through the transistor 317.
  • the selected bit line BL0 is set to a voltage of 0 V for a predetermined period, and after the predetermined period, a pulse waveform that becomes the voltage V2 is applied again.
  • a negative voltage having an absolute value exceeding the low resistance threshold voltage Vth is applied to the upper electrode 11 with respect to the lower electrode 14t as a reference to the resistance change element 10a, and writing is performed from a high resistance value to a low resistance value. Is done.
  • the word line WL0 is set to a voltage of 0 V, the transistor 317 is turned off, and the writing of data “0” is completed.
  • the following control is performed under the control of the selection unit and the HR write unit of the control circuit 210.
  • the selected bit line BL0 and the source line SL0 are set to a voltage of 0V.
  • the selected word line WL0 is set to the voltage VDD, and the NMOS transistor N11 of the selected memory cell M11 is turned on.
  • the selected bit line BL0 is set to the voltage V1 for a predetermined period, and after the predetermined period, a pulse waveform having a voltage of 0 V is applied again.
  • a positive voltage exceeding the high resistance threshold voltage Vtl is applied to the upper electrode 11 with reference to the lower electrode 14t, and writing is performed from a low resistance value to a high resistance value.
  • the word line WL0 is set to a voltage of 0 V, and the writing of data “1” is completed.
  • the following control is performed under the control of the selection unit, the LR stabilization write unit of the control circuit 210, and the like.
  • the selected bit line BL0 and the source line SL0 are set to a voltage of 0V.
  • the selected word line WL0 is set to the voltage VDD, and the NMOS transistor N11 of the selected memory cell M11 is turned on.
  • the selected bit line BL0 is set to the voltage V3 for a predetermined period, and after the predetermined period, a pulse waveform having a voltage of 0 V is applied again.
  • a positive voltage in the vicinity of the high resistance threshold voltage Vtl is applied to the upper electrode 11 with respect to the lower electrode 14t as a reference, and writing is performed from the half LR value to the low resistance value.
  • the word line WL0 is set to a voltage of 0 V, and the low resistance stabilization write cycle is completed.
  • This writing is characterized in that a pulse having a voltage application polarity that increases resistance and a voltage equal to or lower than the voltage that increases resistance is applied.
  • the following control is performed under the control of the selection unit and the control circuit 210 and the like.
  • the selected bit line BL0 and the source line SL0 are set to a voltage of 0V.
  • the selected word line WL0 is set to the voltage VDD, and the NMOS transistor N11 of the selected memory cell M11 is turned on.
  • the selected bit line BL0 is set to the read voltage Vread for a predetermined period, and the sense amplifier 204 detects the value of the current flowing through the selected memory cell M11, whereby the stored data is the data “0” or the data “ 1 ”. Thereafter, the word line WL0 is set to a voltage of 0 V, and the data read operation is completed.
  • stabilized writing voltage application for stabilizing the resistance change characteristic of the variable resistance element is referred to as “stabilized writing”.
  • LR stabilization writing in order to transition from an unstable low resistance state including the half LR to a normal low resistance state, “LR stabilization writing” is performed in which a positive voltage near Vtl is applied.
  • LR stabilization writing can be said to be one of “stabilization writing” for reducing resistance.
  • FIG. 16A is a state transition diagram showing an outline of processing from an initial state immediately after manufacturing to stabilization of a low resistance state and subsequent normal rewriting.
  • state 407 is an initial state immediately after manufacture, and the resistance state is a high resistance state having a higher resistance value than the high resistance state during normal operation.
  • a forming negative pulse application 408 lower than the forming threshold voltage Vth0 (forming process for reducing the initial state resistance; 4th voltage application) is implemented and it changes to the low resistance (half LR) state 402.
  • Vth0 forming threshold voltage
  • the characteristic type 2 is half LR.
  • a positive pulse voltage that is, a positive first voltage
  • Vtl that is, a positive third voltage
  • Positive pulse rising continuous application 404 low resistance stabilization writing step; in other words, from positive third voltage application to positive first voltage
  • the resistance change element is changed to the high resistance state 401 after the resistance change element is set to a normal low resistance state.
  • the transition from the half LR state 402 to the high resistance state 401 is illustrated, but strictly speaking, in the middle of the transition, by positive voltage application near the high resistance threshold voltage Vtl.
  • a normal low resistance state is included.
  • the resistance change element becomes a normal resistance change, and in the case of changing the resistance from the high resistance state 401 to the low resistance state 403, the low resistance writing is performed.
  • the negative voltage pulse application 406 low resistance write step; that is, negative second voltage application
  • the resistance is increased.
  • a positive voltage pulse application 405 (high resistance writing step; that is, positive first voltage application) exceeding the high resistance threshold voltage Vtl is performed as necessary.
  • FIG. 17A shows a flowchart of stabilization from the initial state immediately after manufacturing to the low resistance state. This flowchart shows the detailed means (i) to (ii) in the state transition diagram of FIG. 16A, and is executed at the beginning of the function inspection in the wafer inspection.
  • the memory cell to be selected is set to the initial address.
  • a forming process is performed in process 410.
  • the initial positive pulse voltage Vp for low resistance stabilization writing is set to 0.7V.
  • a positive voltage pulse for low resistance stabilization writing is applied to the memory cell 105.
  • the determination process 422 it is determined whether the positive pulse voltage Vp has reached the positive voltage pulse VHR (in this case, 2.4 V) for high resistance writing, If it has been reached ("Yes” in process 422), the process proceeds to process 424 to determine whether it is the final address, If it is the final address (“Yes” in process 422), the process ends (423), If it is not the final address (“No” in process 422), it is incremented to the next address in process 425, and the process is performed from the forming step 410 in (1) above.
  • VHR positive voltage pulse VHR
  • step 414 the positive pulse voltage Vp is set by increasing it by 0.1V.
  • step 415 a positive voltage pulse for low resistance stabilization writing is applied to the memory cell 105 again. This is the same processing as (4) above.
  • the memory cell state of the characteristic type 2 can be changed to the characteristic type 1 by first applying a positive voltage pulse near Vtl. .
  • FIG. 18A shows a memory cell access sequence diagram (upper stage) when the flowchart of FIG. 17A is implemented in the nonvolatile memory device 200, and a resistance state image diagram of the selected memory cell by the cell current (lower stage).
  • the selected memory cell in this sequence diagram is the memory cell M11 shown in FIG.
  • the memory cell M11 is in a non-selected state, so that the initial voltage states of the word line WL0, the bit line BL0, and the source line SL0 are all 0V.
  • the output of the LR power supply 212 is output to all the bit lines BL0, BL1, BL2,.
  • a voltage V2 is applied, and then a voltage VDD sufficient to turn on the transistor N11 is applied to the word line WL0.
  • all of the memory cells M11, M21, M31,... On the same word line are turned on, but the resistance change of the resistance change elements R11, R21, R31,. Does not happen.
  • the write circuit 206 receives the pulse signal PLS from the control circuit 210, the voltage of the selected bit line BL0 is changed from V2 ⁇ 0V ⁇ V2 according to the pulse signal, and the resistance state of the selected memory cell M11 is a high resistance immediately after manufacture. It changes from a state to a low resistance (half LR) state. Then, in order to finish the low resistance writing in the process 410, the word line WL0 is set to 0V, and all the bit lines BL0, BL1, BL2,... And the source line SL0 are set to 0V.
  • low resistance stabilization writing of process 415 is performed in the period of tp1 to tpn.
  • the output of the LR stabilizing write power source 214 is set to V31G in the process 421.
  • the voltage selection switch 231 of the LR stabilization writing power source 214 is turned on and fixed only by any one of the switches 231a to 231n (for example, 231f is ON and the others are OFF) according to an instruction from the applied voltage controller 229.
  • the potential V31G of the intermediate node to which the resistor 232 is connected in series is output to V3G (for example, the potential of the node nLf is output when 231f is ON).
  • the pulse signal PLS from the control circuit 210 is received by the writing circuit 206, the pulse signal
  • the voltage of the selected bit line BL0 is changed from 0V ⁇ V31 ⁇ 0V in accordance with the pulse time, and the resistance state of the selected memory cell M11 changes to a lower resistance (LR) state.
  • the voltage selection switch 231 of the low resistance stabilization writing power source 214 changes the switch selection of the switches 231a to 231n to be turned on in the direction of increasing the voltage according to the instruction of the applied voltage controller 229 (for example, 231f is turned off, 231e is turned ON), and the potential V32G of the intermediate node having the fixed resistor 232 connected in series is output to V3G (for example, when 231e is ON, the potential of the node nLe is output).
  • the write circuit 206 receives the pulse signal PLS from the control circuit 210 in the low resistance stabilization writing of the process 415, the voltage of the selected bit line BL0 is changed from 0V ⁇ V32 ⁇ 0V according to the pulse time of the pulse signal, and the selection is made.
  • the resistance state of the memory cell M11 changes to a lower resistance (LR) state.
  • the voltage of the word line WL0 continues to be VDD from the first time.
  • the voltage selection switch 231 of the low-resistance stabilized write power supply 214 increases the voltage among the switches 231a to 231n according to the instruction of the applied voltage controller 229.
  • the switch selection to turn on in the direction to be changed is changed again, the output voltage of V3G is increased, and the pulse voltage increased from the previous time from the write circuit 206 is applied to the selected bit line BL0 in processing 415.
  • the write pulse voltage applied to the bit line BL0 is increased step by step until the pulse voltage becomes the high resistance pulse voltage V1. Applied.
  • the increase amount of the pulse voltage is preferably 0.1 V or less from FIGS. 3, 6, and 7, but there is no problem even if the pulse voltage is increased to about 0.2 V for speeding up.
  • the resistance value of the selected memory cell M11 gradually decreases from the half LR state (cell current increases), and when the write pulse voltage exceeds Vtl, the resistance state is high. (In FIG. 18A, it changes to a high resistance state at V3 (nk)).
  • the resistance change element in the low resistance state (particularly, the resistance change element after forming or the resistance change element in the half LR) is changed from the low resistance state to the high resistance state. Sweeping the positive write pulse voltage so that it starts from a low positive voltage and passes through the voltage Vtl without being conscious of where the voltage Vtl starts to change to the resistance state (high resistance threshold voltage) Apply. Therefore, it is characterized by passing through a peak current state in the vicinity of Vtl, and characteristic type 2 is thereby eliminated. That is, the unstable variable resistance element that can take the half LR is initialized to a stable variable resistance element that transitions between a normal low resistance state and a high resistance state.
  • the positive voltage pulse applied to the bit line related to the selected memory cell is continuously applied while sequentially increasing the write pulse voltage.
  • the pulse width at the time of the low resistance stabilization writing is as short as 50 ns, it is necessary to avoid increasing the voltage rise setting time as much as possible because the total rewriting time becomes longer.
  • the low-resistance stabilized write circuit includes a low-resistance stabilized write circuit 236 and a low-resistance stabilized write power supply 214 in the write circuit 206.
  • the low-resistance stabilization write circuit 236 When receiving the pulse signal PLS, the low-resistance stabilization write circuit 236 outputs a write pulse of 0V ⁇ VDD ⁇ 0V to the output VPLS using VDD as a power supply, and outputs the output VPLS of the driver 233 to one diffusion node (for example, drain). ) And an N-channel transistor 234 that outputs a voltage obtained by clamping VDD to the other diffusion node (for example, source).
  • the voltage output to the source side terminal (output terminal DT) of the N channel transistor 234 is V3G ⁇ Vt when the threshold of the N channel transistor 234 is Vt and the gate voltage is V3G (where V3G ⁇ Vt ⁇ VDD). in the case of).
  • the gate voltage V3G may be set according to the voltage to be output.
  • the high voltage level of the pulse output to the output terminal DT is increased by the voltage fluctuation amount ⁇ V of the output V3G every time the pulse is applied in the low resistance stabilization writing. It is important to complete the voltage setting in a short time.
  • the low-resistance stabilized write power supply 214 enables this, and the internal configuration is such that a plurality of fixed resistors 232 are connected in series between the VPP terminal and the ground terminal, and one intermediate node in the series resistance is provided. Are selectively output by the switches 231a to 231n.
  • the load capacity is only the gate capacity of the N-channel transistor 234, which is about 100 fF at most. And very small capacity. Therefore, when the current flowing through the series resistance between the VPP terminal and the ground terminal is set to an optimal amount of current, the switch that turns on the intermediate node selection switch 231 is switched to the VPP terminal side, and the voltage is increased by ⁇ V.
  • the voltage setting time is completed in an extremely short time of about several ns.
  • the gate capacitance of the N-channel transistor 234 is 100 fF
  • the voltage fluctuation amount ⁇ V of the output V3G due to switching is 0.1 V
  • the current flowing through the series resistor is 100 ⁇ A
  • the current amount for charging the output V3G at the time of voltage fluctuation is the series resistance.
  • 10 ⁇ A is about 10% of the amount of current flowing through the circuit
  • the low resistance stabilization writing sequence in FIG. 18A is (one pulse application time + ⁇ Tv) ⁇ It depends on the number of pulses and can be completed in a very short time.
  • the selection of the switch 231 in the low resistance stabilization write sequence only shifts the V3G output voltage to a switch closer to VPP in order to increase the V3G output voltage by ⁇ V each time a pulse is applied.
  • the control of 229 only needs to sequentially increment the output signal, and the applied voltage controller 229 can be realized with a simple configuration such as a shift register.
  • the low resistance state is determined, and if the half LR state, that is, the abnormal state as shown in FIG. There is a need.
  • FIG. 16B shows a state transition diagram of the process when the low resistance stabilization writing is performed again while the resistance change is performed by alternately applying positive and negative pulses.
  • the LR write negative pulse application 406 (low resistance write step; That is, a transition to the low resistance state 403 (arrow (iii)) is made by applying a negative second voltage.
  • the resistance state transitions after the LR write negative pulse application 406 (low resistance write step; that is, negative second voltage application) is performed on the high resistance state or the low resistance state 401a, and (i)
  • the positive pulse rising continuous application 404 (low resistance stabilization writing step; that is, positive third voltage application) for the low resistance stabilization writing is performed in order to eliminate it.
  • the low resistance state is passed, and then the state is returned to the high resistance state 401, and the LR write negative pulse application 406 (low resistance write step; that is, negative second voltage application) is performed again.
  • the LR write negative pulse application 406 low resistance write step; that is, negative second voltage application
  • the next transition is made to the low resistance state 403.
  • a transition from the half LR state 402 to the high resistance state 401 is illustrated, but strictly speaking, a low resistance state due to voltage application near Vtl is included during the transition. .
  • a positive voltage pulse application 405 (high resistance writing step; that is, positive first voltage application) of Vtl or more is performed as HR writing.
  • FIG. 17B when the low resistance writing is sequentially performed on the plurality of memory cells, it is determined whether or not the low resistance state is the half LR state.
  • the stabilization flowchart of a resistance state is shown. This flowchart shows determination means for determining whether or not half LR state 402 is reached in the state transition diagram of FIG. 16B, and (ii) detailed means of low resistance stabilization writing 404 in the figure, and is normally used. In the state of.
  • the output SAO outputs 0 V, so that “0” is output to the data output terminal Dout shown in FIG. 10 (“true” in processing 411) and the selection is made. If the cell current is less than the specified current ILRdet, the SAO outputs VDD, so “1” is output to the data output terminal Dout (“false” in the processing 411).
  • the low resistance stabilization write flow is the same as the first low resistance stabilization write flow immediately after manufacture of FIG. (3)
  • the initial positive pulse voltage Vp for low resistance stabilization writing is set to 0.7V
  • process 415 a positive voltage pulse for low resistance stabilization writing is applied to the memory cell 105
  • the determination process 422 it is determined whether the positive pulse voltage Vp has reached the positive voltage pulse 2.4 V for high resistance writing, If it has been reached ("true” in process 422), the process proceeds to process 410 and the low resistance stabilization writing is terminated. If not reached ("false” in process 422), proceed to process 414, (6) In process 414, the positive pulse voltage Vp is increased by 0.1V and set. (7)
  • step 415 again, a positive voltage pulse for low resistance stabilization writing is applied to the memory cell 105. This is the same processing as (4) above.
  • FIG. 18B shows a memory cell access sequence diagram (upper stage) when the flowchart of FIG. 17B is implemented in the nonvolatile memory device 200, and a resistance state image diagram of the selected memory cell by the cell current (lower stage).
  • the selected memory cell in this sequence diagram is M11 shown in FIG.
  • the memory cell M11 is in a non-selected state, so the initial voltage states of the word line WL0, the bit line BL0, and the source line SL0 are all 0V.
  • the low resistance writing of the process 410 is performed in the te period shown in FIG. 18B. Since this operation is the same as FIG. 18A, detailed description is omitted.
  • the sense amplifier 204 When the low resistance writing is performed, the resistance state in the high resistance state (HR) transitions to the low resistance state, but in order to determine whether or not the half LR state is reached, the sense amplifier is next in the tr period.
  • the verify read is executed in accordance with 204.
  • the determination current ILRdet is supplied to the selected bit line at the time of determination.
  • the sense amplifier 204 precharges a voltage Vr that is equal to or lower than the high resistance threshold voltage Vtl that does not change the resistance of the selected bit line BL0.
  • the bit line current from the sense amplifier is supplied with a high current capability in order to charge the bit line at high speed.
  • a voltage VDD sufficient to turn on the transistor N11 is applied to the selected word line WL0, and at the same time, the current capability from the sense amplifier is set to the determination current ILRdet in the memory cell state.
  • the bit line voltage does not drop in the half LR state, and the bit line voltage drops in the low resistance state.
  • the voltage difference is detected by the sense amplifier 204, and the result is output as a logic signal to the data output circuit 205.
  • the data output terminal Dout outputs “0”, so that the external device terminates the low resistance write, while in the half LR state, the data output terminal Dout.
  • Output “1” the external device next executes the low resistance stabilization write sequence of the process 415 after tp1.
  • the detailed description of the low resistance stabilization write sequence operation is the same as that shown in FIG. Since the state of the memory cell after completion of the low resistance stabilization write is in the high resistance (HR) state, the low resistance write in the process 410 is performed again to make a transition to the low resistance state.
  • the resistance change element after forming is applied at a high speed by sequentially applying the voltage of the positive voltage pulse applied to the bit line related to the selected memory cell while sequentially increasing the voltage.
  • low-resistance stable writing can be performed, and by verifying after low-resistance writing, only when the half LR state appears, Resistant writing of resistance.
  • FIG. 7 (b) and FIG. 7 (c) are frequently in the state of the half LR of the characteristic type 2 even in the low resistance stabilization writing immediately after manufacturing and in the subsequent low resistance writing.
  • the correction method described in the first embodiment cannot be solved, and the correction method described in the second embodiment suggests that a correction process may occur almost every time.
  • the inventors of the present invention examined a method for correcting the half LR state of a memory cell having such frequent characteristic type 2 write characteristics to a low resistance state.
  • FIG. 7C which is characteristic type 2
  • FIG. 7C shows a half LR state in which the cell current is about 37 ⁇ A when a negative voltage pulse lower than the low resistance threshold voltage Vth is applied.
  • the resistance change has stopped, if the pulse voltage is subsequently increased to the positive side, it changes to a low resistance state in the vicinity of the high resistance threshold voltage Vtl.
  • the maximum cell current when the pulse voltage is near Vtl is 60 ⁇ A, which is the same current value as in the low resistance state.
  • the pulse voltage is set (fixed) in the vicinity of Vtl and the low resistance stabilization writing is performed, that is, the voltage is applied while gradually increasing the voltage.
  • the low resistance stabilization writing is performed by applying a voltage near Vtl once.
  • the above-described verify method temporarily reduces the writing speed because the reading operation is once performed for all bits of the low resistance writing. Therefore, the determination step of the sense amplifier is omitted.
  • the resistance state of the memory cell becomes a half LR state as in the characteristic type 2 following the low resistance writing of the negative voltage pulse. Then, a positive voltage pulse equal to or lower than the high resistance threshold voltage Vtl is applied only once. In other words, a negative voltage pulse is applied to the variable resistance element, and low resistance stabilization writing is performed only once with a voltage equal to or lower than Vtl and close to Vtl without determining the resistance state after application. Thereby, the memory cell in the half LR state can be changed to the low resistance state at high speed.
  • FIG. 3D characteristic type 1
  • Vth or less when a negative voltage pulse of Vth or less is applied to a variable resistance element that is in a normal low resistance state by a negative voltage pulse, the cell current is reduced. Even if the pulse voltage is increased to the positive side after that, the state does not change until Vtl or less. Therefore, even if the resistance state of the memory cell is changed to a low resistance state such as the characteristic type 1 after applying the low resistance write pulse, the positive voltage pulse having the threshold voltage Vtl or lower is applied next. Even if the resistance state is not affected, there is no problem even if the low resistance stabilization writing is performed without confirming the resistance state after applying the low resistance write pulse.
  • the method shown in the state transition diagram of FIG. 19 is effective as one of the rewrite sequences.
  • the method is as follows.
  • (I) A process 406 (low resistance write step) of applying a negative pulse of low resistance (LR) writing for changing to the low resistance state to the memory cell 105 in the low resistance state or the high resistance state.
  • LR low resistance write step
  • the half LR state 402 is obtained as a result of the processing of (ii) above (ii) (the application of the negative second voltage), and the normal low resistance state 403 is changed.
  • a process 407 low resistance stabilization writing step; that is, positive third voltage application
  • a positive pulse (Vtl or less) for low resistance (LR) stabilization writing is performed. That is, when changing to the low resistance state, the process (ii) is always performed after the process (i).
  • variable resistance element is in a normal low resistance state regardless of whether the variable resistance element is the characteristic type 1 or the characteristic type 2. Can be.
  • the amount of change in the cell current that changes from the half LR below the high resistance threshold voltage Vtl to the low resistance is about 0.5 V of the pulse voltage Vp near Vtl.
  • the cell current Ir sharply increases from 36 ⁇ A to 60 ⁇ A by 24 ⁇ A, and when a voltage larger than Vtl exceeding the maximum current is applied, the resistance state changes to a high resistance state (a state where the cell current is small). .
  • a negative voltage pulse equal to or lower than the low resistance threshold voltage Vth is applied. Needs to be implemented from low resistance (LR) writing by applying a negative voltage pulse. In this way, rewriting an unintentionally high resistance state to a low resistance state again has a demerit such as a loss of writing time.
  • FIG. 20 shows a state transition diagram when verifying the memory cell 105 is introduced.
  • a process 406 for applying a low-resistance (LR) write negative pulse for changing to the low-resistance state to the memory cell 105 in the high-resistance state or the low-resistance state 401a;
  • LR low-resistance
  • the transition from the high resistance state or the low resistance state 401a to the low resistance state 403 by the LR write negative pulse application 406 is performed.
  • Arrow (iii) On the other hand, when the resistance state after the LR write negative pulse application 406 is applied to the high resistance state 401a becomes the half LR state 402 in the transition (i) direction, the verify determination is also performed in order to eliminate the resistance state.
  • Low resistance stabilization writing 409 low resistance stabilization writing step; that is, positive third voltage application
  • the low resistance stabilization writing is terminated.
  • a positive voltage pulse application (high resistance writing step; that is, positive first voltage application) of Vtl or more is performed as HR writing.
  • FIG. 21 shows a low-resistance writing flowchart when verifying the memory cell 105 is introduced. This flowchart shows details of the means related to (i), (ii), and (iii) for transitioning from the high resistance state to the low resistance state in the state transition diagram of FIG.
  • the output SAO outputs 0 V, so that “0” is output to the data output terminal Dout shown in FIG. 10 (“true” in processing 411) and the selection is made. If the current of the cell is less than the specified current ILRdet, the output SAO outputs VDD, so “1” is output to the data output terminal Dout (“false” in processing 411).
  • a positive voltage pulse for low resistance stabilization writing is applied in process 415. The positive pulse voltage at this time starts from a value sufficiently lower than the high resistance threshold voltage Vtl (for example, 0.7 V in FIG. 7).
  • the verify read and the resistance state determination of the determination process 413 are performed in the same manner as the above (5).
  • the pulse voltage increase setting in the process 414 and the low resistance stabilization writing in the process 415 are repeatedly performed.
  • the state of the half LR can be brought close to the normal low resistance state as much as possible by the low resistance stabilized writing method to which the verify read determination 413 is added.
  • FIG. 22 shows a memory cell access sequence diagram (upper stage) and a resistance state image diagram (lower stage) of a selected memory cell by cell current when the flowchart of FIG. 21 is implemented in the nonvolatile memory device 200.
  • the selected memory cell in this sequence diagram is M11 shown in FIG.
  • the memory cell M11 is in a non-selected state, so that the initial voltage states of the word line WL0, the bit line BL0, and the source line SL0 are all 0V.
  • verify reading is performed in the tr0 period.
  • the verify read operation is the same as that in FIG. Since the data output terminal Dout outputs “0” if the detection result of the sense amplifier in the verify read is in a normal low resistance state, the external device ends the low resistance writing there, and in the half LR state, the data is output. Since the output terminal Dout outputs “1”, the external device next performs the low resistance stabilization writing of the process 415 after tp1.
  • the output of the low resistance stabilization writing power source 214 is set to V31G.
  • the voltage selection switch 231 of the low resistance stabilization writing power source 214 is turned on only by any one of the switches 231a to 231n (for example, 231f is ON and the others are OFF) according to the instruction of the applied voltage controller 229.
  • the potential V31G of the intermediate node to which the fixed resistor 232 is connected in series is output to V3G. For example, when 231f is ON, the potential of the node nLf is output.
  • a voltage VDD sufficient to turn on the transistor N11 is applied to the word line WL0, and then the writing circuit 206 receives the pulse signal PLS from the control circuit 210. Then, the voltage of the selected bit line BL0 is changed from 0V ⁇ V31 ⁇ 0V according to the pulse time of the pulse signal, and the resistance state of the selected memory cell M11 is changed to a lower low resistance (LR) state. In order to finish the low resistance stabilization writing, the word line WL0 is returned to 0 V and the transistor N11 is turned off.
  • verify read is performed again. Since the data output terminal Dout outputs “0” if the detection result of the sense amplifier in the verify read is in a normal low resistance state, the external device ends the low resistance writing there, and in the half LR state, the data is output. Since the output terminal Dout outputs “1”, the external device next performs the low resistance stabilization writing of the process 415 in the period tp2.
  • the verify read is performed again. Since the data output terminal Dout outputs “0” if the detection result of the sense amplifier in the verify read is in a normal low resistance state, the external device ends the low resistance stabilization writing there, and in the case of the half LR state Since the data output terminal Dout outputs “1”, the external device next performs the low resistance stabilization writing of the process 415 in the tp3 period.
  • the sense amplifier determines that the low resistance state is equal to or higher than the determination current ILRdet, the low resistance stabilization writing in which the positive pulse voltage is sequentially increased and the verify read determination by the sense amplifier are repeated.
  • FIGS. 7 (b) and 7 (c) there may be frequent characteristic type 2 pulse VI characteristics, but the characteristics are the same every time. Instead of following the trajectory, the cell current changes somewhat. For example, focusing on the maximum cell current in the vicinity of Vtl in FIG. 7, FIG. 7B is 70 ⁇ A, FIG. 7C is 60 ⁇ A, and the second round of FIG.
  • FIG. 23 shows an example of a low resistance rewrite flowchart to which a second determination level for determining the high resistance state is added.
  • This flowchart corresponds to a process in which a determination process 417 is inserted between the process 415 and the determination process 413 in FIG.
  • the sense amplifier 204 determines whether the selected memory cell has changed to a high resistance state equal to or lower than the cell current determination level IHRdet (that is, whether cell current Ir ⁇ cell current determination level IHRdet). If the output terminal Dout is not “1”) (“false” in the process 417), the process proceeds to a determination process 413 in which it is determined by the sense amplifier whether the low resistance state has been reached. If it is “true” in the process 417, the process returns to the low resistance writing by the negative pulse application in the process 410.
  • Other processing blocks and flow are the same as those in FIG.
  • FIG. 7 The operation of the memory cell characteristic shown in FIG. 7 will be described as an example using this flowchart.
  • the first cell current determination level ILRdef 62 ⁇ A for determining that the low resistance state has been reached
  • the second cell current determination level IHRdef 20 ⁇ A for determining that the high resistance state has been reached
  • FIG. 7C The characteristic shown in FIG. 7C is the nth rewrite
  • the characteristic shown in FIG. 7B is the n + 1th low resistance rewrite.
  • the output SAO outputs 0 V, so that “0” is output to the data output terminal Dout shown in FIG. 10 (“true” in processing 411) and the selection is made. If the current of the cell is less than the specified current ILRdet, the output SAO outputs VDD, so “1” is output to the data output terminal Dout (“false” in processing 411).
  • the low resistance state is determined based on the setting of the sense amplifier. Since the memory cell is in the half LR state having the characteristics shown in FIG. 7C, the cell current is about 37 ⁇ A, which is lower than the first cell current determination level ILRdef. “1” is output to Dout, and the process proceeds to the process 421 by the external device. (3) In the process 421, the positive pulse voltage Vp is set to the initial value of 0.7V, and subsequently the low resistance stabilization writing of the process 415 is performed. (4) In the determination process 417, it is determined whether or not the selected memory cell has changed to a high resistance state equal to or lower than the second cell current determination level IHRdet.
  • the process proceeds to the determination process 413 by the external device. Whether the cell current (low resistance state) is higher than the first cell current determination level ILRdet in the determination process 413 (“true” in the process 413) or lower than the second cell current determination level IHRdet in the determination process 417 Until the cell current (high resistance state) is determined ("true" in process 417), the loop of processes 415 to 414 is repeated.
  • the low resistance stabilization writing of the process 415 is performed while the positive pulse voltage of the low resistance stabilization writing is sequentially increased.
  • Vp is incremented and the loop of the next processing 415 to processing 414 is repeated.
  • the positive pulse voltage (Vp) immediately becomes 1.6 V, which is equal to or higher than Vtl, and the memory cell changes to the high resistance state, and the verification determination condition of the determination process 417 is satisfied and the direction of “true” is instructed.
  • the process 410 is again written back to the low resistance state, and the half LR state (54 ⁇ A) shown in FIG. 7B is obtained.
  • the low resistance state is determined in the determination process 411. Since the memory cell is in the half LR state of the characteristic (b) (“false” in the process 411), the cell current is about 54 ⁇ A. Since the cell current determination level is lower than ILRdet, the process proceeds to processing 421.
  • the positive pulse voltage Vp is set to the initial value of 0.7V, and the low resistance stabilization writing in the process 415 is performed.
  • the determination process 417 the selected memory cell is set to the second cell current determination level IHRdet.
  • the process proceeds to determination step 413. Whether the cell current (low resistance state) is higher than the first cell current determination level ILRdet in the determination process 413 (“true” in the process 413) or lower than the second cell current determination level IHRdet in the determination process 417 Until the cell current (high resistance state) is determined ("true” in process 417), the loop of determination processes 415 to 414 is repeated. In the meantime, the low resistance stabilization writing of the process 415 is performed while the positive pulse voltage of the low resistance stabilization writing is sequentially increased. The cell current in the maximum low resistance state in the characteristics shown in FIG.
  • the low resistance stabilization writing when the high resistance state is caused by the variation variation of the memory cell or the like, the low resistance writing state is surely achieved by performing the low resistance writing flow again. Can be set.
  • the nonvolatile memory device 200 when the flowchart of FIG. 21 or FIG. 23 is executed, the judgment of each mode step and the execution command are generally external devices outside the nonvolatile memory device 200 (FIG. 10). Not shown). That is, in the case of a write operation, when a control signal and an address signal are instructed from an external device, the nonvolatile memory device 200 receives the control signal and the address signal and sets the write voltage by the write power supply 211, and the write circuit 206 and the row driver 207. However, the write operation shown in FIGS. 15A, 15B, and 15C is performed.
  • a read operation including selection of a selected memory cell and setting of a current determination level of a sense amplifier is executed by a control signal and an address signal from an external device, and a read whether a cell current is equal to or higher than a determination level is read.
  • Data is output to the terminal Dout.
  • the external device receives the data output to the terminal Dout, and the external device determines the true direction if the data output to the terminal Dout is “0” in the branch determination (for example, the branch of the flowchart (determination process 413), “1”. From false direction) to the next operation determination and execution command.
  • the nonvolatile memory device according to the present invention is not limited to a device that performs the entire writing process under the control of such an external device, and is realized as a nonvolatile memory device that incorporates a control function of such an external device. May be.
  • the output of the data input circuit 215 storing the write data and the output of the data output circuit 205 storing the read data of the sense amplifier are transferred to the memory controller.
  • the memory controller 262 executes the operation determination, execution command, and the like performed by the external device, and the control circuit 261 performs control under the memory controller 262.
  • the nonvolatile memory device 260 can also consistently execute from writing start to completion shown in the flowcharts in all the drawings so far (that is, all processes including low resistance stabilization writing, verify reading, and judgment). It is. In this case, since the start to the completion of writing is executed in the nonvolatile memory device, there is an effect that the writing completion time is shortened as compared with the case of using an external device.
  • the low resistance stabilization writing by adding the verify read is unclear about the optimum high resistance threshold voltage Vtl of the positive pulse (Vp) for changing the half LR state to the normal low resistance state.
  • the sweep of the positive pulse (Vp) is started from a value sufficiently lower than the high resistance threshold voltage Vtl. Therefore, in the flowchart of FIG. 21 or FIG. 23, the number of times the process is repeated increases and the time for setting the low resistance state becomes long, and the resistance change near Vtl is steep (around Vtl).
  • the voltage width of the peak current is about 0.4 V), and the method using the verify as described in the fourth embodiment has a problem that it is difficult to control.
  • the inventors of the present invention examined a method for knowing in advance the optimum voltage value Vtl of the positive pulse at the time of low resistance stabilization writing.
  • FIG. 25 (a) and 25 (b) show pulse VI characteristic graphs for a single variable resistance element.
  • FIG. 25A shows the resistance change element characteristics of the characteristic type 2
  • FIG. 25B shows the resistance change element characteristics of the characteristic type 1.
  • the threshold voltage Vtrl for changing from the low resistance state to the high resistance state is about 2.0 (V) in both the characteristics of FIG. 25 (a) and FIG. 25 (b). It has changed to a resistance state.
  • the minimum low resistance state is obtained at the voltage Vtrl.
  • the inventors of the present invention have the magnitude of the high-resistance threshold voltage Vtrl that changes from the low-resistance state to the high-resistance state as the negative pulse voltage for reducing the resistance. I noticed that it was almost the same as the magnitude of ( ⁇ Vprl). That is, there is a relationship of Formula 1.
  • Vtrl
  • Therefore, the magnitude of the voltage Vtrl can be determined from the magnitude of the negative pulse voltage applied when the resistance is lowered before that. In the case of the variable resistance element alone, Vtrl
  • FIG. 26 is a VI characteristic graph showing the relationship between the pulse voltage Vp and the pulse current I at the time of writing resistance change when a pulse voltage Vp is applied to a single resistance change element with reference to the lower electrode.
  • is applied to the resistance change element in the high resistance (HR) state (point O) with respect to the upper electrode with reference to the upper electrode (the characteristic graph is shown with reference to the lower electrode, so that the application is performed)
  • the voltage is -Vp).
  • the magnitude of the applied voltage is increased to the negative side as indicated by (i) in the figure, when a certain voltage (point A) is exceeded, a resistance change of low resistance (LR) occurs, and (( The characteristics of ii) are shown.
  • (-Vprl in the characteristic graph) is set as the maximum applied voltage, and the reduction in resistance is stopped at the point B.
  • the magnitude of the pulse voltage is decreased, the low resistance state does not change, so that an ohmic characteristic ((iii) in the figure) is shown and the point O is reached.
  • is applied to the upper electrode with reference to the lower electrode (the applied voltage is + Vp because the characteristic graph is shown with the lower electrode as a reference).
  • is applied is -Iprl
  • the high resistance start voltage high voltage at which the resistance change starts from the low resistance state to the high resistance state
  • variable resistance element With respect to the variable resistance element, the characteristic that the magnitude of the minimum voltage
  • the magnitude of the high resistance start voltage at which the resistance change from the low resistance state to the high resistance state starts and the magnitude of the current at that time are the magnitude of the pulse voltage applied at the time of reducing the resistance and the current magnitude at that time.
  • the current has the same magnitude as the current.
  • the high resistance start voltage Vtrl is an LR stabilized write (low resistance stabilized write) in which a negative voltage is applied to change the resistance change element that has been in the half LR state to the low resistance state. This corresponds to a positive voltage applied for.
  • the resistance change element 10a has the characteristics of the relational expression 1 and the relational expression 2. Therefore, in the low resistance stabilization writing in the memory cell 105 in FIG.
  • the optimum voltage value Vtl (which is also a high resistance threshold voltage) of the positive pulse can be obtained from an operating point analysis at the time of writing between the variable resistance element 10a and the transistor 104.
  • FIG. 27A and 27B show operating point analysis graphs at the time of writing between the variable resistance element 10a and the transistor 104.
  • FIG. The horizontal axis is a voltage applied between the terminals U and S of the memory cell 105 shown in FIG. 2 (voltage applied to the terminal S with reference to the terminal U), and the vertical axis is a current flowing between the terminals U and S (from the terminal S to the terminal). Current flowing in U).
  • FIG. 27A is an operating point analysis characteristic diagram when a voltage Vg is applied to the gate terminal G of the memory cell 105, a ground GND is applied to the U terminal, and a voltage Ve is applied to the S terminal, as shown in FIG. is there. That is, FIG.
  • FIG. 27A is an operating point analysis characteristic diagram when the resistance change element is made to have a low resistance by applying a negative voltage.
  • FIG. 28A is a configuration diagram in which FIG. 28B is vertically inverted so that the voltage Ve is on the upper side.
  • the solid line indicates the voltage-current characteristics when the resistance of the resistance change element 10a changes, and the resistance change element has a voltage across the two terminals of the resistance change element 10a when the resistance changes exceeds the resistance change threshold voltage. When voltage is applied, the resistance value changes so that VR is constant throughout.
  • the dotted line is the voltage-current characteristic of the transistor 104.
  • the transistor graph line (dotted line) is inverted in the voltage direction, and the base point is set to Ve. At this time, the intersection of the characteristic of the resistance change element 10 a and the characteristic of the transistor 104 is a cell current Icell flowing between the US terminals of the memory cell 105.
  • FIG. 27B shows a bias application direction shown in FIG. 28B in which the direction of current is opposite to that in FIG. 28A (the configuration diagram is upside down with respect to FIG. 27A).
  • Vg is applied to the gate terminal G
  • the ground terminal is connected to the S terminal
  • VLRMAX is applied to the U terminal
  • Vtl the above-described high resistance threshold voltage
  • FIG. 27B is an operating point analysis characteristic diagram when a low voltage stabilized writing (LR additional writing) is performed by applying a positive voltage to the variable resistance element.
  • the solid line is the voltage-current characteristic of the variable resistance element 10a, and the slope thereof is the same as that of the variable resistance element of FIG. 27A for the reasons of the relational expressions 1 and 2, and the characteristic line is inverted in the voltage direction, Is matched to VLRMAX.
  • a dotted line is a voltage-current characteristic of the transistor 104. At this time, the intersection of the characteristic of the resistance change element 10 a and the characteristic of the transistor 104 is a cell current Icell flowing between the US terminals of the memory cell 105.
  • the cell current flows through the cell as shown in the operating point analysis diagram at the time of rewriting in FIG.
  • a bias having a polarity opposite to that of the previous low resistance writing is applied to the memory cell in the low resistance state after the application of the pulse voltage Ve, as shown in FIG.
  • the pulse voltage Vp is set in the memory cell so that the cell current at that time is the same as that in the previous low-resistance write (that is, Icell) (in this case, VLRMAX is set)
  • the voltage is the high resistance of the memory cell 105. Is the conversion start voltage Vtl.
  • the optimum voltage value Vtl of the positive pulse at the time of low resistance stabilization writing in the memory cell 105 can be obtained from the applied voltage at the time of low resistance writing.
  • the voltage of the positive pulse at the time of low resistance stabilization writing can be obtained by the means as described above, so that the voltage flow of the low resistance writing can be simplified as shown in FIG. That is, assuming that (1) the low resistance writing is performed by first applying a pulse of the negative voltage Ve in the process 410, and (2) the state is changed to the half LR state of the characteristic type 2, then the means (In other words, the low resistance stabilization writing 420 is performed by applying a pulse of the positive voltage Vtl obtained by a method of obtaining a positive voltage for flowing a cell current having the same value as the cell current at the time of low resistance writing.) Since the positive voltage Vtl sets an optimum voltage for changing to the normal low resistance state obtained by the above means, the low resistance stabilization writing 420 is completed only once.
  • FIG. 30 shows a flowchart of the low resistance write in which a verify determination process 411 for determining whether or not to implement the low resistance stabilization write 420 is inserted.
  • the low resistance stabilization writing process 420 is performed by applying the positive voltage Vtl pulse obtained by the above means.
  • the positive voltage Vtl is set to an optimum voltage for changing to the normal low resistance state obtained by the above means, so that the low resistance stabilization writing 420 is completed only once.
  • the method for setting the optimum positive pulse voltage for changing to the normal low resistance state assuming the case of changing to the state of the characteristic type 2 half LR has been described. It can also be applied to a method of setting a positive pulse voltage at the time of high resistance writing after performing low resistance writing by applying a pulse of the negative voltage Ve, in which case it is slightly lower than the voltage Vtl obtained by the above means. May be set to a higher voltage (for example, a voltage of Vtl + 0.5V higher than Vtl by 0.5V), and high resistance writing by applying a positive voltage pulse may be performed.
  • the inventors have determined that when a negative voltage for low resistance writing is applied to the variable resistance element included in the selected memory cell from the low resistance write pulse voltage of the means, the resistance is reduced.
  • Devised Normally, when the same voltage is applied to the 1T1R type memory cell in the opposite direction, the current flowing through the memory cell is different due to the self-substrate bias effect generated in the transistor of the memory cell. It is difficult to flow in the reverse direction.
  • FIG. 31 shows a pulse voltage generation circuit 514 using the low resistance (LR) power supply 212 as a power supply, a low resistance stabilization writing power supply 214 using the output voltage of the pulse voltage generation circuit 514 as an input, and the low resistance stabilization.
  • LR low resistance
  • FIG. 31 shows a pulse voltage generation circuit 514 using the low resistance (LR) power supply 212 as a power supply, a low resistance stabilization writing power supply 214 using the output voltage of the pulse voltage generation circuit 514 as an input, and the low resistance stabilization.
  • An example of a low resistance stabilization writing unit including a buffer amplifier 512 that outputs a voltage having the same value as the output of the write power supply 214 and a driver 513 that uses the output of the buffer amplifier 512 as an input power supply is shown.
  • the pulse voltage generation circuit 514 generates a low resistance stabilized write pulse voltage.
  • the low resistance stabilization writing unit is low with respect to the resistance change element included in the memory cell selected by the selection unit (row selection circuit 208, column selection circuit 203) based on the power supply from the LR power supply 212.
  • a negative voltage for resistance writing is applied, a positive voltage necessary to flow a current having the same value as the current flowing through the variable resistance element in the reverse direction is applied to the variable resistance element. It is a circuit for applying a voltage to the memory cell.
  • resistance elements fixed resistances 503 and 505
  • switching elements N-channel transistors 502 and 506 having the same resistance value as that of the resistance change element in the low resistance state are respectively connected in series.
  • the pseudo memory cell circuits 507 and 508 connected to the LR and the power supply from the power supply 212 for LR input are applied, and a voltage having the same value as the voltage applied to the selected memory cell when the resistance is lowered is applied to the pseudo memory cell circuit 507.
  • a current mirror circuit P-channel transistor that generates a current having the same value as the current flowing through the first buffer amplifier (differential amplifier circuit 500) and the pseudo memory cell circuit 507 and applies the generated current to the pseudo memory cell circuit 508.
  • the second buffer amplifier (differential amplifier circuit 511) that outputs a voltage having the same value as the input voltage and the voltage output from the second buffer amplifier (differential amplifier circuit 511) are selected from a plurality of voltage dividing ratios.
  • the low resistance stabilized write power supply 214 that divides and outputs by one divided voltage ratio and the voltage output from the low resistance stabilized write power supply 214 are input, and the same as the input voltage by current amplification
  • a third buffer amplifier (differential amplifier circuit 512) that outputs a voltage of a value; and a three-state driver 513 that generates a pulse having a voltage output from the third buffer amplifier (differential amplifier circuit 512).
  • the pseudo memory cell circuits 507 and 508 it is assumed that one terminal of the resistance element (fixed resistors 503 and 505) and one terminal of the switch element (N-channel transistors 502 and 506) are connected to each other.
  • the first buffer amplifier (differential amplifier circuit 500) is connected to the other terminal of the switch element (N-channel transistor 502) with respect to the other terminal of the resistor element (fixed resistor 503) constituting the pseudo memory cell circuit 507.
  • the current mirror circuit (P-channel transistors 501 and 504) is connected to the other terminal of the switching element (N-channel transistor 506) from the other terminal of the resistance element (fixed resistance 505) constituting the pseudo memory cell circuit 508. Apply current so that current flows toward the terminals.
  • transistors 501 and 504 are P channel MOS transistors
  • transistors 502 and 506 are N channel MOS transistors having the same gate length and gate width as the transistor 104 in the memory cell 105
  • resistors 503 and 505 are in a normal low resistance state.
  • This is a fixed resistor composed of polysilicon having the same resistance value as that of the resistance change element 10a or a wiring composed of a diffusion layer on a semiconductor substrate.
  • the pseudo memory cell circuit 507 is a circuit in which an N-channel transistor 502 and a fixed resistor 503 are connected in series, and has a configuration in which the variable resistance element 10a of the memory cell 105 is replaced with a fixed resistor 503, as shown in FIG.
  • the other end on the fixed resistor 503 side is connected to the ground, and one end on the N channel transistor 502 side is connected to reduce the resistance.
  • the voltage is applied in the connection configuration, and the resistance state corresponds to the time when the variable resistance element changes to the low resistance state.
  • the resistance change element changes from a high resistance state to a low resistance state and then changes to a low resistance state.
  • the pseudo memory cell circuit 507 has the fixed resistance of the N-channel transistor 502 with reference to the first terminal on the other end side of the fixed resistance 503.
  • a voltage for reducing the resistance is applied to the second terminal, which is the diffusion layer terminal at the other end not connected to 503, a current substantially equal to the first current value flows.
  • the pseudo memory cell circuit 508 has a serial connection configuration in which one end of the diffusion layer of the N-channel transistor 506 and one end of the fixed resistor 505 having a resistance value equal to 503 are connected. The other end (the second terminal) is connected to the ground, and the same connection as in FIG. 28B in which the resistance change element 10a of the memory cell is replaced with the fixed resistor 505 (reverse of the pseudo memory cell circuit 507 inverted upside down) Circuit).
  • the differential amplifier circuit 500 is a differential circuit (op-amp) for adjusting the current amount Icell of the P-channel transistor 501 to maintain the node Ne at the low resistance (LR) write voltage Ve, and has a + terminal (non-inverting input).
  • the output node Ni of the LR power supply 212 is connected to the terminal (the LR voltage Ve is input), and the node Ne is feedback-connected to the-terminal (inverted input terminal).
  • the gate of the P-channel transistor 504 constituting the current mirror circuit is connected to the output of the differential amplifier circuit 500 similarly to the gate of the P-channel transistor 501, the current between the source and drain of the P-channel transistor 504 is P-channel transistor.
  • the voltage Ve is applied to the pseudo memory cell circuit 507 similar to that in FIG. 28A and the same amount of current as the current Icell flowing through the pseudo memory cell circuit 508 similar to that in FIG.
  • a low-resistance stabilized write power supply 214 is provided, and the input power supply Vpp is the same potential obtained by current amplification of the voltage Vo by the differential amplifier circuit 511.
  • a capacitor 237 is a smoothing capacitor for enhancing the stabilization of the output voltage of the differential amplifier circuit 511.
  • the output voltage of the low-resistance stabilized write power supply 214 is selectively output by the voltage selection switch 231 to a voltage equal to or lower than the voltage Vo, and is amplified by the differential amplifier circuit 512 to generate a pulse. 513 is supplied.
  • the pulse voltage generation circuit 514 can generate the voltage Vo immediately before changing to the high resistance state, and can supply a voltage pulse converted to a voltage equal to or lower than Vo. That is, this voltage Vo is a positive voltage applied to the resistance change element in order to surely reduce the resistance of the resistance change element in the half LR state (to perform low resistance stabilization writing).
  • this voltage Vo is a positive voltage applied to the resistance change element in order to surely reduce the resistance of the resistance change element in the half LR state (to perform low resistance stabilization writing).
  • the current capability of the P-channel transistor 504 is made larger than the current capability of the P-channel transistor 501, and the node Np
  • the voltage Vo output to the LR may be configured to be higher than the LR voltage Ve. In this case, it is also possible to generate a pulse voltage at the time of high resistance writing that changes from the low resistance state to the high resistance state using the voltage Vo output to the node Np as a reference voltage.
  • the pseudo memory cell having a configuration in which one end of the resistive element and one end of the diffusion layer of the N-channel transistor are connected has the first terminal connected to the other end of the resistive element, and the second terminal Is connected to the other end of the diffusion layer of the N-channel transistor, but the second terminal is connected to the other end of the resistance element, and the first terminal is connected to the other end of the N-channel transistor.
  • the first buffer amplifier (differential amplifier circuit 500) is connected to the other terminal of the switch element (N-channel transistor 502) with respect to the other terminal of the resistor element (fixed resistor 503) constituting the pseudo memory cell circuit 507.
  • the current mirror circuit (P-channel transistors 501 and 504) is connected to the other terminal of the switching element (N-channel transistor 506) from the other terminal of the resistance element (fixed resistance 505) constituting the pseudo memory cell circuit 508.
  • the first buffer amplifier (differential amplifier circuit 500) is configured to apply a switch element (N-channel) that constitutes the pseudo memory cell circuit 507.
  • a voltage is applied to the other terminal of the resistance element (fixed resistor 503) with reference to the other terminal of the transistor 502), and the current is In the mirror circuit (P-channel transistors 501 and 504), current flows from the other terminal of the switch element (N-channel transistor 506) constituting the pseudo memory cell circuit 508 toward the other terminal of the resistor element (fixed resistor 505).
  • the other diffusion layer terminal (source) of the N channel transistor 502 is connected to the reference voltage (ground), and the other terminal of the fixed resistor 503 is connected to the node Ne.
  • the other diffusion layer terminal (drain) of the N-channel transistor 506 may be connected to the node Np, and the other terminal of the fixed resistor 505 may be connected to the reference voltage (ground).
  • the resistance elements in the pseudo memory cell circuits 507 and 508 have been described as fixed resistance elements, the resistance change elements are the same as those of the memory cells, and the resistance values are changed to the resistance values in the low resistance state of the resistance change elements. May be set.
  • This circuit makes it possible to automatically set a low-resistance stabilized write pulse voltage VLRMAX corresponding to a change in the low-resistance write pulse voltage Ve.
  • the resistance change of the memory cell is performed by a resistance change element, so that the resistance change element alone for the purpose of application to a fuse element or the like is stored. Similar characteristics can be considered in the apparatus, and a rewrite sequence similar to the state transition diagram and flowchart shown in FIG. 16A, FIG. 16B, FIG. 19, FIG.
  • the pulse voltage generation circuit for low resistance stabilization writing to the memory cell of the single resistance change element can be understood from the characteristic explanation of the characteristics of the single resistance change element of FIG. 25, and the pseudo memory cell circuits 507 and 508 of FIG. The same effect can be achieved by replacing the element as a single resistance element.
  • the present invention can be realized not only as a nonvolatile memory device in the present embodiment, but also as a data writing method for a resistance change element from the viewpoint of control of data writing in the nonvolatile memory device. You can also. That is, the present invention relates to a resistance change element that includes a first electrode and a second electrode and reversibly transitions between a high resistance state and a low resistance state according to the polarity of a voltage applied between the first and second electrodes.
  • a method of writing data wherein a selection step of selecting at least one memory cell from a memory cell array composed of a plurality of memory cells in which a resistance change element and a switch element are connected in series, and a resistance change element Based on the power source from the power source for increasing resistance to bring the resistance state into the high resistance state, the positive voltage necessary to bring the resistance change element included in the memory cell selected in the selection step into the high resistance state
  • a high-resistance write step for applying a voltage to the memory cell so that the voltage is applied to the second electrode with reference to the first electrode of the change element; Based on the power source from the resistance power source, the negative voltage required to set the resistance change element included in the memory cell selected in the selection step to the low resistance state is based on the first electrode of the resistance change element.
  • the low resistance writing step of applying a voltage to the memory cell so as to be applied to the second electrode, and the memory cell selected in the selection step based on the power source from the power source for low resistance
  • a negative voltage is applied to the variable resistance element in the low resistance writing step
  • a current having the same value as the current flowing through the variable resistance element is passed from the second electrode to the first electrode of the variable resistance element.
  • a low resistance stabilization writing step of applying a voltage to the memory cell so that a necessary positive voltage is applied to the second electrode with reference to the first electrode of the variable resistance element.
  • variable resistance element writing method and the nonvolatile memory device according to the present invention have been described based on the first to fifth embodiments, but the present invention is not limited to these embodiments. Without departing from the gist of the present invention, these embodiments are realized by various modifications conceived by those skilled in the art and combinations of components in these embodiments. Forms are also included in the present invention.
  • variable resistance nonvolatile memory element writing method and variable resistance nonvolatile memory device are the 1T1R type memory cell using the variable resistance element constituting the variable resistance nonvolatile memory device.
  • This is a technique and circuit that can set the resistance change window between the low resistance state and the high resistance state of the memory cell to the maximum, and can stabilize the low resistance state. It is useful for realizing stabilization and further improvement in yield. It is also useful for a state memory circuit as a substitute for a fuse element.

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)

Abstract

ハーフＬＲの状態が出現し得る抵抗変化素子であっても、正常な低抵抗状態に修正し、抵抗変化ウィンドウを最大限確保することを可能とする抵抗変化素子の書き込み方法を提供する。 印加する電圧の極性に応じて高抵抗状態と低抵抗状態とを可逆的に遷移する抵抗変化素子(１０ａ)に対するデータの書き込み方法であって、下部電極(１４ｔ)を基準に上部電極(１１)に印加する電圧として、抵抗変化素子(１０ａ)を高抵抗状態(４０１)にするために正の電圧を印加する高抵抗化書き込みステップ(４０５)と、抵抗変化素子(１０ａ)を低抵抗状態(４０３)及び(４０２)にするために負の電圧を印加する低抵抗化書き込みステップ(４０６)及び(４０８)と、低抵抗化書き込みステップ(４０８)によって負の電圧が印加された後に正の電圧を印加することによって抵抗変化素子(１０ａ)を、低抵抗状態を経て高抵抗状態(４０１)にする低抵抗安定化書き込みステップ(４０４)とを含む。

Description

抵抗変化型不揮発性記憶素子の書き込み方法及び抵抗変化型不揮発性記憶装置
　本発明は、印加される電気的信号に応じて抵抗値が変化する抵抗変化型不揮発性記憶素子に対するデータの書き込み方法、及び、抵抗変化型不揮発性記憶素子をメモリセルとして備える抵抗変化型不揮発性記憶装置に関する。
　近年、抵抗変化型不揮発性記憶素子（以下、単に「抵抗変化素子」ともいう。）を用いて構成されたメモリセルを有する抵抗変化型不揮発性記憶装置（以下、単に「不揮発性記憶装置」ともいう。）の研究開発が進んでいる。抵抗変化素子とは、少なくとも２つの閾値電圧（書き込みおよび消去時の閾値電圧）を有し、前記書き込みあるいは消去閾値電圧を超えるような電気的信号によって抵抗値が可逆的に変化する性質を有し、さらにはこの抵抗値に対応したデータを、不揮発的に記憶することが可能な素子をいう。
　抵抗変化素子を用いた不揮発性記憶装置として、直交するように配置されたビット線とワード線、ソース線（ソース線は、ビット線またはワード線のいずれかと平行に配置）との交点の位置に、ＭＯＳトランジスタと抵抗変化素子を直列に接続した、いわゆる１Ｔ１Ｒ型と呼ばれるメモリセルをマトリックス状にアレイ配置した不揮発性記憶装置が一般的に知られている。
　特許文献１では、記憶層が希土類酸化膜等のアモルファス薄膜から成るものを抵抗変化素子として用いた１Ｔ１Ｒ型メモリセルで構成された不揮発性記憶装置が示されている。
　図３２は、その中で示されているメモリセルの構成図である。
　メモリセル１００１は、抵抗変化素子１００２と抵抗変化素子１００２へのアクセスを制御する能動素子としてＭＩＳトランジスタ１００３とを電気的に直列に接続して形成されている。
　抵抗変化素子１００２の構成は、第１の電極１００２ａと第２の電極１００２ｂとの間に記憶層１００２ｃが挟まれている。
　ここでは、記憶層１００２ｃに用いる材料としては、希土類酸化膜中に、Ｃｕ、Ａｇ、或いはＺｎのようなイオン化が容易な金属を含有させていることが開示されている。
　図３２に示すように、メモリセル１００１への電圧印加は、抵抗変化素子１００２がＭＩＳトランジスタ１００３と接続された端子とは反対側の端子に端子電圧Ｖ１が印加され、ＭＩＳトランジスタ１００３が抵抗変化素子１００２と接続された端子とは反対側の一方（例えばソース側）の端子に端子電圧Ｖ２が印加され、ＭＩＳトランジスタ１００３のゲートにゲート電圧Ｖｇｓが印加される構成となっている。
　そして、メモリセル１００１を構成する抵抗変化素子１００２及びＭＩＳトランジスタ１００３の両端にそれぞれ端子電圧Ｖ１、Ｖ２が印加することにより、両端子間に電位差Ｖ（＝｜Ｖ２－Ｖ１｜）が生じる。
　メモリセル１００１への書き込み方法については、抵抗変化素子１００２の抵抗値が高抵抗状態であるときに、ＭＩＳトランジスタ１００３のゲートをオンにすると共に、メモリセル１００１の両端子に電圧Ｖ（＝｜Ｖ２－Ｖ１｜）を印加したときに、抵抗変化素子１００２の両端にかかる電圧が、前述した抵抗変化素子１００２の書き込み閾値電圧よりも大きくなっていれば、抵抗変化素子１００２の抵抗値が高抵抗状態から低下して、低抵抗状態へと遷移し、抵抗変化素子１００２の抵抗値が低抵抗状態であるときに、ＭＩＳトランジスタ１００３のゲートをオンにすると共に、メモリセル１００１内の抵抗変化素子１００２及びＭＩＳトランジスタ１００３に、書き込み時とは逆極性の電圧Ｖを印加すると、抵抗変化素子１００２の両端にかかる電圧が、前述した抵抗変化素子１００２の消去閾値電圧よりも大きくなっていれば、抵抗変化素子１００２の抵抗値が低抵抗状態から増大して、高抵抗状態へと遷移する。つまり、双極性的な抵抗変化動作が開示されている。
　更に、抵抗変化素子１００２の高抵抗状態から低抵抗状態への遷移は、図３３に示す様に抵抗変化素子１００２とＭＩＳトランジスタ１００３とを直列接続した電流－電圧の動作点で抵抗変化素子１００２の抵抗値が決まり、その値は、抵抗変化素子１００２の電圧が書込み閾値電圧（Ｖｔｈとする）となる時に流れる電流値で決まるとされている。
　従って、抵抗変化素子１００２の低抵抗状態の抵抗値は、ＭＩＳトランジスタ１００３のゲート電圧にて制御可能で、図３３では、ゲート電圧をＶＧ３、ＶＧ２、ＶＧ１と変化させることで閾値電圧Ｖｔｈ付近での動作点はＰ３、Ｐ２、Ｐ１となり、抵抗変化素子１００２の抵抗値は順次低い（電流が大きい）状態に任意に設定されることが開示され、この性質を利用して３値以上の情報を記憶することが可能な多値記憶装置を構成している。
　特許文献２では、強相関電子酸化物による抵抗変化素子を用いた１Ｔ１Ｒ型メモリセルで構成された不揮発性記憶装置が示されている。
　図３４は、その中で示されているメモリセルの構成図である。
　メモリセル１１４０は、抵抗変化素子１１３０と抵抗変化素子１１３０へのアクセスを制御する能動素子としてＭＯＳトランジスタ１１３８とを電気的に直列に接続して形成されている。
　抵抗変化素子１１３０の構成は、第１の電極１１３６と第２の電極１１３２との間に変化層１１３４が挟まれている。
　ここでは、それぞれに用いる材料として、第１の電極１１３６にチタン（Ｔｉ）、第２の電極１１３２に銅（Ｃｕ）、変化層１１３４に酸化銅（ＣｕＯ）が開示されている。
　メモリセル１１４０への書き込み方法については、抵抗変化素子１１３０の抵抗値が高抵抗状態であるときに、ＭＯＳトランジスタ１１３８のドレイン／ソース端子の内、抵抗変化素子１１３０と接続しない端子（例えばソース端子）を基準電圧（接地）にし、抵抗変化素子１１３０にプログラム電圧Ｖｐｇが印加されるように第１の電極１１３６に正電圧を供給する。これにより、抵抗変化素子１１３０の抵抗値が高抵抗状態から低抵抗状態へと遷移し、メモリセル１１４０の抵抗値が低抵抗状態となる。
　一方、抵抗変化素子１１３０の抵抗値が低抵抗状態である時に、第２の電極１１３２から第１の電極１１３６の方向に電流が流れる消去電圧Ｖｅｒが抵抗変化素子１１３０に印加されると、抵抗変化素子１１３０の抵抗値が低抵抗状態から高抵抗状態へと遷移し、メモリセル１１４０の抵抗値が高抵抗状態となる。
　更に、メモリセル１１４０の低抵抗状態は、前記プログラム時のプログラム電圧Ｖｐｇの大きさあるいはゲートＧの電圧の大きさに反比例して抵抗値が決まるということが開示されている。つまり、プログラム電圧Ｖｐｇ又はゲートＧの電圧が大きくなるとメモリセルの抵抗設定が低い値へシフトする。
　従って、抵抗レベルを検知し、低抵抗状態への書込み不足の場合、書込み電圧を増やしながら書込みレベルを下げて調整される低抵抗値の調整手段が開示される。
　図３５（ａ）は上部電極１１３６の印加電圧を上昇させながら抵抗値を調整するフローチャートで、図３５（ｂ）はトランジスタ１１３８のゲートＧの印加電圧を上昇させながら抵抗値を調整するフローチャートである。
　特許文献１は、多値記憶装置への応用が開示されているが、開示内容によれば、低抵抗状態と高抵抗状態の２値メモリに適用する場合においても、トランジスタの製造工程ばらつきに起因する電流能力ばらつきが低抵抗値のばらつきとして現われることを示唆している。
　低抵抗値のばらつきを抑える方法としては、低抵抗化の書込み時に同一極性電圧を順次大きくさせながら抵抗レベルを調整する特許文献２記載の調整手段が有用である。
　メモリセルの抵抗変化をデータ記憶に利用するメモリ装置は、多数のメモリセルの高抵抗状態と低抵抗状態の分布差が、マージンを持って分離されることがデータ判別の信頼性を向上させる。また、メモリ装置の読出し速度においては、セル電流が多く流れるメモリセル（低抵抗状態のメモリセル）のワースト値で合わせるのが一般的で、抵抗変化メモリにおいては低抵抗値の上限を低く抑えることが高速化に繋がる。従って、低抵抗状態のメモリセルのセル電流量を規定以上に設定することは極めて重要である。
特開２００５－２３５３６０号公報（図２、図４） 米国特許第７２８９３５１号明細書（Ｆｉｇ．２、Ｆｉｇ．４、Ｆｉｇ．５）
　本願発明者らは、抵抗変化型不揮発性記憶装置の１つとして、タンタルやハフニウム等の遷移金属の酸素不足型酸化物を抵抗変化層に有するメモリセルで構成された抵抗変化型不揮発性記憶装置を検討している。
　ここで、酸素不足型の酸化物とは、酸素が化学量論的組成から不足した酸化物をいう。
　化学量論的な組成を有する金属酸化物の多くは絶縁性を示すが、酸素不足型とすることで、半導体、または導体的特性を示すようになる。
　上記のような遷移金属の酸素不足型酸化物を抵抗変化層に有するメモリセルに高抵抗状態に遷移させる場合は正電圧の書込みパルスを印加し、低抵抗状態に遷移させる場合は負電圧の書込みパルスを印加する、といった前記特許文献２に示すのと同様な書換え方法を実施した場合、高抵抗状態から低抵抗状態に変化する際、低抵抗レベルが十分低抵抗にならずに高抵抗側にシフトした状態になってしまう場合があり、課題となっている。以降、中間の低抵抗状態に留まる低抵抗状態をハーフＬＲと称す。
　上記の様な場合、複数のメモリセルを搭載する抵抗変化型不揮発性記憶装置ではハーフＬＲレベルのメモリセル状態が律速して、高抵抗状態と低抵抗状態との間の抵抗差である読み出しウィンドウが小さくなり、読出し速度が低下する、あるいは、抵抗状態のばらつきによりウィンドウが消滅し、読出しができない場合がある、といった特性劣化や動作不良が発生する。
　この様にハーフＬＲの状態のメモリセル特性は、新たな課題となる。
　本発明は、このような事情に鑑みてなされたものであり、ハーフＬＲの状態が出現し得る抵抗変化素子であっても、正常な低抵抗状態に修正し、抵抗変化ウィンドウを最大限確保することを可能とする抵抗変化素子の書き込み方法及び不揮発性記憶装置を提供することを目的とする。
　上記目的を達成するために、本発明に係る抵抗変化素子の書き込み方法の一形態は、第１電極及び第２電極を備え、前記第１及び第２電極間に印加する電圧の極性に応じて高抵抗状態と低抵抗状態とを可逆的に遷移する抵抗変化型不揮発性記憶素子に対するデータの書き込み方法であって、前記抵抗変化型不揮発性記憶素子を高抵抗状態にするために、前記第１電極を基準に前記第２電極に正の第1の電圧を印加する高抵抗化書き込みステップと、前記抵抗変化型不揮発性記憶素子を低抵抗状態にするために、前記第１電極を基準に前記第２電極に負の第２の電圧を印加する低抵抗化書き込みステップと、前記低抵抗化書き込みステップによって前記負の第２の電圧が印加された後に、前記第１電極を基準に前記第２電極に、正の第３の電圧を印加することによって前記抵抗変化型不揮発性記憶素子を低抵抗状態にする低抵抗安定化書き込みステップとを含む。
　これにより、低抵抗化書き込みステップによって、抵抗変化型不揮発性記憶素子を低抵抗化するために負の電圧が印加された後であってもその後に正の電圧が印加される、つまり、低抵抗化書き込みの後に低抵抗安定化書き込みが行われるので、低抵抗化書き込みによって抵抗変化型不揮発性記憶素子がハーフＬＲ化された場合であっても、その後に続く低抵抗安定化書き込みによって抵抗変化型不揮発性記憶素子は確実に低抵抗化される。
　また、本発明は、第１電極及び第２電極を備え、前記第１及び第２電極間に印加する電圧の極性に応じて高抵抗状態と低抵抗状態とを可逆的に遷移する抵抗変化型不揮発性記憶素子に対して、製造直後の初期状態から、記憶素子として使用できる状態に変化させる初期化方法であって、製造直後の初期状態にある抵抗変化型不揮発性記憶素子に対して、その抵抗値を下げるために、前記第１電極を基準に前記第２電極に負の第４の電圧を印加するフォーミングステップと、前記フォーミングステップによって前記負の第４の電圧が印加された後に、前記第１電極を基準に前記第２電極に正の電圧を印加することによって前記抵抗変化型不揮発性記憶素子を低抵抗状態にする低抵抗安定化書き込みステップとを含む抵抗変化型不揮発性記憶素子の初期化方法として実現することもできる。
　これにより、製造直後の初期状態における抵抗変化型不揮発性記憶素子に対して、負の電圧印加によるフォーミングが行われた後に続いて低抵抗安定化書き込みが行われるので、フォーミングによって抵抗変化型不揮発性記憶素子がハーフＬＲ化された場合であっても、その後に続く低抵抗安定化書き込みによって抵抗変化型不揮発性記憶素子は確実に低抵抗化される。
　また、本発明に係る抵抗変化型不揮発性記憶装置の一形態は、抵抗変化型不揮発性記憶素子にデータを記憶させる抵抗変化型不揮発性記憶装置であって、第１電極及び第２電極を有し前記第１及び第２電極間に印加する電圧の極性に応じて高抵抗状態と低抵抗状態とを可逆的に遷移する抵抗変化型不揮発性記憶素子とスイッチ素子とが直列に接続された複数のメモリセルから構成されるメモリセルアレイと、前記メモリセルアレイの中から、少なくとも１つのメモリセルを選択する選択部と、前記抵抗変化型不揮発性記憶素子に対してデータを書き込むための電源を供給する書き込み用電源と、前記書き込み用電源から供給される電源に基づいて、前記選択部で選択されたメモリセルに含まれる前記抵抗変化型不揮発性記憶素子に対してデータを書き込むための電圧を印加する書き込み回路とを備え、前記書き込み用電源は、前記抵抗変化型不揮発性記憶素子を高抵抗状態にするための電源を供給する高抵抗化用電源と、前記抵抗変化型不揮発性記憶素子を低抵抗状態にするための電源を供給する低抵抗化用電源と、前記抵抗変化型不揮発性記憶素子を追加的に安定な低抵抗状態にするための電源を供給する低抵抗安定化書き込み用電源とを有し、前記書き込み回路は、前記高抵抗化用電源からの電源に基づいて、前記選択部で選択されたメモリセルに含まれる前記抵抗変化型不揮発性記憶素子を高抵抗状態にするのに必要な正の第１の電圧が前記抵抗変化型不揮発性記憶素子の前記第１電極を基準に前記第２電極に印加されるように、当該メモリセルに電圧を印加する高抵抗化書き込み部と、前記低抵抗化用電源からの電源に基づいて、前記選択部で選択されたメモリセルに含まれる前記抵抗変化型不揮発性記憶素子を低抵抗状態にするのに必要な負の第２の電圧が前記抵抗変化型不揮発性記憶素子の前記第１電極を基準に前記第２電極に印加されるように、当該メモリセルに電圧を印加する低抵抗化書き込み部と、前記低抵抗化書き込み部による前記負の第２の電圧印加の後に、前記低抵抗安定化書き込み用電源からの電源に基づいて、前記選択部で選択されたメモリセルに含まれる前記抵抗変化型不揮発性記憶素子を低抵抗状態にするのに必要な正の第３の電圧が前記抵抗変化型不揮発性記憶素子の前記第１電極を基準に前記第２電極に印加されるように、当該メモリセルに電圧を印加する低抵抗安定化書き込み部とを有する。
　これにより、低抵抗化書き込み部によって抵抗変化型不揮発性記憶素子を低抵抗化するための負電圧が印加された後に低抵抗安定化書き込み部によって正の電圧を印加することができるので、低抵抗化書き込み部によって抵抗変化型不揮発性記憶素子がハーフＬＲ化した場合であっても、その後に続く低抵抗安定化書き込み部による書き込みにより、抵抗変化型不揮発性記憶素子を確実に低抵抗化させることができる。
　本発明により、抵抗変化素子に対して低抵抗化書き込みをしたときに抵抗変化素子がハーフＬＲ化した場合であっても低抵抗安定化書き込みによって確実に低抵抗化されるので、ハーフＬＲが出現し得る抵抗変化素子について、低抵抗状態のばらつきを抑え、抵抗変化のウィンドウを最大限確保することが可能となる抵抗変化型不揮発性記憶素子の書き込み方法及び抵抗変化型不揮発性記憶装置が提供される。よって、抵抗変化型不揮発性記憶素子の抵抗変化状態の安定化を実現することができ、メモリの読出し高速化や歩留り向上を実現することが可能となる。
図１（ａ）～（ｃ）は、本発明の実施の形態に係る抵抗変化素子の構成図である。 図２は、本発明の実施の形態に係るメモリセルの構成図である。 図３（ａ）～（ｄ）は、本発明の実施の形態に係るメモリセルのパルスＶ－Ｉ特性グラフである。 図４は、本発明の実施の形態に係るメモリセルの正負交互パルス印加による抵抗変化特性グラフである。 図５は、本発明の実施の形態に係るメモリセルの正負交互パルス印加による抵抗変化特性グラフである。 図６（ａ）～（ｃ）は、本発明の実施の形態に係るメモリセルのパルスＶ－Ｉ特性グラフである。 図７（ａ）～（ｃ）は、本発明の実施の形態に係るメモリセルのパルスＶ－Ｉ特性グラフである。 図８（ａ）～（ｄ）は、本発明の実施の形態に係るハーフＬＲの状態の抵抗変化メカニズム推定図である。 図９（ａ）～（ｄ）は、本発明の実施の形態に係るハーフＬＲの状態の抵抗変化メカニズム説明図である。 図１０は、本発明の実施の形態に係る不揮発性記憶装置の構成図である。 図１１は、本発明の実施の形態に係る不揮発性記憶装置に搭載される電源及び書込み回路の詳細構成図である。 図１２は、本発明の実施の形態に係るセンスアンプの詳細構成図である。 図１３は、本発明の実施の形態に係るセンスアンプの判定電流レベル説明図である。 図１４は、本発明の実施の形態に係る抵抗変化型不揮発性記憶装置のメモリセル部の構成の一例を示す断面図である。 図１５（ａ）～（ｄ）は、本発明の実施の形態に係るメモリセルへの各種シーケンス図である。 図１６Ａは、本発明の実施の形態に係る選択メモリセルへの書換え状態遷移図である。 図１６Ｂは、本発明の実施の形態に係る選択メモリセルへの書換え状態遷移図である。 図１７Ａは、本発明の実施の形態に係る低抵抗安定化書込みのフローチャート図である。 図１７Ｂは、本発明の実施の形態に係る低抵抗安定化書込みのフローチャート図である。 図１８Ａは、本発明の実施の形態に係る低抵抗安定化書込みのシーケンス図と選択メモリセル状態のイメージ図である。 図１８Ｂは、本発明の実施の形態に係る低抵抗安定化書込みのシーケンス図と選択メモリセル状態のイメージ図である。 図１９は、本発明の実施の形態に係る選択メモリセルへの書換え状態遷移図である。 図２０は、本発明の実施の形態に係る選択メモリセルへの書換え状態遷移図である。 図２１は、本発明の実施の形態に係る低抵抗安定化書込みのフローチャート図である。 図２２は、本発明の実施の形態に係る低抵抗安定化書込みのシーケンス図と選択メモリセル状態のイメージ図である。 図２３は、本発明の実施の形態に係る低抵抗安定化書込みのフローチャート図である。 図２４は、本発明の実施の形態に係る不揮発性記憶装置の第２の構成図である。 図２５（ａ）、（ｂ）は、本発明の実施の形態に係る抵抗変化素子のパルスＶ－Ｉ特性グラフである。 図２６は、本発明の実施の形態に係る抵抗変化素子単体の書換え時の電圧－電流特性図である。 図２７（ａ）、（ｂ）は、本発明の実施の形態に係るメモリセルのパルス電圧設定方法説明グラフである。 図２８（ａ）、（ｂ）は、本発明の実施の形態に係るメモリセルの電圧印加説明図である。 図２９は、本発明の実施の形態に係るメモリセルの低抵抗安定化書込みのフローチャート図である。 図３０は、本発明の実施の形態に係るベリファイ付き低抵抗安定化書込みのフローチャート図である。 図３１は、本発明の実施の形態に係る低抵抗安定化書込みのパルス電圧発生回路の構成図である。 図３２は、特許文献１に記載のメモリセルの構成図である。 図３３は、特許文献１に記載のメモリセルの書込み動作点解析図である。 図３４は、特許文献２に記載のメモリセルの構成図である。 図３５（ａ）、（ｂ）は、特許文献２に記載のメモリセルの書換えフローチャート図である。
　以下、本発明の実施形態について、図面を参照しながら詳細に説明する。
　まず、本願発明者らは、不揮発性抵抗変化材料として、タンタルやハフニウムの酸素不足型酸化物を抵抗変化層に用いたメモリセルで構成された抵抗変化型不揮発性記憶装置を検討している。
　その基本構造は主に３種類で、図１（ａ）、図１（ｂ）、図１（ｃ）に３種類の抵抗変化素子１０ａ、１０ｂ、１０ｃの模式図を示す。
　図１（ａ）は、抵抗変化層１３に酸素不足型のタンタル酸化物（ＴａＯX）又は酸素不足型のハフニウム酸化物（ＨｆＯX’)を用い、その上部界面に３００℃、２００Ｗ、２０秒の酸素プラズマを照射して、ＴａＯXまたはＨｆＯX’より酸素濃度の高いＴａＯyまたはＨｆＯy’で構成される酸化層１２を薄く形成し、これを白金（Ｐｔ）で構成される上部電極１１と、窒化タンタル（ＴａＮ）で構成される下部電極１４ｔでサンドイッチしたような構造とした。
　図１（ｂ）は、抵抗変化層１３に酸素不足型のタンタル酸化物（ＴａＯX）又は酸素不足型のハフニウム酸化物（ＨｆＯX’）を用い、これを白金Ｐｔで構成される上部電極１１と、タンタルナイトライド（ＴａＮ）で構成される下部電極１４ｔでサンドイッチしたような構造とした。
　図１（ｃ）は、抵抗変化層１３に酸素不足型のタンタル酸化物（ＴａＯX）又は酸素不足型のハフニウム酸化物（ＨｆＯX’）を用い、その上部界面に酸素プラズマを照射して、ＴａＯXまたはＨｆＯX’より酸素濃度の高いＴａＯyまたはＨｆＯy’で構成される酸化層１２を薄く形成し、これを白金（Ｐｔ）で構成される上部電極１１と下部電極１４ｐでサンドイッチしたような構造とした。
　ここで、酸素不足型の酸化物とは、酸素が化学量論的組成から不足した酸化物をいう。遷移金属の１つであるタンタルの例で言えば、化学量論的な組成を有する酸化物としてＴａ2Ｏ5がある。このＴａ2Ｏ5では、酸素がタンタルの２．５倍含まれており、酸素含有率で表現すると、７１．４％である。この酸素含有率７１．４％よりも酸素含有率が低くなった状態の酸化物、すなわちＴａＯXと表現したとき、０＜ｘ＜２．５を満足する非化学量論的な組成を有するタンタル酸化物を、酸素不足型のタンタル酸化物と呼ぶ。同様に、ハフニウム酸化物（ＨｆＯX’）の場合は、０＜ｘ’＜２．０を満足する場合、酸素不足型のハフニウム酸化物と呼ぶ。
　化学量論的な組成を有する金属酸化物の多くは絶縁性を示すが、酸素不足型とすることで、半導体、または導体的特性を示すようになる。
　前記抵抗変化層としてより好適には、酸素含有率が４５～６５ａｔ％の組成範囲、即ち抵抗変化層に酸素不足型のタンタル酸化物を用い、ＴａＯXと表記した場合におけるｘの範囲が０．８≦ｘ≦１．９より適切な抵抗変化層の範囲であると言える（酸素含有率＝４５ａｔ％がｘ＝０．８に、酸素含有率＝６５ａｔ％がｘ＝１．９にそれぞれ対応）。
　酸素不足型のタンタル酸化物を抵抗変化膜に使用した不揮発性記憶素子では、上部電極と下部電極とで異なる標準電極電位を有する材料を用いることで、片側の電極近傍で優勢に抵抗変化が起こって、理想的なバイポーラ型の抵抗変化を実現できる。さらに、抵抗変化モードの混ざり合いも起こらず、安定した抵抗変化動作が可能となる。また、抵抗変化層に酸素不足型のハフニウム酸化物を用い、ＨｆＯX’と表記した場合におけるｘ’の範囲が０．９≦ｘ’≦１．６より適切な抵抗変化層の範囲であると言える。
　より好適には、抵抗変化膜としてタンタル酸化物を用いる場合、一方の電極材料には、タンタルの標準電極電位よりも大きく、かつ差の大きな材料を用い、もう一方の電極材料には、タンタルの標準電極電位よりも大きく差の小さな材料を用いればよい。
　さらにより好適には、一方の電極材料には、タンタルの標準電極電位よりも大きな材料を用い、もう一方の電極材料には、タンタルの標準電極電位よりも小さな材料を用いればよい。
　また、抵抗変化膜としてハフニウム酸化物を用いる場合は、一方の電極材料には、ハフニウムの標準電極電位よりも大きく、かつ差の大きな材料を用い、もう一方の電極材料には、ハフニウムの標準電極電位よりも大きく差の小さな材料を用いればよい。さらにより好適には、一方の電極材料には、ハフニウムの標準電極電位よりも大きな材料を用い、もう一方の電極材料には、ハフニウムの標準電極電位よりも小さな材料を用いればよい。
　つまり、前記抵抗変化層は酸素不足型の遷移金属酸化物層を主たる抵抗変化材料とし、前記第１電極と前記第２電極は、異なる元素で構成される材料によって構成され、前記第１電極の標準電極電位Ｖ１と、前記第２電極の標準電極電位Ｖ２と、前記遷移金属酸化物層を構成する遷移金属の標準電極電位Ｖｔとが、Ｖｔ＜Ｖ２かつＶ１＜Ｖ２を満足した構成とすればよい。
　具体的には、酸素不足型のタンタル酸化物を用いた不揮発性記憶素子では、前記第２電極材料としては、白金（Ｐｔ）、イリジウム（Ｉｒ）、パラジウム（Ｐｄ）、銀（Ａｇ）、銅（Ｃｕ）、金（Ａｕ）等であり、前記第１電極材料はタングステン（Ｗ）、ニッケル（Ｎｉ）、タンタル（Ｔａ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）等が望ましい。従って、前記第２電極は、Ｐｔ、Ｉｒ、Ｐｄ、Ａｇ、Ｃｕ、Ａｕ等で構成される群から選択され、前記第１電極は、Ｗ、Ｎｉ、Ｔａ、Ｔｉ、Ａｌ等で構成される群から選択されるのが好ましい。また、酸素不足型のハフニウム酸化物を用いた不揮発性記憶素子では、前記第２電極材料としては、Ｐｔ、Ｉｒ、Ｐｄ、Ａｇ、Ｃｕ、Ａｕ、Ｗ等であり、前記第１電極材料はハフニウム（Ｈｆ）、Ｔｉ、Ａｌ等が望ましい。従って、前記第２電極は、Ｐｔ、Ｉｒ、Ｐｄ、Ａｇ、Ｃｕ、Ａｕ、Ｗ等で構成される群から選択され、前記第１電極は、Ｈｆ、Ｔｉ、Ａｌ等で構成される群から選択されるのが好ましい。
　上記の構成とすることにより、標準電極電位の高い電極と抵抗変化膜の界面近傍において、抵抗変化膜の酸素濃度が選択的に変化し、安定な抵抗変化特性が得られる。
　また、前記抵抗変化層は、ＴａＯX（但し、０．８≦ｘ≦１．９）で表される組成を有する第１の酸素不足型タンタル酸化物層と、ＴａＯy（但し、ｘ＜ｙ）で表される組成を有する第２の酸素不足型タンタル酸化物層とが積層された積層構造を有していてもよいし、ＨｆＯX’（但し、０．９≦ｘ’≦１．６）で表される組成を有する第１の酸素不足型ハフニウム酸化物層と、ＨｆＯy’（但し、ｘ’＜ｙ’）で表される組成を有する第２の酸素不足型ハフニウム酸化物層とが積層された積層構造としてもよい。
　上記の構成とすることにより、第２の酸素不足型金属酸化物層と電極との界面近傍において、前記第２の酸素不足型金属酸化物層の酸素濃度が変化し、安定な抵抗変化特性が得られる。
　さらに、第２の酸素不足型タンタル酸化物層が第２電極側に配置されている構造としてもよい。
　図２は、抵抗変化素子１０ａをトランジスタ１０４と接続した１Ｔ１Ｒ型メモリセル１０５で、抵抗変化素子１０ａの下部電極１４ｔとトランジスタ１０４の拡散領域３０２ｂとをビア２０で接続して形成される。
　メモリセルの端子は、上部電極１１をビア１９にて第２配線層１７まで引き出した端子Ｕと、下部電極１４ｔと接続するトランジスタ１０４の拡散領域３０２ａをビア２１にて第１配線層１８まで引き出した端子Ｓと、トランジスタ１０４のゲート電極３０３ｂを端子とする端子Ｇとで構成される。３０３ａはトランジスタ１０４を構成するゲート酸化膜である。
　図２のメモリセル１０５は、抵抗変化素子として図１（ａ）に示される抵抗変化素子１０ａを適用した場合を示すが、図１（ｂ）及び図１（ｃ）に示される抵抗変化素子１０ｂや１０ｃを適用した場合も、抵抗変化素子１０ａと同様に下部電極１４ｐ又は１４ｔとトランジスタ１０４の拡散領域３０２ｂとをビア２０にて接続した構成となる。
　図３、図６、図７に、図１に示す構造の３つの異なる抵抗変化素子１０ａ～１０ｃを、図２のメモリセル１０５に用いて得られた抵抗変化特性の３つの異なる様子を示す電流－電圧特性グラフの一例を示す。なお、本明細書では、電圧印加の極性に関しては、特に断らない限り、抵抗変化素子１０ａ～１０ｃの下部電極１４ｔ、１４ｐよりも高い電圧が上部電極１１に印加される場合を、正の電圧印加と定義する。ただし、電圧を印加する具体的な端子としては、抵抗変化素子の両端子だけに限られず、抵抗変化素子とトランジスタとが直列接続されたメモリセルの両端子も含まれる。いずれの端子間に電圧を印加するかは、各実施の形態の中で明記する。
　（実施の形態１）
　まず、本発明の実施の形態１における抵抗変化素子の書き込み方法及び不揮発性記憶装置について説明する。
　図３は、メモリセル１０５の抵抗変化に伴うパルス電圧（Ｖｐ）とセル電流（Ｉｒ）の様子の一例を示す電流－電圧特性のグラフであり、図２のトランジスタ１０４の端子Ｇにトランジスタ１０４がオンする電圧（＝２．４Ｖ）を印加し、図２の配線Ｕ－Ｓ間に配線Ｓを基準電位とした抵抗変化パルス（０Ｖ→Ｖｐ→０Ｖ、パルス幅５０ｎｓ）を印加し、パルス電圧Ｖｐを負電圧から正電圧に振った値を横軸に示す。そして抵抗変化パルスによる電圧印加後に、抵抗変化素子１０ａの両端に掛かる電圧が書き込みまたは消去閾値電圧よりも絶対値が低い電圧Ｖｒ＝０．４Ｖを、読み出し電圧として印加して抵抗変化素子１０ａを流れる読み出し電流値を縦軸に表している。以降、この測定方法による電圧－電流特性を、パルスＶ－Ｉ特性と呼ぶことにする。なお、書き込みまたは消去閾値電圧とは、抵抗変化素子の抵抗値を変化させないで印加できる最大の電圧（絶対値）であり、抵抗変化素子の抵抗値を変化させずに読み出すときに印加できる最大の電圧（絶対値）でもある。
　図３（ａ）は、製造直後の初期状態の高抵抗状態（ＨＲ、ＶＰ＝０～－１．６Ｖの状態）にある抵抗変化素子１０ａを最初のフォーミング（Ｖｐ＝－１．７Ｖ印加）にて低抵抗状態（ＬＲ）にした時のパルスＶ－Ｉ特性（抵抗変化素子にパルス電圧Ｖｐを印加し、そのとき抵抗変化素子に流れるセル電流Ｉｒを測定）グラフで、図３（ｂ）は、前記評価方法による１回目の測定結果、図３（ｃ）は、同評価方法による第２回目の測定結果、図３（ｄ）は、同評価方法による第３回目の測定結果である。その後もほぼ同じ波形の繰り返しなので省略している。
　なお、「フォーミング」とは、製造直後の初期状態にある抵抗変化素子を、印加される電圧の極性に応じて高抵抗状態（ＨＲ）と低抵抗状態（ＬＲ）とを可逆的に遷移できる状態に遷移させる（初期化する）ことである。通常、抵抗変化素子は、初期状態では、通常使用時の高抵抗状態より高い高抵抗状態にあり、フォーミングによって低抵抗状態に遷移させ、抵抗変化を起こさせる。よって、「製造直後の初期状態にある抵抗変化素子」、あるいは、「製造直後の抵抗変化素子」とは、製造後であって、かつ、印加される電圧の極性に応じて高抵抗状態（ＨＲ）と低抵抗状態（ＬＲ）とを可逆的に遷移できる状態に、未だ、なっていない（つまり、初期化されていない）抵抗変化素子のことである。
　図３（ｂ）のパルスＶ－Ｉ測定の前と、図３（ｄ）のパルスＶ－Ｉ測定の後に、正負交互パルスによる通常の抵抗変化測定を実施しており、図３（ｂ）を測定する前の抵抗変化特性グラフを図４に、図３（ｄ）を測定した後の抵抗変化特性グラフを図５に示す。
　ここで、図３（ａ）、図３（ｂ）、図３（ｃ）、図３（ｄ）、図４、図５の測定順番ステップを以下に示す。
（評価ステップ１）
　図３（ａ）　パルスＶ－Ｉ法によるフォーミング（初期ＬＲ化）
　パルス電圧Ｖｐ＝０Ｖ→－１．７Ｖ（０．１Ｖステップ）
（評価ステップ２）
　図４　正負交互パルスによる抵抗変化測定（ＬＲ安定化シーケンス前）
　パルス電圧Ｖｐ＝－２．４Ｖ⇔＋２．４Ｖ　４１回印加
（評価ステップ３）
　図３（ｂ）　パルスＶ－Ｉ測定　第１回目
　パルス電圧Ｖｐ＝０Ｖ→－２．４Ｖ→０Ｖ→＋２．４Ｖ→０Ｖ（０．１Ｖステップ）
（評価ステップ４）
　図３（ｃ）　パルスＶ－Ｉ測定　第２回目
　パルス電圧Ｖｐ＝０Ｖ→－２．４Ｖ→０Ｖ→＋２．４Ｖ→０Ｖ（０．１Ｖステップ）
（評価ステップ５）
　図３（ｄ）　パルスＶ－Ｉ測定　第３回目
　パルス電圧Ｖｐ＝０Ｖ→－２．４Ｖ→０Ｖ→＋２．４Ｖ→０Ｖ（０．１Ｖステップ）
（評価ステップ６）
　図５　正負交互パルスによる抵抗変化測定（ＬＲ安定化シーケンス実施後）
　パルス電圧Ｖｐ＝－２．４Ｖ⇔＋２．４Ｖ　４１回印加
　図３（ａ）は、製造直後の最初のフォーミングでのパルスＶ－Ｉ特性グラフで、測定前の抵抗状態は高抵抗状態にある。パルス電圧Ｖｐを０Ｖから負電圧側へ遷移させながら負のパルス電圧を印加して行くと、最初メモリセル１０５は高抵抗状態（初期状態）にあったが、パルス電圧ＶｐがＶｔｈ０を下回った（パルスＶｐの絶対値がＶｔｈ０の絶対値を上回った）時に低抵抗状態に変化し、その抵抗レベルは、セル電流にして３０μＡ程度である。このときにフォーミング（初期ＬＲ化）が完了する。メモリセルの抵抗状態が低抵抗側に動いた所でこれ以上の高電圧パルス印加を中止している。これは、初期でこれ以上のパルス電圧を印加するとその後の高抵抗状態の抵抗値が不安定になる傾向がある為である。
　測定の順番としては、次に図４の正負交互パルス印加による抵抗変化測定を実施している。
　図４は、図３と同様のメモリセル１０５に対して、図３（ａ）に示されるフォーミングを実行後に、正負交互パルス印加した場合の抵抗変化の様子の一例を示す。具体的には、トランジスタ１０４のゲートにトランジスタ１０４がオンするのに十分な電圧２．４Ｖを印加し、端子Ｓを基準にして、端子Ｕ－Ｓ間に抵抗変化素子１０ａの低抵抗化及び高抵抗化の抵抗変化閾値よりも十分大きい－２．４Ｖと＋２．４Ｖのパルス電圧を交互に印加している。図３（ａ）に示されるフォーミングの後、低抵抗状態にあったメモリセル１０５に＋２．４Ｖのパルスを印加すると高抵抗状態に変化し、次の読出し測定で、抵抗レベルは１μＡ程度となった（図４の点Ｈ１）。次に、高抵抗状態にあったメモリセル１０５に－２．４Ｖのパルスを印加すると低抵抗状態に変化し、次の読出し測定で、抵抗レベルは３２μＡ程度となった（図４の点Ｌ１）。その後も正負交互パルスを継続して印加し、それぞれにおける抵抗値は、点Ｈ２（１μＡ）→点Ｌ２（６１μＡ）→点Ｈ３（１μＡ）→点Ｌ３（７０μＡ）・・・と変化し、点Ｌ９までは低抵抗状態は７５μＡ程度を維持しているが、点Ｌ１０で２５μＡとなっている。
　この様に、正負交互パルス印加による抵抗変化は、その低抵抗状態において点Ｌ１や点Ｌ１０の様な、高抵抗状態（１～３μＡ程度）と低抵抗状態（７０μＡ程度）の中間に位置する中間抵抗状態（ハーフＬＲ）が時々存在する不安定な特性グラフとなっており、これが本発明が解決する課題の具体的な例である。
　我々発明者らは、メモリセルのパルスＶ－Ｉ特性の繰り返し測定において、前記ハーフＬＲ状態の発生について３つのタイプが存在することを見い出した。
　以下に前記３つのタイプの特徴を記載する。
（１）第１のタイプのパルスＶ－Ｉ特性
　製造直後の１回目のみハーフＬＲの状態が存在する場合・・・図３
　メモリセルアレイ内において、大多数のセルがこれに該当する。
（２）第２のタイプのパルスＶ－Ｉ特性
　２回目以降においてもハーフＬＲの状態が稀に存在する場合・・・図６
（３）第３のタイプのパルスＶ－Ｉ特性
　２回目以降においてもハーフＬＲの状態が毎回存在する場合・・・図７
　次に、前記３つのタイプの特徴及び正負交互パルス印加による抵抗変化について、詳細に説明する。
　まず、第１のタイプのパルスＶ－Ｉ特性について説明する。
　図３（ｂ）は、図４の正負交互パルス測定から更に追跡した（図４に示される正負交互パルス測定の後で得られた）パルスＶ－Ｉ特性グラフである。最初の抵抗状態は、図４の最終状態（正負交互パルスを４１回印加後の高抵抗状態）となっている。パルス電圧Ｖｐを０Ｖから負電圧側へ遷移させながら負のパルス電圧を印加して行くと、最初メモリセル１０５は高抵抗状態にあったが、パルス電圧ＶｐがＶｔｈを下回った（Ｖｐの絶対値がＶｔｈの絶対値を上回った）時に低抵抗状態に変化している。低抵抗状態の抵抗レベルは、セル電流にして３４μＡ程度であり、ハーフＬＲの状態である。その後、パルス電圧Ｖｐを負電圧側から正電圧側に順次変化させているが、パルス電圧がおおよそ＋１Ｖを越えＶｔｌに達すると、セル電流は５５μＡまで上昇して負電圧パルスを印加した場合よりも更に低い低抵抗状態（正常な低抵抗状態）に変化し、パルス電圧がＶｔｌを越えるとセル電流は８μＡ程度まで下降して高抵抗状態に変化する。なお、低抵抗状態から高抵抗状態への遷移が開始する電圧Ｖｔｌを、「高抵抗化閾値電圧（あるいは、高抵抗化開始電圧）」と呼ぶ。この電圧は、ハーフＬＲ状態にある抵抗変化素子の抵抗値が最も低くなる（正常な低抵抗状態となる）電圧でもある。
　つまり、負のパルス電圧印加により、一旦、中間レベルの低抵抗状態（ハーフＬＲの状態）への変化をするが、Ｖｔｌ以下の正のパルス電圧を印加すると、負パルス電圧にて遷移した低抵抗状態よりも更に抵抗値が低い低抵抗状態（正常な低抵抗状態）に遷移し、その後Ｖｔｌを越える正のパルス電圧を印加すると、高抵抗状態に遷移する。
　図３（ｃ）は、図３（ｂ）と同じサンプルを同じ評価方法及び測定条件で実施した第２回目の測定結果である。この時も、最初メモリセル１０５は１回目と同様に高抵抗状態にあったが、パルス電圧ＶｐがＶｔｈを下回った時に十分に低い（正常な）低抵抗状態に変化し、更にパルス電圧を下げて行くと、セル電流は７０μＡまで上昇し、その後、パルス電圧Ｖｐを負電圧側から正電圧側に変化させるが、パルス電圧がＶｔｌ以下まではセル電流はほぼ７０μＡを維持する。そして、パルス電圧がＶｔｌを越えるとセル電流は１０μＡ程度まで下降する。
　つまり、負のパルス電圧印加により、パルス電圧がＶｔｈを下回る（絶対値が上回る）と低抵抗状態への変化が行われ、最終的には負パルスのみによって十分低い抵抗状態（正常な低抵抗状態）へ遷移する。この低い抵抗状態は、Ｖｔｌ以下の正のパルス電圧を印加するまでほぼ同一レベルに維持され、Ｖｔｌを越える正のパルス電圧を印加すると、高抵抗状態に遷移する。
　図３（ｄ）は、図３（ｂ）と同じサンプルを同じ評価方法及び測定条件で実施した第３回目の測定結果である。図３（ｄ）は図３（ｃ）とほぼ同様の軌道をたどっている。
　つまり、負のパルス電圧印加により、パルス電圧がＶｔｈを下回ると低抵抗状態への変化が行われ、最終的には負パルスによって十分低い抵抗状態へ遷移する（セル電流は７０μＡまで上昇する）。この低い抵抗状態は、Ｖｔｌ以下の正のパルス電圧を印加するまでほぼ同一レベルに維持され、Ｖｔｌを越える正のパルス電圧を印加すると、高抵抗状態に遷移する（セル電流は１０μＡ程度である）。
　図３（ｂ）と図３（ｃ）とでは、低抵抗状態への変化の過程が明らかに異なる。すなわち、高抵抗状態から低抵抗状態へ遷移するのに十分な同じパルス電圧を印加しても、図３（ｂ）の場合は、図３（ｃ）の高抵抗状態と低抵抗状態との中間レベルまでしか抵抗変化しない現象であり（つまり、ハーフＬＲの状態にあり）、その様な状態は、Ｖｔｌあるいはそれを少し下回る正のパルス電圧を印加することで、メモリセルの抵抗状態は図３（ｃ）の低抵抗状態に近いレベルまで変化させることができる。
　ここで、図３（ｃ）の様なパルスＶ－Ｉ特性グラフとなるメモリセルの特性を、特性タイプ１と呼び、図３（ｂ）の様なパルスＶ－Ｉ特性グラフとなるメモリセルの特性を、特性タイプ２と呼ぶことにする。
　図３（ｂ）の様に、ハーフＬＲの状態及びＶｔｌ付近の正電圧で低抵抗状態がピークとなる特性タイプ２の抵抗変化推定メカニズムを、図８（ａ）～図８（ｄ）を用いて以下に説明する。
　通常、抵抗変化層１３と上部電極界面付近の酸化層１２との間の酸素イオン１６の移動により、高抵抗状態（図８（ａ）)と低抵抗状態（図８（ｂ）または図８（ｃ）)が作られる。酸素イオン１６が酸化層１２に取り込まれて高い酸化状態となると高抵抗状態となり、酸素イオン１６が酸化層１２から放出されて低い酸化状態となると低抵抗状態となる。酸素イオンの移動は、図８（ａ）の様に上部電極１１側に酸化層１２を作る、あるいは、図１（ｂ）の様に抵抗変化層１３を構成する金属より酸化しにくい材料（例えば白金等の貴金属材料）を上部電極１１とし、上部電極１１を構成する材料より酸化しやすい材料（例えば窒化タンタル）を下部電極１４ｔとすることで、抵抗変化現象は上部電極１１と抵抗変化層１３との界面近傍で行われる。この場合、下部電極側の端子Ｌを基準にして上部電極側の端子Ｕに正電圧パルスを印加すると酸素イオン１６は上部電極近傍の抵抗変化層に吸収されて高濃度の酸素を含有する酸化層１２を形成し高抵抗状態に変化する（図８（ａ））。一方、上部電極側の端子Ｕに負電圧パルスを印加すると酸素イオン１６は酸化層１２から放出されて低抵抗状態に変化する（図８（ｂ））。つまり、抵抗変化時の電流の向きで考えると、上部電極側との界面で酸素イオンの移動がある場合、上部電極から下部電極へ電流が流れる場合は上部電極側の酸化層１２に酸素イオンが吸収されて高抵抗状態に変化し、下部電極から上部電極へ電流が流れる場合は上部電極側の酸化層１２から酸素イオンが放出されて低抵抗状態に変化する。
　しかし、図３（ｂ）の様にＶｔｌ付近の正電圧パルス印加でセル電流が最大化（更に低い低抵抗化）する現象は、下部電極界面付近にも薄い酸化層１５が存在し、薄い酸化層１５と抵抗変化層１３との間で酸素イオン１６の移動が行われていると推測され、この場合、下部電極側の端子Ｌを基準にして上部電極側の端子Ｕに正電圧パルスを印加すると、上部電極から下部電極へ電流が流れ、下部電極界面近傍の薄い酸化層１５から酸素イオン１６が放出されて下部電極界面近傍が低抵抗状態に変化する（図８（ｄ））。この様な下部電極１４ｔの界面近傍の酸化層１５から抵抗変化層１３に酸素イオン１６が放出される現象がＶｔｌ付近の正電圧パルス印加で起こりセル電流が最大化（更に低い低抵抗化）すると推測される。一方、下部電極側の端子Ｌを基準にして上部電極側の端子Ｕに負電圧パルスを印加すると、下部電極から上部電極へ電流が流れ、下部電極側の酸化変化層１５に酸素イオン１６が吸収されて酸化層１５の導電パスが高抵抗化し、ハーフＬＲの状態に変化すると考えられる（図８（ｃ））。
　また、上部電極界面付近の酸化層１２と下部電極界面付近の酸化層１５との抵抗状態により、各酸化層に掛かる電位から酸化層１５における抵抗変化の容易性が推測され、その観点からも下部電極界面付近の酸化層１５の抵抗変化を図９（ａ）～図９（ｄ）を用いて説明する。なお、図９（ａ）～図９（ｄ）は図８（ａ）～図８（ｄ）にそれぞれ対応している。図９（ａ）～図９（ｄ）の２つの直列抵抗１１７、１１８は、上部電極界面付近の酸化層１２の抵抗状態を表す抵抗１１７と、下部電極界面付近の酸化層１５の抵抗状態を表す抵抗１１８を意味している。
　図９（ａ）、図９（ｂ）は正常な状態でのＨＲ化（高抵抗化）及びＬＲ化（低抵抗化）の抵抗状態変化を示し、何れも下部電極界面付近の酸化層１５の抵抗１１８が低抵抗状態（ＬＲ）であるので、酸化層１５すなわち抵抗１１８にはほとんど電位差が生じないので、下部電極界面付近の酸化層１５の抵抗変化は起こらないと推測する。一方、図９（ｄ）の場合は、ＬＲ状態改善前のハーフＬＲの状態では（つまり、変化前の状態では）、下部電極界面付近の酸化層１５の抵抗１１８の状態が高抵抗状態（ＨＲ）であり、上部電極界面付近の酸化層１２の抵抗１１７の状態が低抵抗状態（ＬＲ）であり、この状態において、端子Ｕ、Ｌ間に電圧Ｖｐを印加すると、上部電極界面付近の酸化層１２（抵抗１１７）に掛かる電圧Ｖｕは小さく、下部電極界面付近の酸化層１５（抵抗１１８）に掛かる電圧Ｖｌは大きい。従って、下部電極界面付近の酸化層１５は抵抗変化閾値電圧を超え易く、その様な場合、酸化層１５は高抵抗状態から低抵抗状態へと変化すると推測する。図９（ｃ）の場合は、パルス印加前の状態では（つまり、変化前の状態では）、下部電極界面付近の酸化層１５の抵抗１１８の状態が低抵抗（ＬＲ）であり、上部電極界面付近の酸化層１２の抵抗１１７の状態が高抵抗状態（ＨＲ）であり、この状態においては、端子Ｕ、Ｌ間に電圧Ｖｐを印加すると、上部電極界面付近の酸化層１２（抵抗１１７）に掛かる電圧Ｖｕは大きく、下部電極界面付近の酸化層１５（抵抗１１８）に掛かる電圧Ｖｌは小さい。従って、上部電極界面付近の酸化層１２は抵抗変化閾値電圧を超え易く、その様な場合、酸化層１２は高抵抗状態から低抵抗状態へと変化し、その後、下部電極界面付近の酸化層１５（抵抗１１８）に掛かる電圧Ｖｌが増加し、抵抗変化閾値電圧を超えた場合に低抵抗状態から高抵抗状態へと変化してしまうと推測する。
　図９（ｃ）の場合は、つまり、ハーフＬＲの出現は、抵抗１１７と抵抗１１８の状態が共に低抵抗（ＬＲ）となった状態において抵抗１１８が高抵抗状態に抵抗変化する閾値電圧を超えなくてはならないので稀な現象であり、図９（ｄ）の場合は、つまり、ハーフＬＲから低抵抗状態への復帰は、抵抗１１７が低抵抗（ＬＲ）で、かつ、抵抗１１８が高抵抗（ＨＲ）の状態となっているので、抵抗１１８が低抵抗状態に抵抗変化する閾値電圧を超え易く、ほぼ確実に下部電極界面付近の酸化層１５の抵抗状態は低抵抗へ変化することができると推測する。
　図３（ｃ）、図３（ｄ）の２回目及び３回目のパルスＶ－Ｉ特性が図３（ｂ）の様に負電圧パルス印加後の抵抗状態がハーフＬＲの状態（すなわち、低セル電流状態）にならなかったのは、図３（ｂ）の１回目のパルスＶ－Ｉ特性評価において、Ｖｔｌ付近の正電圧パルスを印加することによって、下部電極界面付近の酸化層１５から酸素イオン１６の放出が行われ、下部電極界面付近の抵抗状態が低抵抗化し、以降のパルスＶ－Ｉ特性評価においても、下部電極付近の低抵抗状態が維持されている為と推測する。
　次に、図５に２回目の正負交互パルス印加測定した抵抗変化の様子を示す。
　図５は、図３（ｄ）の測定後に図４と同一条件にて測定した結果を示す図である。ここでは、＋２．４Ｖのパルスを印加すると７μＡ程度に高抵抗化され、－２．４Ｖのパルスを印加すると７０μＡ程度に低抵抗化されている。図５の正負交互パルス印加時は、図４とは異なり低抵抗状態が安定的である。
　安定化した理由としては、図３（ｂ）のパルスＶ－Ｉ特性評価が関与しており、特にＶｔｌ付近の正電圧印加が大きく関係している。メカニズム面で考えるならば、Ｖｔｌ付近の電圧によって下部電極界面付近の酸化層１５から酸素イオンが放出されたことで、以降の動作が安定化したと推測する。
　従って、製造直後の初期状態のメモリセルに対しては初回のパルスＶ－Ｉ特性評価と同様の動作が必要で、特に低抵抗状態をハーフＬＲの状態から低抵抗状態へシフトさせるために、Ｖｔｌ付近の電圧（より正確には、Ｖｔｌより低く、かつ、Ｖｔｌに近い電圧）を印加することが極めて効果的であることがわかる。
　我々発明者らは、前記メモリセル１０５の抵抗変化特性を取得する中で、図３（ｂ）に示す不安定的な低抵抗状態（ハーフＬＲ）への抵抗変化特性が存在すること、また、Ｖｔｌより低く、かつ、Ｖｔｌに近い電圧印加で低抵抗化できることを見い出した。更に、（i）製造直後の初期状態においては、大多数のメモリセルにおいて下部電極付近の酸化層が高抵抗状態と推測されるので、１回はＶｔｌより低く、かつ、Ｖｔｌに近い電圧印加により下部電極付近の酸化層を低抵抗化させて安定化する必要がある。また、（ii）稀にハーフＬＲの状態となった場合も、Ｖｔｌより低く、かつ、Ｖｔｌに近い電圧印加により下部電極付近の酸化層を低抵抗化させることで、メモリセルは低抵抗状態に設定できる。これら（i）、（ii）により、メモリセルの低抵抗状態を安定化させる手法を新たに見いだした。
［パルスＶ－Ｉ特性と単一パルスによる抵抗変化の同一性］
　図３（ｄ）に示す様な、メモリセル１０５のパルスＶ－Ｉ特性は、書込みパルス電圧Ｖｐを０Ｖから負電圧方向に徐々に下げて行き、低抵抗化が開始される閾値電圧Ｖｔｈを超えると高抵抗状態から低抵抗状態に変化し、更にパルス電圧Ｖｐを下げると低抵抗化は止まり、メモリセルの抵抗変化は飽和状態になる。次に、書込みパルス電圧Ｖｐを負電圧から正電圧に徐々に上げて行き、高抵抗化が開始される正の閾値電圧Ｖｔｌを超えると低抵抗状態から高抵抗状態に変化し、更にパルス電圧Ｖｐを上げると高抵抗化は止まり、メモリセルの抵抗変化は飽和状態になる。
　前記の評価方法ではパルス電圧Ｖｐを負方向又は正方向に電圧の大きさを徐々に変化させたが、抵抗変化素子は、閾値電圧を超える大きさのパルスを１回印加することで図３に示す低抵抗状態及び高抵抗状態に抵抗変化させることが可能である。
　図５は、図３（ｄ）と同様のメモリセル１０５に対して、ゲートには、オンするのに十分な電圧２．４Ｖを印加し、端子Ｓを基準にして、端子Ｕに低抵抗化及び高抵抗化の抵抗変化閾値よりも大きい－２．４Ｖと２．４Ｖのパルス電圧を交互に印加した場合の抵抗変化の様子の一例である。低抵抗化の状態にあったメモリセル１０５に２．４Ｖのパルスを印加すると高抵抗化され、その後の読出し測定で、抵抗レベルは７μＡ程度であることが分かる。この抵抗値レベルは、図３（ｄ）のパルスＶ－Ｉ特性の２．４（Ｖ）印加後にかなり近い。次に、高抵抗状態にあったメモリセル１０５に－２．４（Ｖ）のパルスを印加すると低抵抗化され、その後の読出し測定で、抵抗レベルは７０μＡ程度であることが分かる。この抵抗値レベルは、図３（ｄ）のパルスＶ－Ｉ特性の－２．４（Ｖ）印加後にかなり近い。
　この様に、メモリセル１０５に対して、抵抗変化することが可能な大きさの電圧パルスを一度印加することで、抵抗状態を高抵抗から低抵抗へ、あるいは低抵抗から高抵抗へ変化させることが可能であることが見えている。
　次に、第２のタイプのパルスＶ－Ｉ特性について説明する。
　図６は、図４と別のサンプルのメモリセル１０５の抵抗変化の様子の電流－電圧特性のグラフである。図６（ａ）は、前記評価方法による製造直後の初期状態からの測定結果、図６（ｂ）は、同評価方法による第２回目の測定結果、図６（ｃ）は、同評価方法による第４回目の測定結果である。
　図６（ａ）は、製造直後の最初のパルスＶ－Ｉ特性グラフで、初期の抵抗状態は高抵抗状態にある。パルス電圧Ｖｐを０Ｖから負電圧側へ遷移させながら負のパルス電圧を印加して行くと、最初メモリセル１０５は高抵抗状態にあったが、パルス電圧ＶｐがＶｔｈ０を下回った時に低抵抗状態に変化している。つまり、フォーミングを完了する。しかし、低抵抗状態の抵抗レベルは、セル電流にして３５μＡ程度である。つまり、ハーフＬＲの状態となっている。その後、パルス電圧Ｖｐを負電圧側から正電圧側に変化させているが、パルス電圧がおおよそ１Ｖを越えた辺りからセル電流は上昇し、最大５７μＡ程度となり、パルス電圧がＶｔｌを越えるとセル電流は４μＡ程度まで下降する。
　つまり、負のパルス電圧印加により、一旦、中間レベルの低抵抗状態（ハーフＬＲの状態）への変化をするが、Ｖｔｌ以下の正のパルス電圧を印加すると、負パルス電圧にて遷移した低抵抗状態よりも更に抵抗値が低い低抵抗状態（正常な低抵抗状態）に遷移し、更にＶｔｌを越える正のパルス電圧を印加すると、高抵抗状態に遷移する。本特性は、図３（ｂ）とほぼ同一特性で、特性タイプ２に属する。
　図６（ｂ）は、図６（ａ）と同じサンプルを同じ評価方法及び測定条件で実施した第２回目の測定結果である。この時は、最初メモリセル１０５は高抵抗状態にあったが、パルス電圧ＶｐがＶｔｈを下回った時に低抵抗状態（正常な低抵抗状態）に変化し、更にパルス電圧を下げて行くと、セル電流は６４μＡ程度まで上昇し、その後、パルス電圧Ｖｐを負電圧側から正電圧側に変化させるが、パルス電圧がＶｔｌ以下までは負のパルス電圧を印加した場合とほぼ同じセル電流である。そして、パルス電圧がＶｔｌを越えるとセル電流は７μＡ程度まで下降する。
　つまり、負のパルス電圧印加により、パルス電圧がＶｔｈを下回ると低抵抗状態への変化が行われ、最終的には負パルスによって十分低い抵抗状態（正常な低抵抗状態）へ遷移する。この低い抵抗状態は、Ｖｔｌ以下の正のパルス電圧を印加するまでほぼ同一レベルに維持され、Ｖｔｌを越える正のパルス電圧を印加すると、高抵抗状態に遷移する。本特性は、図３（ｃ）とほぼ同一特性で、特性タイプ１に属する。
　図６（ｃ）は、図６（ａ）と同じサンプルを同じ評価方法及び測定条件で実施した第４回目の測定結果である。図６（ｃ）は図６（ａ）とほぼ同様の軌道をたどっている。
　つまり、負のパルス電圧印加により、一旦、中間レベルの低抵抗状態（ハーフＬＲの状態）への変化をするが、Ｖｔｌ以下の正のパルス電圧を印加すると、負パルス電圧にて遷移した低抵抗状態よりも更に抵抗値が低い低抵抗状態（正常な低抵抗状態）に遷移し、更にＶｔｌを越える正のパルス電圧を印加すると、高抵抗状態に遷移する。本特性は、図６（ａ）とほぼ同一特性で、特性タイプ２に属する。
　図６の測定で使用されたサンプルは、図６（ｂ）、図６（ｃ）に示す様に、同じ評価方法で繰り返して測定すると、たまに図６（ｃ）の様な特性タイプ２が出現する。
　次に、第３のタイプのパルスＶ－Ｉ特性について説明する。
　図７（ａ）は、製造直後の初期状態からのパルスＶ－Ｉ特性グラフで、初期の抵抗状態は高抵抗状態にある。パルス電圧Ｖｐを０Ｖから負電圧側へ遷移させながら負のパルス電圧を印加して行くと、最初、メモリセル１０５は高抵抗状態にあったが、パルス電圧ＶｐがＶｔｈ０を下回った時に低抵抗状態に変化している。つまり、フォーミングを完了する。しかし、低抵抗状態の抵抗レベルは、セル電流にして４０μＡ程度である。つまり、ハーフＬＲの状態となっている。その後、パルス電圧Ｖｐを負電圧側から正電圧側に変化させているが、パルス電圧がＶｔｌ付近で、セル電流は６３μＡまで上昇し、パルス電圧がＶｔｌを越えるとセル電流は４μＡ程度まで下降する。
　つまり、負のパルス電圧印加により、一旦、中間レベルの低抵抗状態（ハーフＬＲの状態）への変化をするが、Ｖｔｌ以下の正のパルス電圧を印加すると、負パルス電圧にて遷移した低抵抗状態よりも更に抵抗値が低い低抵抗状態（正常な低抵抗状態）に遷移し、更にＶｔｌを越える正のパルス電圧を印加すると、高抵抗状態に遷移する。本特性は、図３（ｂ）とほぼ同一特性で、特性タイプ２に属する。
　図７（ｂ）、図７（ｃ）は、図７（ａ）と同じサンプルを同じ評価方法及び測定条件で実施した２回目と３回目の測定結果である。図７（ｂ）、図７（ｃ）共、ハーフＬＲの状態の抵抗レベルは図７（ａ）と異なるが、Ｖｔｌ付近の正電圧パルスを印加した場合に、セル電流は増加傾向にあり、メモリセルは一旦正常な低抵抗状態となっている。
　つまり、負のパルス電圧印加により、一旦、中間レベルの低抵抗状態（ハーフＬＲの状態）への変化をするが、Ｖｔｌ以下の正のパルス電圧を印加すると、負パルス電圧にて遷移した低抵抗状態よりも更に抵抗値が低い低抵抗状態（正常な低抵抗状態）に遷移し、更にＶｔｌを越える正のパルス電圧を印加すると、高抵抗状態に遷移する。本特性は、図７（ａ）と同傾向の特性で、特性タイプ２に属する。
　図７のサンプルは、図７（ｂ）、図７（ｃ）に示す様に、同じ評価方法で繰り返して測定しても、ほとんど毎回特性タイプ２が出現する。
　以上のような第１～第３のタイプのパルスＶ－Ｉ特性（図３、図６、図７）から、以下のことが分かる。つまり、図３、図６、図７は、評価サンプルが異なりはするものの、何れも図２に示すメモリセル１０５と同一構成である。しかしながらその特性は、製造直後の最初のパルスＶ－Ｉ特性グラフでは全てが特性タイプ２となり、更に、２回目以降においては、図３は特性タイプ１のみが出現し、図６のサンプルは特性タイプ１と特性タイプ２の両方が出現し、図７のサンプルは特性タイプ２のみが出現するといったように、サンプル毎で特性タイプが異なり、特に特徴的なのは、特性タイプ２の様なパルスＶ－Ｉ特性が存在するということで、我々発明者らはその新たな特性のメモリセルが存在することと、初回は必ず出現することに気付いた。
　次に、以上のような抵抗変化素子を用いた本発明の実施の形態における抵抗変化型不揮発性記憶装置について説明する。本発明の実施の形態における抵抗変化型不揮発性記憶装置は、図２に示す抵抗変化素子とＭＯＳトランジスタとを直列に接続してなる１Ｔ１Ｒ型メモリセルを有する不揮発性記憶装置である。
　図１０は、本発明の実施の形態に係る不揮発性記憶装置２００の構成を示すブロック図である。
　図１０に示すように、本実施の形態に係る不揮発性記憶装置２００は、半導体基板上に、メモリ本体部２０１を備えており、メモリ本体部２０１は、メモリセルアレイ２０２と、行選択回路２０８、ワード線ドライバＷＬＤ、ソース線ドライバＳＬＤで構成される行ドライバ２０７と、列選択回路２０３と、データの書き込みを行うための書込み回路２０６と、選択ビット線に流れる電流量を検出し、記憶されているデータが「０（低抵抗状態）」か「１（高抵抗状態）」か、を判定するセンスアンプ２０４と、端子Ｄｉｎを介して入力データの入力処理を行うデータ入力回路２１５と、端子Ｄｏｕｔを介して出力データの出力処理を行うデータ出力回路２０５とを備える。
　さらには、書込み用電源２１１として、低抵抗（ＬＲ）化用電源２１２と、高抵抗（ＨＲ）化用電源２１３と、低抵抗（ＬＲ）安定化書込み用電源２１４とを備え、低抵抗（ＬＲ）化用電源２１２の出力Ｖ２は、行ドライバ２０７及び書込み回路２０６に供給され、高抵抗（ＨＲ）化用電源２１３の出力Ｖ１及び低抵抗（ＬＲ）安定化書込み用電源２１４の出力Ｖ３Ｇは、書込み回路２０６に供給されている。
　さらに、外部から入力されるアドレス信号を受け取るアドレス入力回路２０９と、外部から入力されるコントロール信号に基づいて、メモリ本体部２０１の動作及び書込み用電源２１１の動作を制御する制御回路２１０とを備えている。
　メモリセルアレイ２０２は、半導体基板の上に形成された、互いに交差するように配列された複数のワード線ＷＬ０、ＷＬ１、ＷＬ２、・・・、および複数のビット線ＢＬ０、ＢＬ１、ＢＬ２、・・・と、これらのワード線ＷＬ０、ＷＬ１、ＷＬ２、・・・、およびビット線ＢＬ０、ＢＬ１、ＢＬ２、・・・の交点に対応してそれぞれ設けられた複数のＮＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ１３、Ｎ２１、Ｎ２２、Ｎ２３、Ｎ３１、Ｎ３２、Ｎ３３、・・・（以下、「トランジスタＮ１１、Ｎ１２、・・・」と表す）と、トランジスタＮ１１、Ｎ１２、・・・と１対１に直列接続された複数の抵抗変化素子Ｒ１１、Ｒ１２、Ｒ１３、Ｒ２１、Ｒ２２、Ｒ２３、Ｒ３１、Ｒ３２、Ｒ３３、・・・（以下、「抵抗変化素子Ｒ１１、Ｒ１２、・・・」と表す）とを備え、個々がメモリセルＭ１１、Ｍ１２、Ｍ１３、Ｍ２１、Ｍ２２、Ｍ２３、Ｍ３１、Ｍ３２、Ｍ３３、・・・（以下、「メモリセルＭ１１、Ｍ１２、・・・」と表す）を構成している。ここで、抵抗変化素子Ｒ１１、Ｒ１２、・・・と、トランジスタＮ１１、Ｎ１２、・・・が、本発明の基礎データとして上記で説明したメモリセルである。
　図１０に示すように、トランジスタＮ１１、Ｎ２１、Ｎ３１、・・・のゲートはワード線ＷＬ０に接続され、トランジスタＮ１２、Ｎ２２、Ｎ３２、・・・のゲートはワード線ＷＬ１に接続され、トランジスタＮ１３、Ｎ２３、Ｎ３３、・・・のゲートはワード線ＷＬ２に接続され、トランジスタＮ１４、Ｎ２４、Ｎ３４、・・・のゲートはワード線ＷＬ３に接続されている。
　また、トランジスタＮ１１、Ｎ２１、Ｎ３１、・・・およびトランジスタＮ１２、Ｎ２２、Ｎ３２、・・・はソース線ＳＬ０に共通に接続され、トランジスタＮ１３、Ｎ２３、Ｎ３３、・・・、およびトランジスタＮ１４、Ｎ２４、Ｎ３４、・・・はソース線ＳＬ２に共通に接続されている。
　また、抵抗変化素子Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１４・・・はビット線ＢＬ０に接続され、抵抗変化素子Ｒ２１、Ｒ２２、Ｒ２３、Ｒ２４・・・はビット線ＢＬ１に接続され、抵抗変化素子Ｒ３１、Ｒ３２、Ｒ３３、Ｒ３４・・・はビット線ＢＬ２に接続されている。
　アドレス入力回路２０９は、外部装置（図示せず）からアドレス信号を受け取り、このアドレス信号に基づいて行アドレス信号を行選択回路２０８へ出力するとともに、列アドレス信号を列選択回路２０３へ出力する。ここで、アドレス信号は、複数のメモリセルＭ１１、Ｍ１２、・・・のうちの選択される特定のメモリセルのアドレスを示す信号である。
　制御回路２１０は、データの書き込みサイクルにおいては、後述する選択部で選択されたメモリセルに含まれる抵抗変化素子に対してデータが書き込まれるように書込み用電源２１１と書込み回路２０６とを制御するものであり、ここでは、書込み時のパルス電圧の電圧レベルを指示する電圧設定信号を書込み用電源２１１へ出力し、データ入力回路２１５に入力された入力データＤｉｎに応じて、書き込み用電圧の印加を指示する書き込み信号を書込み回路２０６へ出力する。他方、データの読み出しサイクルにおいて、制御回路２１０は、読み出し動作を指示する読み出し信号をセンスアンプ２０４へ出力する。
　行選択回路２０８は、アドレス入力回路２０９から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、行ドライバ２０７より、複数のワード線ＷＬ０、ＷＬ１、ＷＬ２、・・・のうちの何れかに対応するワード線ドライバ回路ＷＬＤより、その選択されたワード線に対して、所定の電圧を印加する。
　また同様に、行選択回路２０８は、アドレス入力回路２０９から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、行ドライバ２０７より、複数のソース線ＳＬ０、ＳＬ２、・・・のうちの何れかに対応するソース線ドライバ回路ＳＬＤより、その選択されたソース線に対して、所定の電圧を印加する。
　また、列選択回路２０３は、アドレス入力回路２０９から出力された列アドレス信号を受け取り、この列アドレス信号に応じて、複数のビット線ＢＬ０、ＢＬ１、ＢＬ２、・・・のうちの何れかを選択し、その選択されたビット線に対して、書き込み用電圧または読み出し用電圧を、非選択ビット線に対しては、非選択電圧を印加する。
　なお、行選択回路２０８及び列選択回路２０３によって、メモリセルアレイ２０２の中から少なくとも１つメモリセルを選択する選択部が構成されている。
　書込み回路２０６は、制御回路２１０からの制御の下で、選択部で選択されたメモリセルに含まれる抵抗変化素子に対して、書込み用電源２１１から供給される電源に基づく電圧パルスが印加されるように制御する回路であり、ここでは、制御回路２１０から出力された書き込み信号を受け取った場合、列選択回路２０３による選択されたビット線に対して、書き込み用電圧の印加を指示する信号を受けて、書込みモードによって設定された電圧に従った書込みパルスを出力する。
　また、センスアンプ２０４は、データの読み出しサイクルにおいて、読み出し対象となる選択ビット線に流れる電流量を複数の検知レベルから目的に合わせた１つの検知レベルに従って検出し、ビット線に流れる電流量が検知レベル以上か以下かをデータ「０（低抵抗状態）」か「１（高抵抗状態）」の論理結果として出力し、記憶されているデータの状態を判定する。その結果得られた出力データＤＯは、データ出力回路２０５を介して、外部装置へ出力される。
　書込み用電源２１１は、低抵抗（ＬＲ）化書込み（単に書き込みともいう）時のパルス電圧を発生するための電源を供給するＬＲ化用電源２１２と、高抵抗（ＨＲ）化書込み（単に消去ともいう）時のパルス電圧を発生するための電源を供給するＨＲ化用電源２１３及び低抵抗（ＬＲ）安定化書込み時のパルス電圧を発生するための電源を供給するＬＲ安定化書込み用電源２１４より構成され、ＬＲ化用電源２１２は行ドライバ２０７と書込み回路２０６へ、他は書込み回路２０６へ入力されている。
　ここで、制御回路２１０がもつ、抵抗変化素子に対する書き込み機能をまとめると、次のようになる。つまり、制御回路２１０は、抵抗変化素子に対する書き込み機能として、（i）高抵抗（ＨＲ）化用電源２１３からの電源に基づいて、高抵抗状態にするのに必要な正の第１の電圧が抵抗変化素子に印加されるように、書込み用電源２１１と書込み回路２０６とを制御する高抵抗（ＨＲ）化書き込み部と、（ii）低抵抗（ＬＲ）化用電源２１２からの電源に基づいて、低抵抗状態にするのに必要な負の第２の電圧が抵抗変化記憶素子に印加されるように、書込み用電源２１１と書込み回路２０６とを制御する低抵抗（ＬＲ）化書き込み部と、（iii）ＬＲ化書き込み部による負の第２の電圧印加の後に、ＬＲ安定化書込み用電源２１４からの電源に基づいて、確実に（あるいは、追加的に）低抵抗状態にするのに必要な正の第３の電圧が抵抗変化素子に印加されるように、書込み用電源２１１と書込み回路２０６とを制御するＬＲ安定化書き込み部とを有する。ここで、ＬＲ化書き込み部による負の第２の電圧印加によって、抵抗変化素子は、上述したように、低抵抗化する場合と、ハーフＬＲ化する場合がある。ＬＲ安定化書き込み部による正の第３の電圧印加は、ＬＲ化書き込み部による負の第２の電圧印加によって抵抗変化素子がハーフＬＲ化している場合に、その抵抗変化素子を確実に低抵抗化するという意義をもつ。
　なお、３つの機能（ＨＲ化書き込み部、ＬＲ化書き込み部、ＬＲ安定化書き込み部）は、制御回路２１０による制御の下で書込み回路２０６が発揮する機能であるので、書き込み機能という観点からは、書込み回路２０６が有する機能とも言える。
　次に、データ書込み時に用いる書込み回路系の、書込み用電源２１１と書込み回路２０６について、実施可能な詳細回路を図１１に記載し、その動作を説明する。
　図１１は、ＬＲ化用電源２１２とＨＲ化用電源２１３とＬＲ安定化書込み用電源２１４と書込み回路２０６の詳細回路とそれらの接続構成を示す。図中には示していないが、図１１の回路に、外部から入力される電源電圧をＶＤＤとする。
　図１１において、ＬＲ化用電源２１２の内部構成は、ＬＲ化用基準電圧発生器２２１と差動増幅回路２２２とで構成される。ＬＲ化用基準電圧発生器２２１は、ＬＲ化書込み時の書込みパルスのパルス電圧レベルＶＲＥＦＬＲを出力する参照電位発生器であり、差動増幅回路２２２は、差動増幅回路の入力の一方にＬＲ化用基準電圧発生器２２１の出力電圧ＶＲＥＦＬＲを入力し、他方に出力Ｖ２をフィードバックして入力した一般的な構成であり、参照電圧ＶＲＥＦＬＲを受け、ＶＲＥＦＬＲと同一電圧で電流能力を増幅した電圧Ｖ２を発生する増幅回路（ボルテージフォロワ）である。
　ＨＲ化用電源２１３の内部構成は、ＨＲ化用基準電圧発生器２２４と差動増幅回路２２５とで構成される。ＨＲ化用基準電圧発生器２２４は、ＨＲ化書込み時の書込みパルスのパルス電圧レベルＶＲＥＦＨＲを出力する参照電位発生器であり、差動増幅回路２２５は、差動増幅回路の入力の一方にＨＲ化用基準電圧発生器２２４の出力電圧ＶＲＥＦＨＲを入力し、他方に出力Ｖ１をフィードバックして入力した一般的な構成であり、参照電圧ＶＲＥＦＨＲを受け、ＶＲＥＦＨＲと同一電圧で電流能力を増幅した電圧Ｖ１を発生する増幅回路（ボルテージフォロワ）である。
　低抵抗安定化書込み用電源２１４の内部構成は、ＶＰＰ端子とグランド端子との間に複数個の固定抵抗２３２を直列接続し、各固定抵抗２３２のＶＰＰ側の端子ｎＬａ～ｎＬｎを取り出し、複数のスイッチ２３１ａ～２３１ｎのそれぞれの一方の端子にｎＬａ～ｎＬｎのそれぞれを１対１で接続し、複数のスイッチ２３１ａ～２３１ｎのそれぞれの他方の端子の全てに出力Ｖ３Ｇを接続する。スイッチ２３１ａ～２３１ｎは、印加電圧コントローラ２２９の指示に従って何れか１つのスイッチがＯＮ（導通）し、他のスイッチはＯＦＦさせる様に動作する。これにより、ＶＰＰとグランド間で分圧された任意の電圧をスイッチ２３１ａ～２３１ｎにて選択し、Ｖ３Ｇに出力する。印加電圧コントローラ２２９は、制御回路２１０からの選択電圧指示に従って、スイッチ群２３１の複数のスイッチの内１つを導通させるように全てのスイッチ２３１ａ～２３１ｎに対して信号を出力する。この構成によって、低抵抗安定化書込み用電源２１４は、複数の電圧から選択した１つの電圧を順に選択して供給することで、段階的に上昇する正の電圧を供給することができる。
　書込み回路２０６は、上述したＬＲ化書き込み部として機能するドライバ２２６、上述したＨＲ化書き込み部として機能するドライバ２２７、上述した低抵抗安定化書き込み部として機能する低抵抗安定化書込み回路２３６とから構成される。
　ドライバ２２６は制御回路２１０からの出力イネーブル信号ＥＮ２がＨｉｇｈの時に制御回路２１０からのパルス信号ＰＬＳに従ってＶ２電圧とグランド電圧の何れかを出力し、ＥＮ２がＬｏｗの時にＨｉ－ｚ（ハイ・インピーダンス状態）を出力するＬＲパルス用の３状態ドライバ、ドライバ２２７は出力イネーブル信号ＥＮ１がＨｉｇｈの時にパルス信号ＰＬＳに従ってＶ１電圧とグランド電圧の何れかを出力し、ＥＮ１がＬｏｗの時にＨｉ－ｚを出力するＨＲパルス用の３状態ドライバである。ドライバ２３３は、制御回路２１０からの書込みパルス信号ＰＬＳの指示を受けて、電流増幅されたパルスを出力端子ＶＰＬＳに出力する。Ｎチャネルトランジスタ２３４はドライバ２３３の出力ＶＰＬＳを電圧クランプする目的で設けられ、ゲートに入力される電圧Ｖ３Ｇよりも閾値Ｖｔ（Ｎチャネルトランジスタ２３４の閾値電圧）だけ低い電圧（Ｖ３＝Ｖ３Ｇ－Ｖｔ）を最大電圧として出力端子ＤＴに出力する。例えば、ＰＬＳ信号の変化に従って、ドライバ２３３の出力ＶＰＬＳが０Ｖ→ＶＤＤ→０Ｖの矩形パルスを出力した場合、Ｎチャネルトランジスタ２３４の出力（出力端子ＤＴでの電圧）は、０Ｖ→Ｖ３→０Ｖの矩形パルスとして出力される（ＶＤＤ≧Ｖ３の場合）。
　図１１に示される書込み用電源２１１及び書込み回路２０６の全体動作の例を以下に記載する。
　ＨＲ化書込みの場合、つまり、制御回路２１０のＨＲ化書き込み部による制御の下で、まず、ＶＲＥＦＨＲと同等の電圧Ｖ１が出力され、制御回路２１０からのイネーブル信号ＥＮ１がＨｉｇｈに設定されてドライバ２２７はＬｏ－ｚ（ロー・インピーダンス）出力に、イネーブル信号ＥＮ２がＬｏｗに設定されてドライバ２２６はＨｉ－ｚ出力に、Ｎチャネルトランジスタ２３４のゲート電圧が０Ｖに設定されてＯＦＦ状態になり、次に、制御回路２１０からの書き込みパルス信号ＰＬＳを受けてドライバ２２７は０Ｖ→Ｖ１（ＶＲＥＦＨＲ）→０Ｖのパルスを出力端子ＤＴに出力する。出力端子ＤＴに出力されたパルスが列選択回路２０３を介して選択メモリセルに印加される。
　ＬＲ化書込みの場合、つまり、制御回路２１０のＬＲ化書き込み部による制御の下で、まず、ＶＲＥＦＬＲと同等の電圧Ｖ２が出力され、制御回路２１０からのイネーブル信号ＥＮ２がＨｉｇｈに設定されてドライバ２２６はＬｏ－ｚ出力に、イネーブル信号ＥＮ１がＬｏｗに設定されてドライバ２２７はＨｉ－ｚ出力に、Ｎチャネルトランジスタ２３４のゲート電圧が０Ｖに設定されてＯＦＦ状態になり、次に、制御回路２１０からの書き込みパルス信号ＰＬＳを受けてドライバ２２６は０Ｖ→Ｖ２（ＶＲＥＦＬＲ）→０Ｖのパルスを出力端子ＤＴに出力する。出力端子ＤＴに出力されたパルスが列選択回路２０３を介して選択メモリセルに印加される。
　ＬＲ安定化書込みの場合は、つまり、制御回路２１０のＬＲ安定化書き込み部による制御の下で、まず、制御回路２１０からのイネーブル信号ＥＮ１とＥＮ２がＬｏｗに設定されてドライバ２２６と２２７はＨｉ－ｚ出力にされる。次に制御回路２１０からの指示によって、印加電圧コントローラ２２９によって複数のスイッチ２３１ａ～２３１ｎの内、１つのスイッチが導通となり、Ｎチャネルトランジスタ２３４のゲートが設定電圧Ｖ３Ｇとなる。その後、制御回路２１０からの書き込みパルス信号ＰＬＳを受けてドライバ２３３はＶＰＬＳノードに対して０Ｖ→ＶＤＤ→０Ｖのパルスを発生し、Ｎチャネルトランジスタ２３４はゲートに入力されたＶ３Ｇ電圧にて前記パルスのＨｉｇｈレベルＶＤＤを（Ｖ３Ｇ－Ｖｔ）にクランプし、０Ｖ→Ｖ３（Ｖ３Ｇ－Ｖｔ）→０Ｖのパルスを出力端子ＤＴに出力する。出力端子ＤＴに出力されたパルスが列選択回路２０３を介して選択メモリセルに印加される。
　これによって一連の書込み動作は実施される。
　図１２は、図１０におけるセンスアンプ２０４の一例の詳細な構成を示す回路図である。センスアンプ２０４は、ミラー比が１対１のカレントミラー回路２４４と、サイズが等しいクランプトランジスタ２４０、２４１と、基準回路２５２、及び、バッファ２４５から構成される。
　基準回路２５２では、選択トランジスタ２４９と低抵抗（ＬＲ）ベリファイ用の基準抵抗２４６が直列に接続されたブランチの一端が接地電位に接続され、他方の端子がクランプトランジスタ２４０のソース端子に接続され、また、選択トランジスタ２４９のゲート端子には、制御回路２１０からのＬＲベリファイイネーブル信号Ｃ１が入力され、ＬＲベリファイイネーブル信号Ｃ１により、選択トランジスタ２４９は、導通／非導通状態を切り換えられる。
　同様に、選択トランジスタ２５０と読み出し用の基準抵抗２４７が直列に接続されたブランチの一端が接地電位に接続され、他方の端子がクランプトランジスタ２４０のソース端子と接続され、また選択トランジスタ２５０のゲート端子には、制御回路２１０からの読み出しイネーブル信号Ｃ２が入力され、読み出しイネーブル信号Ｃ２により、選択トランジスタ２５０は、導通／非導通状態を切り換えられ、同様に、選択トランジスタ２５１と高抵抗（ＨＲ）ベリファイ用の基準抵抗２４８が直列に接続されたブランチの一端が接地電位に接続され、他方の端子がクランプトランジスタ２４０のソース端子と接続され、また選択トランジスタ２５１のゲート端子には、制御回路２１０からのＨＲベリファイイネーブル信号Ｃ３が入力され、ＨＲベリファイイネーブル信号Ｃ３により、選択トランジスタ２５０は、導通／非導通状態を切り換えられる。
　また、クランプトランジスタ２４０、２４１は、ノードＮＢＬ０とＮＢＬをクランプ電圧（０．４Ｖ）に抑えるため、ゲート端子にＶＣＬＰ（０．９Ｖ）が入力され、クランプトランジスタ２４１のソース端子は、列選択回路２０３とビット線を介して、メモリセルと接続され、クランプトランジスタ２４０、２４１のドレイン端子は、それぞれカレントミラー回路２４４を構成するトランジスタ２４２、２４３のドレイン端子と接続される。クランプトランジスタ２４１のドレイン端子電位は、バッファ２４５により反転増幅され、センスアンプ出力ＳＡＯとしてデータ出力回路２０５に伝達される。
　図１３は、センスアンプ２０４の判定レベルを説明するための図である。
　センスアンプ２０４は、図１３に示すように、低抵抗（ＬＲ）状態のメモリセルのセル電流ＩＬＲ（７０μＡ付近）と高抵抗（ＨＲ）状態のメモリセルのセル電流ＩＨＲ（１０μＡ付近）の間に、第１の検知レベルとして、読み出し用の基準電流ＩＨＬｄｅｔ（４０μＡ）と、第２の検知レベルとして、高抵抗（ＨＲ）ベリファイ用の基準電流ＩＨＲｄｅｔ（２０μＡ）と、第３の検知レベルとして、低抵抗（ＬＲ）ベリファイ用の基準電流ＩＬＲｄｅｔ（６０μＡ）とを有する。
　図１２のセンスアンプ２０４において、低抵抗（ＬＲ）ベリファイ用の基準電流ＩＬＲｄｅｔ（６０μＡ）は抵抗値Ｒｌｄｔの抵抗２４６と選択トランジスタ２４９とで構成される基準メモリセルにクランプ電圧を印加することで発生され、読み出し用の基準電流ＩＨＬｄｅｔ（４０μＡ）は抵抗値Ｒｍｉｄの抵抗２４７と選択トランジスタ２５０とで構成される基準メモリセルにクランプ電圧を印加することで発生され、高抵抗（ＨＲ）ベリファイ用の基準電流ＩＨＲｄｅｔ（２０μＡ）は抵抗値Ｒｈｄｔの抵抗２４８と選択トランジスタ２５１とで構成される基準メモリセルにクランプ電圧を印加することで発生される。
　次にセンスアンプ２０４の判定出力と検知レベルの使用目的について説明する。
　図１０に示すセンスアンプ２０４は、データの読み出しサイクルにおいて、読み出し対象となる選択メモリセルのセル電流を、選択ビット線を介してそれに流れる電流量として検知し、設定した検知レベルより電流が多い場合は論理「０」を、電流が少ない場合は論理「１」を出力するものであり、検知レベルの設定は前記の３種類が用意されている。
　まず、第１の検知レベルは、選択されたメモリセルの抵抗記憶状態が、高抵抗状態にあるか、低抵抗状態にあるか、を区別する為の検知レベルである。従って、高抵抗状態にあるメモリセルのセル電流（例えば図３（ｃ）の１０μＡ）と、低抵抗状態にあるメモリセルのセル電流（例えば図３（ｃ）の７０μＡ）との中間レベル（例えば４０μＡ）に設定される。
　第２の検知レベルは、選択されたメモリセルの抵抗記憶状態が、十分に高い抵抗値の高抵抗状態にあるかを判断する為のベリファイ用検知レベルで、とりわけ、選択メモリセルの高抵抗化書込み後に、前記第１の検知レベルに対して十分なマージンを持って高抵抗状態にセットされたか、後の読み出しサイクルにおいて、そのメモリセルの電流が高抵抗状態（例えば２０μＡ以下）にあるかを判断する目的で使用される。
　第３の検知レベルは、選択されたメモリセルの抵抗記憶状態が、正常な低抵抗状態にあるかを判断する為のベリファイ用検知レベルで、とりわけ、選択メモリセルの低抵抗化書込み後に、前記第１の検知レベルに対して十分なマージンを持って低抵抗状態にセットされたか、後の読み出しサイクルにおいて、そのメモリセルの電流が低抵抗状態（例えば６０μＡ以上）にあるかを判断する目的で使用される。なお、この第３の検知レベルは、第１の検知レベルとともに使用することで、ハーフＬＲの状態を検知するために使用することができる。つまり、選択メモリセルのセル電流が第１の検知レベルよりも大きいが、第３の検知レベルよりも小さいと判断された場合には、その選択メモリセルの抵抗変化素子は、ハーフＬＲ状態にあると判定できる。
　図１０の抵抗変化素子Ｒ１１、Ｒ１２、・・・は、図１（ａ）、図１（ｂ）又は図１（ｃ）と同様の断面構造としている。
　また、メモリセルＭ１１、Ｍ２１、・・・は、抵抗変化素子Ｒ１１、Ｒ２１、・・・とＮチャネルトランジスタＮ１１、Ｎ２１、・・・を直列接続（Ｒ１１＋Ｎ１１、Ｒ２１＋Ｎ２１、・・・）したものであり、それぞれが図２と同様な構造である。
　ここで、図２のメモリセル１０５と図１１のＬＲ安定化書込み回路２３６との接続関係と、抵抗変化方向について説明する。
　図２の抵抗変化素子１０ａの上部電極１１からビア１９によって引き出されたメタル配線１８（端子Ｕ）は、図１０のメモリセルアレイ２０２内を縦に伸びるビット線（例えばＢＬ０）と接続され、前記ビット線は列選択回路２０３を介してＬＲ安定化書込み回路２３６の出力端子ＤＴと接続される。従って、ＬＲ安定化書込み回路２３６から出力された正電圧パルスは抵抗変化素子１０ａの上部電極１１に印加される。上部電極１１に電圧Ｖｔｌ付近の正パルスが印加されると、図３（ｂ）の場合はハーフＬＲの状態から低抵抗状態に遷移させることが可能で、上部電極１１に電圧Ｖｔｌを越える正パルスが印加されると、高抵抗状態に遷移する。この様に書込み回路からビット線に（つまり抵抗変化素子の上部電極に）高抵抗化閾値電圧Ｖｔｌを越える正電圧のパルスを印加すると高抵抗状態に抵抗変化する抵抗変化特性をＢモードと呼び、逆に書込み回路からビット線に電圧Ｖｔｌを越える正電圧のパルスを印加すると低抵抗状態に抵抗変化する抵抗変化特性をＡモードと呼ぶ。これらＡ／Ｂモードの抵抗変化特性は抵抗変化素子固有の性質である。ちなみに、Ｂモードの抵抗変化素子を低抵抗状態に変化させる場合は、下部電極に接続されるトランジスタ１０４の拡散領域３０２ａからビア２１によって引き出されたメタル配線１７（端子Ｓ）を基準として、メタル配線１８（端子Ｕ）に負の電圧パルスを印加する。なお、「正パルス」とは正電圧のパルスを意味し、「負パルス」とは負電圧のパルスを意味する。
　図１（ａ）、図１（ｂ）、図１（ｃ）の何れの抵抗変化素子も、Ｂモードにて抵抗変化する。
　なお、Ａモードのメモリセルを用いて図３と同様な抵抗変化特性を得る為には、メタル配線１８（端子Ｓ）をビット線に接続させることは言うまでもない。
　以上のことから、図１０のメモリセルＭ１１、Ｍ２１、・・・のパルスＶ－Ｉ特性は、図３（ｂ）、図３（ｃ）、図３（ｄ）、図６（ａ）、図６（ｂ）、図６（ｃ）あるいは図７（ａ）、図７（ｂ）、図７（ｃ）と類似した特性を有している。
　従って、書き込み動作に関して、低抵抗化書込みに必要な書込み電圧の絶対値は図３記載のＶｔｈの絶対値以上であり、ＬＲ化用電源２１２は、その出力電圧Ｖ２の絶対値が、抵抗変化素子に対してＶｔｈを越える負の電圧の印加が可能な電源回路である。一方、高抵抗化書込みに必要な書込み電圧は図３記載のＶｔｌ以上であり、ＨＲ化用電源２１３は、その出力電圧Ｖ１が、抵抗変化素子に対してＶｔｌを越える正の電圧の印加が可能な電源回路である。
　図１４は、図１０におけるＣ部に対応するメモリセル３００の構成（２ビット分の構成）を示す断面図、および抵抗変化素子１０ａの拡大図である。
　トランジスタ３１７、抵抗変化素子１０ａは、各々図１０におけるトランジスタＮ１１、Ｎ１２と抵抗変化素子Ｒ１１、Ｒ１２に対応している。
　メモリセル３００は、半導体基板３０１上に、第２のＮ型拡散層領域３０２ａ、第１のＮ型拡散層領域３０２ｂ、ゲート絶縁膜３０３ａ、ゲート電極３０３ｂ、第１ビア３０４、第１配線層３０５、第２ビア３０６、第２配線層３０７、第３ビア３０８、抵抗変化素子１０ａ、第４ビア３１０、第３配線層３１１を順に形成して構成される。
　第４ビア３１０と接続される第３配線層３１１がビット線ＢＬ０に対応し、トランジスタ３１７の第２のＮ型拡散層領域３０２ａに接続された、第１配線層３０５および第２配線層３０７が、この図面に垂直に走るソース線ＳＬ０に対応している。
　半導体基板３０１の電圧は０Ｖで、０Ｖ電源線（図示なし）より、一般的に知られている構成で供給されている。
　図１４の拡大部分（左の図）に示されるように、抵抗変化素子１０ａは、第３ビア３０８上に下部電極１４ｔ、抵抗変化層１３、酸化層１２、上部電極１１がサンドイッチ状に形成され、さらには第３配線と接続される第４ビア３１０につながっている。
　ここで、酸化層１２及び抵抗変化層１３は酸素不足型のタンタル酸化物で構成され、下部電極１４ｔと上部電極１１は異なる材料で構成され、下部電極１４ｔが抵抗変化を起こしにくい（上部電極材料より酸化しやすい）電極材料である窒化タンタル（ＴａＮ）で構成され、ビアを介してトランジスタの第１のＮ型拡散層領域３０２ｂに接続され、上部電極１１は抵抗変化を起こしやすい（抵抗変化層を構成する金属より酸化しにくい）材料である白金（Ｐｔ）で構成し、ビアを介して第３配線層３１１で形成のビット線ＢＬ０に接続される構造となっている。
　［抵抗変化型不揮発性記憶装置のタイミングチャート］
　以上の様に構成された抵抗変化型不揮発性記憶装置２００について、データを書き込む場合の低抵抗化書き込み、高抵抗化書き込み及び低抵抗安定化書き込み（追加書き込みともいう）に対応する書き込みサイクル、およびデータを読み出す場合の読み出しサイクルにおける動作例について、図１５（ａ）～図１５（ｄ）に示すタイミングチャートを参照しながら説明する。
　図１５（ａ）～図１５（ｄ）は、本発明の実施の形態に係る不揮発性記憶装置の動作例を示すタイミングチャートである。なお、ここでは、抵抗変化層が高抵抗状態の場合をデータ「１」に、低抵抗状態の場合をデータ「０」にそれぞれ割り当てると定義して、その動作例を示す。また、説明は、メモリセルＭ１１についてデータの書き込みおよび読み出しをする場合のみについて示す。図１５（ａ）は制御回路２１０のＬＲ化書き込み部による制御の下で抵抗変化素子に対して低抵抗状態への書込みを実施するタイミングチャートであり、図１５（ｂ）は制御回路２１０のＨＲ化書き込み部による制御の下で抵抗変化素子に対して高抵抗状態への書込みを実施するタイミングチャートであり、図１５（ｃ）は制御回路２１０のＬＲ安定化書き込み部による制御の下で抵抗変化素子に対して低抵抗安定化書込みを実施するタイミングチャートである。
　図１５（ａ）において、ＬＲ化用電源２１２で発生する電圧Ｖ２は、抵抗変化素子Ｒ１１、Ｒ１２・・・に対し実効的に印加される電圧値が、低抵抗化閾値電圧Ｖｔｈの絶対値を超えるような電圧値に決定される。
　図１５（ｂ）において、ＨＲ化用電源２１３で発生し、書込み回路２０６を介してビット線ＢＬ０に供給する電圧Ｖ１は、抵抗変化素子Ｒ１１、Ｒ１２・・・に対し実効的に印加される電圧値が、高抵抗化閾値電圧Ｖｔｌを超えるような電圧値に決定される。
　図１５（ｃ）において、書込み回路２０６で発生する電圧Ｖ３は、抵抗変化素子Ｒ１１、Ｒ１２・・・に対し実効的に印加される電圧値が、高抵抗化閾値電圧Ｖｔｌ近辺でかつＶｔｌを越えないような電圧に決定され、抵抗変化素子Ｒ１１、Ｒ１２・・・には、前記ＬＲ安定化書込み用電源２１４による可変電圧Ｖ３が印加される。
　図１５（ｄ）において、Ｖｒｅａｄは、センスアンプ２０４で発生されている読み出し用電圧で、高抵抗化閾値電圧Ｖｔｌよりも十分低い電圧が、抵抗変化素子Ｒ１１、Ｒ１２・・・に実効的に印加される電圧値である。
　また、図１５（ａ）～図１５（ｄ）において、ＶＤＤは不揮発性記憶装置２００に外部から供給される電源電圧に対応している。
　図１５（ａ）に示すメモリセルＭ１１に対するデータ「０」の低抵抗化書き込みサイクルにおいては、選択部及び制御回路２１０のＬＲ化書き込み部等の制御の下で以下の制御が行われる。まず、最初に選択ビット線ＢＬ０、ソース線ＳＬ０を電圧Ｖ２に設定する。次に、選択するワード線ＷＬ０を電圧ＶＤＤに設定し、選択メモリセルＭ１１のＮＭＯＳトランジスタＮ１１をオンする。この段階ではトランジスタ３１７の第２のＮ型拡散層領域３０２ａと、第１のＮ型拡散層領域３０２ｂはともに電圧Ｖ２が印加されているので、トランジスタ３１７に電流は流れない。
　次に、選択ビット線ＢＬ０を所定期間、電圧０Ｖに設定し、所定期間後、再度電圧Ｖ２となるパルス波形を印加する。この段階で、抵抗変化素子１０ａには下部電極１４ｔを基準にして上部電極１１に、低抵抗化閾値電圧Ｖｔｈを超える絶対値を持つ負の電圧が印加され、高抵抗値から低抵抗値に書き込みが行われる。その後、ワード線ＷＬ０を電圧０Ｖに設定し、トランジスタ３１７をオフして、データ「０」の書き込みが完了する。
　図１５（ｂ）に示すメモリセルＭ１１に対するデータ「１」の高抵抗化書き込みサイクルにおいては、選択部及び制御回路２１０のＨＲ化書き込み部等の制御の下で以下の制御が行われる。最初に選択ビット線ＢＬ０、ソース線ＳＬ０を電圧０Ｖに設定する。次に、選択するワード線ＷＬ０を電圧ＶＤＤに設定し、選択メモリセルＭ１１のＮＭＯＳトランジスタＮ１１をオンする。
　次に、選択ビット線ＢＬ０を所定期間、電圧Ｖ１に設定し、所定期間後、再度電圧０Ｖとなるパルス波形を印加する。この段階で、抵抗変化素子１０ａには下部電極１４ｔを基準にして上部電極１１に、高抵抗化閾値電圧Ｖｔｌを超える正の電圧が印加され、低抵抗値から高抵抗値に書き込みが行われる。その後、ワード線ＷＬ０を電圧０Ｖに設定し、データ「１」の書き込みが完了する。
　図１５（ｃ）に示すメモリセルＭ１１に対するデータ「０」の低抵抗安定化書き込みサイクルにおいては、選択部及び制御回路２１０のＬＲ安定化書き込み部等の制御の下で以下の制御が行われる。最初に選択ビット線ＢＬ０、ソース線ＳＬ０を電圧０Ｖに設定する。次に、選択するワード線ＷＬ０を電圧ＶＤＤに設定し、選択メモリセルＭ１１のＮＭＯＳトランジスタＮ１１をオンする。
　次に、選択ビット線ＢＬ０を所定期間、電圧Ｖ３に設定し、所定期間後、再度電圧０Ｖとなるパルス波形を印加する。この段階で、抵抗変化素子１０ａには下部電極１４ｔを基準にして上部電極１１に、高抵抗化閾値電圧Ｖｔｌ付近の正の電圧が印加され、ハーフＬＲ値から低抵抗値に書き込みが行われる。その後、ワード線ＷＬ０を電圧０Ｖに設定し、低抵抗安定化書き込みサイクルが完了する。この書き込みは、高抵抗化する電圧印加極性で、高抵抗化する電圧以下のパルスを印加することが特徴である。
　図１５（ｄ）に示すメモリセルＭ１１に対するデータの読み出しサイクルにおいては、選択部及び制御回路２１０等の制御の下で以下の制御が行われる。最初に選択ビット線ＢＬ０、ソース線ＳＬ０を電圧０Ｖに設定する。次に、選択するワード線ＷＬ０を電圧ＶＤＤに設定し、選択メモリセルＭ１１のＮＭＯＳトランジスタＮ１１をオンする。
　次に、選択ビット線ＢＬ０を所定期間、読み出し電圧Ｖｒｅａｄに設定し、センスアンプ２０４により、選択メモリセルＭ１１に流れる電流値を検出することで、記憶されているデータがデータ「０」かデータ「１」かについて判定する。その後、ワード線ＷＬ０を電圧０Ｖに設定し、データの読み出し動作を完了する。
　次に、図１０記載の不揮発性記憶装置２００に搭載されたメモリセルのパルスＶ－Ｉ特性について、特性タイプ１と特性タイプ２の両方が存在する場合の低抵抗安定化書き込みについて、その具体的な方法例を説明する。
　［正パルス印加法による低抵抗安定化書き込み（ウェハー検査における書き込み方法）］
　前述のように我々発明者らは、メモリセル１０５の初期評価を行う中で、以下の特徴的な特性に気付いた。それは、製造直後に図３（ａ）の様に初期の低抵抗化（フォーミング）を実施し、その後に図４の様に交互パルス印加による書換えを実施しても、その抵抗変化特性は不安定であるが、一旦図３（ｂ）に示すパルスＶ－Ｉ特性評価のシーケンス、特にＶｔｌ付近でかつＶｔｌを越えないような正電圧パルスを印加すると、図８（ｄ）に示すように下部電極付近の酸素イオンが放出されて下部電極近傍の酸化層１５が低抵抗化されると推測され、図５に示す様に、交互パルス印加による抵抗変化特性が安定化する。更に、２回目以降のパルスＶ－Ｉ特性においても、図３（ｃ）、図３（ｄ）の様にハーフＬＲの状態は解消され、その後は特性タイプ１の正常特性を示すことを見い出した。
　このことから、製造直後のウェハー検査の段階で一旦、ハーフＬＲの状態を解消する為に、初期の低抵抗化（フォーミング）を実施した後、高抵抗化閾値電圧Ｖｔｌ付近でかつＶｔｌを越えないような正電圧パルスを抵抗変化素子に印加することにより、ハーフＬＲより低い低抵抗状態（正常な低抵抗状態）にした後、高抵抗状態に変化させるといった手法が、低抵抗状態の安定化に有効である。
　この手法を不揮発性記憶装置にて実施する場合を例に、その方法を以下に説明する。
　なお、以下では抵抗変化素子の抵抗変化特性を安定化させるための電圧印加を「安定化書き込み」と呼ぶ。本実施の形態では、ハーフＬＲを含む不安定な低抵抗状態から、正常な低抵抗状態に遷移させるために、Ｖｔｌ付近の正電圧を印加する「ＬＲ安定化書き込み」をしているが、この「ＬＲ安定化書き込み」は、低抵抗化のための「安定化書き込み」の一つといえる。
　図１６Ａは、製造直後の初期状態から低抵抗状態の安定化及びその後の通常書換えまでの処理の概要を示す状態遷移図である。
　図１６Ａにおいて、状態４０７は製造直後の初期状態であり、抵抗状態は通常動作時の高抵抗状態よりも抵抗値が高い高抵抗状態である。まず、書換え対象となる選択メモリセル（抵抗変化素子）に対して、（i）フォーミングの閾値電圧Ｖｔｈ０を下回るフォーミング負パルス印加４０８（初期状態を低抵抗化するためのフォーミング工程；つまり、負の第４の電圧印加）を実施し、低抵抗（ハーフＬＲ）状態４０２へ変化させる。この時、特性タイプ２のハーフＬＲの状態になっている。そして、（ii）低抵抗の安定化書込みとしてＶｔｌよりも小さい正のパルス電圧（つまり、正の第３の電圧）から高抵抗状態に抵抗変化させる正のパルス電圧（つまり、正の第１の電圧）まで徐々に電圧を上昇させながら書込みパルス電圧を連続的に印加させる正パルス上昇連続印加４０４（低抵抗安定化書き込みステップ；つまり、正の第３の電圧印加から正の第１の電圧までを段階的に）を実施し、抵抗変化素子を、正常な低抵抗状態にした後高抵抗状態４０１に遷移させる。なお、正パルス上昇連続印加４０４では、ハーフＬＲ状態４０２から高抵抗状態４０１への遷移が図示されているが、厳密には、その遷移途中における、高抵抗化閾値電圧Ｖｔｌ付近の正電圧印加による正常な低抵抗状態が含まれる。
　以上の状態遷移により、ハーフＬＲの状態は解消されたので、以降は、抵抗変化素子は通常の抵抗変化となり、高抵抗状態４０１から低抵抗状態４０３へ抵抗変化させる場合は、低抵抗化書込みとして低抵抗化閾値電圧Ｖｔｈを下回る負電圧パルス印加４０６（低抵抗化書き込みステップ；つまり、負の第２の電圧印加）を、低抵抗状態４０３から高抵抗状態４０１へ抵抗変化させる場合は、高抵抗化書込みとして高抵抗化閾値電圧Ｖｔｌを超える正電圧パルス印加４０５（高抵抗化書き込みステップ；つまり、正の第１の電圧印加）を、必要に応じて実施する。
　図１７Ａに製造直後の初期状態から低抵抗状態の安定化のフローチャートを示す。本フローチャートは、図１６Ａの状態遷移図における（i）～（ii）の詳細手段を示すもので、ウェハー検査における機能検査の最初に実施される。
　図１７Ａにおいて、製造直後の初期状態における選択メモリセルに対し、
（０）選択するメモリセルを初期アドレスに設定する。
（１）最初に処理４１０でフォーミング工程を実施する。
（２）次に処理４２１で低抵抗安定化書込みの為の初回の正パルス電圧Ｖｐを０．７Ｖに設定する。
（３）次に処理４１５で低抵抗安定化書込みの為の正電圧パルスをメモリセル１０５に印加する。
（４）次に判断処理４２２で正パルス電圧Ｖｐが高抵抗化書込みの正電圧パルスＶＨＲ（ここでは２．４Ｖ）に到達したかを判断し、
　もし到達していたら（処理４２２で「Ｙｅｓ」）、処理４２４へ進めて最終アドレスかを判断し、
　最終アドレスであれば（処理４２２で「Ｙｅｓ」）、処理を終了（４２３）し、
　最終アドレスでなければ（処理４２２で「Ｎｏ」）、処理４２５にて次のアドレスにインクリメントして、上記（１）のフォーミング工程４１０から実施する。
　もし判断処理で正パルス電圧Ｖｐが高抵抗化書込みの正電圧パルス２．４Ｖに到達していない場合は（処理４２２で「Ｎｏ」）、処理４１４へ進める。
（５）処理４１４では正パルス電圧Ｖｐを０．１Ｖだけ上昇させて設定する。
（６）次に再度処理４１５で低抵抗安定化書込みの為の正電圧パルスをメモリセル１０５に印加する。これは上記（４）と同じ処理である。
　以降、判断処理４２２で正パルス電圧Ｖｐが高抵抗化書込みの正電圧パルス２．４Ｖに到達していない場合は（処理４２２で「Ｎｏ」）、（５）処理４１４→（３）処理４１５→（４）判断処理４２２が正パルス電圧を上昇しながら繰り返される。
　初回の正パルス電圧Ｖｐは抵抗変化の閾値電圧Ｖｔｌより低い値で、高抵抗化書込みの正電圧パルスＶＨＲ＝２．４Ｖを含めた電圧の大きさの関係は、２．４Ｖ＞Ｖｔｌ＞０．７Ｖとなる。
　以上の様な低抵抗状態への初期化を実施することにより、最初にＶｔｌ付近の正電圧パルスを印加することで、特性タイプ２のメモリセル状態を特性タイプ１へ遷移させることが可能となる。
　図１８Ａに図１７Ａのフローチャートを不揮発性記憶装置２００で実施した場合のメモリセルアクセスシーケンス図（上段）とセル電流による選択メモリセルの抵抗状態イメージ図（下段）を示す。本シーケンス図における選択メモリセルは、図１０に示されるメモリセルＭ１１としている。
　図１８Ａにおいて、図１７Ａのフローチャートに示される処理を実施する前は、メモリセルＭ１１は非選択の状態なので、ワード線ＷＬ０とビット線ＢＬ０とソース線ＳＬ０の初期の電圧状態は全て０Ｖである。
　まず、図１８Ａに示されるｔｅ期間で処理４１０のフォーミング過程（負電圧パルス印加）を実施するため、全ビット線ＢＬ０、ＢＬ１、ＢＬ２、・・・とソース線ＳＬ０にＬＲ化用電源２１２の出力電圧Ｖ２を印加し、その後ワード線ＷＬ０をトランジスタＮ１１がＯＮするのに十分な電圧ＶＤＤを印加する。この時、同一ワード線上のメモリセルＭ１１、Ｍ２１、Ｍ３１、・・・の全てがＯＮするが、ビット線及びソース線の電圧が同一なので抵抗変化素子Ｒ１１、Ｒ２１、Ｒ３１、・・・の抵抗変化は起こらない。次に制御回路２１０からのパルス信号ＰＬＳを書込み回路２０６が受けると、パルス信号に従って選択ビット線ＢＬ０の電圧をＶ２→０Ｖ→Ｖ２と変化させ、選択メモリセルＭ１１の抵抗状態が製造直後の高抵抗状態から低抵抗（ハーフＬＲ）の状態へと変化する。そして処理４１０の低抵抗化書込みを終了させる為に、ワード線ＷＬ０を０Ｖにし、更に全ビット線ＢＬ０、ＢＬ１、ＢＬ２、・・・とソース線ＳＬ０を０Ｖにする。
　次にｔｐ１～ｔｐｎ期間で処理４１５の低抵抗安定化書込みを実施する。書込み回路２０６から出力する第１回目のパルス電圧Ｖ３１（＝Ｖ３１Ｇ－Ｖｔ）を書込み回路２０６から出力する為に、ＬＲ安定化書込み用電源２１４の出力を処理４２１でＶ３１Ｇに設定する。この時、ＬＲ安定化書込み用電源２１４の電圧選択スイッチ２３１は印加電圧コントローラ２２９の指示でスイッチ２３１ａ～２３１ｎの内の任意の１つのスイッチ（例えば２３１ｆがＯＮで他がＯＦＦ）のみＯＮし、固定抵抗２３２を直列接続した中間ノードの電位Ｖ３１ＧをＶ３Ｇに出力する（例えば２３１ｆがＯＮの場合はノードｎＬｆの電位が出力される）。
　その後処理４１５の低抵抗安定化書込みにおいて、ワード線ＷＬ０をトランジスタＮ１１がＯＮするのに十分な電圧ＶＤＤを印加し、次に制御回路２１０からのパルス信号ＰＬＳを書込み回路２０６が受けると、パルス信号のパルス時間に従って選択ビット線ＢＬ０の電圧を０Ｖ→Ｖ３１→０Ｖと変化させ、選択メモリセルＭ１１の抵抗状態がより低抵抗（ＬＲ）の状態へと変化する。
　その後、制御回路２１０は判断処理４２２にてパルス電圧ＶｐがＶＨＲに到達したかを判断し、到達していない場合、処理４１４にて書込みパルス電圧の第２回目のパルス電圧がＶ３２（＝Ｖ３２Ｇ－Ｖｔ）を書込み回路２０６から出力する為に、低抵抗安定化書込み用電源２１４の出力を処理４２１でＶ３２Ｇに設定する。この時、低抵抗安定化書込み用電源２１４の電圧選択スイッチ２３１は印加電圧コントローラ２２９の指示でスイッチ２３１ａ～２３１ｎの内、電圧を上昇する方向にＯＮするスイッチ選択を変更（例えば２３１ｆはＯＦＦし、２３１ｅをＯＮ）し、固定抵抗２３２を直列接続した中間ノードの電位Ｖ３２ＧをＶ３Ｇに出力する（例えば２３１ｅがＯＮの場合はノードｎＬｅの電位が出力される）。
　その後処理４１５の低抵抗安定化書込みにおいて、制御回路２１０からのパルス信号ＰＬＳを書込み回路２０６が受けると、パルス信号のパルス時間に従って選択ビット線ＢＬ０の電圧を０Ｖ→Ｖ３２→０Ｖと変化させ、選択メモリセルＭ１１の抵抗状態がより低抵抗（ＬＲ）の状態へと変化する。この時、ワード線ＷＬ０の電圧は第１回目から継続してＶＤＤを維持している。
　同様に、判断処理４２２→処理４１４→処理４１５のフローに従って、処理４１４では低抵抗安定化書込み用電源２１４の電圧選択スイッチ２３１は印加電圧コントローラ２２９の指示でスイッチ２３１ａ～２３１ｎの内、電圧を上昇する方向にＯＮするスイッチ選択を再度変更して、Ｖ３Ｇの出力電圧を上昇させ、処理４１５にて書込み回路２０６から前回よりも上昇したパルス電圧を選択ビット線ＢＬ０に印加する。前記、判断処理４２２→処理４１４→処理４１５のフローが繰り返されるに従って、ビット線ＢＬ０に印加される書込みパルス電圧を段階的に上昇させながら、パルス電圧が高抵抗化パルス電圧Ｖ１になるまで、連続的に印加される。その間、抵抗変化素子の抵抗値の読み出しは行わないので、上記の処理は高速に実施可能である。また、パルス電圧の増加量は、図３、図６、図７より０．１Ｖ以下が望ましいが、高速化のため０．２Ｖ程度まで粗くしても問題はない。
　ｔｐ１～ｔｐ（ｎ－ｋ）前の間、選択メモリセルＭ１１の抵抗状態はハーフＬＲの状態から徐々に抵抗値が低下（セル電流は上昇）し、書込みパルス電圧がＶｔｌを上回ると高抵抗状態に遷移する（図１８ＡではＶ３（ｎ－ｋ）で高抵抗状態に変化している）。
　以上のように、本実施の形態では、低抵抗状態にある抵抗変化素子（特に、フォーミング後の抵抗変化素子、あるいは、ハーフＬＲとなっている抵抗変化素子）に対して、低抵抗状態から高抵抗状態への変化開始電圧（高抵抗化閾値電圧）Ｖｔｌがどこにあるかは意識せずに、低い正の電圧から開始して電圧Ｖｔｌを通過するように、正の書込みパルス電圧をスイープして印加する。故に、確実にＶｔｌ付近のピーク電流状態を通ることが特徴であり、これにより特性タイプ２は解消される。つまり、ハーフＬＲをとり得る不安定な抵抗変化素子が、正常な低抵抗状態と高抵抗状態とを遷移する安定な抵抗変化素子に初期化される。
　上記実施の形態１では、図１８Ａの低抵抗安定化書込みシーケンスに示す様に、選択メモリセルに関係するビット線に印加する正電圧パルスは、書込みパルス電圧を順次上昇させながら連続的に印加する。
　前記低抵抗安定化書込み時のパルス幅は、５０ｎｓと短時間なので、電圧上昇設定の時間が長くなることは、全書換え時間が長くなることより、極力避けなければならない。
　低抵抗安定化書込み回路を一般的な方法として、ＨＲ化用電源２１３と同様の差動アンプタイプの電源回路を用い、その安定な電源を順次切り換える事でパルス電圧を変える手段が考えられる。しかしながらこの方式は、電圧設定に数百ｎｓ～数μｓの時間がかかる。本低抵抗安定化書込みシーケンスは順次電圧スイープさせるだけなので、比較的簡単な構成で実現させる回路方式を検討した。
　上記電圧上昇を伴う連続パルス印加のインターバル時間を高速化可能な回路方式の一例を以下に記載する。
　低抵抗安定化書き込み回路としては、図１１に示すように、書込み回路２０６内の低抵抗安定化書込み回路２３６と低抵抗安定化書込み用電源２１４とで構成される。各回路の構成と動作を次に説明する。低抵抗安定化書込み回路２３６は、パルス信号ＰＬＳを受けるとＶＤＤを電源として出力ＶＰＬＳに０Ｖ→ＶＤＤ→０Ｖの書込みパルスを出力するドライバ２３３と、ドライバ２３３の出力ＶＰＬＳを一方の拡散ノード（例えばドレイン）に接続し、ＶＤＤをクランプした電圧をもう一方の拡散ノード（例えばソース）に出力するＮチャネルトランジスタ２３４とで構成される。Ｎチャネルトランジスタ２３４のソース側端子（出力端子ＤＴ）に出力される電圧は、Ｎチャネルトランジスタ２３４の閾値をＶｔとし、ゲート電圧をＶ３Ｇとすると、Ｖ３Ｇ－Ｖｔとなる（ただし、Ｖ３Ｇ－Ｖｔ≦ＶＤＤの場合）。
　従って、出力端子ＤＴに出力されるクランプ電圧はゲート電圧Ｖ３Ｇで決まるので、出力すべき電圧に従ってゲート電圧Ｖ３Ｇを設定すれば良い。
　低抵抗安定化書込みにおいて出力端子ＤＴへのパルス出力のＨｉｇｈ側電圧レベルはパルス印加を行う度に出力Ｖ３Ｇの電圧変動量ΔＶだけ上昇させ、パルス印加のインターバル時間を短くする為には、本ゲート電圧の設定を短時間で完了することが重要である。それを可能とするのが低抵抗安定化書込み用電源２１４で、その内部構成は、ＶＰＰ端子とグランド端子との間に複数個の固定抵抗２３２を直列接続し、直列抵抗内の１つの中間ノードをスイッチ２３１ａ～２３１ｎで選択出力している。その出力ノードＶ３Ｇの容量は、ＬＲ化用電源２１２の様なフィードバック接続を伴わない構成なので平滑容量を必要としないため、負荷容量としてはＮチャネルトランジスタ２３４のゲート容量のみで、多くても１００ｆＦ程度と極めて小容量である。したがって、ＶＰＰ端子とグランド端子間の直列抵抗を流れる電流を最適な電流量とすることで、中間ノード選択スイッチ２３１のＯＮするスイッチをＶＰＰ端子側へ１つ切り換え、ΔＶだけ電圧を上昇する場合の電圧設定時間は、数ｎｓ程度の極めて短い時間で完了する。例えば、Ｎチャネルトランジスタ２３４のゲート容量を１００ｆＦ、スイッチ切換えによる出力Ｖ３Ｇの電圧変動量ΔＶを０．１Ｖ、直列抵抗を流れる電流を１００μＡとし、電圧変動時に出力Ｖ３Ｇを充電する電流量を、直列抵抗を流れる電流量の１割程度１０μＡとすると、出力Ｖ３Ｇの電圧変動にかかる時間ΔＴｖは、１００ｆＦ×０．１Ｖ／１０μＡ＝１ｎｓとなる。
　この様に低抵抗安定化書込みにおけるパルス電圧の設定は、パルス印加時間に対して極めて短い時間で完了するので、図１８Ａの低抵抗安定化書込みシーケンスは、（一回のパルス印加時間＋ΔＴｖ）×パルス数で決まり、極めて短い時間で完了させることができる。
　更に、低抵抗安定化書込みシーケンスでのスイッチ２３１の選択は、パルスが印加される毎にＶ３Ｇ出力電圧をΔＶ上昇させる為に、一つＶＰＰに近い側のスイッチへシフトさせるだけなので、印加電圧コントローラ２２９の制御はその出力信号を順次インクリメントさせるだけでよく、印加電圧コントローラ２２９はシフトレジスタといった簡易な構成で実現可能となる。
　（実施の形態２）
　次に、本発明の実施の形態２における抵抗変化素子の書き込み方法及び不揮発性記憶装置について説明する。
　図６（ｃ）の様に、製造直後の初期に低抵抗安定化書込みを実施した後でも稀に低抵抗状態がハーフＬＲになる場合が存在する。その様な場合、誤読み出しの判定がされる可能性がある。一つの対処法はＥＣＣの様なエラー訂正を用いる方法、もう一つは、不揮発メモリで一般的な、書込み時にベリファイを行い、不良と判定された場合は、追加書込み（低抵抗安定化書込み）をする方法がある。ここでは、後者のベリファイと追加書込み（低抵抗安定化書込み）をする方法について説明する。
　低抵抗化書込みを行った後、低抵抗状態を判定し、ハーフＬＲ状態、つまり図６（ｃ）の様な異常な状態になった場合は、再度低抵抗安定化書込みを実施して解消する必要がある。
　正負交互のパルス印加に抵抗変化を実施する中で、再度低抵抗安定化書込みを実施する場合の処理の状態遷移図を図１６Ｂに示す。
　図１６Ｂにおいて、正負交互のパルス印加により正常に高抵抗状態又は低抵抗状態の書換えが行われる場合は、高抵抗状態又は低抵抗状態４０１ａからＬＲ化書込み負パルス印加４０６（低抵抗化書き込みステップ；つまり、負の第２の電圧印加）により、低抵抗状態４０３に遷移（矢印（iii））する。一方、高抵抗状態又は低抵抗状態４０１ａに対しＬＲ化書込み負パルス印加４０６（低抵抗化書き込みステップ；つまり、負の第２の電圧印加）を実施した後の抵抗状態が遷移し、（i）方向のハーフＬＲ状態４０２となった場合、それを解消する為に低抵抗安定化書込みの為の正パルス上昇連続印加４０４（低抵抗安定化書き込みステップ；つまり、正の第３の電圧印加）を実施し、これによって、低抵抗状態を経て、一旦高抵抗状態４０１に戻し、再度ＬＲ化書込み負パルス印加４０６（低抵抗化書き込みステップ；つまり、負の第２の電圧印加）を実施する。その結果、先に低抵抗安定化書込み４０４を実施しているので、次は低抵抗状態４０３へ遷移する。なお、正パルス上昇連続印加４０４では、ハーフＬＲ状態４０２から高抵抗状態４０１への遷移が図示されているが、厳密には、その遷移途中における、Ｖｔｌ付近の電圧印加による低抵抗状態が含まれる。
　よって、ＬＲ化書込み負パルス印加４０６（低抵抗化書き込みステップ；つまり、負の第２の電圧印加）を行った後、低抵抗状態が正常か否かを判断する処理が必要である。
　また、低抵抗状態４０３から高抵抗状態４０１に設定する時は、ＨＲ化書込みとしてＶｔｌ以上の正電圧パルス印加４０５（高抵抗化書き込みステップ；つまり、正の第１の電圧印加）を実施する。
　図１７Ｂに複数のメモリセルに低抵抗化書き込みを順次実施する場合に、低抵抗状態がハーフＬＲの状態になったかを判断し、ハーフＬＲの状態になってしまった場合の解消手段としての低抵抗状態の安定化フローチャートを示す。本フローチャートは、図１６Ｂの状態遷移図において、ハーフＬＲの状態４０２になっていないかを判断する判断手段と図中の（ii）低抵抗安定化書き込み４０４の詳細手段を示すもので、通常使用の状態において実施される。
　図１７Ｂにおいて、選択メモリセルに対し、
（０）選択するメモリセルを先頭アドレスに設定する。
（１）処理４１０でＶｔｈを下回る低抵抗化が可能な負電圧パルスを印加して低抵抗化書込みを実施する。
（２）次に判断処理４１１で低抵抗状態がセル電流として規定電流ＩＬＲｄｅｔ以上であるか否かを図１２に示されるセンスアンプ２０４で判定する（ベリファイステップ）。そのために、センスアンプ２０４において、規定電流をＩＬＲｄｅｔに設定するために、制御回路２１０は、基準回路２５２内のゲートに入力される各信号をＣ１＝ＶＤＤ、Ｃ２＝０Ｖ、Ｃ３＝０Ｖに設定する。もし選択セルの電流が規定電流ＩＬＲｄｅｔ以上であれば、出力ＳＡＯは０Ｖを出力するので、図１０に示されるデータ出力端子Ｄｏｕｔには「０」が出力され（処理４１１で「真」）、選択セルの電流が規定電流ＩＬＲｄｅｔ未満であれば、ＳＡＯはＶＤＤを出力するので、データ出力端子Ｄｏｕｔには「１」が出力される（処理４１１で「偽」）。
　もしセル電流がＩＬＲｄｅｔ以上であれば、センスアンプ２０４からの出力に従ってデータ出力端子Ｄｏｕｔに「０」が出力され（処理４１１で「真」）、外部装置によって正常な低抵抗状態であると認識され、真の方向へ進めて選択メモリセルのＬＲ書込みは終了し、最終アドレスかを確認し（処理４２４）、最終アドレスではない場合は（処理４２４で「偽」）、アドレスをインクリメントして（処理４２５）、処理４１０から実施する。
　一方、もしセル電流がＩＬＲｄｅｔ未満であれば、センスアンプ２０４からの出力に従ってデータ出力端子Ｄｏｕｔに「１」が出力され、外部装置によって異常なハーフＬＲの状態であると認識され、処理４１１で「偽」の方向へ進み、以降の低抵抗安定化書込みフロー（処理４２１～４１４）を実行する。
　低抵抗安定化書込みフローは図１７Ａの製造直後の最初の低抵抗安定化書込みフローと同一で、
（３）まず、処理４２１で低抵抗安定化書込みの為の初回の正パルス電圧Ｖｐを０．７Ｖに設定し、
（４）次に処理４１５で低抵抗安定化書込みの為の正電圧パルスをメモリセル１０５に印加し、
（５）次に判断処理４２２で正パルス電圧Ｖｐが高抵抗化書込みの正電圧パルス２．４Ｖに到達したかを判断し、
　もし到達していたら（処理４２２で「真」）、処理４１０へ進めて低抵抗安定化書込みを終了とし、
　もし到達していない場合は（処理４２２で「偽」）、処理４１４へ進め、
（６）処理４１４では正パルス電圧Ｖｐを０．１Ｖだけ上昇させて設定し、
（７）次に再度処理４１５で低抵抗安定化書込みの為の正電圧パルスをメモリセル１０５に印加する。これは上記（４）と同じ処理である。
　以降、判断処理４２２で正パルス電圧Ｖｐが高抵抗化書込みの正電圧パルスＶＨＲ（ここでは２．４Ｖ）に到達していない場合は（処理４２２で「偽」）、処理４１４→処理４１５→判断処理４２２が正パルス電圧を上昇しながら繰り返される。
　初回の正パルス電圧Ｖｐは抵抗変化の閾値電圧Ｖｔｌより低い値で、ＶＨＲを含めた電圧の大きさの関係は、ＶＨＲ＝２．４Ｖ＞Ｖｔｌ＞０．７Ｖとなる。
　以上の様な抵抗状態判定（ベリファイステップ）及び低抵抗安定化書込みの手順を実施することにより、ハーフＬＲの状態のメモリセルを低抵抗状態へ遷移させることが可能となる。
　図１８Ｂに図１７Ｂのフローチャートを不揮発性記憶装置２００で実施した場合のメモリセルアクセスシーケンス図（上段）とセル電流による選択メモリセルの抵抗状態イメージ図（下段）を示す。本シーケンス図における選択メモリセルは、図１０に示されるＭ１１としている。
　図１８Ｂにおいて、図１７Ｂのフローチャートに示される処理を実施する前は、メモリセルＭ１１は非選択の状態なので、ワード線ＷＬ０とビット線ＢＬ０とソース線ＳＬ０の初期の電圧状態は全て０Ｖである。
　まず、図１８Ｂに示されるｔｅ期間で処理４１０の低抵抗化書込みを実施する。この動作は図１８Ａと同一より、詳細説明は省略する。
　低抵抗化書込みを実施すると、高抵抗状態（ＨＲ）にあった抵抗状態が低抵抗状態に遷移するが、ハーフＬＲの状態になっていないかを判断するために、ｔｒ期間で次にセンスアンプ２０４によるベリファイ読出しを実施する。ベリファイ読出しでは、センスアンプ２０４内の基準回路２５２の設定をＣ１＝ＶＤＤ、Ｃ２＝０Ｖ、Ｃ３＝０Ｖにする。これにより判定時に判定電流ＩＬＲｄｅｔが選択ビット線に対して供給される様になる。まず、選択ビット線ＢＬ０に抵抗変化が行われない高抵抗化閾値電圧Ｖｔｌ以下の電圧Ｖｒをセンスアンプ２０４からプリチャージ印加する。この時、センスアンプからのビット線電流はビット線を高速充電する目的より、高い電流能力で供給される。次に選択ワード線ＷＬ０をトランジスタＮ１１がＯＮするのに十分な電圧ＶＤＤを印加し、同時にセンスアンプからの電流能力をメモリセル状態の判定電流ＩＬＲｄｅｔに設定する。その後、選択メモリセルの抵抗状態により、ハーフＬＲの状態の場合は、ビット線電圧は降下せず、低抵抗状態の場合は、ビット線電圧は降下する。その電圧の差をセンスアンプ２０４で検知し、その結果を論理信号としてデータ出力回路２０５へ出力する。センスアンプの検知結果が低抵抗状態となればデータ出力端子Ｄｏｕｔが「０」を出力するので、外部装置は低抵抗化書込みをそこで終了し、一方、ハーフＬＲの状態の場合はデータ出力端子Ｄｏｕｔが「１」を出力するので、外部装置は次にｔｐ１以降の処理４１５の低抵抗安定化書込みシーケンスを実施する。なお、低抵抗安定化書込みシーケンス動作の詳細説明は図１８Ａに示されるものと同一により省略する。低抵抗安定化書込み終了後のメモリセルの状態は高抵抗（ＨＲ）状態となっているので、再度処理４１０の低抵抗化書込みを実施し、低抵抗状態へ遷移させる。
　この様にして、ハーフＬＲの状態が解消され、低抵抗状態へ修復される。
　以上のように、本実施の形態では、フォーミング後の抵抗変化素子については、選択メモリセルに関係するビット線に印加する正電圧パルスの電圧を順次上昇させながら連続的に印加することで高速に低抵抗の安定化書き込みが可能となり、また、このような初期化を終えて読み書きする実動作においては、低抵抗化書き込みの後でベリファイすることで、ハーフＬＲ状態が出現したときにだけ、低抵抗の安定化書き込みをしている。これにより、製造直後の初期状態にある抵抗変化素子であっても、その後の実動作における抵抗変化素子であって、ハーフＬＲ状態を回避する処理が確実に実施される。
　（実施の形態３）
　次に、ベリファイを用いないで正電圧パルスで低抵抗安定化書き込みをする本発明の実施の形態３における抵抗変化素子の書き込み方法及び不揮発性記憶装置について説明する。
　図７（ｂ）、図７（ｃ）に示されるデータは、製造直後の低抵抗安定化書込みを実施しても、その後の低抵抗化書込みにおいても頻繁に特性タイプ２のハーフＬＲの状態になる場合は、前記実施の形態１に記載の修正方法では解消できないし、実施の形態２に記載の修正方法でもほぼ毎回修正工程が発生する場合があることを示唆している。
　我々発明者らはこの様な頻繁的な特性タイプ２の書込み特性を有するメモリセルのハーフＬＲの状態を低抵抗状態に修正する方法を検討した。
　図７のパルスＶ－Ｉ特性グラフに注目すると、特性タイプ２である図７（ｃ）は低抵抗化閾値電圧Ｖｔｈ以下の負電圧パルスを印加すると、セル電流が３７μＡ程度のハーフＬＲの状態で抵抗変化が止まっているが、その後、パルス電圧を正側に上昇させて行くと高抵抗化閾値電圧Ｖｔｌ付近で低抵抗状態に変化している。パルス電圧がＶｔｌ付近での最大セル電流は６０μＡで、低抵抗状態と同等の電流値である。
　この現象から、ハーフＬＲの状態を低抵抗状態に修正する方法として、パルス電圧をＶｔｌ付近にセット（固定）して低抵抗安定化書込みを実施する、つまり、電圧を徐々に上昇させながら電圧印加を繰り返すのではなく、Ｖｔｌ付近の電圧を１回印加するだけで低抵抗安定化書き込みをする新たな方法を考案した。
　また、書き込みは高速であることが要求されるが、前述のベリファイ方式は低抵抗化書込みの全てのビットに対し、一旦読み出し動作を実施するので書込み速度の低下を招く。そこで、センスアンプの判定ステップを省略することにした。このような書込みの高速化も図る具体的な方法としては、負電圧パルスの低抵抗化書込みに引き続き、メモリセルの抵抗状態が、特性タイプ２の様なハーフＬＲの状態になった場合を想定して、高抵抗化閾値電圧Ｖｔｌ以下の正電圧パルスを１回だけ印加する方法である。つまり、抵抗変化素子に負電圧パルスを印加し、印加後の抵抗状態を判断することなく、Ｖｔｌ以下で、かつ、Ｖｔｌに近い電圧による低抵抗安定化書き込みを１回だけ実施する。これによりハーフＬＲの状態のメモリセルを高速に低抵抗状態に変化させることができる。
　一方、図３（ｄ）（特性タイプ１）で分かる様に、負電圧パルスによって正常な低抵抗状態になっている抵抗変化素子に対して、Ｖｔｈ以下の負電圧パルスを印加すると、セル電流が７０μＡ程度の低抵抗状態になり、その後、パルス電圧を正側に上昇させてもＶｔｌ以下までその状態は変らない。このことから、低抵抗化の書込みパルスを印加後、メモリセルの抵抗状態が特性タイプ１の様な低抵抗状態になった場合でも、次に高抵抗化閾値電圧Ｖｔｌ以下の正電圧パルスを印加しても何ら抵抗状態には影響がないので、低抵抗化の書込みパルスを印加後、抵抗状態を確認すること無く、低抵抗安定化書込みを実施しても何ら問題ない。
　このことから、特性タイプ２を有する不揮発性記憶装置の場合、その書換えシーケンスの１つは、図１９の状態遷移図に示す方法が効果的である。その方法は、低抵抗状態又は高抵抗状態にあるメモリセル１０５に、（i）低抵抗状態に変化させる為の低抵抗（ＬＲ）化書込みの負パルスを印加する処理４０６（低抵抗化書き込みステップ；つまり、負の第２の電圧印加）と、更に、（ii）（前記（i）の処理の結果、ハーフＬＲ状態４０２になった場合を想定して、正常な低抵抗状態４０３に変化させる為に）低抵抗（ＬＲ）安定化書込みの正パルス（Ｖｔｌ以下）を印加する処理４０７（低抵抗安定化書き込みステップ；つまり、正の第３の電圧印加）を実施する。つまり、低抵抗状態へ変化させる場合は（i）の処理の次に（ii）の処理を必ず実施する。
　この様に、（i）→（ii）の手段を実施することで、抵抗変化素子が特性タイプ１であるか特性タイプ２であるかに拘わらず、確実に抵抗変化素子を正常な低抵抗状態にすることができる。
　なお、（i）の低抵抗（ＬＲ）化書込みの負パルス印加４０６により、高抵抗状態４０１及び４０１ａから特性タイプ１の正常な低抵抗状態４０３に変化した場合であっても、正常な低抵抗状態４０３にある抵抗変化素子に対して（ii）の低抵抗（ＬＲ）安定化書込みの正パルスを印加しても正常な低抵抗状態は変らないので、（ii）を実施することに何ら問題はない。
　従って、特性タイプを気にすること無く、低抵抗変化の手段（i）、（ii）を実施することが出来る。
　なお、低抵抗状態から高抵抗状態に設定する時は、ＨＲ化書込みとしてＶｔｌ以上の正電圧パルス印加（高抵抗化書き込みステップ；つまり、正の第１の電圧印加）を実施する。
　（実施の形態４）
　次に、抵抗変化素子を確実に高抵抗状態から低抵抗状態に遷移させる本発明の実施の形態４における抵抗変化素子の書き込み方法及び不揮発性記憶装置について説明する。
　まず、抵抗変化素子を確実に低抵抗状態に遷移させる手法の一つとして、ベリファイを用いる手法を説明する。
　図７（ｃ）（特性タイプ２）に示されるように、高抵抗化閾値電圧Ｖｔｌ以下のハーフＬＲから低抵抗に変化するセル電流の変化量は、Ｖｔｌ付近において０．５Ｖのパルス電圧Ｖｐの変化でセル電流Ｉｒが３６μＡから６０μＡへと２４μＡも急峻に増加し、しかも最大電流を越えたＶｔｌより大きい電圧を印加すると、抵抗状態は高抵抗状態（セル電流の少ない状態）に変化してしまう。一旦、高抵抗状態に変化してしまうと、低抵抗化閾値電圧Ｖｔｈ以下の負電圧パルスを印加しなければ低抵抗状態に変化することが出来ないので、再度、低抵抗状態に変化させる為には、負電圧パルス印加による低抵抗（ＬＲ）化書込みから実施する必要がある。この様に、意図せず高抵抗状態になってしまったものを、再度低抵抗状態に書き直すことは、書込み時間のロスといったデメリットが生ずる。
　従って、低抵抗化の時に、高抵抗化することを防ぎ、確実に低抵抗状態に変化させる為に、ベリファイ（読出しによる抵抗状態の確認）判断の導入を考案した。
　以下のベリファイ付加による低抵抗化書込みの方法を説明する。
　図２０にメモリセル１０５に対するベリファイ導入時の状態遷移図を示す。
　図２０において、高抵抗状態又は低抵抗状態４０１ａにあるメモリセル１０５に、低抵抗状態に変化させる為の低抵抗（ＬＲ）化書込みの負パルスを印加する処理４０６（低抵抗化書き込みステップ；つまり、負の第２の電圧印加）を実施し、正常に低抵抗状態の書換えが行われる場合は、高抵抗状態又は低抵抗状態４０１ａからＬＲ化書込み負パルス印加４０６により低抵抗状態４０３に遷移（矢印（iii））する。一方、高抵抗状態の４０１ａに対しＬＲ化書込み負パルス印加４０６を実施した後の抵抗状態が遷移（i）方向のハーフＬＲ状態４０２となった場合、それを解消する為にベリファイ判定も合わせた低抵抗安定化書込み４０９（低抵抗安定化書き込みステップ；つまり、正の第３の電圧印加）を実施し、低抵抗状態４０３が達成されたところで低抵抗安定化書込みを終了する。
　また、低抵抗状態から高抵抗状態に設定する時は、ＨＲ化書込みとしてＶｔｌ以上の正電圧パルス印加（高抵抗化書き込みステップ；つまり、正の第１の電圧印加）を実施する。
　図２１にメモリセル１０５に対するベリファイ導入時の低抵抗化書込みフローチャートを示す。本フローチャートは、図２０の状態遷移図において、高抵抗状態から低抵抗状態に遷移する為の（i）、（ii）、（iii）に関連する手段の詳細を示すものである。
　図２１において、選択メモリセルに対し、
（０）選択するメモリセルを先頭アドレスに設定する。
（１）処理４１０にて、低抵抗状態に変化させる為に低抵抗化閾値電圧Ｖｔｈ以下の負電圧パルスを印加する低抵抗化書込みを実施する。
（２）次に判断処理４１１で低抵抗状態がセル電流として規定電流ＩＬＲｄｅｔ以上であるか否かをセンスアンプ２０４で判定する。そのために、センスアンプ２０４において、規定電流をＩＬＲｄｅｔに設定するために、制御回路２１０は、基準回路２５２内のゲートに入力される各信号をＣ１＝ＶＤＤ、Ｃ２＝０Ｖ、Ｃ３＝０Ｖに設定する。もし選択セルの電流が規定電流ＩＬＲｄｅｔ以上であれば、出力ＳＡＯは０Ｖを出力するので、図１０に示されるデータ出力端子Ｄｏｕｔには「０」が出力され（処理４１１で「真」）、選択セルの電流が規定電流ＩＬＲｄｅｔ未満であれば、出力ＳＡＯはＶＤＤを出力するので、データ出力端子Ｄｏｕｔには「１」が出力される（処理４１１で「偽」）。
　もしセル電流がＩＬＲｄｅｔ以上であれば、センスアンプ２０４からの出力に従ってデータ出力端子Ｄｏｕｔに「０」が出力され（処理４１１で「真」）、外部装置によって正常な低抵抗状態であると認識され、処理４１１の「真」の方向へ進めて選択メモリセルのＬＲ書込みは終了し、最終アドレスかを確認し（処理４２４）、最終アドレスではない場合は（処理４２４で「偽」）、アドレスをインクリメントして（処理４２５）、処理４１０から実施する。
　一方、もしセル電流がＩＬＲｄｅｔ未満であれば、センスアンプ２０４からの出力に従ってデータ出力端子Ｄｏｕｔに「１」が出力され、外部装置によって異常なハーフＬＲの状態であると認識され、処理４１１で「偽」の方向へ進み、以降の低抵抗安定化書込みフロー（処理４２１～４１４）を実行する。
（３）処理４２１にて、低抵抗安定化書込みを実施すべく高抵抗化閾値電圧Ｖｔｌ以下の正電圧Ｖｐ＝０．７Ｖをパルス電圧として設定する。
（４）処理４１５にて低抵抗安定化書込みの為の正電圧パルスを印加する。この時の正のパルス電圧は高抵抗化閾値電圧Ｖｔｌよりも十分低い値（例えば図７においては０．７Ｖ）からスタートする。
（５）次に判断処理４１３にて、再度低抵抗状態に変化したかを判定する為、センスアンプ２０４でベリファイ読出しを行い、セル電流が判定レベル以上であるかをベリファイ読出しの論理値結果にて判断する。センスアンプ２０４の設定は判断処理４１１と同じである。
　もし、セル電流が判定電流ＩＬＲｄｅｔ以上の場合は（処理４１３で「真」、選択メモリセルの低抵抗化書込みは終了し、判断処理４２４へ進める。
（６）もし、セル電流が判定電流ＩＬＲｄｅｔ未満の場合は（処理４１３で「偽」）、処理４１４にて、正のパルス電圧Ｖｐを０．１Ｖ高く設定し、再度、上記（４）の処理４１５へ進める。
　処理４１５の低抵抗安定化書込みが終了したら、上記（５）と同様に、判断処理４１３のベリファイ読出し及び抵抗状態判定を実施する。
　以上の様に、判断処理４１３のベリファイ読み出し判定でセル電流が判定電流ＩＬＲｄｅｔ以上となるまで、処理４１４のパルス電圧上昇設定と処理４１５の低抵抗安定化書込みを繰り返して実施する。
　この様に、ベリファイ読出し判定４１３を付加した低抵抗安定化書込み方法により、ハーフＬＲの状態は、正常な低抵抗状態に限りなく近づけることが出来る。
　次に図２２において図２１のフローチャートを不揮発性記憶装置２００で実施した場合のメモリセルアクセスシーケンス図（上段）とセル電流による選択メモリセルの抵抗状態イメージ図（下段）を示す。本シーケンス図における選択メモリセルは、図１０に示されるＭ１１としている。
　図２２において、図２１のフローチャートに示される処理を実施する前は、メモリセルＭ１１は非選択の状態なので、ワード線ＷＬ０とビット線ＢＬ０とソース線ＳＬ０の初期の電圧状態は全て０Ｖである。
　まず、図２２に示されるｔｅ期間で処理４１０の低抵抗化書込み（負電圧パルス印加）を実施する。タイミングチャートの動作は図１８Ａと同一により、詳細説明は省略する。
　次に、抵抗状態がハーフＬＲの状態になっていないかを判断するために、ｔｒ０期間でベリファイ読出しを実施する。ベリファイ読出し動作は図１８Ｂと同一により、詳細説明は省略する。ベリファイ読出しにおけるセンスアンプの検知結果が正常な低抵抗状態となればデータ出力端子Ｄｏｕｔは「０」を出力するので、外部装置は低抵抗化書込みをそこで終了し、ハーフＬＲの状態の場合はデータ出力端子Ｄｏｕｔが「１」を出力するので、外部装置は次にｔｐ１以降の処理４１５の低抵抗安定化書込みを次に実施する。
　次にｔｐ１期間で処理４１５の低抵抗安定化書込みを実施する場合、前準備として、書込み回路２０６から出力する第１回目のパルス電圧Ｖ３１（＝Ｖ３１Ｇ－Ｖｔ）を書込み回路２０６から出力する為に、低抵抗安定化書込み用電源２１４の出力を処理４２１でＶ３１Ｇに設定する。この時、低抵抗安定化書込み用電源２１４の電圧選択スイッチ２３１は印加電圧コントローラ２２９の指示でスイッチ２３１ａ～２３１ｎの内の任意の１つのスイッチ（例えば２３１ｆがＯＮで他がＯＦＦ）のみＯＮし、固定抵抗２３２を直列接続した中間ノードの電位Ｖ３１ＧをＶ３Ｇに出力する。例えば２３１ｆがＯＮの場合はノードｎＬｆの電位が出力される。
　その後、ｔｐ１期間の処理４１５の低抵抗安定化書込みにおいて、ワード線ＷＬ０をトランジスタＮ１１がＯＮするのに十分な電圧ＶＤＤを印加し、次に制御回路２１０からのパルス信号ＰＬＳを書込み回路２０６が受けると、パルス信号のパルス時間に従って選択ビット線ＢＬ０の電圧を０Ｖ→Ｖ３１→０Ｖと変化させ、選択メモリセルＭ１１の抵抗状態がより低い低抵抗（ＬＲ）状態へと変化する。そして低抵抗安定化書込みを終了させる為、ワード線ＷＬ０を０Ｖに戻しトランジスタＮ１１をＯＦＦさせる。
　次に、ｔｒ１期間で抵抗状態が正常な低抵抗状態に到達していないかを判断するために、再度ベリファイ読出しを実施する。ベリファイ読出しにおけるセンスアンプの検知結果が正常な低抵抗状態となればデータ出力端子Ｄｏｕｔは「０」を出力するので、外部装置は低抵抗化書込みをそこで終了し、ハーフＬＲの状態の場合はデータ出力端子Ｄｏｕｔが「１」を出力するので、外部装置は次にｔｐ２期間で処理４１５の低抵抗安定化書込みを実施する。
　次にｔｐ２期間で処理４１５の低抵抗安定化書込みを実施する場合、前準備として、書込み回路２０６から出力する電圧を第２回目のパルス電圧Ｖ３２（＝Ｖ３２Ｇ－Ｖｔ）を書込み回路２０６から出力する為に、低抵抗安定化書込み用電源２１４の出力を処理４２１でＶ３２Ｇに設定した後、処理４１５の低抵抗安定化書込みを実施する。
　次に、ｔｒ２期間で抵抗状態が正常な低抵抗状態に到達していないかを判断するために、再度ベリファイ読出しを実施する。ベリファイ読出しにおけるセンスアンプの検知結果が正常な低抵抗状態となればデータ出力端子Ｄｏｕｔは「０」を出力するので、外部装置は低抵抗安定化書込みをそこで終了し、ハーフＬＲの状態の場合はデータ出力端子Ｄｏｕｔが「１」を出力するので、外部装置は次にｔｐ３期間で処理４１５の低抵抗安定化書込みを実施する。
　この様に、低抵抗状態が判定電流ＩＬＲｄｅｔ以上の状態であるとセンスアンプで判断されるまで、順次正のパルス電圧を上昇させた低抵抗安定化書込みと、センスアンプによるベリファイ読出し判定を繰り返す。
　次に、抵抗変化素子を確実に低抵抗状態に遷移させる手法の一つとして、低抵抗安定化書き込みによって抵抗変化素子が高抵抗化してしまった場合に再度の低抵抗化を繰り返す手法を説明する。
　図７（ｂ）、図７（ｃ）の第２回目と第３回目の測定結果が示す様に、頻繁に特性タイプ２のパルスＶ－Ｉ特性となる場合があるが、その特性は毎回同一軌道をたどるわけでなく、セル電流は多少なりとも変化する。例えば図７においてＶｔｌ付近の最大のセル電流に注目すると、図７（ｂ）は７０μＡ、図７（ｃ）は６０μＡと、第２回目の図７（ｂ）方が多い。
　その様な特性おいて、低抵抗化ベリファイ読出し時のセル電流判定レベルが例えば６２μＡすなわち図７（ｃ）のＶｔｌ付近の低抵抗状態の最大電流以上に設定されていた場合に図２１のフローチャートを実行すると、処理４１３～４１５のループを繰り返すとその途中で高抵抗状態に変化してしまい、処理４１３～４１５のループを抜けられなくなる。それを回避する為、高抵抗状態になったか判断するための第２の判定レベルを設けることが効果的であると考えた。
　図２３に高抵抗状態を判断する第２の判定レベルを追加した低抵抗化書換えフローチャートの一例を示す。本フローチャートは、図２１の処理４１５と判断処理４１３の間に判断処理４１７を挿入したものに相当する。判断処理４１７では、選択メモリセルがセル電流判定レベルＩＨＲｄｅｔ以下の高抵抗状態に変化したか（つまり、セル電流Ｉｒ＜セル電流判定レベルＩＨＲｄｅｔか）をセンスアンプ２０４で判断し、もし高抵抗状態（出力端子Ｄｏｕｔ＝「１」）になっていなければ（処理４１７で「偽」）、低抵抗化状態になったかをセンスアンプで判断する判断処理４１３へ進め、一方、高抵抗状態になっていれば（処理４１７で「真」）、処理４１０の負パルス印加による低抵抗書込みへ戻る。他の処理ブロック及びフローは図２１と同一なので説明は省略する。
　本フローチャートを用いて図７のメモリセル特性の場合を一例にその動作を説明する。ここでは、低抵抗状態になったことを判断する第１のセル電流判定レベルＩＬＲｄｅｆ＝６２μＡとし、高抵抗状態になったことを判断する第２のセル電流判定レベルＩＨＲｄｅｆ＝２０μＡとし、また、図７（ｃ）に示される特性を第ｎ回目、図７（ｂ）に示される特性を第ｎ＋１回目の低抵抗化書換えとする。
　図２３において、選択メモリセルに対し、
（０）選択するメモリセルを先頭アドレスに設定する。
（１）次に、処理４１０により低抵抗状態に変化する。
（２）次に判断処理４１１で低抵抗状態がセル電流として規定電流ＩＬＲｄｅｔ以上であるか否かをセンスアンプ２０４で判定する。そのために、センスアンプ２０４において、規定電流をＩＬＲｄｅｔに設定するため、制御回路２１０は、基準回路２５２内のゲートに入力される各信号をＣ１＝ＶＤＤ、Ｃ２＝０Ｖ、Ｃ３＝０Ｖに設定する。
　もし選択セルの電流が規定電流ＩＬＲｄｅｔ以上であれば、出力ＳＡＯは０Ｖを出力するので、図１０に示されるデータ出力端子Ｄｏｕｔには「０」が出力され（処理４１１で「真」）、選択セルの電流が規定電流ＩＬＲｄｅｔ未満であれば、出力ＳＡＯはＶＤＤを出力するので、データ出力端子Ｄｏｕｔには「１」が出力される（処理４１１で「偽」）。
　以上のセンスアンプでの設定で低抵抗状態を判断する。メモリセルは図７（ｃ）に示される特性であるハーフＬＲの状態であるので、セル電流は３７μＡ程度で、第１のセル電流判定レベルＩＬＲｄｅｆより低いことから、センスアンプ判定結果としてデータ出力端子Ｄｏｕｔには「１」が出力され、外部装置によって処理４２１へ進められる。
（３）処理４２１では正パルス電圧Ｖｐを初期値の０．７Ｖに設定し、引き続いて処理４１５の低抵抗安定化書込みを実施し、
（４）判断処理４１７にて選択メモリセルが第２のセル電流判定レベルＩＨＲｄｅｔ以下の高抵抗状態に変化したかを判断する。そのために、センスアンプ２０４において、規定電流をＩＨＲｄｅｔに設定するために、制御回路２１０は、基準回路２５２内のゲートに入力される各信号をＣ１＝０Ｖ、Ｃ２＝０Ｖ、Ｃ３＝ＶＤＤに設定する。もし選択セルの電流が規定電流ＩＨＲｄｅｔ以上であれば、出力ＳＡＯは０Ｖを出力するので、図１０に示されるデータ出力端子Ｄｏｕｔには「０」が出力され（処理４１７で「偽」）、一方、選択セルの電流が規定電流ＩＨＲｄｅｔ未満であれば、出力ＳＡＯはＶＤＤを出力するので、データ出力端子Ｄｏｕｔには「１」が出力される（処理４１７で「真」）。
　もし高抵抗状態になっていない、つまり、選択セルの電流が規定電流ＩＨＲｄｅｔ以上であれば、出力ＳＡＯは０Ｖを出力するので、データ出力端子Ｄｏｕｔには「０」が出力され（処理４１７で「偽」）、外部装置によって判断処理４１３へ進む。判断処理４１３で第１のセル電流判定レベルＩＬＲｄｅｔより高いセル電流（低抵抗状態）と判断されるか（処理４１３で「真」）、または判断処理４１７で第２のセル電流判定レベルＩＨＲｄｅｔより低いセル電流（高抵抗状態）と判断される（処理４１７で「真」）まで、処理４１５～処理４１４のループを繰り返す。その間、低抵抗安定化書込みの正のパルス電圧は順次上昇しつつ処理４１５の低抵抗安定化書込みが実施される。図７（ｃ）に示される特性における最大の低抵抗状態のセル電流は６０μＡで、第１のセル電流判定レベルＩＬＲｄｅｔ＝６２μＡより低いので、判断処理４１３のベリファイ判定条件を満足しないので「真」の方向とはならず、Ｖｐはインクリメントされ次の処理４１５～処理４１４のループを繰り返す。そうすると正のパルス電圧（Ｖｐ）はじきにＶｔｌ以上の１．６Ｖとなり、メモリセルは高抵抗状態に変化し、判断処理４１７のベリファイ判定条件を満足して「真」の方向を指示される。この場合、次に再び処理４１０で低抵抗状態に書き戻され、図７（ｂ）に示されるハーフＬＲの状態（５４μＡ）になる。
（５）次に判断処理４１１にて低抵抗状態を判断するが、メモリセルは特性（ｂ）のハーフＬＲの状態であるので（処理４１１で「偽」）、セル電流は５４μＡ程度と第１のセル電流判定レベルＩＬＲｄｅｔより低いことから、処理４２１へ進む。
（６）処理４２１では正パルス電圧Ｖｐを初期値の０．７Ｖに設定し、処理４１５の低抵抗安定化書込みを実施し、判断処理４１７にて選択メモリセルが第２のセル電流判定レベルＩＨＲｄｅｔ以下の高抵抗状態に変化したかを判断し、もし高抵抗状態になっていないならば（処理４１７で「偽」）、判断処理４１３へ進む。判断処理４１３で第１のセル電流判定レベルＩＬＲｄｅｔより高いセル電流（低抵抗状態）と判断されるか（処理４１３で「真」）、または判断処理４１７で第２のセル電流判定レベルＩＨＲｄｅｔより低いセル電流（高抵抗状態）と判断される（処理４１７で「真」）まで、判断処理４１５～処理４１４のループを繰り返す。その間、低抵抗安定化書込みの正のパルス電圧は順次上昇しつつ処理４１５の低抵抗安定化書込みが実施される。図７（ｂ）に示される特性における最大の低抵抗状態のセル電流は７０μＡであり、第１のセル電流判定レベルＩＬＲｄｅｔ＝６２μＡより高いので、パルス電圧上昇を伴って低抵抗安定化書込みを実施し続けると、第１のセル電流判定レベルＩＬＲｄｅｔ以上となり、判断処理４１３のベリファイ判定条件を満足して「真」の方向に進み、低抵抗化書込みは完了となり、判断処理４２４へ進める。
（７）判断処理４２４では、選択メモリセルが最終アドレスかを判断し、最終アドレスではない場合は、「偽」の方向へ進め、処理４２５にて次のアドレスへインクリメントして選択メモリセルを１つ進め、上記（１）～（６）の処理を実施する。
　このように、低抵抗安定化書込みを実施する中で、メモリセルの変化ばらつき等により、高抵抗状態になった場合、再度低抵抗化書込みのフローを実施させることで、確実に低抵抗状態に設定することができる。
　なお、図１０の不揮発性記憶装置において、前記図２１あるいは図２３のフローチャートを実行する場合、各モードステップの判断と実行命令は、一般的には、不揮発性記憶装置２００外の外部装置（図示せず）によって行われる。つまり、書込み動作の場合は、コントロール信号とアドレス信号が外部装置から指示されると、それを受けて不揮発性記憶装置２００が書込み用電源２１１により書込み電圧を設定し、書込み回路２０６や行ドライバ２０７が図１５（ａ）、図１５（ｂ）、図１５（ｃ）の書込み動作を実施する。また、ベリファイ読出しは、外部装置からのコントロール信号とアドレス信号によって選択メモリセルの選択と、センスアンプの電流判定レベル設定を含めた読み出し動作が実行され、セル電流が判定レベル以上か以下かの読出しデータが端子Ｄｏｕｔに出力される。そして、端子Ｄｏｕｔに出力されたデータを外部装置が受け取り、外部装置は分岐判断（例えばフローチャートの分岐（判断処理４１３）では端子Ｄｏｕｔに出力されたデータが「０」なら真の方向、「１」なら偽の方向）から次の動作決定及び実行命令まで実施する。
　しかしながら、本発明に係る不揮発性記憶装置は、そのような外部装置からの制御によって書き込みの全過程を行う装置に限られず、そのような外部装置の制御機能を内蔵した不揮発性記憶装置として実現してもよい。具体的には、図２４に示す別の不揮発性記憶装置２６０の様に、書込みデータを格納したデータ入力回路２１５の出力とセンスアンプの読出しデータを格納したデータ出力回路２０５の出力を、メモリコントローラ２６２を介して制御回路２６１へ入力し、前記外部装置が行っていた動作判定や実行命令等をメモリコントローラ２６２が代わって実行し、メモリコントローラ２６２の下で制御回路２６１が制御を行うことで、これまでの全ての図面におけるフローチャートに示す書込みの開始から完了まで（つまり、低抵抗安定化書き込み、ベリファイ読み出し、判断を含む全ての処理）を一貫して不揮発性記憶装置２６０で実行することも可能である。この場合、書込みの開始から完了までを不揮発性記憶装置内で実行されるので、外部装置を介する場合に比べ、書込み完了時間が短縮されるという効果がある。
　（実施の形態５）
　次に、低抵抗安定化書込み電圧を簡易に設定できる本発明の実施の形態５における抵抗変化素子の書き込み方法及び不揮発性記憶装置について説明する。
　前記実施の形態４における、ベリファイ読み出し付加による低抵抗安定化書込みは、ハーフＬＲ状態を正常な低抵抗状態にするための正パルス(Ｖｐ)の最適な高抵抗化閾値電圧Ｖｔｌが不明な為、正パルス(Ｖｐ)のスイープを、高抵抗化閾値電圧Ｖｔｌよりも十分低い値からスタートさせている。その為、図２１あるいは図２３のフローチャートにおいて、処理を繰り返す回数が多くなり、低抵抗状態を設定する時間が長くなるといった課題が生じ、また、Ｖｔｌ付近の抵抗変化が急峻な為（Ｖｔｌ付近のピーク電流の電圧幅は０．４Ｖ程度）、前記実施の形態４に記載の様なベリファイを用いた方法では、制御が難しいといった課題が生じる。
　我々発明者らは、本課題を解決すべく、低抵抗安定化書込み時の正パルスの最適な電圧値Ｖｔｌを事前に知る方法について検討した。
　上記課題を解決する為に、図１に示す様な２端子で構成される単体の抵抗変化素子の特徴的な特性に注目した。
　図２５（ａ）、図２５（ｂ）は単体の抵抗変化素子に対するパルスＶ－Ｉ特性グラフを示す。図２５（ａ）は、特性タイプ２の抵抗変化素子特性であり、図２５（ｂ）は、特性タイプ１の抵抗変化素子特性である。低抵抗状態から高抵抗状態へ変化する閾値電圧Ｖｔｒｌは、図２５（ａ）、図２５（ｂ）何れの特性も２．０（Ｖ）程度であり、これより大きい電圧のパルスを印加すると高抵抗状態に変化している。図２５（ａ）の特性タイプ２においては、電圧Ｖｔｒｌ時に最小の低抵抗状態となっている。
　我々発明者らは、数々のサンプルの本特性グラフを取得する中で、前記低抵抗状態から高抵抗状態へ変化する高抵抗化閾値電圧Ｖｔｒｌの大きさが、低抵抗化のための負パルス電圧（－Ｖｐｒｌ）の大きさと概ね同じであることに気付いた。つまり、式１の関係にある。
　｜Ｖｔｒｌ｜＝｜－Ｖｐｒｌ｜　・・・・・式１
　従って、Ｖｔｒｌの電圧の大きさは、その前に低抵抗化させた時に印加した負パルス電圧の大きさから決定することができ、抵抗変化素子単体の場合は、Ｖｔｒｌ＝｜－Ｖｐｒｌ｜となる。
　図２６は単体の抵抗変化素子に対し、下部電極を基準にパルス電圧Ｖｐを印加したときの、抵抗変化書込み時のパルス電圧Ｖｐとパルス電流Ｉとの関係を表すＶ－Ｉ特性グラフを示す。最初、高抵抗（ＨＲ）状態（Ｏ点）にある抵抗変化素子に上部電極を基準に下部電極に電圧｜Ｖｐ｜の大きさのパルスを印加（特性グラフは下部電極を基準として示されるので印加電圧は－Ｖｐ）する。印加電圧の大きさを図中の（i）に示すように負側に大きくすると、ある電圧（Ａ点）の大きさを越えると低抵抗（ＬＲ）化の抵抗変化が起こり、図中の（ii）の特性を示す。このときパルス電圧の大きさ｜－Ｖｐｒｌ｜（特性グラフでは－Ｖｐｒｌ）を最大印加電圧として、低抵抗化をＢ点で停止させる。次に、パルス電圧の大きさを小さくして行くと、低抵抗状態は変化しないので、オーミックな特性（図中の（iii））を示しＯ点に至る。更に、下部電極を基準に上部電極に電圧｜Ｖｐ｜の大きさのパルスを印加（特性グラフは下部電極を基準として示されるので印加電圧は＋Ｖｐ）する。印加電圧の大きさを図中の（iv）に示すように正側に大きくして行くと、Ｖｔｒｌ（Ｃ点）を越えた電圧から高抵抗化（ＨＲ）の抵抗変化が起こってＤ点に至り、図中の（v）の特性を示す。その後パルス電圧の大きさをＡ点まで低下させても高抵抗状態は変わらず、図中の（vi）に示す特性となる。
　この様に、パルス印加電圧を変化させながら書き換え時のＶ－Ｉ特性を取得すると、その抵抗変化によって、（i）～（vi）に示すヒステリシス特性を示す。
　この時、低抵抗化の最大電圧｜－Ｖｐｒｌ｜を印加した時の抵抗変化素子に流れる電流は－Ｉｐｒｌとし、低抵抗状態から高抵抗状態へ抵抗変化が開始される高抵抗化開始電圧（高抵抗化閾値電圧）Ｖｔｒｌを印加した時の抵抗変化素子に流れる電流はＩｔｒｌとする。
　本抵抗変化素子に関して、低抵抗変化時の最小電圧の大きさ｜－Ｖｐｒｌ｜と高抵抗化開始電圧の大きさ｜Ｖｔｒｌ｜がほぼ同じであるという特徴は先に述べた通りで、更に、低抵抗変化時の最大電圧｜－Ｖｐｒｌ｜を印加した時の電流の大きさ｜－Ｉｐｒｌ｜と高抵抗化開始電圧Ｖｔｒｌを印加した時の電流の大きさ｜Ｉｔｒｌ｜は同じであるという特徴も備えていることに気付いた。つまり式２の関係にある。
　｜Ｉｔｒｌ｜＝｜－Ｉｐｒｌ｜　・・・・・式２
　つまり、低抵抗状態から高抵抗状態への抵抗変化が開始される高抵抗化開始電圧の大きさ及びその時の電流の大きさは、低抵抗化を行った時に印加したパルス電圧の大きさ及びその時の電流の大きさと同じになる、といった特徴を有する。ここで、上述したように、高抵抗化開始電圧Ｖｔｒｌは、負の電圧を印加してハーフＬＲ状態となった抵抗変化素子を低抵抗状態に遷移させるＬＲ安定化書き込み（低抵抗安定化書き込み）のために印加する正の電圧に相当する。よって、低抵抗化（ハーフＬＲ化を含む）時に抵抗変化素子に流れた電流と同じ値で、かつ、逆方向の電流が流れるような正の電圧を抵抗変化素子に印加することで、ハーフＬＲ状態から正常な低抵抗状態に確実に遷移させることができる。
　図２の抵抗変化素子１０ａを用いた１Ｔ１Ｒ型のメモリセル１０５においても、抵抗変化素子１０ａは関係式１及び関係式２の特徴を有するので、図３においてメモリセル１０５における低抵抗安定化書込み時の正パルスの最適な電圧値Ｖｔｌ（高抵抗状化閾値電圧でもある）は、抵抗変化素子１０ａとトランジスタ１０４との書き込み時の動作点解析から求めることができる。
　図２７（ａ）、図２７（ｂ）に抵抗変化素子１０ａとトランジスタ１０４との書き込み時の動作点解析グラフを示す。横軸は図２に示すメモリセル１０５の端子Ｕ、Ｓ間にかかる電圧（端子Ｕを基準として端子Ｓに印加される電圧）、縦軸は端子Ｕ、Ｓ間に流れる電流（端子Ｓから端子Ｕに流れる電流）を表す。図２７（ａ）は、図２８（ａ）に示す様に、メモリセル１０５のゲート端子Ｇに電圧Ｖｇ、Ｕ端子をグランドＧＮＤ、Ｓ端子に電圧Ｖｅを印加した場合の動作点解析特性図である。つまり、図２７（ａ）は、抵抗変化素子に負の電圧を印加して低抵抗化する際の動作点解析特性図である。なお、図２８（ａ）は電圧Ｖｅが上側になる様に、図２８（ｂ）を上下反転させた構成図となっている。図２７（ａ）において、実線は抵抗変化素子１０ａの抵抗変化時の電圧－電流特性であり、抵抗変化素子は、抵抗変化時の抵抗変化素子１０ａの２端子間電圧が抵抗変化閾値電圧を超える電圧が印加されると終始ＶＲが一定となる様に抵抗値が変化する特性を有している。点線はトランジスタ１０４の電圧－電流特性であり、動作点解析を見やすくする為にトランジスタのグラフ線（点線）を電圧方向に反転させ、更に基点をＶｅに合わせている。このとき抵抗変化素子１０ａの特性とトランジスタ１０４の特性との交点がメモリセル１０５のＵ－Ｓ端子間に流れるセル電流Ｉｃｅｌｌである。
　図２７（ｂ）は、図２８（ａ）とは電流の向きが逆の図２８（ｂ）（構成図を図２７（ａ）に対し上下反転）に示すバイアス印加方向で、メモリセル１０５のゲート端子Ｇに電圧Ｖｇ、Ｓ端子をグランドＧＮＤ、Ｕ端子に正電圧ＶＬＲＭＡＸ（上述した高抵抗化閾値電圧Ｖｔｌ、つまり、ハーフＬＲ状態の抵抗変化素子の抵抗が最も低くなる電圧）を印加した場合の動作点解析特性図である。つまり、図２７（ｂ）は、抵抗変化素子に正の電圧を印加して低抵抗の安定化書き込み（ＬＲ追加書き込み）をする際の動作点解析特性図である。実線は抵抗変化素子１０ａの電圧－電流特性で、その傾きは前記関係式１及び式２の理由により図２７（ａ）の抵抗変化素子と同一で、その特性線を電圧方向に反転させ、基点をＶＬＲＭＡＸに合わせている。点線はトランジスタ１０４の電圧－電流特性である。このとき抵抗変化素子１０ａの特性とトランジスタ１０４の特性との交点がメモリセル１０５のＵ－Ｓ端子間に流れるセル電流Ｉｃｅｌｌである。
　つまり、パルス電圧Ｖｅを印加して低抵抗化書き込みを実施する時は、図２７（ａ）の書き換え時の動作点解析図に示す様に、セル電流はＩｃｅｌｌが流れる。本パルス電圧Ｖｅを印加後の低抵抗状態のメモリセルに対して、先の低抵抗化書き込みとは逆極性のバイアスを印加する場合、図２８（ｂ）に示す様に、前記関係式２に従ってその時のセル電流が先の低抵抗化書き込み時と同一（つまり、Ｉｃｅｌｌ）となる様にメモリセルにパルス電圧Ｖｐを設定（ここではＶＬＲＭＡＸに設定）した場合、その電圧がメモリセル１０５の高抵抗化開始電圧Ｖｔｌとなる。
　この様に、低抵抗化書込み時の印加電圧からメモリセル１０５における低抵抗安定化書込み時の正パルスの最適な電圧値Ｖｔｌを求めることができる。
　以上の様な手段により、低抵抗安定化書込み時の正パルスの電圧が求まるので、低抵抗化書込みの電圧フローは図２９に示すように単純化することが出来る。つまり、（１）最初に処理４１０にて負電圧Ｖｅのパルス印加による低抵抗化書込みを実施し、（２）次に特性タイプ２のハーフＬＲの状態に変化した場合を想定して、前記手段（つまり、低抵抗化書き込み時のセル電流と同一の値のセル電流を流す正の電圧を求める手法）によって求めた正電圧Ｖｔｌのパルス印加による低抵抗安定化書込み４２０を実施する。正電圧Ｖｔｌは前記手段によって求めた正常な低抵抗状態に変化させる最適な電圧を設定するので、低抵抗安定化書込み４２０は一回のみの実施にて書込みは完了する。
　更に、低抵抗安定化書込み４２０を実施するか否かの判断を行うベリファイ判断処理４１１を挿入した低抵抗化書込みのフローチャートを図３０に示す。図３０のフローチャートは、
（１）最初に処理４１０にて負電圧Ｖｅのパルス印加による低抵抗化書込みを実施し、
（２）次に判断処理４１１にて、低抵抗状態に変化したかを判定する為のベリファイ読出しをセンスアンプ２０４にて行い、セル電流が判定レベルＩＬＲｄｅｔ以上であるかをベリファイ読出しの論理値結果を出力する端子Ｄｏｕｔ出力データにて判断する。セル電流が、判定レベルＩＬＲｄｅｔ以上の場合は、センスアンプの判定結果として「０」のデータが出力端子Ｄｏｕｔから出力され（処理４１１で「真」となり）、外部措置により低抵抗化書込みが終了となるので「真」の方向へ進み、判定レベルＩＬＲｄｅｔ以下の場合は。特性タイプ２となっているのでセンスアンプの判定結果として「１」のデータが出力端子Ｄｏｕｔから出力され（処理４１１で「偽」となり）、外部措置により「偽」の方向へ進め、
（３）前記手段によって求めた正電圧Ｖｔｌのパルス印加による低抵抗安定化書込みの処理４２０を実施する。ここでも正電圧Ｖｔｌは前記手段によって求めた正常な低抵抗状態に変化させる最適な電圧を設定するので、低抵抗安定化書込み４２０は一回のみの実施にて書込みは完了する。
　この様に、ベリファイ判断処理を実施することで、特性タイプ１のメモリセルの場合は追加書込み（低抵抗安定化書込み）を省略することが出来るので、全書込み時間を短縮することが可能となる。
　なお、図２９においては、特性タイプ２のハーフＬＲの状態に変化した場合を想定して正常な低抵抗状態に変化させる為の最適な正パルス電圧を設定する方法について述べたが、処理４１０にて負電圧Ｖｅのパルス印加による低抵抗化書込みを実施した後の高抵抗化書込み時の正パルス電圧を設定する方法にも適用可能で、その場合は、前記手段により求めた電圧Ｖｔｌよりも僅かに高い電圧（例えばＶｔｌよりも０．５Ｖ高い、Ｖｔｌ＋０．５Ｖの電圧）に設定して、正電圧のパルス印加による高抵抗化書込みを実施してもよい。
　更に我々発明者らは、前記手段の低抵抗化書込みパルス電圧から、選択されたメモリセルに含まれる抵抗変化素子に対して低抵抗化書き込みのための負の電圧が印加されたときに当該抵抗変化素子に流れる電流と同じ値の電流を逆方向に流すのに必要な正の電圧が当該抵抗変化素子に印加されるように、当該メモリセルに低抵抗安定化書込みパルス電圧を出力する回路を考案した。通常、１Ｔ１Ｒ型メモリセルに、逆向きに同じ電圧を印加するとメモリセルのトランジスタに発生する自己基板バイアス効果により、メモリセルに流れる電流は異なったものとなり、低抵抗化時と同じ値の電流を逆向きに流す事は困難である。
　図３１に、低抵抗（ＬＲ）化用電源２１２を電源とするパルス電圧発生回路５１４、前記パルス電圧発生回路５１４の出力電圧を入力とする低抵抗安定化書込み用電源２１４、前記低抵抗安定化書込み用電源２１４の出力と同じ値の電圧を出力するバッファアンプ５１２、前記バッファアンプ５１２の出力を入力電源とするドライバ５１３より構成される低抵抗安定化書き込み部の一例を示す。パルス電圧発生回路５１４は低抵抗安定化書込みパルス電圧を発生する。前記低抵抗安定化書き込み部は、ＬＲ化用電源２１２からの電源に基づいて、選択部（行選択回路２０８、列選択回路２０３）で選択されたメモリセルに含まれる抵抗変化素子に対して低抵抗化書き込みための負の電圧が印加されたときに当該抵抗変化素子に流れる電流と同じ値の電流を逆方向に流すのに必要な正の電圧が当該抵抗変化素子に印加されるように、当該メモリセルに電圧を印加する回路である。
　このパルス電圧発生回路５１４は、低抵抗状態における抵抗変化素子の抵抗値と同じ抵抗値をもつ抵抗素子（固定抵抗５０３及び５０５）とスイッチ素子（Ｎチャネルトランジスタ５０２及び５０６）とが、それぞれ、直列に接続された擬似メモリセル回路５０７及び５０８と、ＬＲ化用電源２１２からの電源を入力とし、低抵抗化時に選択メモリセルに印加する電圧と同じ値の電圧を、擬似メモリセル回路５０７に印加する第１バッファアンプ（差動増幅回路５００）と、擬似メモリセル回路５０７に流れる電流と同じ値の電流を発生し、発生した電流を擬似メモリセル回路５０８に印加するカレントミラー回路（Ｐチャネルトランジスタ５０１及び５０４）と、擬似メモリセル回路５０８の両端に生じた電圧を入力とし、電流増幅をすることにより、入力電圧と同じ値の電圧を出力する第２バッファアンプ（差動増幅回路５１１）と、第２バッファアンプ（差動増幅回路５１１）から出力された電圧を、複数の分圧比から選択された一つの分圧比で分圧して出力する低抵抗安定化書込み用電源２１４と、低抵抗安定化書込み用電源２１４から出力される電圧を入力とし、電流増幅をすることにより、入力電圧と同じ値の電圧を出力する第３バッファアンプ（差動増幅回路５１２）と、第３バッファアンプ（差動増幅回路５１２）から出力される電圧をもつパルスを発生する３状態ドライバ５１３とを有する。
　なお、擬似メモリセル回路５０７及び５０８では、抵抗素子（固定抵抗５０３及び５０５）の一の端子とスイッチ素子（Ｎチャネルトランジスタ５０２及び５０６）の一の端子とが、それぞれ、接続されているとすると、第１バッファアンプ（差動増幅回路５００）は、擬似メモリセル回路５０７を構成する抵抗素子（固定抵抗５０３）の他の端子を基準にスイッチ素子（Ｎチャネルトランジスタ５０２）の他の端子に対して電圧を印加し、カレントミラー回路（Ｐチャネルトランジスタ５０１及び５０４）は、擬似メモリセル回路５０８を構成する抵抗素子（固定抵抗５０５）の他の端子からスイッチ素子（Ｎチャネルトランジスタ５０６）の他の端子に向けて電流が流れるように、電流を印加する。
　図３１において、トランジスタ５０１と５０４はＰチャネルＭＯＳトランジスタ、トランジスタ５０２と５０６はメモリセル１０５内のトランジスタ１０４と同一ゲート長ゲート幅サイズのＮチャネルＭＯＳトランジスタ、抵抗５０３と５０５は正常な低抵抗状態の抵抗変化素子１０ａと同じ抵抗値のポリシリコン又は半導体基板上の拡散層で構成される配線で構成した固定抵抗である。
　擬似メモリセル回路５０７は、Ｎチャネルトランジスタ５０２と固定抵抗５０３とを直列接続した回路であり、メモリセル１０５の抵抗変化素子１０ａを固定抵抗５０３に置き換えた構成を有し、図２８（ａ）のメモリセルが高抵抗状態から低抵抗状態に変化する場合と同じ電流方向となる接続形態として、固定抵抗５０３側の他端がグランドに接続され、Ｎチャネルトランジスタ５０２側の一端に低抵抗化のための電圧が印加され接続構成であり、その抵抗状態は、抵抗変化素子が低抵抗状態に変化した時に相当する。つまり、抵抗変化素子とＮチャネルトランジスタとを備えたメモリセルに低抵抗化のために電圧を印加した時、抵抗変化素子が高抵抗状態から低抵抗状態に変化し、低抵抗状態に変化した後のメモリセルに流れる電流値を第１の電流値とするとき、擬似メモリセル回路５０７には、固定抵抗５０３の他端側である第１の端子を基準として、Ｎチャネルトランジスタ５０２の、固定抵抗５０３と接続されていない他端の拡散層端子である第２の端子に低抵抗化のための電圧を印加した時、第１の電流値と概ね等しい電流が流れる。
　一方、擬似メモリセル回路５０８は、Ｎチャネルトランジスタ５０６の拡散層の一端と、抵抗値が５０３と等しい固定抵抗５０５の一端とが接続された直列接続形態であり、Ｎチャネルトランジスタ５０６の拡散層の他端（前記第２の端子）がグランドに接続され、メモリセルの抵抗変化素子１０ａが固定抵抗５０５に置き換えられた図２８（ｂ）と同一接続（擬似メモリセル回路５０７を上下反転させた逆接続構成）の回路である。
　差動増幅回路５００は、Ｐチャネルトランジスタ５０１の電流量Ｉｃｅｌｌを調整してノードＮｅを低抵抗（ＬＲ）化書込み電圧Ｖｅに維持するための差動回路（オペアンプ）で、＋端子（非反転入力端子）にＬＲ化用電源２１２の出力ノードＮｉが接続され（ＬＲ化用電圧Ｖｅが入力され）、－端子（反転入力端子）にはノードＮｅをフィードバック接続されている。
　カレントミラー回路を構成するＰチャネルトランジスタ５０４のゲートはＰチャネルトランジスタ５０１のゲートと同様に差動増幅回路５００の出力に接続されているので、Ｐチャネルトランジスタ５０４のソース－ドレイン間電流はＰチャネルトランジスタ５０１のソース－ドレイン間電流と同一のＩｃｅｌｌが流れる。つまり、擬似メモリセル回路５０７にはノードＮｅにＬＲ化用電圧Ｖｅが印加されてＩｃｅｌｌが流れ、擬似メモリセル回路５０８にも同じＩｃｅｌｌ電流が流れ、ノードＮｐに電圧Ｖｏが発生する。本構成は図２８（ａ）と同様の擬似メモリセル回路５０７に電圧Ｖｅを印加し、その時に流れる電流Ｉｃｅｌｌと同じ電流量を図２８（ｂ）と同様の擬似メモリセル回路５０８に流したときの電圧がＶｏとしてノードＮｐに出力されるので、図２７の特性関係を回路化したものであり、出力電圧ＶｏはＶＬＲＭＡＸとなる。つまり、メモリセルに含まれる抵抗変化素子を低抵抗化するために負の電圧が印加されたときに当該抵抗変化素子に流れる電流と同じ値の電流で、かつ、逆方向の電流を当該抵抗変化素子に流すのに必要な正の電圧が得られる。
　前記ノードＮｐに発生した電圧Ｖｏをそのまま書込み回路２０６の出力（出力端子ＤＴの電圧）として使用するには、電流能力が小さい。また、電圧Ｖｏは図７のＶｔｌ（最大電流となるパルス電圧）となるが、Ｖｔｌより僅かに低い電圧からスタートして図２１のフローチャートに示される手順を実施する場合も想定して、更に回路を付加している。
　具体的には、図２１のフローチャートに示される処理を実行する為に、低抵抗安定化書込み用電源２１４を備え、その入力電源Ｖｐｐは、差動増幅回路５１１により電圧Ｖｏを電流増幅した同電位の電圧としている。容量２３７は差動増幅回路５１１の出力電圧の安定化を高める為の平滑容量である。低抵抗安定化書込み用電源２１４の出力電圧は電圧選択スイッチ２３１により、電圧Ｖｏ以下の電圧を選択的に出力し、それを差動増幅回路５１２にて電流増幅し、パルス発生用の３状態ドライバ５１３に供給する。
　従って本構成により、パルス電圧発生回路５１４により、高抵抗状態に変化する直前の電圧Ｖｏを生成することができ、更に、Ｖｏ以下の電圧に変換した電圧パルスを供給することが可能となる。つまり、この電圧Ｖｏは、ハーフＬＲ状態となった抵抗変化素子を確実に低抵抗化する（低抵抗安定化書き込みをする）ために抵抗変化素子に印加する正の電圧である。なお、低抵抗安定化書込み用電源２１４の出力Ｖ３Ｇを図１１と同様の低抵抗安定化書込み回路２３６に入力した書込み回路構成としても良い。
　また、Ｐチャネルトランジスタ５０１のゲート端子と前記Ｐチャネルトランジスタ５０４のゲート端子とを接続したカレントミラー構成において、前記Ｐチャネルトランジスタ５０４の電流能力を前記Ｐチャネルトランジスタ５０１の電流能力より大きくし、ノードＮｐに出力される電圧ＶｏがＬＲ化用電圧Ｖｅより高くなる様に構成しても良い。この場合、ノードＮｐに出力される電圧Ｖｏを基準電圧として、低抵抗状態から高抵抗状態に変化させる高抵抗化書込み時のパルス電圧を発生することも可能となる。
　また、前記抵抗素子の一端と前記Ｎチャネルトランジスタの拡散層の一端とを接続した構成の前記擬似メモリセルは、前記第１の端子を前記抵抗素子の他端と接続し、前記第２の端子を前記Ｎチャネルトランジスタの拡散層の他端と接続した形態で構成されるとしているが、前記第２の端子を前記抵抗素子の他端と接続し、前記第１の端子を前記Ｎチャネルトランジスタの拡散層の他端と接続した形態で構成されてもよい。第１バッファアンプ（差動増幅回路５００）は、擬似メモリセル回路５０７を構成する抵抗素子（固定抵抗５０３）の他の端子を基準にスイッチ素子（Ｎチャネルトランジスタ５０２）の他の端子に対して電圧を印加し、カレントミラー回路（Ｐチャネルトランジスタ５０１及び５０４）は、擬似メモリセル回路５０８を構成する抵抗素子（固定抵抗５０５）の他の端子からスイッチ素子（Ｎチャネルトランジスタ５０６）の他の端子に向けて電流が流れるように、電流を印加する構成としていたが、これとは逆に、第１バッファアンプ（差動増幅回路５００）は、擬似メモリセル回路５０７を構成するスイッチ素子（Ｎチャネルトランジスタ５０２）の他の端子を基準に抵抗素子（固定抵抗５０３）の他の端子に対して電圧を印加し、カレントミラー回路（Ｐチャネルトランジスタ５０１及び５０４）は、擬似メモリセル回路５０８を構成するスイッチ素子（Ｎチャネルトランジスタ５０６）の他の端子から抵抗素子（固定抵抗５０５）の他の端子に向けて電流が流れるように、電流を印加する構成としてもよい。すなわち、擬似メモリセル回路５０７では、Ｎチャネルトランジスタ５０２の他方の拡散層端子（ソース）を基準電圧（グランド）に接続し、固定抵抗５０３の他方の端子をノードＮｅに接続し、擬似メモリセル回路５０８では、Ｎチャネルトランジスタ５０６の他方の拡散層端子（ドレイン）をノードＮｐに、固定抵抗５０５の他方の端子を基準電圧（グランド）に接続する構成でもよい。
　また、擬似メモリセル回路５０７及び５０８内の抵抗素子は固定抵抗素子として説明したが、メモリセルと同様の抵抗変化素子で構成し、その抵抗値を、抵抗変化素子の低抵抗状態における抵抗値に設定しても良い。
　本回路により、低抵抗化書込みパルス電圧Ｖｅが変わってもそれに対応した低抵抗安定化書込みパルス電圧ＶＬＲＭＡＸを自動的に設定することが可能となる。
　また、本実施の形態は１Ｔ１Ｒ型のメモリセルを中心に説明してきたが、メモリセルの抵抗変化は抵抗変化素子によって行われるので、ヒューズ素子等への適用を目的とした抵抗変化素子単体の記憶装置においても同様の特性が考えられ、図１６Ａ、図１６Ｂ、図１９、図２０又は図２３に示す状態遷移図やフローチャートと同様な書換えシーケンスを実施すること可能である。
　また、単体の抵抗変化素子のメモリセルに対する低抵抗安定化書込み用のパルス電圧発生回路は図２５の抵抗変化素子単体の特性の特徴説明から分かるように、図３１の擬似メモリセル回路５０７と５０８を単体の抵抗素子として置き換えた形態とすることで同様の効果を発揮する。
　更に、抵抗変化素子と整流素子（双方向ダイオード等）を直列接続したメモリセル又は擬似メモリセルにおいても同様の手法や回路が適用できることは言うまでもない。
　また、本発明は、本実施の形態における不揮発性記憶装置として実現できるだけでなく、この不揮発性記憶装置におけるデータ書き込みの制御という観点から見ることで、抵抗変化素子に対するデータの書き込み方法として実現することもできる。つまり、本発明は、第１電極及び第２電極を備え、第１及び第２電極間に印加する電圧の極性に応じて高抵抗状態と低抵抗状態とを可逆的に遷移する抵抗変化素子に対するデータの書き込み方法であって、抵抗変化素子とスイッチ素子とが直列に接続された複数のメモリセルから構成されるメモリセルアレイの中から、少なくとも１つのメモリセルを選択する選択ステップと、抵抗変化素子を高抵抗状態にするための高抵抗化用電源からの電源に基づいて、選択ステップで選択されたメモリセルに含まれる抵抗変化素子を高抵抗状態にするのに必要な正の電圧が当該抵抗変化素子の第１電極を基準に第２電極に対して印加されるように、当該メモリセルに電圧を印加する高抵抗化書き込みステップと、抵抗変化素子を低抵抗状態にするための低抵抗化用電源からの電源に基づいて、選択ステップで選択されたメモリセルに含まれる抵抗変化素子を低抵抗状態にするのに必要な負の電圧が当該抵抗変化素子の第１電極を基準に第２電極に対して印加されるように、当該メモリセルに電圧を印加する低抵抗化書き込みステップと、低抵抗化用電源からの電源に基づいて、選択ステップで選択されたメモリセルに含まれる抵抗変化素子に対して低抵抗化書き込みステップによって負の電圧が印加されたときに当該抵抗変化素子に流れる電流と同じ値の電流を当該抵抗変化素子の第２電極から第１電極に流すのに必要な正の電圧が当該抵抗変化素子の第１電極を基準に第２電極に対して印加されるように、当該メモリセルに電圧を印加する低抵抗安定化書き込みステップとを有する。
　以上、本発明に係る抵抗変化素子の書き込み方法及び不揮発性記憶装置について、実施の形態１～５に基づいて説明したが、本発明は、これらの実施の形態に限定されるものではない。本発明の主旨を逸脱しない範囲で、これらの実施の形態に対して当業者が思いつく各種変形を施して得られる変形例や、これらの実施の形態における各構成要素を任意に組み合わせて実現される形態も、本発明に含まれる。
　以上説明したように、本発明に係る抵抗変化型不揮発性記憶素子の書き込み方法及び抵抗変化型不揮発性記憶装置は、抵抗変化型不揮発性記憶装置を構成する抵抗変化素子を用いた１Ｔ１Ｒ型メモリセル等のメモリセルの低抵抗状態と高抵抗状態の抵抗変化ウィンドウを最大限に設定可能な手法及び回路であり、低抵抗状態の安定化を実現することができるので、例えば、メモリの読出し高速化や安定化、更には歩留り向上を実現するのに有用である。また、ヒューズ素子の代わりとしての状態記憶回路にも有用である。
　１０ａ、１０ｂ、１０ｃ　抵抗変化素子（抵抗変化型不揮発性記憶素子）
　１１　上部電極
　１２　酸化層
　１３　抵抗変化層
　１４ｐ、１４ｔ　下部電極
　１５　酸化層
  １０４　トランジスタ
　１０５　メモリセル
　２００　不揮発性記憶装置（抵抗変化型不揮発性記憶装置）
　２０１　メモリ本体部
　２０２　メモリセルアレイ
　２０３　列選択回路
　２０４　センスアンプ
　２０５　データ出力回路
　２０６　書き込み回路
　２０７　行ドライバ
　２０８　行選択回路
　２０９　アドレス入力回路
　２１０　制御回路
　２１１　書込み用電源
　２１２　低抵抗（ＬＲ）化用電源
　２１３　高抵抗（ＨＲ）化用電源
　２１４　低抵抗（ＬＲ）安定化書込み用電源
　２１５　データ入力回路
　２２１　ＬＲ化用基準電圧発生器
　２２２、２２５、５００、５１１、５１２　差動増幅回路
　２２４　ＨＲ化用基準電圧発生器
　２２６、２２７　３状態ドライバ
　２２９　印加電圧コントローラ
　２３１　電圧選択スイッチ群
　２３２、２４６、２４７、２４８、５０３、５０５　固定抵抗
　２３３、５１３　ドライバ
　２３４、２４０、２４１、２４９、２５０、２５１、５０２、５０６　Ｎチャネルトランジスタ
　２３５、２４２、２４３、５０１、５０４　Ｐチャネルトランジスタ
　２３６　低抵抗安定化書込み回路
　２３７　平滑容量
　２４５　バッファ
　２６２　メモリコントローラ
　３００　メモリセル
　３０１　半導体基板
　３０２ａ、３０２ｂ　Ｎ型拡散層領域
　３０３ａ　ゲート絶縁膜
　３０３ｂ　ゲート電極
　３０４、３０６、３０８、３１０　ビア
　３０５、３０７、３１１　配線層
　３１７　トランジスタ
　５０７、５０８　擬似メモリセル回路

Claims (28)

  1. 　第１電極及び第２電極を備え、前記第１及び第２電極間に印加する電圧の極性に応じて高抵抗状態と低抵抗状態とを可逆的に遷移する抵抗変化型不揮発性記憶素子に対するデータの書き込み方法であって、
    　前記抵抗変化型不揮発性記憶素子を高抵抗状態にするために、前記第１電極を基準に前記第２電極に正の第１の電圧を印加する高抵抗化書き込みステップと、
    　前記抵抗変化型不揮発性記憶素子を低抵抗状態にするために、前記第１電極を基準に前記第２電極に負の第２の電圧を印加する低抵抗化書き込みステップと、
    　前記低抵抗化書き込みステップによって前記負の第２の電圧が印加された後に、前記第１電極を基準に前記第２電極に正の第３の電圧を印加することによって前記抵抗変化型不揮発性記憶素子を低抵抗状態にする低抵抗安定化書き込みステップと
    　を含む抵抗変化型不揮発性記憶素子の書き込み方法。
  2. 　前記低抵抗化書き込みステップによる負の第２の電圧印加によって、前記抵抗変化型不揮発性記憶素子の抵抗値は、前記高抵抗状態における抵抗値である高抵抗値と前記低抵抗状態における抵抗値である低抵抗値との間の中間低抵抗値に変化する場合があり、
    　前記低抵抗安定化書き込みステップでは、前記抵抗変化型不揮発性記憶素子の抵抗値を、前記中間低抵抗値から前記低抵抗値に変化させる
    　請求項１記載の抵抗変化型不揮発性記憶素子の書き込み方法。
  3. 　前記低抵抗安定化書き込みステップでは、段階的に上昇する正の電圧を印加する
    　請求項２記載の抵抗変化型不揮発性記憶素子の書き込み方法。
  4. 　前記低抵抗安定化書き込みステップでは、段階的に上昇する正の電圧を印加することで、前記抵抗変化型不揮発性記憶素子の抵抗値を、前記中間低抵抗値から前記低抵抗値を経て前記高抵抗値に変化させる
    　請求項３記載の抵抗変化型不揮発性記憶素子の書き込み方法。
  5. 　前記低抵抗安定化書き込みステップでは、予め定められた前記正の第３の電圧を１回だけ印加することによって、前記抵抗変化型不揮発性記憶素子の抵抗値を、前記中間低抵抗値から前記低抵抗値に変化させる
    　請求項２記載の抵抗変化型不揮発性記憶素子の書き込み方法。
  6. 　前記予め定められた正の第３の電圧は、前記抵抗変化型不揮発性記憶素子の抵抗値が、低抵抗状態にある前記抵抗変化型不揮発性記憶素子がとり得る低抵抗値のうち最小の低抵抗値となるために印加すべき電圧以下である
    　請求項５記載の抵抗変化型不揮発性記憶素子の書き込み方法。
  7. 　さらに、前記低抵抗化書き込みステップによって負の電圧が印加された後における前記抵抗変化型不揮発性記憶素子の抵抗値が前記低抵抗値であるか否かを判断する確認ステップを含み、
    　前記低抵抗安定化書き込みステップは、前記確認ステップで前記抵抗変化型不揮発性記憶素子の抵抗値が前記低抵抗値でないと判断された場合にだけ行われる
    　請求項２～６のいずれか１項に記載の抵抗変化型不揮発性記憶素子の書き込み方法。
  8. 　さらに、製造直後の前記抵抗変化型不揮発性記憶素子に対して前記高抵抗化書き込みステップ及び前記低抵抗化書き込みステップのいずれも行われていない場合に、前記抵抗変化型不揮発性記憶素子の抵抗値を前記高抵抗値以上の高抵抗値からそれよりも低い抵抗値に変化させるために、前記第１電極を基準に前記第２電極に負の電圧を印加するフォーミングステップを含み、
    　前記低抵抗安定化書き込みステップは、前記フォーミングステップに続いて行われる
    　請求項２～７のいずれか１項に記載の抵抗変化型不揮発性記憶素子の書き込み方法。
  9. 　前記第３の電圧は、前記低抵抗化書き込みステップによって前記負の第２の電圧が印加されたときに前記抵抗変化型不揮発性記憶素子に流れる電流と同じ値の電流を当該抵抗変化型不揮発性記憶素子の第２電極から第１電極に流すのに必要な電圧である
    　請求項１又は２記載の抵抗変化型不揮発性記憶素子の書き込み方法。
  10. 　第１電極及び第２電極を備え、前記第１及び第２電極間に印加する電圧の極性に応じて高抵抗状態と低抵抗状態とを可逆的に遷移する抵抗変化型不揮発性記憶素子に対して、製造直後の初期状態から、記憶素子として使用できる状態に変化させる初期化方法であって、
    　製造直後の初期状態にある抵抗変化型不揮発性記憶素子に対して、その抵抗値を下げるために、前記第１電極を基準に前記第２電極に負の第４の電圧を印加するフォーミングステップと、
    　前記フォーミングステップによって前記負の第４の電圧が印加された後に、前記第１電極を基準に前記第２電極に正の電圧を印加することによって前記抵抗変化型不揮発性記憶素子を低抵抗状態にする低抵抗安定化書き込みステップと
    　を含む抵抗変化型不揮発性記憶素子の初期化方法。
  11. 　前記フォーミングステップでは、前記負の第４の電圧を印加することによって、前記抵抗変化型不揮発性記憶素子の抵抗値を、前記高抵抗状態における抵抗値である高抵抗値よりも高い抵抗値から、前記高抵抗値と前記低抵抗状態における抵抗値である低抵抗値との間の中間低抵抗値に変化させ、
    　前記低抵抗安定化書き込みステップでは、前記抵抗変化型不揮発性記憶素子の抵抗値を前記中間低抵抗値から前記低抵抗値に変化させる
    　請求項１０記載の抵抗変化型不揮発性記憶素子の初期化方法。
  12. 　前記抵抗変化型不揮発性記憶素子は、複数個あり、
    　前記初期化方法はさらに、前記複数個の抵抗変化型不揮発性記憶素子から一つずつ順に選択していく選択ステップを含み、
    　前記フォーミングステップと前記低抵抗安定化書き込みステップとは、前記選択ステップで一つの抵抗変化型不揮発性記憶素子が選択される度に行われる
    　請求項１０又は１１記載の抵抗変化型不揮発性記憶素子の初期化方法。
  13. 　抵抗変化型不揮発性記憶素子にデータを記憶させる抵抗変化型不揮発性記憶装置であって、
    　第１電極及び第２電極を有し前記第１及び第２電極間に印加する電圧の極性に応じて高抵抗状態と低抵抗状態とを可逆的に遷移する抵抗変化型不揮発性記憶素子とスイッチ素子とが直列に接続された複数のメモリセルから構成されるメモリセルアレイと、
    　前記メモリセルアレイの中から、少なくとも１つのメモリセルを選択する選択部と、
    　前記抵抗変化型不揮発性記憶素子に対してデータを書き込むための電源を供給する書き込み用電源と、
    　前記書き込み用電源から供給される電源に基づいて、前記選択部で選択されたメモリセルに含まれる前記抵抗変化型不揮発性記憶素子に対してデータを書き込むための電圧を印加する書き込み回路とを備え、
    　前記書き込み用電源は、
    　前記抵抗変化型不揮発性記憶素子を高抵抗状態にするための電源を供給する高抵抗化用電源と、
    　前記抵抗変化型不揮発性記憶素子を低抵抗状態にするための電源を供給する低抵抗化用電源と、
    　前記抵抗変化型不揮発性記憶素子を追加的に安定な低抵抗状態にするための電源を供給する低抵抗安定化書き込み用電源とを有し、
    　前記書き込み回路は、
    　前記高抵抗化用電源からの電源に基づいて、前記選択部で選択されたメモリセルに含まれる前記抵抗変化型不揮発性記憶素子を高抵抗状態にするのに必要な正の第１の電圧が前記抵抗変化型不揮発性記憶素子の前記第１電極を基準に前記第２電極に印加されるように、当該メモリセルに電圧を印加する高抵抗化書き込み部と、
    　前記低抵抗化用電源からの電源に基づいて、前記選択部で選択されたメモリセルに含まれる前記抵抗変化型不揮発性記憶素子を低抵抗状態にするのに必要な負の第２の電圧が前記抵抗変化型不揮発性記憶素子の前記第１電極を基準に前記第２電極に印加されるように、当該メモリセルに電圧を印加する低抵抗化書き込み部と、
    　前記低抵抗化書き込み部による前記負の第２の電圧印加の後に、前記低抵抗安定化書き込み用電源からの電源に基づいて、前記選択部で選択されたメモリセルに含まれる前記抵抗変化型不揮発性記憶素子を低抵抗状態にするのに必要な正の第３の電圧が前記抵抗変化型不揮発性記憶素子の前記第１電極を基準に前記第２電極に印加されるように、当該メモリセルに電圧を印加する低抵抗安定化書き込み部とを有する
    　抵抗変化型不揮発性記憶装置。
  14. 　前記低抵抗安定化書き込み部は、前記低抵抗化書き込み部による前記負の第２の電圧印加によって前記抵抗変化型不揮発性記憶素子の抵抗値が前記高抵抗状態における抵抗値である高抵抗値と前記低抵抗状態における抵抗値である低抵抗値との間の中間低抵抗値に変化した場合に、前記正の第３の電圧印加によって前記抵抗変化型不揮発性記憶素子の抵抗値を前記中間低抵抗値から前記低抵抗値に変化させる
    　請求項１３記載の抵抗変化型不揮発性記憶装置。
  15. 　前記低抵抗安定化書き込み用電源は、複数の電圧から選択した１つの電圧を順に選択して供給することで、段階的に上昇する正の電圧を供給する
    　請求項１４記載の抵抗変化型不揮発性記憶装置。
  16. 　前記低抵抗安定化書き込み部は、前記低抵抗安定化書き込み用電源からの電源に基づいて段階的に上昇する正の電圧を前記抵抗変化型不揮発性記憶素子に印加することで、前記抵抗変化型不揮発性記憶素子の抵抗値を、前記中間低抵抗値から前記低抵抗値を経て前記高抵抗値に変化させる
    　請求項１５記載の抵抗変化型不揮発性記憶装置。
  17. 　前記低抵抗安定化書き込み用電源は、予め定められた正の電圧を供給し、
    　前記低抵抗安定化書き込み部は、前記低抵抗化書き込み部による前記負の第２の電圧印加の後に、前記低抵抗安定化書き込み用電源からの電源に基づいて前記予め定められた正の第３の電圧を１回だけ前記抵抗変化型不揮発性記憶素子に印加することによって、前記抵抗変化型不揮発性記憶素子の抵抗値を、前記中間低抵抗値から前記低抵抗値に変化させる
    　請求項１４記載の抵抗変化型不揮発性記憶装置。
  18. 　前記低抵抗安定化書き込み用電源は、前記予め定められた正の第３の電圧として、前記抵抗変化型不揮発性記憶素子の抵抗値が、低抵抗状態にある前記抵抗変化型不揮発性記憶素子がとり得る低抵抗値のうち最小の低抵抗値となるために印加すべき電圧以下である電圧を供給する
    　請求項１７記載の抵抗変化型不揮発性記憶装置。
  19. 　前記第３の電圧は、前記低抵抗化書き込み部によって前記負の第２の電圧が印加されたときに前記抵抗変化型不揮発性記憶素子に流れる電流と同じ値の電流を当該抵抗変化型不揮発性記憶素子の第２電極から第１電極に流すのに必要な電圧である
    　請求項１３又は１４記載の抵抗変化型不揮発性記憶装置。
  20. 　前記低抵抗安定化書き込み部は、
    　前記低抵抗状態における抵抗変化型不揮発性記憶素子の抵抗値と同じ抵抗値をもつ抵抗素子とスイッチ素子とが直列に接続された第１及び第２擬似メモリセルと、
    　前記低抵抗化用電源からの電源を入力とし、前記低抵抗化書き込み部が前記メモリセルを低抵抗化する時に印加する電圧と同じ値の電圧を、前記第１擬似メモリセルに印加する第１バッファアンプと、
    　前記第１擬似メモリセルに流れる電流と同じ値の電流を発生し、前記発生した電流を前記第２擬似メモリセルに印加するよう電流を制御する端子を有するカレントミラー回路と、
    　前記第２擬似メモリセルの両端に生じた電圧を入力とし、入力された前記電圧と同じ値の電圧を出力する第２バッファアンプとを有する
    　請求項１９記載の抵抗変化型不揮発性記憶装置。
  21. 　前記第１バッファアンプは、非反転入力端子が前記低抵抗化用電源に接続され、反転入力端子が第１擬似メモリセルに接続され、出力端子が前記カレントミラー回路における前記電流を制御する端子に接続された差動増幅回路である
    　請求項２０記載の抵抗変化型不揮発性記憶装置。
  22. 　前記第１及び第２擬似メモリセルでは、前記抵抗素子の一の端子と前記スイッチ素子の一の端子とが接続され、
    　前記第１バッファアンプは、前記第１擬似メモリセルを構成する抵抗素子の他の端子を基準に当該第１擬似メモリセルを構成するスイッチ素子の他の端子に対して、前記電圧を印加し、
    　前記カレントミラー回路は、前記第２擬似メモリセルを構成する抵抗素子の他の端子から当該第２擬似メモリセルを構成するスイッチ素子の他の端子に向けて電流が流れるように、前記電流を印加する
    　請求項２０記載の抵抗変化型不揮発性記憶装置。
  23. 　前記第１及び第２擬似メモリセルでは、前記抵抗素子の一の端子と前記スイッチ素子の一の端子とが接続され、
    　前記第１バッファアンプは、前記第１擬似メモリセルを構成するスイッチ素子の他の端子を基準に当該第１擬似メモリセルを構成する抵抗素子の他の端子に対して、前記電圧を印加し、
    　前記カレントミラー回路は、前記第２擬似メモリセルを構成するスイッチ素子の他の端子から当該第２擬似メモリセルを構成する抵抗素子の他の端子に向けて電流が流れるように、前記電流を印加する
    　請求項２０記載の抵抗変化型不揮発性記憶装置。
  24. 　前記第１及び第２擬似メモリセルに含まれるスイッチ素子は、ＭＯＳトランジスタであり、同一のゲート長及びゲート幅で構成されるゲートを有する
    　請求項２０記載の抵抗変化型不揮発性記憶装置。
  25. 　前記第１及び第２擬似メモリセルに含まれる抵抗素子は、ポリシリコン又は半導体基板上の拡散層で構成される配線で構成される
    　請求項２０記載の抵抗変化型不揮発性記憶装置。
  26. 　前記第１及び第２擬似メモリセルに含まれる抵抗素子は、前記低抵抗状態における抵抗変化型不揮発性記憶素子の抵抗値と同じ抵抗値に設定された可変抵抗素子である
    　請求項２０記載の抵抗変化型不揮発性記憶装置。
  27. 　前記カレントミラー回路は、ゲートどうしが接続された第１及び第２ＭＯＳトランジスタから構成され、
    　前記第１ＭＯＳトランジスタは、前記第１擬似メモリセルに接続され、
    　前記第２ＭＯＳトランジスタは、前記第２擬似メモリセルに接続され、前記第１ＭＯＳトランジスタよりも大きな電流能力を有する
    　請求項２０記載の抵抗変化型不揮発性記憶装置。
  28. 　前記低抵抗安定化書き込み部はさらに、
    　前記第２バッファアンプから出力された電圧を、複数の分圧比から選択された一の分圧比で分圧して出力する低抵抗安定化書き込み用電源と、
    　前記低抵抗安定化書き込み用電源から出力される電圧を入力とし、入力された前記電圧と同じ値の電圧を出力する第３バッファアンプとを有する
    　請求項２０記載の抵抗変化型不揮発性記憶装置。
PCT/JP2010/003015 2009-04-27 2010-04-27 抵抗変化型不揮発性記憶素子の書き込み方法及び抵抗変化型不揮発性記憶装置 WO2010125805A1 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
CN201080001861.1A CN102067234B (zh) 2009-04-27 2010-04-27 电阻变化型非易失性存储元件的写入方法和电阻变化型非易失性存储装置
US12/999,019 US8305795B2 (en) 2009-04-27 2010-04-27 Nonvolatile variable resistance memory element writing method, and nonvolatile variable resistance memory device
JP2010537189A JP4642942B2 (ja) 2009-04-27 2010-04-27 抵抗変化型不揮発性記憶素子の書き込み方法及び抵抗変化型不揮発性記憶装置
US13/599,406 US8665633B2 (en) 2009-04-27 2012-08-30 Nonvolatile variable resistance memory element writing method, and nonvolatile variable resistance memory device

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2009-108528 2009-04-27
JP2009108528 2009-04-27
JP2009108555 2009-04-27
JP2009-108555 2009-04-27

Related Child Applications (2)

Application Number Title Priority Date Filing Date
US12/999,019 A-371-Of-International US8305795B2 (en) 2009-04-27 2010-04-27 Nonvolatile variable resistance memory element writing method, and nonvolatile variable resistance memory device
US13/599,406 Division US8665633B2 (en) 2009-04-27 2012-08-30 Nonvolatile variable resistance memory element writing method, and nonvolatile variable resistance memory device

Publications (1)

Publication Number Publication Date
WO2010125805A1 true WO2010125805A1 (ja) 2010-11-04

Family

ID=43031963

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2010/003015 WO2010125805A1 (ja) 2009-04-27 2010-04-27 抵抗変化型不揮発性記憶素子の書き込み方法及び抵抗変化型不揮発性記憶装置

Country Status (4)

Country Link
US (2) US8305795B2 (ja)
JP (1) JP4642942B2 (ja)
CN (1) CN102067234B (ja)
WO (1) WO2010125805A1 (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011044261A1 (en) * 2009-10-08 2011-04-14 Sandisk 3D Llc Soft forming reversible resistivity-switching element for bipolar switching
JP2012203926A (ja) * 2011-03-23 2012-10-22 Toshiba Corp 抵抗変化メモリ
JP2012243826A (ja) * 2011-05-16 2012-12-10 Toshiba Corp 不揮発性記憶装置
JP5250726B1 (ja) * 2011-12-02 2013-07-31 パナソニック株式会社 抵抗変化型不揮発性記憶素子の書き込み方法および抵抗変化型不揮発性記憶装置
US8848430B2 (en) 2010-02-23 2014-09-30 Sandisk 3D Llc Step soft program for reversible resistivity-switching elements
US8942025B2 (en) 2011-08-10 2015-01-27 Panasonic Intellectual Property Management Co., Ltd. Variable resistance nonvolatile memory element writing method

Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101878507B (zh) * 2008-09-30 2013-10-23 松下电器产业株式会社 电阻变化元件的驱动方法、初始处理方法及非易失性存储装置
US8861259B2 (en) 2010-10-29 2014-10-14 Rambus Inc. Resistance change memory cell circuits and methods
JP5539916B2 (ja) * 2011-03-04 2014-07-02 ルネサスエレクトロニクス株式会社 半導体装置
JP5133471B2 (ja) * 2011-03-25 2013-01-30 パナソニック株式会社 抵抗変化型不揮発性素子の書き込み方法および記憶装置
US8787068B2 (en) * 2011-04-07 2014-07-22 Elpida Memory, Inc. Semiconductor device
US8687409B2 (en) * 2011-05-31 2014-04-01 Panasonic Corporation Variable resistance nonvolatile memory device
JP5128727B1 (ja) * 2011-08-02 2013-01-23 パナソニック株式会社 抵抗変化型不揮発性記憶装置およびその駆動方法
JP5634367B2 (ja) 2011-09-26 2014-12-03 株式会社東芝 半導体記憶装置
JP5642649B2 (ja) * 2011-10-07 2014-12-17 シャープ株式会社 半導体記憶装置及び半導体装置
US8958233B2 (en) 2011-10-18 2015-02-17 Micron Technology, Inc. Stabilization of resistive memory
US9087573B2 (en) 2012-03-13 2015-07-21 Semiconductor Energy Laboratory Co., Ltd. Memory device and driving method thereof
WO2014119329A1 (ja) 2013-02-01 2014-08-07 パナソニック株式会社 不揮発性記憶装置
WO2014119327A1 (ja) * 2013-02-01 2014-08-07 パナソニック株式会社 不揮発性記憶装置のデータ記録方法および不揮発性記憶装置のデータ書き込み回路
JP2015018591A (ja) 2013-07-12 2015-01-29 株式会社東芝 不揮発性半導体記憶装置
JP2016525259A (ja) * 2013-07-25 2016-08-22 ボーンズ、インコーポレイテッド 非絶縁型ａｃ−ｄｃ電源装置
US10037801B2 (en) * 2013-12-06 2018-07-31 Hefei Reliance Memory Limited 2T-1R architecture for resistive RAM
CN104733611B (zh) * 2013-12-24 2017-09-05 华邦电子股份有限公司 电阻式存储器装置及其存储单元
US9424914B2 (en) * 2014-03-19 2016-08-23 Winbond Electronics Corp. Resistive memory apparatus and memory cell thereof
WO2016011637A1 (zh) * 2014-07-24 2016-01-28 华为技术有限公司 相变存储器的数据存储方法及控制装置
WO2016011638A1 (zh) * 2014-07-24 2016-01-28 华为技术有限公司 相变存储器的数据存储方法及控制装置
KR102230195B1 (ko) 2014-07-28 2021-03-19 삼성전자주식회사 메모리 장치 및 상기 메모리 장치의 동작 방법
US9692398B2 (en) * 2014-08-25 2017-06-27 Micron Technology, Inc. Apparatuses and methods for voltage buffering
US9418737B2 (en) 2014-12-31 2016-08-16 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method of controlling the same
JP2016129081A (ja) * 2015-01-09 2016-07-14 株式会社東芝 再構成可能な回路
CN106033679B (zh) * 2015-03-12 2019-03-08 华邦电子股份有限公司 电阻式存储器及量测该电阻式存储器的量测系统
WO2016194332A1 (ja) * 2015-05-29 2016-12-08 日本電気株式会社 プログラマブル論理集積回路、設計支援システム及びコンフィグレーション方法
JP6402072B2 (ja) * 2015-06-24 2018-10-10 ルネサスエレクトロニクス株式会社 半導体不揮発性記憶装置及びその動作プログラム
US9748943B2 (en) 2015-08-13 2017-08-29 Arm Ltd. Programmable current for correlated electron switch
US9851738B2 (en) 2015-08-13 2017-12-26 Arm Ltd. Programmable voltage reference
US9979385B2 (en) 2015-10-05 2018-05-22 Arm Ltd. Circuit and method for monitoring correlated electron switches
KR102468257B1 (ko) 2016-08-08 2022-11-18 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
US10352971B2 (en) * 2016-09-30 2019-07-16 Arm Ltd. Voltage detection with correlated electron switch
TWI600009B (zh) * 2016-11-04 2017-09-21 財團法人工業技術研究院 可變電阻記憶體電路以及可變電阻記憶體電路之寫入方法
US10366752B2 (en) * 2016-12-11 2019-07-30 Technion Research & Development Foundation Ltd. Programming for electronic memories
FR3061599B1 (fr) * 2017-01-02 2019-05-24 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede d'utilisation de composants electrochimiques pour le stockage d'energie et d'information et circuit electronique associe
US9947402B1 (en) * 2017-02-27 2018-04-17 Arm Ltd. Method, system and device for non-volatile memory device operation
US10115473B1 (en) * 2017-04-06 2018-10-30 Arm Ltd. Method, system and device for correlated electron switch (CES) device operation
US10304500B2 (en) * 2017-06-29 2019-05-28 Taiwan Semiconductor Manufacturing Co., Ltd. Power switch control for dual power supply
CN109410997B (zh) * 2017-08-16 2021-04-30 华邦电子股份有限公司 电阻式存储器存储装置及其写入方法
US11250899B2 (en) 2017-09-29 2022-02-15 Intel Corporation 1S-1T ferroelectric memory
US10062448B1 (en) * 2017-11-07 2018-08-28 Texas Instruments Incorporated Zero bias fuse cell
US10388361B1 (en) * 2018-03-13 2019-08-20 Micron Technology, Inc. Differential amplifier schemes for sensing memory cells
JP2019164874A (ja) * 2018-03-20 2019-09-26 東芝メモリ株式会社 記憶装置
US10811092B1 (en) * 2019-08-16 2020-10-20 Winbond Electronics Corp. RRAM with plurality of 1TnR structures
CN110620128A (zh) * 2019-08-29 2019-12-27 浙江省北大信息技术高等研究院 一种阻变存储器件及其写入方法、擦除方法和读取方法
JP2021048184A (ja) * 2019-09-17 2021-03-25 キオクシア株式会社 記憶装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006155700A (ja) * 2004-11-26 2006-06-15 Renesas Technology Corp 半導体装置
WO2007013174A1 (ja) * 2005-07-29 2007-02-01 Fujitsu Limited 抵抗記憶素子及び不揮発性半導体記憶装置
JP2007226883A (ja) * 2006-02-23 2007-09-06 Sharp Corp 可変抵抗素子の抵抗制御方法及び不揮発性半導体記憶装置
JP2008210441A (ja) * 2007-02-26 2008-09-11 Matsushita Electric Ind Co Ltd 抵抗変化型メモリ装置のフォーミング方法および抵抗変化型メモリ装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3752589B2 (ja) * 2003-06-25 2006-03-08 松下電器産業株式会社 不揮発性メモリを駆動する方法
JP4356542B2 (ja) 2003-08-27 2009-11-04 日本電気株式会社 半導体装置
JP4499740B2 (ja) 2003-12-26 2010-07-07 パナソニック株式会社 記憶素子、メモリ回路、半導体集積回路
JP4670252B2 (ja) 2004-01-20 2011-04-13 ソニー株式会社 記憶装置
JP4365737B2 (ja) * 2004-06-30 2009-11-18 シャープ株式会社 可変抵抗素子の駆動方法及び記憶装置
JP2006179560A (ja) 2004-12-21 2006-07-06 Matsushita Electric Ind Co Ltd 記憶素子の再生方法およびメモリ回路
JP4313372B2 (ja) 2005-05-11 2009-08-12 シャープ株式会社 不揮発性半導体記憶装置
US7289351B1 (en) 2005-06-24 2007-10-30 Spansion Llc Method of programming a resistive memory device
JP4742696B2 (ja) 2005-06-27 2011-08-10 ソニー株式会社 記憶装置
JP2007193878A (ja) 2006-01-18 2007-08-02 Matsushita Electric Ind Co Ltd メモリ装置，および電気素子の再生電圧極性決定方法
JP4967176B2 (ja) 2007-05-10 2012-07-04 シャープ株式会社 可変抵抗素子とその製造方法及び不揮発性半導体記憶装置
JP5159224B2 (ja) 2007-09-21 2013-03-06 株式会社東芝 抵抗変化メモリ装置
JP2010055719A (ja) * 2008-08-29 2010-03-11 Toshiba Corp 抵抗変化メモリ装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006155700A (ja) * 2004-11-26 2006-06-15 Renesas Technology Corp 半導体装置
WO2007013174A1 (ja) * 2005-07-29 2007-02-01 Fujitsu Limited 抵抗記憶素子及び不揮発性半導体記憶装置
JP2007226883A (ja) * 2006-02-23 2007-09-06 Sharp Corp 可変抵抗素子の抵抗制御方法及び不揮発性半導体記憶装置
JP2008210441A (ja) * 2007-02-26 2008-09-11 Matsushita Electric Ind Co Ltd 抵抗変化型メモリ装置のフォーミング方法および抵抗変化型メモリ装置

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8289749B2 (en) 2009-10-08 2012-10-16 Sandisk 3D Llc Soft forming reversible resistivity-switching element for bipolar switching
WO2011044261A1 (en) * 2009-10-08 2011-04-14 Sandisk 3D Llc Soft forming reversible resistivity-switching element for bipolar switching
US8848430B2 (en) 2010-02-23 2014-09-30 Sandisk 3D Llc Step soft program for reversible resistivity-switching elements
KR101520600B1 (ko) 2011-03-23 2015-05-14 가부시끼가이샤 도시바 저항 변화 메모리
CN103415888A (zh) * 2011-03-23 2013-11-27 株式会社东芝 电阻变化存储器
JP2012203926A (ja) * 2011-03-23 2012-10-22 Toshiba Corp 抵抗変化メモリ
KR101520565B1 (ko) * 2011-03-23 2015-05-14 가부시끼가이샤 도시바 저항 변화 메모리
US9053786B2 (en) 2011-03-23 2015-06-09 Kabushiki Kaisha Toshiba Resistance-change memory
US9601192B2 (en) 2011-03-23 2017-03-21 Kabushiki Kaisha Toshiba Resistance-change memory having on-state, off-state, and intermediate state
US9928908B2 (en) 2011-03-23 2018-03-27 Toshiba Memory Corporation Resistance-change memory operating with read pulses of opposite polarity
JP2012243826A (ja) * 2011-05-16 2012-12-10 Toshiba Corp 不揮発性記憶装置
US8942025B2 (en) 2011-08-10 2015-01-27 Panasonic Intellectual Property Management Co., Ltd. Variable resistance nonvolatile memory element writing method
JP5250726B1 (ja) * 2011-12-02 2013-07-31 パナソニック株式会社 抵抗変化型不揮発性記憶素子の書き込み方法および抵抗変化型不揮発性記憶装置
US9001557B2 (en) 2011-12-02 2015-04-07 Panasonic Intellectual Property Management Co., Ltd. Variable resistance nonvolatile memory element writing method and variable resistance nonvolatile memory device

Also Published As

Publication number Publication date
US8665633B2 (en) 2014-03-04
JPWO2010125805A1 (ja) 2012-10-25
US8305795B2 (en) 2012-11-06
CN102067234A (zh) 2011-05-18
US20110128773A1 (en) 2011-06-02
US20130003439A1 (en) 2013-01-03
JP4642942B2 (ja) 2011-03-02
CN102067234B (zh) 2013-10-09

Similar Documents

Publication Publication Date Title
JP4642942B2 (ja) 抵抗変化型不揮発性記憶素子の書き込み方法及び抵抗変化型不揮発性記憶装置
JP4705998B2 (ja) 抵抗変化型不揮発性記憶素子の書き込み方法および抵抗変化型不揮発性記憶装置
JP4705202B2 (ja) 抵抗変化型不揮発性記憶素子のフォーミング方法および抵抗変化型不揮発性記憶装置
JP5291248B2 (ja) 抵抗変化型不揮発性記憶素子のフォーミング方法及び抵抗変化型不揮発性記憶装置
JP6251885B2 (ja) 抵抗変化型不揮発性記憶装置およびその書き込み方法
JP4972238B2 (ja) 抵抗変化型不揮発性記憶素子のフォーミング方法
US9001557B2 (en) Variable resistance nonvolatile memory element writing method and variable resistance nonvolatile memory device
JP5209151B1 (ja) 抵抗変化型不揮発性記憶素子の書き込み方法
US8625328B2 (en) Variable resistance nonvolatile storage device
US7738290B2 (en) Phase change memory device
US20100110767A1 (en) Resistance variable memory apparatus
JP5400253B1 (ja) 抵抗変化型不揮発性記憶素子の書き込み方法および抵抗変化型不揮発性記憶装置
JP2014211937A (ja) 抵抗変化型不揮発性記憶素子の書き込み方法および抵抗変化型不揮発性記憶装置
JP6653488B2 (ja) 抵抗変化型不揮発性記憶素子のフォーミング方法および抵抗変化型不揮発性記憶装置
JP2015230736A (ja) 抵抗変化型不揮発性記憶装置およびその書き込み方法
WO2022009618A1 (ja) 抵抗変化型不揮発性記憶装置およびその書き込み方法

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 201080001861.1

Country of ref document: CN

WWE Wipo information: entry into national phase

Ref document number: 2010537189

Country of ref document: JP

WWE Wipo information: entry into national phase

Ref document number: 12999019

Country of ref document: US

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 10769505

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 10769505

Country of ref document: EP

Kind code of ref document: A1