CN102067234B - 电阻变化型非易失性存储元件的写入方法和电阻变化型非易失性存储装置 - Google Patents

Abstract

本发明提供一种即使是能出现半LR的状态的电阻变化元件也能修正为正常的低电阻状态并能最大限确保电阻变化窗口的电阻变化元件的写入方法。一种针对根据所施加的电压的极性而可逆地转变高电阻状态与低电阻状态的电阻变化元件(10a)的数据的写入方法，其包括：高电阻化写入步骤(405)，作为以下部电极(14t)为基准施加于上部电极(11)的电压，施加正的电压以使电阻变化元件(10a)成为高电阻状态(401)；低电阻化写入步骤(406)和(408)，施加负的电压以使电阻变化元件(10a)成为低电阻状态(403)和(402)；以及低电阻稳定化写入步骤(404)，通过在由低电阻化写入步骤(408)施加了负的电压之后施加正的电压，从而使电阻变化元件(10a)经过低电阻状态成为高电阻状态(401)。

Description

电阻变化型非易失性存储元件的写入方法和电阻变化型非易失性存储装置

技术领域

本发明涉及针对对应于施加的电信号而电阻值发生变化的电阻变化型非易失性存储元件的数据的写入方法、以及具备电阻变化型非易失性存储元件来作为存储单元的电阻变化型非易失性存储装置。 

背景技术

近年来，具有使用电阻变化型非易失性存储元件(以下，也简称为“电阻变化元件”)而构成的存储单元的电阻变化型非易失性存储装置(以下，也简称为“非易失性存储装置”)的研究开发不断发展。所谓电阻变化元件是指下述这样的元件，即，其具有至少2个阈值电压(写入以及擦除时的阈值电压)，具有电阻值因超过所述写入或擦除阈值电压这样的电信号而进行可逆变化的性质，进而能够非易失性地存储与该电阻值相对应的数据。 

作为使用电阻变化元件的非易失性存储装置，一般公知有在以正交的方式配置的位线与字线、源极线(源极线与位线或者字线的任一个平行配置)的交点的位置，以矩阵状来阵列配置了将MOS晶体管和电阻变化元件串联连接的被称为所谓1T1R型的存储单元的非易失性存储装置。 

在专利文献1中，示出了利用将存储层由稀土类氧化膜等的非晶体薄膜构成的元件作为电阻变化元件使用的1T1R型存储单元构成的非易失性存储装置。 

图32是其中所示的存储单元的结构图。 

存储单元1001将电阻变化元件1002与控制对电阻变化元件1002的存取的作为有源元件的MIS晶体管1003串联电连接而形成。 

电阻变化元件1002的构成是在第一电极1002a与第二电极1002b之间夹持有存储层1002c。 

此处，作为在存储层1002c中使用的材料，公开有在稀土类氧化膜中 含有Cu、Ag、或Zn这样的离子化容易的金属。 

如图32所示，对存储单元1001的电压施加是如下结构：对电阻变化元件1002与MIS晶体管1003连接的端子的相反侧端子施加端子电压V1，对MIS晶体管1003与电阻变化元件1002连接的端子的相反侧的一方(例如源极侧)端子施加端子电压V2，对MIS晶体管1003的栅极施加栅极电压Vgs。 

而且，通过对构成存储单元1001的电阻变化元件1002以及MIS晶体管1003的两端分别施加端子电压V1、V2，从而会在两端子间产生电位差V(＝|V2-V1|)。 

对于对存储单元1001的写入方法，在电阻变化元件1002的电阻值为高电阻状态时，使MIS晶体管1003的栅极导通，并且，在对存储单元1001的两端子施加电压V(＝|V2-V1|)时，若加在电阻变化元件1002的两端的电压大于上述的电阻变化元件1002的写入阈值电压，则电阻变化元件1002的电阻值从高电阻状态开始下降，向低电阻状态转变，在电阻变化元件1002的电阻值为低电阻状态时，使MIS晶体管1003的栅极导通，并且，在对存储单元1001内的电阻变化元件1002以及MIS晶体管1003施加与写入时相反极性的电压V时，若加在电阻变化元件1002的两端的电压大于上述的电阻变化元件1002的擦除阈值电压，则电阻变化元件1002的电阻值从低电阻状态开始增大，向高电阻状态转变。也就是说，公开了双极性的电阻变化动作。 

进而，电阻变化元件1002从高电阻状态向低电阻状态的转变，如图33所示由串联连接电阻变化元件1002和MIS晶体管1003的电流-电压的动作点来决定电阻变化元件1002的电阻值，该值由电阻变化元件1002的电压为写入阈值电压(设为Vth)时所流动的电流值决定。 

因此，电阻变化元件1002的低电阻状态的电阻值能够由MIS晶体管1003的栅极电压控制，在图33中公开了，通过使栅极电压变化为VG3、VG2、VG1从而在阈值电压Vth附近的动作点变为P3、P2、P1，电阻变化元件1002的电阻值依次任意设定为较低的(电流大的)状态，利用该性质构成能够存储3值以上的信息的多值存储装置。 

在专利文献2中，示出了由使用基于强关联电子氧化物的电阻变化元 件的1T1R型存储单元构成的非易失性存储装置。 

图34是其中所示的存储单元的结构图。 

存储单元1140将电阻变化元件1130与控制对电阻变化元件1130的存取的作为有源元件的MIS晶体管1138串联电连接而形成。 

电阻变化元件1130的构成是在第一电极1136与第二电极1132之间夹持有存储层1134。 

此处，作为各自所使用的材料，公开有对第一电极1136使用钛(Ti)，对第二电极1132使用铜(Cu)，对变化层1134使用氧化铜(CuO)。 

对于对存储单元1140的写入方法，在电阻变化元件1130的电阻值为高电阻状态时，使MOS晶体管1138的漏极/源极端子中的与电阻变化元件1130不连接的端子(例如源极端子)为基准电压(接地)，以对电阻变化元件1130施加编程电压Vpg的方式对第一电极1136提供正电压。由此，电阻变化元件1130的电阻值从高电阻状态向低电阻状态转变，存储单元1140的电阻值变为低电阻状态。 

另一方面，在电阻变化元件1130的电阻值为低电阻状态时，当电流在从第二电极1132到第一电极1136的方向流动的擦除电压Ver施加到电阻变化元件1130时，电阻变化元件1130的电阻值从低电阻状态向高电阻状态转变，存储单元1140的电阻值变为高电阻状态。 

进而，公开了存储单元1140的低电阻状态中，电阻值与所述编程时的编程电压Vpg的大小或栅极G的电压的大小成反比例地决定。也就是说，当编程电压Vpg或者栅极G的电压变大时，存储单元的电阻设定移动到低值。 

因此，公开了感测电阻等级，在对低电阻状态的写入不足的情况下，一边增加写入电压一边降低写入等级进行调整的低电阻值的调整单元。 

图35(a)是一边使上部电极1136的施加电压上升一边调整电阻值的流程图，图35(b)是一边使晶体管1138的栅极G的施加电压上升一边调整电阻值的流程图。 

专利文献1公开了对多值存储装置的应用，但根据公开内容，暗示了即使在应用于低电阻状态与高电阻状态的2值存储器的情况中，因晶体管的制造工序偏差引起的电流能力偏差也表现为低电阻值的偏差。 

作为抑制低电阻值的偏差的方法，在低电阻化的写入时一边使同一极性电压变大一边调整电阻等级的专利文献2记载的调整单元是很有用的。 

将存储单元的电阻变化利用于数据存储中的存储器装置中，许多存储单元的高电阻状态与低电阻状态的分布差留有余量(margin)地分离，这会使数据判别的可靠性提高。此外，在存储器装置的读出速度中，一般是单元电流利用较多流过的存储单元(低电阻状态的存储单元)的最坏值进行匹配，在电阻变化存储器中将低电阻值的上限抑制得较低会带来高速化。因此，将低电阻状态的存储单元的单元电流量设定到规定以上是极为重要的。 

专利文献1：日本特开2005-235360号公报(图2、图4) 

专利文献2：美国专利第7289351号说明书(图2、图4、图5) 

作为电阻变化型非易失性存储装置之一，本申请发明人研究了由在电阻变化层中具有钽、铪等的过渡金属的缺氧型氧化物的存储单元构成的电阻变化型非易失性存储装置。 

在此，所谓缺氧型的氧化物是指氧根据化学计量(stoichiometry)的组成而不足的氧化物。 

虽然具有化学计量的组成的金属氧化物多是示出绝缘性，但是通过做成缺氧型，从而会示出半导体或者导体的特性。 

在实施与所述专利文献2所示的方法相同的重写方法，即，对在电阻变化层中具有上述这样的过渡金属的缺氧型氧化物的存储单元，在转变为高电阻状态的情况下施加正电压的写入脉冲，在转变为低电阻状态的情况下施加负电压的写入脉冲，这样的方法的情况下，在从高电阻状态变化到低电阻状态时，有时低电阻等级没有充分地变为低电阻而是变为了移动到高电阻侧的状态，从而产生了问题。以后，将留在中间的低电阻状态的低电阻状态称为半LR。 

在上述这样的情况中，在搭载多个存储单元的电阻变化型非易失性存储装置中，会发生特性恶化、动作不良的情况，例如，有时半LR等级的存储单元状态会决定速度，作为高电阻状态与低电阻状态之间的电阻差的读出窗口变小，读出速度下降，或者，有时因电阻状态的偏差而使窗口消失，无法读出。 

这样，半LR的状态的存储单元特性就成为新的问题。 

发明内容

本发明是鉴于这样的状况而做出的，其目的是，提供一种即使是能出现半LR的状态的电阻变化元件，也能够修正为正常的低电阻状态，能最大限度地确保电阻变化窗口的电阻变化元件的写入方法以及非易失性存储装置。 

为了实现上述目的，本发明的电阻变化元件的写入方法的一个方案是：一种电阻变化型非易失性存储元件的写入方法，是针对电阻变化型非易失性存储元件的数据的写入方法，其中上述电阻变化型非易失性存储元件具备第一电极以及第二电极，根据在上述第一以及第二电极间施加的电压的极性可逆地转变高电阻状态和低电阻状态，其特征在于，上述写入方法包括：高电阻化写入步骤，为了使上述电阻变化型非易失性存储元件成为高电阻状态，以上述第一电极为基准对上述第二电极施加正的第一电压；低电阻化写入步骤，为了使上述电阻变化型非易失性存储元件成为低电阻状态，以上述第一电极为基准对上述第二电极施加负的第二电压；以及低电阻稳定化写入步骤，在通过上述低电阻化写入步骤施加了上述负的第二电压之后，通过以上述第一电极为基准对上述第二电极施加正的第三电压从而使上述电阻变化型非易失性存储元件成为低电阻状态。 

由此，即使在通过低电阻化写入步骤为了使电阻变化型非易失性存储元件低电阻化而施加负的电压之后，之后也施加正的电压，也就是说，在低电阻化写入之后进行低电阻稳定化写入，因此，即使是通过低电阻化写入而使电阻变化型非易失性存储元件半LR化的情况，也通过续接其后的低电阻稳定化写入而使电阻变化型非易失性存储元件可靠地被低电阻化。 

此外，本发明是也能够作为如下的电阻变化型非易失性存储元件的初始化方法来实现，该初始化方法是：一种电阻变化型非易失性存储元件的初始化方法，是使电阻变化型非易失性存储元件从刚制造后的初始状态变化到能用作存储元件的状态的初始化方法，其中上述电阻变化型非易失性存储元件具备第一电极以及第二电极并根据在上述第一以及第二电极间施加的电压的极性而可逆地转变高电阻状态和低电阻状态，其特征在于，上 述初始化方法包括：成形步骤，对于处于刚制造后的初始状态的电阻变化型非易失性存储元件，为了使其电阻值下降，以上述第一电极为基准对上述第二电极施加负的第四电压；以及低电阻稳定化写入步骤，在通过上述成形步骤施加了上述负的第四电压之后，通过以上述第一电极为基准对上述第二电极施加正的电压从而使上述电阻变化型非易失性存储元件成为低电阻状态。 

由此，由于对刚制造后的初始状态中的电阻变化型非易失性存储元件，在进行由负的电压施加引起的成形之后继续进行低电阻稳定化写入，所以即使是通过成形而使电阻变化型非易失性存储元件半LR化的情况，通过续接其后的低电阻稳定化写入而使电阻变化型非易失性存储元件可靠地被低电阻化。 

此外，本发明的电阻变化型非易失性存储装置的一个方案是一种电阻变化型非易失性存储装置，其使数据存储在电阻变化型非易失性存储元件中，其特征在于，上述电阻变化型非易失性存储装置具备：存储单元阵列，由电阻变化型非易失性存储元件和开关元件串联连接的多个存储单元构成，所述电阻变化型非易失性存储元件具有第一电极以及第二电极并根据上述第一电极以及第二电极间施加的电压的极性而可逆地转变高电阻状态与低电阻状态；选择部，从上述存储单元阵列中选择至少一个存储单元；写入用电源，对上述电阻变化型非易失性存储元件提供用于写入数据的电源；以及写入电路，基于从上述写入用电源提供的电源，对由上述选择部选择出的存储单元中所包含的上述电阻变化型非易失性存储元件施加用于写入数据的电压，上述写入用电源具有：高电阻化用电源，提供用于使上述电阻变化型非易失性存储元件成为高电阻状态的电源；低电阻化用电源，提供用于使上述电阻变化型非易失性存储元件成为低电阻状态的电源；以及低电阻稳定化写入用电源，提供用于使上述电阻变化型非易失性存储元件追加地成为稳定的低电阻状态的电源，上述写入电路具有：高电阻化写入部，以基于来自上述高电阻化用电源的电源，将使上述选择部所选择的存储单元中所包含的上述电阻变化型非易失性存储元件成为高电阻状态所需要的正的第一电压，以上述电阻变化型非易失性存储元件的上述第一电极为基准而施加于上述第二电极的方式，对该存储单元施加电压；低电阻化写入部，以基于来自上述低电阻化用电源的电源，将使上述选择部所选 择的存储单元中所包含的上述电阻变化型非易失性存储元件成为低电阻状态所需要的负的第二电压，以上述电阻变化型非易失性存储元件的上述第一电极为基准而施加于上述第二电极的方式，对该存储单元施加电压；以及低电阻稳定化写入部，在由上述低电阻化写入部进行了上述负的第二电压施加之后，以基于来自上述低电阻稳定化写入用电源的电源，将使上述选择部所选择的存储单元中所包含的上述电阻变化型非易失性存储元件成为低电阻状态所需要的正的第三电压，以上述电阻变化型非易失性存储元件的上述第一电极为基准而施加于上述第二电极的方式，对该存储单元施加电压。 

由此，由于能够在通过低电阻化写入部施加用于使电阻变化型非易失性存储元件低电阻化的负电压之后，通过低电阻稳定化写入部施加正的电压，所以即使是通过低电阻化写入部使电阻变化型非易失性存储元件半LR化的情况，也能够通过续接其后的低电阻稳定化写入部的写入，使电阻变化型非易失性存储元件可靠地低电阻化。 

发明效果 

通过本发明，由于即使在对电阻变化元件进行低电阻化写入时电阻变化元件半LR化的情况下，也会通过低电阻稳定化写入可靠地进行低电阻化，所以可提供一种对于能出现半LR的电阻变化元件，能抑制低电阻状态的偏差并最大限度地确保电阻变化的窗口的电阻变化型非易失性存储元件的写入方法以及电阻变化型非易失性存储装置。因此，能够实现电阻变化型非易失性存储元件的电阻变化状态的稳定化，能够实现存储器的读出高速化、合格率提高。 

附图说明

图1(a)～(c)是本发明实施方式的电阻变化元件的结构图。 

图2是本发明实施方式的存储单元的结构图。 

图3(a)～(d)是本发明实施方式的存储单元的脉冲V-I特性图。 

图4是本发明实施方式的存储单元的正负交替脉冲施加所决定的电阻变化特性图。 

图5是本发明实施方式的存储单元的正负交替脉冲施加所决定的电阻 变化特性图。 

图6(a)～(c)是本发明实施方式的存储单元的脉冲V-I特性图。 

图7(a)～(c)是本发明实施方式的存储单元的脉冲V-I特性图。 

图8(a)～(d)是本发明实施方式的半LR的状态的电阻变化机理推定图。 

图9(a)～(d)是本发明实施方式的半LR的状态的电阻变化机理说明图。 

图10是本发明实施方式的非易失性存储装置的结构图。 

图11是本发明实施方式的非易失性存储装置中搭载的电源以及写入电路的详细结构图。 

图12是本发明实施方式的读出放大器的详细结构图。 

图13是本发明实施方式的读出放大器的判定电流等级说明图。 

图14是表示本发明实施方式的电阻变化型非易失性存储装置的存储单元部的构成的一个例子的剖视图。 

图15(a)～(d)是本发明实施方式的对存储单元的各种序列图。 

图16A是本发明实施方式的对选择存储单元的重写状态转变图。 

图16B是本发明实施方式的对选择存储单元的重写状态转变图。 

图17A是本发明实施方式的低电阻稳定化写入的流程图。 

图17B是本发明实施方式的低电阻稳定化写入的流程图。 

图18A是本发明实施方式的低电阻稳定化写入的序列图和选择存储单元状态的示意图。 

图18B是本发明实施方式的低电阻稳定化写入的序列图和选择存储单元状态的示意图。 

图19是本发明实施方式的对选择存储单元的重写状态转变图。 

图20是本发明实施方式的对选择存储单元的重写状态转变图。 

图21是本发明实施方式的低电阻稳定化写入的流程图。 

图22是本发明实施方式的低电阻稳定化写入的序列图和选择存储单元状态的示意图。 

图23是本发明实施方式的低电阻稳定化写入的流程图。 

图24是本发明实施方式的非易失性存储装置的第二结构图。 

图25(a)、(b)是本发明实施方式的电阻变化元件的脉冲V-I特性图。 

图26是本发明实施方式的电阻变化元件单体的重写时的电压-电流特性图。 

图27(a)、(b)是本发明实施方式的存储单元的脉冲电压设定方法说明图。 

图28(a)、(b)是本发明实施方式的存储单元的电压施加说明图。 

图29是本发明实施方式的存储单元的低电阻稳定化写入的流程图。 

图30是本发明实施方式的带校验的低电阻稳定化写入的流程图。 

图31是本发明实施方式的低电阻稳定化写入的脉冲电压产生电路的结构图。 

图32是专利文献1中记载的存储单元的结构图。 

图33是专利文献1中记载的存储单元的写入动作点分析图。 

图34是专利文献2中记载的存储单元的结构图。 

图35(a)、(b)是专利文献2中记载的存储单元的重写流程图。 

附图标记说明 

10a、10b、10c电阻变化元件(电阻变化型非易失性存储元件) 

11上部电极 

12氧化层 

13电阻变化层 

14p、14t下部电极 

15氧化层 

104晶体管 

105存储单元 

200非易失性存储装置(电阻变化型非易失性存储装置) 

201存储器主体部 

202存储单元阵列 

203列选择电路 

204读出放大器 

205数据输出电路 

206写入电路 

207行驱动器 

208行选择电路 

209地址输入电路 

210控制电路 

211写入用电源 

212低电阻(LR)化用电源 

213高电阻(HR)化用电源 

214低电阻(LR)稳定化写入用电源 

215数据输入电路 

221LR化用基准电压产生器 

222、225、500、511、512差动放大电路 

224HR化用基准电压产生器 

226、227三态驱动器 

229施加电压控制器 

231电压选择开关组 

232、246、247、248、503、505固定电阻 

233、513驱动器 

234、240、241、249、250、251、502、506N沟道晶体管 

235、242、243、501、504P沟道晶体管 

236低电阻稳定化写入电路 

237平滑电容 

245缓冲器 

262存储器控制器 

300存储单元 

301半导体基板 

302a、302b N型扩散层区域 

303a栅极绝缘膜 

303b栅电极 

304、306、308、310过孔 

305、307、311布线层 

317晶体管 

507、508伪存储单元电路 

具体实施方式

下面，一边参照附图一边对本发明的实施方式进行详细说明。 

首先，作为非易失性电阻变化材料，本申请发明人研究了由在电阻变化层中具有钽、铪的缺氧型氧化物的存储单元构成的电阻变化型非易失性存储装置。 

其基本构造主要是3种，在图1(a)、图1(b)、图1(c)中示出3种电阻变化元件10a、10b、10c的示意图。 

图1(a)中做成了如下这样的构造：对电阻变化层13使用缺氧型的钽氧化物(TaO_X)或者缺氧型的铪氧化物(HfO_X′)，对其上部界面照射300℃、200W、20秒的氧等离子体，较薄地形成由比TaO_X或者HfO_X′氧浓度高的TaO_y或者HfO_y′构成的氧化层12，将其利用由铂(Pt)构成的上部电极11和由氮化钽(TaN)构成的下部电极14t来进行中间夹入。 

图1(b)中做成如下的构造：对电阻变化层13使用缺氧型的钽氧化物(TaO_X)或者缺氧型的铪氧化物(HfO_X′)，将其利用由铂Pt构成的上部电极11和由氮化钽(TaN)构成的下部电极14t来进行中间夹入。 

图1(c)中做成了如下这样的构造：对电阻变化层13使用缺氧型的钽氧化物(TaO_X)或者缺氧型的铪氧化物(HfO_X′)，对其上部界面照射氧等离子体，较薄地形成由比TaO_X或者HfO_X′氧浓度高的TaO_y或者HfO_y′构成的氧化层12，将其利用由铂(Pt)构成的上部电极11和下部电极14p来进行中间夹入。 

在此，所谓缺氧型的氧化物是指氧根据化学计量的组成而不足的氧化物。利用作为过渡金属之一的钽的例子来说的话，作为具有化学计量的组成的氧化物有Ta₂O₅。在该Ta₂O₅中，氧包含钽的2.5倍，当用氧含有率表现时，为71.4％。在表现为氧含有率比该氧含有率71.4％低的状态的氧化物时、即TaO_X时，将满足0＜x＜2.5的具有非化学计量的组成的钽氧化物 称为缺氧型的钽氧化物。同样地，在铪氧化物(HfO_X′)的情况下，当满足0＜x′＜2.0时，称为缺氧型的铪氧化物。 

虽然具有化学计量的组成的金属氧化物多是示出绝缘性，但是通过做成缺氧型，从而会示出半导体或者导体的特性。 

作为上述电阻变化层，优选使用氧含有率为45～65at％的组成范围，即，对电阻变化层使用缺氧型的钽氧化物，可以说记作TaO_X的情况中的x的范围是比0.8≤x≤1.9更合适的电阻变化层的范围(氧含有率＝45at％(atomic percentage)对应于x＝0.8，氧含有率＝65at％对应于x＝1.9)。 

在将缺氧型的钽氧化物使用于电阻变化膜的非易失性存储元件中，通过在上部电极和下部电极使用具有不同标准电极电位的材料，从而会在单侧的电极附近占优势地引起电阻变化，能够实现理想的双极型的电阻变化。进而，还不会引起电阻变化模式的混合，能够进行稳定的电阻变化动作。此外，对电阻变化层使用缺氧型的铪氧化物，可以说记作HfO_X′的情况中x′的范围是比0.9≤x′≤1.6更合适的电阻变化层的范围。 

更优选地，在使用钽氧化物作为电阻变化膜的情况下，只要对一方的电极材料，使用比钽的标准电极电位大而且相差较大的材料，对另一的电极材料，使用比钽的标准电极电位大且相差较小的材料，即可。 

进一步更优选地，只要对一方的电极材料，使用比钽的标准电极电位大的材料，对另一方的电极材料，使用比钽的标准电极电位小的材料，即可。 

此外，在使用铪氧化物作为电阻变化膜的情况下，只要对一方的电极材料，使用比铪的标准电极电位大而且相差较大的材料，对另一的电极材料，使用比铪的标准电极电位大且相差较小的材料，即可。进一步更优选地，只要对一方的电极材料，使用比铪的标准电极电位大的材料，对另一方的电极材料，使用比铪的标准电极电位小的材料，即可。 

也就是说，上述电阻变化层成为以缺氧型的过渡金属氧化物层为主的电阻变化材料，上述第一电极和上述第二电极通过由不同元素构成的材料来构成，上述第一电极的标准电极电位V1、上述第二电极的标准电极电位V2、构成上述过渡金属氧化物层的过渡金属的标准电极电位Vt只要成为满足Vt＜V2且V1＜V2的构成即可。 

具体地说，在使用缺氧型的钽氧化物的非易失性存储元件中，作为上述第二电极材料，是铂(Pt)、铱(Ir)、钯(Pd)、银(Ag)、铜(Cu)、金(Au)等，上述第一电极材料优选钨(W)、镍(Ni)、钽(Ta)、钛(Ti)、铝(Al)等。因此，优选上述第二电极选自由Pt、Ir、Pd、Ag、Cu、Au等构成的组，上述第一电极选自由W、Ni、Ta、Ti、Al等构成的组。此外，在使用缺氧型的铪氧化物的非易失性存储元件中，优选作为上述第二电极材料，是Pt、Ir、Pd、Ag、Cu、Au、W等，上述第一电极材料是铪(Hf)、Ti、Al等。因此，优选上述第二电极选自由Pt、Ir、Pd、Ag、Cu、Au、W等构成的组，上述第一电极选自由Hf、Ti、Al等构成的组。 

通过成为上述的构成，从而在标准电极电位高的电极与电阻变化膜的界面附近，电阻变化膜的氧浓度有选择地变化，能得到稳定的电阻变化特性。 

此外，上述电阻变化层既可以具有层叠了具有TaO_X(其中，0.8≤x≤1.9)所表示的组成的第一缺氧型钽氧化物层、和具有TaO_y(其中，x＜y)所表示的组成的第二缺氧型钽氧化物层的层叠构造，也可以做成层叠了具有HfO_X′(其中，0.9≤x′≤1.6)所表示的组成的第一缺氧型铪氧化物层、和HfO_y′(其中，x′＜y′)所表示的组成的第二缺氧型铪氧化物层的层叠构造。 

通过成为上述的构成，从而在第二缺氧型金属氧化物层与电极的界面附近，上述第二缺氧型金属氧化物层的氧浓度发生变化，能得到稳定的电阻变化特性。 

进而，也可以做成第二缺氧型钽氧化物层配置于第二电极侧的构造。 

图2是将电阻变化元件10a与晶体管104连接的1T1R型存储单元105，是将电阻变化元件10a的下部电极14t与晶体管104的扩散区域302b利用过孔(via)20连接起来而形成的。 

存储单元的端子由将上部电极11利用过孔19引出至第二布线层17的端子U、将与下部电极14t连接的晶体管104的扩散区域302a利用过孔21引出至第一布线层18的端子S、和将晶体管104的栅电极303b作为端子的端子G来构成。303a是构成晶体管104的栅极氧化膜。 

图2的存储单元105虽然示出了应用图1(a)所示的电阻变化元件10a 作为电阻变化元件的情况，但是应用图1(b)和图1(c)所示的电阻变化元件10b、10c的情况也是与电阻变化元件10a同样地，成为将下部电极14p或者14t与晶体管104的扩散区域302b利用过孔20连接起来的构成。 

在图3、图6、图7示出电流-电压特性图的一个例子，这些电流-电压特性图示出将图1所示构造的3个不同电阻变化元件10a～10c用于图2的存储单元105而得到的电阻变化特性的3个不同状况。另外，在本说明书中，关于电压施加的极性，只要没有特别说明，就是将比电阻变化元件10a～10c的下部电极14t、14p高的电压施加于上部电极11的情况定义为正的电压施加。不过，作为施加电压的具体端子，并不限定于仅是电阻变化元件的两端子，也包括电阻变化元件和晶体管被串联连接的存储单元的两端子。对于在哪一端子间施加电压，会在各实施方式中写明。 

(实施方式1) 

首先，针对本发明实施方式1中的电阻变化元件的写入方法以及非易失性存储装置进行说明。 

图3是表示伴随存储单元105的电阻变化的脉冲电压(Vp)与单元电流(Ir)的状况的一个例子的电流-电压特性的图表，对图2的晶体管104的端子G施加使晶体管104导通的电压(＝2.4V)，对图2的布线U-S间施加以布线S为基准电位的电阻变化脉冲(0V→Vp→0V，脉冲宽度50ns)，在横轴示出使脉冲电压Vp从负电压振摆到正电压的值。而且，在纵轴示出读出电流值，该读出电流值是在施加根据电阻变化脉冲的电压后，写入加在电阻变化元件10a的两端的电压、或者将绝对值比擦除阈值电压低的电压Vr＝0.4V作为读出电压施加而流过电阻变化元件10a的读出电流值。以下，将根据该测定方法的电压-电流特性称为脉冲V-I特性。另外，写入或擦除阈值电压是在不使电阻变化元件的电阻值变化的情况下能够施加的最大的电压(绝对值)，也是在不使电阻变化元件的电阻值变化地读出时能够施加的最大的电压(绝对值)。 

图3(a)是利用最初的成形(施加Vp＝-1.7V)使处于刚制造后的初始状态的高电阻状态(HR、VP＝0～-1.6V的状态)的电阻变化元件10a为低电阻状态(LR)时的脉冲V-I特性(对电阻变化元件施加脉冲电压Vp，测定此时电阻变化元件中流过的单元电流Ir)图表，图3(b)是根据上述 评价方法的第一次的测定结果，图3(c)是根据相同评价方法的第二次的测定结果，图3(d)是根据相同评价方法的第三次的测定结果。由于其后还是大致相同的波形的重复，所以进行省略。 

此外，所谓“成形(forming)”是指使处于刚制造后的初始状态的电阻变化元件转变为能够根据所施加的电压的极性而可逆地转变高电阻状态(HR)和低电阻状态(LR)的状态(进行初始化)。通常，电阻变化元件在初始状态中，处于比通常使用时的高电阻状态高的高电阻状态，通过成形而转变为低电阻状态，引起电阻变化。因此，“处于刚制造后的初始状态的电阻变化元件”或者“刚制造后的电阻变化元件”是指，在制造后而且尚未成为能够根据所施加的电压的极性而可逆地转变高电阻状态(HR)和低电阻状态(LR)的状态(也就是说未被进行初始化)的电阻变化元件。 

在图3(b)的脉冲V-I测定前和图3(d)的脉冲V-I测定后，实施根据正负交替脉冲的通常的电阻变化测定，在图4示出测定图3(b)之前的电阻变化特性图，在图5示出测定图3(d)之后的电阻变化特性图。 

在此，图3(a)、图3(b)、图3(c)、图3(d)、图4、图5的测定顺序步骤示出如下。 

(评价步骤1) 

图3(a)根据脉冲V-I法的成形(初始LR化) 

脉冲电压Vp＝0V→-1.7V(0.1V步骤) 

(评价步骤2) 

图4根据正负交替脉冲的电阻变化测定(LR稳定化序列前) 

脉冲电压 

41次施加 

(评价步骤3) 

图3(b)脉冲V-I测定第一次 

脉冲电压Vp＝0V→-2.4V→0V→+2.4V→0V(0.1V步骤) 

(评价步骤4) 

图3(c)脉冲V-I测定第二次 

脉冲电压Vp＝0V→-2.4V→0V→+2.4V→0V(0.1V步骤) 

(评价步骤5) 

图3(d)脉冲V-I测定第三次 

脉冲电压Vp＝0V→-2.4V→0V→+2.4V→0V(0.1V步骤) 

(评价步骤6) 

图5根据正负交替脉冲的电阻变化测定(LR稳定化序列实施后) 

脉冲电压 

41次施加 

图3(a)是刚制造后的最初的成形中的脉冲V-I特性图，测定前的电阻状态处于高电阻状态。当一边使脉冲电压Vp从0V向负电压侧转变一边施加负的脉冲电压时，存储单元105最初处于高电阻状态(初始状态)，但是在脉冲电压Vp低于Vth0(脉冲Vp的绝对值超过Vth0的绝对值)时变为低电阻状态，其电阻等级以单元电流表示是30μA左右。此时，成形(初始LR化)完成。在存储单元的电阻状态在低电阻侧动作的地方，中止这以上的高电压脉冲施加。这是因为，当在初始时施加这以上的脉冲电压时，之后的高电阻状态的电阻值会有变得不稳定的倾向。 

作为测定的顺序，接着实施根据图4的正负交替脉冲施加的电阻变化测定。 

图4表示对与图3同样的存储单元105，在执行图3(a)所示的成形后进行正负交替脉冲施加的情况下的电阻变化的状况的一个例子。具体地说，对晶体管104的栅极施加为了使晶体管104导通而充分的电压2.4V，以端子S为基准，在端子U-S间交替施加比电阻变化元件10a的低电阻化和高电阻化的电阻变化阈值充分大的-2.4V和+2.4V的脉冲电压。在图3(a)所示的成形之后，当对处于低电阻状态的存储单元105施加+2.4V的脉冲时，变为高电阻状态，在下一的读出测定中，电阻等级为1μA左右(图4的点H1)。接着，当对处于高电阻状的存储单元105施加-2.4V的脉冲时，变为低电阻状态，在下一读出测定中，电阻等级为32μA左右(图4的点L1)。其后也是继续施加正负交替脉冲，各自中的电阻值变化为点H2(1μA)→点L2(61μA)→点H3(1μA)→点L3(70μA)……，在点L9之前低电阻状态维持75μA左右，在点L10处成为25μA。 

这样，根据正负交替脉冲施加的电阻变化，成为有时在其低电阻状态中存在点L1或点L10这样的、位于高电阻状态(1～3μA左右)与低电阻状态(70μA左右)的中间的中间电阻状态(半LR)的不稳定的特性图，这是本发明所解决的课题的具体的例子。 

我们这些发明人发现：在存储单元的脉冲V-I特性的重复测定中，对于上述半LR状态的产生存在3种类型。 

以下记载了上述3种类型的特征。 

(1)第一类型的脉冲V-I特性 

在刚制造后的仅第一次中存在半LR的状态的情况……图3 

在存储单元阵列内，大多数的单元对应于此。 

(2)第二类型的脉冲V-I特性 

在第二次以后还稀少地存在半LR的状态的情况……图6 

(3)第三类型的脉冲V-I特性 

在第二次以后还每次均存在半LR的状态的情况……图7 

接着，对上述3种类型的特征和根据正负交替脉冲施加的电阻变化，详细地进行说明。 

首先，对第一类型的脉冲V-I特性进行说明。 

图3(b)是根据图4的正负交替脉冲测定来进一步追踪的(在图4所示的正负交替脉冲测定之后得到的)脉冲V-I特性图。最初的电阻状态为图4的最终状态(施加41次正负交替脉冲后的高电阻状态)。当一边使脉冲电压Vp从0V向负电压侧转变一边施加负的脉冲电压时，虽然最初存储单元105处于高电阻状态，但是在脉冲电压Vp低于Vth(Vp的绝对值超过Vth的绝对值)时变为低电阻状态。低电阻状态的电阻等级以单元电流表示是34μA左右，为半LR的状态。然后，虽然使脉冲电压Vp从负电压侧依次变化到正电压侧，但是当脉冲电压超过大约+1V而达到Vtl时，单元电流上升至55μA，变为比施加负电压脉冲的情况更低的低电阻状态(正常的低电阻状态)，当脉冲电压超过Vtl时，单元电流下降到8μA左右，变为高电阻状态。另外，将开始从低电阻状态向高电阻状态的转变的电压Vtl称为“高电阻化阈值电压(或者高电阻化开始电压)”。该电压也是处于半LR状态的电阻变化元件的电阻值最低的(成为正常低电阻状态的)电压。 

也就是说，通过负的脉冲电压施加，虽然暂时进行向中间等级的低电阻状态(半LR的状态)的变化，但是当施加Vtl以下的正的脉冲电压时，就转变到电阻值比在负脉冲电压下转变的低电阻状态更低的低电阻状态(正常的低电阻状态)，然后当施加超过Vtl的正的脉冲电压时，就转变为 高电阻状态。 

图3(c)是利用相同的评价方法和测定条件对与图3(b)相同的样品实施的第二次的测定结果。此时也是，虽然存储单元105最初与第一次同样地处于高电阻状态，但是在脉冲电压Vp低于Vth时，变为充分低的(正常的)低电阻状态，进而当使脉冲电压下降时，单元电流上升至70μA，然后，虽然使脉冲电压Vp从负电压侧变化到正电压侧，但是在脉冲电压为Vtl以下之前，单元电流维持大致70μA。而且，当脉冲电压超过Vtl时，单元电流下降到10μA左右。 

也就是说，通过负的脉冲电压施加，当脉冲电压低于Vth(绝对值超过)时，进行向低电阻状态的变化，最终通过仅负脉冲而转变向充分的电阻状态(正常的低电阻状态)。该低的电阻状态在施加Vtl以下的正的脉冲电压之前维持在大致同一等级，当施加超过Vtl的正的脉冲电压时，转变为高电阻状态。 

图3(d)是利用相同的评价方法和测定条件对与图3(b)相同的样品实施的第三次的测定结果。图3(d)遵循与图3(c)大致相同的轨迹。 

也就是说，通过负的脉冲电压施加，当脉冲电压低于Vth时，进行向低电阻状态的变化，最终的通过负脉冲而转变向充分低的电阻状态(单元电流上升至70μA)。该低的电阻状态在施加Vtl以下的正的脉冲电压之前维持在大致相同等级，当施加超过Vtl的正的脉冲电压时，转变到高电阻状态(单元电流为10μA左右)。 

在图3(b)和图3(c)中，向低电阻状态的变化的过程明显地不同。即，即使施加为了从高电阻状态向低电阻状态转变而充分的相同的脉冲电压，在图3(b)的情况下，也是仅在图3(c)的高电阻状态与低电阻状态的中间等级才进行电阻变化的现象(也就是说，处于半LR的状态)，这种状态中，通过施加Vtl或使其稍微低的正的脉冲电压，从而存储单元的电阻状态能够变化到接近图3(c)的低电阻状态的等级。 

在此，将成为图3(c)那样的脉冲V-I特性图的存储单元的特性称作特性类型1，将成为图3(b)那样的脉冲V-I特性图的存储单元的特称作特性类型2。 

下面，使用图8(a)～图8(d)说明如图3(b)那样地在半LR的状 态以及Vtl附近的正电压处低电阻状态成为峰值的特性类型2的电阻变化推定机理。 

通常，通过电阻变化层13与上部电极界面附近的氧化层12之间的氧离子16的移动，制作出高电阻状态(图8(a))和低电阻状态(图8(b)或图8(c))。当氧离子16被取入氧化层12而成为高的氧化状态时，成为高电阻状态，当氧离子16从氧化层12释放出而成为低的氧化状态时，成为低电阻状态。氧离子的移动如图8(a)那样在上部电极11侧制作出氧化层12，或者，通过如图1(b)那样地使比构成电阻变化层13的金属难氧化的材料(例如铂等贵金属材料)成为上部电极11，使比构成上部电极11的材料易氧化的材料(例如氮化钽)成为下部电极14t，从而电阻变化现象在上部电极11与电阻变化层13的界面附近进行。在这种情况下，当以下部电极侧的端子L为基准并对上部电极侧的端子U施加正电压脉冲时，氧离子16被上部电极附近的电阻变化层吸收，形成含有高浓度的氧的氧化层12，变为高电阻状态(图8(a))。另一方面，当对上部电极侧的端子U施加负电压脉冲时，氧离子16从氧化层12释放出，变为低电阻状态(图8(b))。也就是说，当在电阻变化时的电流的朝向上考虑时，在与上部电极侧的界面有氧离子的移动的情况下，当从上部电极向下部电极流过电流，氧离子被上部电极侧的氧化层12吸收，变为高电阻状态，当从下部电极向上部电极流过电流时，从上部电极侧的氧化层12释放出氧离子，变为低电阻状态。 

但是，如图3(b)那样因Vtl附近的正电压脉冲施加而使单元电流最大化(更低的低电阻化)的现象中，推测为在下部电极界面附近还存在薄的氧化层15，在薄的氧化层15与电阻变化层13之间进行着氧离子16的移动，在这种情况下，当以下部电极侧的端子L为基准并对上部电极侧的端子U施加正电压脉冲时，从上部电极向下部电极流过电流，从下部电极界面附近的薄的氧化层15释放出氧离子16，下部电极界面附近变为低电阻状态(图8(d))。推测为这样的从下部电极14t的界面附近的氧化层15向电阻变化层13释放出氧离子16的现象是因Vtl附近的正电压脉冲施加引起并使单元电流最大化(更低的低电阻化)。另一方面，一般认为：当以下部电极侧的端子L为基准并对上部电极侧的端子U施加负电压脉冲时，从 下部电极向上部电极流过电流，氧离子16被下部电极侧的氧化变化层15吸收，氧化层15的导电路径高电阻化，变为半LR的状态(图8(c))。 

此外，通过上部电极界面附近的氧化层12和下部电极界面附近的氧化层15的电阻状态，根据加在各氧化层的电位，推测氧化层15中的电阻变化的容易性，还根据该观点使用图9(a)～图9(d)说明下部电极界面附近的氧化层15的电阻变化。另外，图9(a)～图9(d)分别对应于图8(a)～图8(d)。图9(a)～图9(d)的2个串联电阻117、118是指表示上部电极界面附近的氧化层12的电阻状态的电阻117、表示下部电极界面附近的氧化层15的电阻状态的电阻118。 

图9(a)、图9(b)表示在正常状态下的HR化(高电阻化)和LR化(低电阻化)的电阻状态变化，由于均是下部电极界面附近的氧化层15的电阻118为低电阻状态(LR)，由于在氧化层15即电阻118几乎不会产生电位差，所以推测为下部电极界面附近的氧化层15的电阻变化不会引起。另一方面，在图9(d)的情况下，在LR状态改善前的半LR的状态中(也就是说，在变化前的状态中)，下部电极界面附近的氧化层15的电阻118的状态为高电阻状态(HR)，上部电极界面附近的氧化层12的电阻117的状态为低电阻状态(LR)，在该状态中，当对端子U、L间施加电压Vp时，加在上部电极界面附近的氧化层12(电阻117)的电压Vu小，加在下部电极界面附近的氧化层15(电阻118)的电压Vl大。因此，下部电极界面附近的氧化层15易超过电阻变化阈值电压，在这种情况下，推测为氧化层15从高电阻状态变为低电阻状态。在图9(c)的情况下，在脉冲施加前的状态中(也就是说，在变化前的状态中)，下部电极界面附近的氧化层15的电阻118的状态为低电阻(LR)，上部电极界面附近的氧化层12的电阻117的状态为高电阻状态(HR)，在该状态中，当对端子U、L间施加电压Vp时，加在上部电极界面附近的氧化层12(电阻117)的电压Vu大，加在下部电极界面附近的氧化层15(电阻118)的电压Vl小。因此，推测为上部电极界面附近的氧化层12易超过电阻变化阈值电压，在这样的情况下，氧化层12从高电阻状态向低电阻状态变化，然后，加在下部电极界面附近的氧化层15(电阻118)的电压Vl增加，在超过电阻变化阈值电压的情况下，从低电阻状态向高电阻状态变化了。 

在图9(c)的情况下，也就是说，半LR的出现是由于在电阻117和电阻118的状态均为低电阻(LR)的状态中电阻118必须不超过电阻变化为高电阻状态的阈值电压，因而是稀少的现象，在图9(d)的情况下，也就是说，由于从半LR向低电阻状态的复原中，电阻117为低电阻(LR)而且电阻118为高电阻(HR)的状态，所以推测为电阻118易超过电阻变化为低电阻状态的阈值电压，下部电极界面附近的氧化层15的电阻状态能够大致可靠地向低电阻变化。 

图3(c)、图3(d)的第二次和第3次的脉冲V-I特性如图3(b)那样地负电压脉冲施加后的电阻状态未成为半LR的状态(即，低单元电流状态)，推测其原因是：在图3(b)的第一次的脉冲V-I特性评价中，通过施加Vtl附近的正电压脉冲，从而从下部电极界面附近的氧化层15进行氧离子16的释放，下部电极界面附近的电阻状态低电阻化，在以下的脉冲V-I特性评价中也是维持下部电极附近的低电阻状态。 

接着，在图5示出第二次的正负交替脉冲施加测定的电阻变化的状况。 

图5是表示在图3(d)的测定后用与图4相同的条件进行测定的结果的图。在此，当施加+2.4V的脉冲时高电阻化为7μA左右，当施加-2.4V的脉冲时低电阻化为70μA左右。图5的正负交替脉冲施加时，与图4不同，低电阻状态是稳定的。 

作为稳定化的理由，与图3(b)的脉冲V-I特性评价相关，特别是Vtl附近的正电压施加有很大的关系。若在机理面上考虑，推测为通过因Vtl附近的电压使氧离子从下部电极界面附近的氧化层15释放出，从而以后的动作稳定化。 

因此可知，对于刚制造后的初始状态的存储单元需要与初次的脉冲V-I特性评价同样的动作，特别是为了使低电阻状态从半LR的状态向低电阻状态移动，施加Vtl附近的电压(更正确地说，是比Vtl低且接近Vtl的电压)是极为有效的。 

我们这些发明人发现，在取得上述存储单元105的电阻变化特性的过程中，存在图3(b)所示的向不稳定的低电阻状态(半LR)的电阻变化特性，此外，能够在比Vtl低且接近Vtl的电压施加下进行低电阻化。进而，(i)在刚制造后的初始状态中，由于在大多数的存储单元中下部电极附近 的氧化层推测为高电阻状态，所以需要1次通过比Vtl且接近Vtl的电压施加而使下部电极附近的氧化层低电阻化并进行稳定化。此外，(ii)在稀少地成为半LR的状态的情况下，也是通过比Vtl低且接近Vtl的电压施加使下部电极附近的氧化层低电阻化，从而存储单元能够设定为低电阻状态。通过这些(i)、(ii)，新发现了使存储单元的低电阻状态稳定化的方法。 

[根据脉冲V-I特性和单一脉冲的电阻变化的相同性] 

如图3(d)所示那样的存储单元105的脉冲V-I特性中，使写入脉冲电压Vp从0V渐渐地向负电压方向下降，当超过开始低电阻化的阈值电压Vth时，从高电阻状态变为低电阻状态，进而当使脉冲电压Vp下降时，低电阻化停止，存储单元的电阻变化成为饱和状态。 

虽然在上述的评价方法中使脉冲电压Vp在负方向或者正方向使电压的大小渐渐变化，但是电阻变化元件通过施加一次超过阈值电压的大小的脉冲，从而能够电阻变化为图3所示的低电阻状态和高电阻状态。 

图5是对与图3(d)同样的存储单元105，对栅极施加为了导通而充分的电压2.4V，以端子S为基准对端子U交替施加比低电阻化和高电阻化的电阻变化阈值大的-2.4V和2.4V的脉冲电压的情况的电阻变化的状况的一个例子。当对处于低电阻化的状态的存储单元105施加2.4V的脉冲时被高电阻化，在其后的读出测定中，可知电阻等级是7μA左右。该电阻值等级相当接近图3(d)的脉冲V-I特性的2.4(V)施加后。接着，当对处于高电阻状态的存储单元105施加-2.4(V)的脉冲时被低电阻化，在其后的读出测定中，可知电阻等级为70μA左右。该电阻值等级相当接近图3(d)的脉冲V-I特性的-2.4(V)施加后。 

这样，通过对存储单元105一度施加能够进行电阻变化的大小的电压脉冲，从而能看到能够使电阻状态从高电阻向低电阻变化，或者能够从低电阻向高电阻变化。 

接着，对第二类型的脉冲V-I特性进行说明。 

图6是与图4不同的样品的存储单元105的电阻变化的状况的电流—电压特性的图。图6(a)是来自根据上述评价方法的刚制造后的初始状态的测定结果，图6(b)是根据相同评价方法的第二次的测定结果，图6(c)是根据相同评价方法的第四次的测定结果。 

图6(a)是刚制造后的最初的脉冲V-I特性图，初始的电阻状态处于高电阻状态。当一边使脉冲电压Vp从0V向负电压侧转变一边施加负的脉冲电压时，虽然存储单元105最初处于高电阻状态，但是在脉冲电压Vp低于Vth0时，变为低电阻状态。也就是说，完成成形。但是，低电阻状态的电阻等级以单元电流表示是35μA左右。也就是说，成为半LR的状态。然后，虽然使脉冲电压Vp从负电压侧变化到正电压侧，但是从脉冲电压超过大约1V的附近开始，单元电流上升，最大成为57μA左右，当脉冲电压超过Vtl时，单元电流下降到4μA左右。 

也就是说，通过负的脉冲电压施加，虽然暂时进行向中间等级的低电阻状态(半LR的状态)的变化，但是当施加Vtl以下的正的脉冲电压时，转变到电阻值比因负脉冲电压转变的低电阻状态更低的低电阻状态(正常的低电阻状态)，当进而施加超过Vtl的正的脉冲电压时，转变为高电阻状态。本特性是与图3(b)大致相同的特性，属于特性类型2。 

图6(b)是利用相同的评价方法和测定条件对与图6(a)相同的样品实施的第二次的测定结果。此时，虽然存储单元105最初处于高电阻状态，但是脉冲电压Vp在低于Vth时变为低电阻状态(正常的低电阻状态)，进而当使脉冲电压下降时，单元电流上升至64μA左右，然后，使脉冲电压Vp从负电压侧变化到正电压侧，但是在脉冲电压为Vtl以下之前，为与施加负的脉冲电压的情况大致相同的单元电流。而且，当脉冲电压超过Vtl时，单元电流下降至7μA左右。 

也就是说，通过负的脉冲电压施加，当脉冲电压低于Vth时，进行向低电阻状态的变化，最终通过负脉冲而转变到充分低的电阻状态(正常的低电阻状态)。该低的电阻状态在施加Vtl以下的正的脉冲电压之前维持在大致同一等级，当施加超过Vtl的正的脉冲电压时，转变为高电阻状态。本特性是与图3(c)大致相同的特性，属于特性类型1。 

图6(c)是利用相同的评价方法和测定条件对与图6(a)相同的样品实施的第四次的测定结果。图6(c)遵循与图6(a)大致相同的轨迹。 

也就是说，通过负的脉冲电压施加，虽然暂时进行中间等级向低电阻状态(半LR的状态)的变化，但是当施加Vtl以下的正的脉冲电压时，转变到电阻值比因负脉冲电压而转变的低电阻状态更低的低电阻状态(正常 的低电阻状态)，当进而施加超过Vtl的正的脉冲电压时，转变到高电阻状态。本特性是与图6(a)大致相同的特性，属于特性类型2。 

在图6的测定中使用的样品如图6(b)、图6(c)所示的那样，当用相同的评价方法重复测定时，偶尔会出现图6(c)那样的特性类型2。 

接着，对第三类型的脉冲V-I特性进行说明。 

图7(a)是从刚制造后的初始状态开始的脉冲V-I特性图，初始的电阻状态处于高电阻状态。虽然当一边使脉冲电压Vp从0V向负电压侧转变一边施加负的脉冲电压时，存储单元105最初处于高电阻状态，但是在脉冲电压Vp低于Vth0时变为低电阻状态。也就是说，完成成形。但是，低电阻状态的电阻等级以单元电流表示是40μA左右。也就是说，成为半LR的状态。然后，虽然使脉冲电压Vp从负电压侧向正电压侧变化，但是脉冲电压在Vtl附近，单元电流上升到63μA，当脉冲电压超过Vtl时，单元电流下降到4μA左右。 

也就是说，通过负的脉冲电压施加，虽然暂时进行中间等级向低电阻状态(半LR的状态)的变化，但是当施加Vtl以下的正的脉冲电压时，转变为电阻值比因负脉冲电压而转变的低电阻状态更低的低电阻状态(正常的低电阻状态)，当进而施加超过Vtl的正的脉冲电压时，转变为高电阻状态。本特性是与图3(b)大致相同的特性，属于特性类型2。 

图7(b)、图7(c)是利用相同的评价方法和测定条件对与图7(a)相同的样品实施的第二次和第三次的测定结果。虽然图7(b)、图7(c)均是半LR的状态的电阻等级与图7(a)不同，但是在施加Vtl附近的正电压脉冲的情况下，单元电流处于增加倾向，存储单元暂时成为正常的低电阻状态。 

也就是说，通过负的脉冲电压施加，虽然暂时进行中间等级向低电阻状态(半LR的状态)的变化，但是当施加Vtl以下的正的脉冲电压时，转变到比因负脉冲电压而转变的低电阻状态更低的低电阻状态(正常的低电阻状态)，当进而施加超过Vtl的正的脉冲电压时，转变为高电阻状态。本特性是与图7(a)相同倾向的特性，属于特性类型2。 

图7的样品如图7(b)、图7(c)所示那样，即使是用相同的评价方法重复测定，也几乎每次都会出现特性类型2。 

根据以上这样的第一至第三类型的脉冲V-I特性(图3、图6、图7)可知如下情况。也就是说，图3、图6、图7虽然评价样品不同，但是均是与图2所示的存储单元105相同的构成。然而，其特性在刚制造后的最初的脉冲V-I特性图中全部为特性类型2，进而，在第二次之后，图3仅出现特性类型1，图6的样品出现特性类型1与特性类型2两者，图7的样品如所说的仅出现特性类型2那样，按每个样品而特性类型不同，特别是特征在于，存在特性类型2那样的脉冲V-I特性，由此，我们这些发明人注意到存在该新的特性的存储单元、以及初次必定出现。 

接着，对使用以上这样的电阻变化元件的本发明实施方式中的电阻变化型非易失性存储装置进行说明。本发明实施方式中的电阻变化型非易失性存储装置是，具有将图2所示的电阻变化元件和MOS晶体管串联连接起来而成的1T1R型存储单元的非易失性存储装置。 

图10是表示本发明实施方式的非易失性存储装置200的构成的框图。 

如图10所示那样，本实施方式的非易失性存储装置200在半导体基板上具备存储器主体部201，存储器主体部201具备：存储单元阵列202、行选择电路208、由字线驱动器WLD、源极线驱动器SLD构成的行驱动器207、列选择电路203、用于进行数据的写入的写入电路206、检测选择位线中流过的电流量并判定存储的数据为“0(低电阻状态)”还是为“1(高电阻状态)”的读出放大器204、经由端子Din进行输入数据的输入处理的数据输入电路215、以及经由端子D_输出进行输出数据的输出处理的数据输出电路205。 

进而，作为写入用电源211，具备低电阻(LR)化用电源212、高电阻(HR)化用电源213、低电阻(LR)稳定化写入用电源214，低电阻(LR)化用电源212的输出V2被提供给行驱动器207和写入电路206，高电阻(HR)化用电源213的输出V1和低电阻(LR)稳定化写入用电源214的输出V3G被提供给写入电路206。 

进而，具备：接受从外部输入的地址信号的地址输入电路209、以及基于从外部输入的控制信号控制存储器主体部201的动作和写入用电源211的动作的控制电路210。 

存储单元阵列202具备：以形成于半导体基板上的相互交叉的方式排 列的多个字线WL0、WL1、WL2、……和多个位线BL0、BL1、BL2、……；与这些的字线WL0、WL1、WL2、……和位线BL0、BL1、BL2、……的交点对应分别设置的多个NMOS晶体管N11、N12、N13、N21、N22、N23、N31、N32、N33、……(以下表示为“晶体管N11、N12、……”)；与晶体管N11、N12、……1对1地串联连接的多个电阻变化元件R11、R12、R13、R21、R22、R23、R31、R32、R33、……(以下表示为“电阻变化元件R11、R12、……”)，上述各部件分别构成存储单元M11、M12、M13、M21、M22、M23、M31、M32、M33、……(以下表示为“存储单元M11、M12、……”)。在此，电阻变化元件R11、R12、……和晶体管N11、N12、……是作为本发明的基础数据按上述说明的存储单元。 

如图10所示，晶体管N11、N21、N31、……的栅极连接于字线WL0，晶体管N12、N22、N32、……的栅极连接于字线WL1，晶体管N13、N23、N33、……的栅极连接于字线WL2，晶体管N14、N24、N34、……的栅极连接于字线WL3。 

此外，晶体管N11、N21、N31、……以及晶体管N12、N22、N32、……共同连接于源极线SL0，晶体管N13、N23、N33、……、以及晶体管N14、N24、N34、……共同连接于源极线SL2。 

此外，电阻变化元件R11、R12、R13、R14……连接于位线BL0，电阻变化元件R21、R22、R23、R24……连接于位线BL1，电阻变化元件R31、R32、R33、R34……连接于位线BL2。 

地址输入电路209从外部装置(未图示)接受地址信号，基于该地址信号将行地址信号向行选择电路208输出，并且，将列地址信号向列选择电路203输出。在此，地址信号是表示多个存储单元M11、M12、……中的选择的特定的存储单元的地址的信号。 

控制电路210在数据的写入周期中，以对后述的选择部所选择的存储单元中包含的电阻变化元件写入数据的方式，控制写入用电源211和写入电路206，在此，将指示写入时的脉冲电压的电压等级的电压设定信号向写入用电源211输出，根据输入到数据输入电路215的输入数据D_输入，将指示写入用电压的施加的写入信号向写入电路206输出。另一方面，在数据的读出周期中，控制电路210将指示读出动作的读出信号向读出放大器204 输出。 

行选择电路208接受从地址输入电路209输出的行地址信号，根据该行地址信号，从行驱动器207，从与多个字线WL0、WL1、WL2、……中的任一个对应的字线驱动器电路WLD，对其所选择的字线，施加规定的电压。 

此外同样地，行选择电路208接受从地址输入电路209输出的行地址信号，根据该行地址信号，从行驱动器207，从与多个源极线SL0、SL2、……中的任一个对应的源极线驱动器电路SLD，对其所选择的源极线，施加规定的电压。 

此外，列选择电路203接受从地址输入电路209输出的列地址信号，根据该列地址信号，选择多个位线BL0、BL1、BL2、……中的任一个，对其所选择的位线，施加写入用电压或读出用电压，对非选择位线，施加非选择电压。 

另外，通过行选择电路208和列选择电路203，构成从存储单元阵列202中选择至少一个存储单元的选择部。 

写入电路206是，在来自控制电路210的控制之下，以对选择部所选择的存储单元中包含的电阻变化元件，施加基于从写入用电源211提供的电源的电压脉冲的方式进行控制的电路，在此，在接受从控制电路210输出的写入信号的情况下，对由列选择电路203选择的位线，接受指示写入用电压的施加的信号，输出按照由写入模式设定的电压的写入脉冲。 

此外，读出放大器204在数据的读出周期中，根据多个感测等级按照与目的相匹配的一个感测等级来检测成为读出对象的选择位线中流过的电流量，将位线中流过的电流量为感测等级以上还是以下进行输出并将其作为数据“0(低电阻状态)”或“1(高电阻状态)”的逻辑结果，判定所存储的数据的状态。其结果是所得到的输出数据DO经由数据输出电路205，向外部装置输出。 

写入用电源211包括：提供用于产生低电阻(LR)化写入(也仅称为写入)时的脉冲电压的电源的LR化用电源212、提供用于产生高电阻(HR)化写入(也仅称为擦除)时的脉冲电压的电源的HR化用电源213以及提供用于产生低电阻(LR)稳定化写入时的脉冲电压的电源的LR稳定化写 入用电源214，LR化用电源212向行驱动器207和写入电路206输入，其余的向写入电路206输入。 

在此，当总结控制电路210所拥有的、对电阻变化元件的写入功能时，就成为如下内容。也就是说，作为对电阻变化元件的写入功能，控制电路210具有：(i)高电阻(HR)化写入部，控制写入用电源211和写入电路206，以便基于来自高电阻(HR)化用电源213的电源，对电阻变化元件施加成为高电阻状态所需的正的第一电压；(ii)低电阻(LR)化写入部，控制写入用电源211和写入电路206，以便基于来自低电阻(LR)化用电源212的电源，对电阻变化存储元件施加成为低电阻状态所需的负的第二电压；以及(iii)LR稳定化写入部，控制写入用电源211和写入电路206，以便在由LR化写入部进行负的第二电压施加之后，基于来自LR稳定化写入用电源214的电源，可靠地(或追加地)对电阻变化元件施加成为低电阻状态所需的正的第三电压。在此，通过由LR化写入部进行的负的第二电压施加，电阻变化元件如上所述，有时低电阻化，有时半LR化。由LR稳定化写入部进行的正的第三电压施加具有如下意义：在电阻变化元件通过由LR化写入部进行的负的第二电压施加而半LR化的情况下，会使该电阻变化元件可靠地低电阻化。 

此外，由于3个功能(HR化写入部、LR化写入部、LR稳定化写入部)是在由控制电路210的控制之下写入电路206所发挥的功能，所以从写入功能这一观点出发，也可说是写入电路206所具有的功能。 

接着，对于在数据写入时使用的写入电路系统的、写入用电源211和写入电路206，将可实施的详细电路记载于图11，并对其动作进行说明。 

图11表示LR化用电源212、HR化用电源213、LR稳定化写入用电源214、写入电路206的详细电路和它们的连接结构。虽然在图中未示出，但是在图11的电路中，将从外部输入的电源电压记作VDD。 

在图11中，LR化用电源212的内部结构由LR化用基准电压产生器221和差动放大电路222构成。LR化用基准电压产生器221是输出LR化写入时的写入脉冲的脉冲电压等级VREFLR的参照电位发生器，差动放大电路222是对差动放大电路的输入的一方输入LR化用基准电压产生器221的输出电压VREFLR、对另一方反馈输入输出V2的一般性的结构，是接受 参照电压VREFLR并利用与VREFLR相同的电压来产生放大电流能力后的电压V2的放大电路(电压跟随器)。 

HR化用电源213的内部结构由HR化用基准电压产生器224和差动放大电路225构成。HR化用基准电压产生器224是输出HR化写入时的写入脉冲的脉冲电压等级VREFHR的参照电位发生器，差动放大电路225是对差动放大电路的输入的一方输入HR化用基准电压产生器224的输出电压VREFHR、对另一方反馈输入输出V1的一般性的结构，是接受参照电压VREFHR并利用与VREFHR相同的电压来产生放大电流能力后的电压V1的放大电路(电压跟随器)。 

低电阻稳定化写入用电源214的内部结构中，在VPP端子与接地端子之间串联连接多个固定电阻232，取出各固定电阻232的VPP侧的端子nLa～nLn，对多个开关231a～231n的各个的一方端子1对1地连接nLa～nLn的各个，对多个开关231a～231n的各个的另一方的端子的全部连接输出V3G。开关231a～231n以如下方式动作：任一个开关按照施加电压控制器229的指示而导通(ON)，其他的开关截止(OFF)。由此，利用开关231a～231n选择在VPP与接地间被分压的任意电压，并将其输出到V3G。施加电压控制器229以按照来自控制电路210的选择电压指示使开关组231的多个开关中的一个导通的方式，对全部的开关231a～231n输出信号。根据该构成，低电阻稳定化写入用电源214通过依次选择提供从多个电压选择的一个电压，从而能够提供呈阶梯式上升的正的电压。 

写入电路206包括：作为上述的LR化写入部发挥功能的驱动器226、作为上述的HR化写入部发挥功能的驱动器227、以及作为上述的低电阻稳定化写入部发挥功能的低电阻稳定化写入电路236。 

驱动器226是LR脉冲用的3状态驱动器，其中，在来自控制电路210的输出使能信号EN2为高电平(High)时，按照来自控制电路210的脉冲信号PLS，输出V2电压和接地电压的任一个，在EN2为低电平(Low)时，输出Hi-z(高阻抗状态)，驱动器227是HR脉冲用的3状态驱动器，其中，在输出使能信号EN1为高电平时，按照脉冲信号PLS，输出V1电压和接地电压的任一个，在EN1为低电平时，输出Hi-z。驱动器233接受来自控制电路210的写入脉冲信号PLS的指示，将电流放大后的脉冲输出 到输出端子VPLS。N沟道晶体管234是因对驱动器233的输出VPLS进行电压钳位的目的而设置的，将比输入栅极的电压V3G低出阈值Vt(N沟道晶体管234的阈值电压)的电压(V3＝V3G-Vt)作为最大电压输出到输出端子DT。例如，在按照PLS信号的变化，驱动器233的输出VPLS输出0V→VDD→0V的矩形脉冲的情况下，N沟道晶体管234的输出(在输出端子DT的电压)被作为0V→V3→0V的矩形脉冲进行输出(VDD≥V3的情况)。 

将图11所示的写入用电源211和写入电路206的整体动作的例子记载于下面。 

在HR化写入的情况下，也就是说，在由控制电路210的HR化写入部进行的控制之下，首先，输出与VREFHR同等的电压V1，来自控制电路210的使能信号EN1设定为高电平，驱动器227为Lo-z(低阻抗)输出，使能信号EN2设定为低电平，驱动器226为Hi-z输出，N沟道晶体管234的栅极电压设定为0V而成为截止状态，接着，接受来自控制电路210的写入脉冲信号PLS，驱动器227将0V→V1(VREFHR)→0V的脉冲输出到输出端子DT。输出到输出端子DT的脉冲经由列选择电路203而施加于选择存储单元。 

在LR化写入的情况，也就是说，在由控制电路210的LR化写入部进行的控制之下，首先，输出与VREFLR同等的电压V2，来自控制电路210的使能信号EN2设定为高电平，驱动器226为Lo-z输出，使能信号EN1设定为低电平，驱动器227为Hi-z输出，N沟道晶体管234的栅极电压设定为0V而成为截止状态，接着，接受来自控制电路210的写入脉冲信号PLS，驱动器226将0V→V2(VREFLR)→0V的脉冲输出到输出端子DT。输出到输出端子DT脉冲经由列选择电路203施加于选择存储单元。 

在LR稳定化写入的情况下，也就是说，在由控制电路210的LR稳定化写入部进行控制之下，首先，来自控制电路210的使能信号EN1和EN2设定为低电平，驱动器226和227成为Hi-z输出。接着通过来自控制电路210的指示，通过施加电压控制器229，使多个开关231a～231n中的一个开关成为导通，使N沟道晶体管234的栅极成为设定电压V3G。然后，接受来自控制电路210的写入脉冲信号PLS，驱动器233对VPLS节点产生 0V→VDD→0V的脉冲，N沟道晶体管234利用输入到栅极的V3G电压而将上述脉冲的高电平等级VDD钳位于(V3G-Vt)，将0V→V3(V3G-Vt)→0V的脉冲输出到输出端子DT。输出到输出端子DT的脉冲经由列选择电路203施加于选择存储单元。 

由此，一系列的写入动作被实施。 

图12是表示图10中的读出放大器204的一个例子的详细结构的电路图。读出放大器204包括：镜比为1对1的电流反射镜电路244、尺寸相等的钳位晶体管240、241、基准电路252、以及缓冲器245。 

在基准电路252中，选择晶体管249和低电阻(LR)校验(verify)用的基准电阻246串联连接的支路(branch)的一端连接于接地电位，另一方的端子连接于钳位晶体管240的源极端子，此外，对选择晶体管249的栅极端子输入来自控制电路210的LR校验使能信号C1，通过LR校验使能信号C1，选择晶体管249能切换导通/非导通状态。 

同样地，选择晶体管250和读出用的基准电阻247串联连接的支路的一端连接于接地电位，另一方的端子与钳位晶体管240的源极端子连接，此外，对选择晶体管250的栅极端子输入控来自制电路210的读出使能信号C2，通过读出使能信号C2，选择晶体管250能切换导通/非导通状态，同样地，选择晶体管251和高电阻(HR)校验用的基准电阻248串联连接的路的一端连接于接地电位，另一方的端子与钳位晶体管240的源极端子连接，此外，对选择晶体管251的栅极端子输入来自控制电路210的HR校验使能信号C3，通过HR校验使能信号C3，选择晶体管251能切换导通/非导通状态。 

此外，钳位晶体管240、241由于将节点NBL0和NBL抑制于钳位电压(0.4V)抑制，所以对栅极端子输入VCLP(0.9V)，钳位晶体管241的源极端子经由列选择电路203和位线，与存储单元连接，钳位晶体管240、241的漏极端子分别与构成电流反射镜电路244的晶体管242、243的漏极端子连接。钳位晶体管241的漏极端子电位通过缓冲器245被倒相放大，并作为读出放大器输出SAO传递到数据输出电路205。 

图13是用于说明读出放大器204的判定等级的图。 

读出放大器204如图13所示，在低电阻(LR)状态的存储单元的单元 电流ILR(70μA附近)与高电阻(HR)状态的存储单元的单元电流IHR(10μA附近)之间，作为第一感测等级具有读出用的基准电流IHLdet(40μA)，作为第二感测等级具有高电阻(HR)校验用的基准电流IHRdet(20μA)，作为第三感测等级具有低电阻(LR)校验用的基准电流ILRdet(60μA)。 

在图12的读出放大器204中，低电阻(LR)校验用的基准电流ILRdet(60μA)通过对由电阻值Rldt的电阻246和选择晶体管249构成的基准存储单元施加钳位电压而产生，读出用的基准电流IHLdet(40μA)通过对由电阻值Rmid的电阻247和选择晶体管250构成的基准存储单元施加钳位电压而产生，高电阻(HR)校验用的基准电流IHRdet(20μA)通过对由电阻值Rhdt的电阻248和选择晶体管251构成基准存储单元施加钳位电压而产生。 

接着对读出放大器204的判定输出和感测等级的使用目的进行说明。 

图10所示的读出放大器204在数据的读出周期中，将成为读出对象的选择存储单元的单元电流经由选择位线感测为在其中流过的电流量，在电流比所设定的感测等级多的情况下，输出逻辑“0”，在电流比所设定的感测等级少的情况下，输出逻辑“1”，感测等级的设定准备有上述的3种。 

首先，第一感测等级是用于区别所选择的存储单元的电阻存储状态是处于高电阻状态还是处于低电阻状态的感测等级。因此，设定为处于高电阻状态的存储单元的单元电流(例如图3(c)的10μA)与处于低电阻状态的存储单元的单元电流(例如图3(c)的70μA)的中间等级(例如40μA)。 

第二感测等级是用于判断所选择的存储单元的电阻存储状态是否处于充分高的电阻值的高电阻状态的校验用感测等级，尤其是因以下目的而使用：在选择存储单元的高电阻化写入后，判断是否对上述第一感测等级具有充分的差值并被置位为高电阻状态，在后面的读出周期中，判断其存储单元的电流是否处于高电阻状态(例如20μA以下)。 

第三感测等级是用于判断所选择的存储单元的电阻存储状态是否处于正常的低电阻状态的校验用感测等级，尤其是因以下目的而使用：在选择存储单元的低电阻化写入后，判断是否对上述第一感测等级具有充分的差值并置位为低电阻状态，在后面的读出周期中，判断该存储单元的电流是 否处于低电阻状态(例如60μA以上)。此外，该第三感测等级通过与第一感测等级一起使用，从而能够为了感测半LR的状态而使用。也就是说，虽然选择存储单元的单元电流比第一感测等级大，但是在判断为比第三感测等级小的情况中，该选择存储单元的电阻变化元件能够判定为处于半LR状态。 

图10的电阻变化元件R11、R12、……做成与图1(a)、图1(b)或图1(c)同样的剖面构造。 

此外，存储单元M11、M21、……将电阻变化元件R11、R21、……和N沟道晶体管N11、N21、……串联连接(R11+N11、R21+N21、……)起来，分别是与图2同样的构造。 

在此，对图2的存储单元105与图11的LR稳定化写入电路236的连接关系、电阻变化方向进行说明。 

从图2的电阻变化元件10a的上部电极11通过过孔19引出的金属布线17(端子U)与在图10的存储单元阵列202内纵向延伸的位线(例如BL0)连接，上述位线经由列选择电路203与LR稳定化写入电路236的输出端子DT连接。因此，从LR稳定化写入电路236输出的正电压脉冲施加于电阻变化元件10a的上部电极11。当对上部电极11施加电压Vtl附近的正脉冲时，在图3(b)的情况下，能够从半LR的状态转变到低电阻状态，当对上部电极11施加超过电压Vtl的正脉冲时，转变为高电阻状态。当这样从写入电路对位线(也就是说电阻变化元件的上部电极)施加超过高电阻化阈值电压Vtl的正电压的脉冲时，将电阻变化为高电阻状态的电阻变化特性称为B模式，相反的，当从写入电路对位线施加超过电压Vtl的正电压的脉冲时，将电阻变化为低电阻状态的电阻变化特性称为A模式。这些A/B模式的电阻变化特性是电阻变化元件固有的性质。顺便言之，在使B模式的电阻变化元件变为低电阻状态的情况下，将通过过孔21从连接于下部电极的晶体管104的扩散区域302a引出的金属布线18(端子S)作为基准，对金属布线17(端子U)施加负的电压脉冲。此外，“正脉冲”是指正电压的脉冲，“负脉冲”是指负电压的脉冲。 

图1(a)、图1(b)、图1(c)的任一个的电阻变化元件均是在B模式下进行电阻变化。 

另外，为了使用A模式的存储单元来得到与图3同样的电阻变化特性，当然是使金属布线18(端子S)连接于位线。 

根据以上内容可知，图10的存储单元M11、M21、……的脉冲V-I特性具有与图3(b)、图3(c)、图3(d)、图6(a)、图6(b)、图6(c)或图7(a)、图7(b)、图7(c)类似的特性。 

因此，关于写入动作，低电阻化写入所需的写入电压的绝对值为图3记载的Vth的绝对值以上，LR化用电源212是能施加其输出电压V2的绝对值相对于电阻变化元件超出Vth的负的电压的电源电路。另一方面，高电阻化写入所需的写入电压为图3记载的Vtl以上，HR化用电源213是能施加其输出电压V1相对于电阻变化元件超出Vtl的正的电压的电源电路。 

图14是表示与图10中的C部对应的存储单元300的结构(2比特的量的结构)的剖视图和电阻变化元件10a的放大图。 

晶体管317、电阻变化元件10a分别对应于图10中的晶体管N11、N12和电阻变化元件R11、R12。 

存储单元300是在半导体基板301上依次形成第二N型扩散层区域302a、第一N型扩散层区域302b、栅极绝缘膜303a、栅电极303b、第一过孔304、第一布线层305、第二过孔306、第二布线层307、第三过孔308、电阻变化元件10a、第四过孔310、第三布线层311而构成的。 

与第四过孔310连接的第三布线层311对应于位线BL0，连接于晶体管317的第二N型扩散层区域302a的、第一布线层305和第二布线层307对应于与该附图中垂直走线的源极线SL0。 

半导体基板301的电压为0V，从0V电源线(未图示)，通过一般公知的结构来提供。 

如图14的放大部分(左边的图)所示那样，电阻变化元件10a在第三过孔308上呈三明治状形成有下部电极14t、电阻变化层13、氧化层12、上部电极11，进而联结于与第三布线连接的第四过孔310。 

在此，氧化层12和电阻变化层13由缺氧型的钽氧化物构成，下部电极14t和上部电极11由不同材料构成，下部电极14t由作为难以引起电阻变化的(比上部电极材料易氧化的)电极材料的氮化钽(TaN)构成，经由过孔连接于晶体管的第一N型扩散层区域302b，上部电极11由作为易引 起电阻变化的(比构成电阻变化层的金属难氧化的)材料的铂(Pt)构成，成为经由过孔并利用第三布线层311连接于形成的位线BL0的构造。 

[电阻变化型非易失性存储装置的时间图] 

对于如上那样构成的电阻变化型非易失性存储装置200，针对与写入数据的情况的低电阻化写入、高电阻化写入和低电阻稳定化写入(也成为追加写入)对应的写入周期、以及读出数据的情况的读出周期中的工作例，一边参照图15(a)～图15(d)所示的时间图一边进行说明。 

图15(a)～图15(d)是表示本发明实施方式的非易失性存储装置的工作例的时间图。另外，在此，将电阻变化层为高电阻状态的情况定义为分配为数据“1”、将为低电阻状态的情况定义为分配为数据“0”地示出其工作例。此外，说明仅示出对存储单元M11进行数据的写入和读出的情况。图15(a)是在控制电路210的LR化写入部所进行的控制之下对电阻变化元件实施对低电阻状态的写入的时间图，图15(b)是在控制电路210的HR化写入部所进行的控制之下对电阻变化元件实施向高电阻状态的写入的时间图，图15(c)是在控制电路210的LR稳定化写入部所进行的控制之下对电阻变化元件实施低电阻稳定化写入的时间图。 

在图15(a)中，在LR化用电源212产生的电压V2被确定为对电阻变化元件R11、R12……有效施加的电压值超过低电阻化阈值电压Vth的绝对值这样的电压值。 

在图15(b)中，在HR化用电源213产生并经由写入电路206提供给位线BL0的电压V1被确定为对电阻变化元件R11、R12……有效施加的电压值超过高电阻化阈值电压Vtl这样的电压值。 

在图15(c)中，在写入电路206产生的电压V3被确定为对电阻变化元件R11、R12……有效施加的电压值在高电阻化阈值电压Vtl附近且不超过Vtl这样的电压，对电阻变化元件R11、R12……施加根据上述LR稳定化写入用电源214的可变电压V3。 

在图15(d)中，V_读出是在读出放大器204产生的读出用电压，比高电阻化阈值电压Vtl充分低的电压是对电阻变化元件R11、R12……有效施加的电压值。 

此外，在图15(a)～图15(d)中，VDD对应于从外部对非易失性 存储装置200提供的电源电压。 

在对图15(a)所示的存储单元M11的数据“0”的低电阻化写入周期中，在选择部和控制电路210的LR化写入部等的控制之下进行以下的控制。首先，最初将选择位线BL0、源极线SL0设定为电压V2。接着，将所选择的字线WL0设定为电压VDD，使选择存储单元M11的NMOS晶体管N11导通。在该阶段中，由于晶体管317的第二N型扩散层区域302a和第一N型扩散层区域302b均被施加电压V2，所以在晶体管317中不流过电流。 

接着，将选择位线BL0在规定期间内设定为电压0V，在规定期间后，再次施加成为电压V2的脉冲波形。在该阶段，在电阻变化元件10a中以下部电极14t为基准对上部电极11施加拥有超过低电阻化阈值电压Vth的绝对值的负的电压，进行从高电阻值向低电阻值的写入。然后，将字线WL0设定为电压0V，使晶体管317截止，完成数据“0”的写入。 

在针对图15(b)所示的存储单元M11的数据“1”的高电阻化写入周期中，在选择部和控制电路210的HR化写入部等的控制之下进行以下的控制。最初将选择位线BL0、源极线SL0设定为电压0V。接着，将所选择的字线WL0设定为电压VDD，使选择存储单元M11的NMOS晶体管N11导通。 

接着，将选择位线BL0在规定期间设定为电压V1，在规定期间后，再次施加成为电压0V的脉冲波形。在该阶段，在电阻变化元件10a中以下部电极14t为基准对上部电极11施加超过高电阻化阈值电压Vtl的正的电压，进行从低电阻值向高电阻值的写入。然后，将字线WL0设定为电压0V，完成数据“1”的写入。 

在针对图15(c)所示的存储单元M11的数据“0”的低电阻稳定化写入周期中，在选择部和控制电路210的LR稳定化写入部等的控制之下进行以下的控制。最初将选择位线BL0、源极线SL0设定为电压0V。接着，将所选择的字线WL0设定为电压VDD，使选择存储单元M11的NMOS晶体管N11导通。 

接着，将选择位线BL0在规定期间内设定为电压V3，在规定期间后，再次施加成为电压0V的脉冲波形。在该阶段，在电阻变化元件10a中以下部电极14t为基准对上部电极11施加高电阻化阈值电压Vtl附近的正的电 压，进行从半LR值向低电阻值的写入。然后，将字线WL0设定为电压0V，完成低电阻稳定化写入周期。该写入的特征是，以高电阻化的电压施加极性施加高电阻化的电压以下的脉冲。 

在针对图15(d)所示的存储单元M11的数据的读出周期中，在选择部和控制电路210等的控制之下进行以下的控制。最初将选择位线BL0、源极线SL0设定为电压0V。接着，将所选择的字线WL0设定为电压VDD，使选择存储单元M11的NMOS晶体管N11导通。 

接着，将选择位线BL0在规定期间内设定为读出电压V_读出，通过读出放大器204，检测在选择存储单元M11中流过的电流值，由此，对所存储的数据是数据“0”还是数据“1”进行判定。然后，将字线WL0设定为电压0V，完成数据的读出动作。 

接着，对搭载于图10记载的非易失性存储装置200的存储单元的脉冲V-I特性，对存在特性类型1和特性类型2的两者的情况的低电阻稳定化写入，说明其具体的方法例。 

[根据正脉冲施加法的低电阻稳定化写入(晶片检查中的写入方法)] 

如上述那样，我们这些发明人在进行存储单元105的初始评价的过程中，注意到以下的特征性特性。其是，即使在刚制造后如图3(a)那样实施初始的低电阻化(成形)，其后如图4那样实施根据交替脉冲施加的重写，虽然其电阻变化特性不稳定，但是当暂时施加图3(b)所示的脉冲V-I特性评价的序列、特别是在Vtl附近且不超过Vtl那样的正电压脉冲时，推测为如图8(d)所示那样释放出下部电极附近的氧离子而使下部电极附近的氧化层15低电阻化，也会如图5所示那样使根据交替脉冲施加的电阻变化特性稳定化。进而，发现在第二次以下的脉冲V-I特性中也是，如图3(c)、图3(d)那样地半LR的状态被消除，然后示出特性类型1的正常特性。 

由此可见，为了在刚制造后的晶片检查的阶段暂时消除半LR的状态，如下的手法在低电阻状态的稳定化上是有效的：通过在实施了初始的低电阻化(成形)后，将在高电阻化阈值电压Vtl附近且不超过Vtl这样的正电压脉冲施加于电阻变化元件，从而在成为比半LR低的低电阻状态(正常的低电阻状态)后，变化为高电阻状态。 

以利用非易失性存储装置实施该手法的情况为例，按如下来说明其方法。 

另外，以下将用于使电阻变化元件的电阻变化特性稳定化的电压施加称为“稳定化写入”。在本实施方式中，虽然为了根据包含半LR的不稳定的低电阻状态而转变到正常的低电阻状态，进行施加Vtl附近的正电压的“LR稳定化写入”，但是该“LR稳定化写入”可以说是用于低电阻化的“稳定化写入”之一。 

图16A是表示从刚制造后的初始状态到低电阻状态的稳定化和其后的通常重写的处理的概要的状态转变图。 

在图16A中，状态407是刚制造后的初始状态，电阻状态是电阻值比通常动作时的高电阻状态高的高电阻状态。首先，对于成为重写对象的选择存储单元(电阻变化元件)，(i)实施低于成形的阈值电压Vth0的成形负脉冲施加408(用于使初始状态低电阻化的成形工序；也就是说，负的第四电压施加)，向低电阻(半LR)状态402变化。此时，成为特性类型2的半LR的状态。而且，(ii)实施正脉冲上升连续施加404(低电阻稳定化写入步骤；也就是说，阶梯式地从正的第三电压施加到正的第一电压)，使电阻变化元件转变为成为正常的低电阻状态的后高电阻状态401，所述正脉冲上升连续施加404是指一边使电压作为低电阻的稳定化写入渐渐地从比Vtl小的正的脉冲电压(也就是说，正的第三电压)上升至电阻变化为高电阻状态的正的脉冲电压(也就是说，正的第一电压)，一边连续施加实施写入脉冲电压。另外，在正脉冲上升连续施加404中，虽然图示了从半LR状态402向高电阻状态401的转变，但是严格来说，包含其转变中途中的、根据高电阻化阈值电压Vtl附近的正电压施加的正常的低电阻状态。 

由于通过以上的状态转变，半LR的状态被消除，所以以下，在电阻变化元件成为通常的电阻变化，从高电阻状态401向低电阻状态403电阻变化的情况下，在作为低电阻化写入使低于低电阻化阈值电压Vth的负电压脉冲施加406(低电阻化写入步骤；也就是说，负的第二电压施加)从低电阻状态403向高电阻状态401电阻变化的情况下，根据需要实施超过高电阻化阈值电压Vtl的正电压脉冲施加405(高电阻化写入步骤；也就是说，正的第一电压施加)来作为高电阻化写入。 

在图17A示出从刚制造后的初始状态到低电阻状态的稳定化的流程图。本流程图示出了图16A的状态转变图中的(i)～(ii)的详细方案，在晶片检查中的功能检查的最初被实施。 

在图17A中，对刚制造后的初始状态中的选择存储单元， 

(0)将所选择的存储单元设定为初始地址。 

(1)最初在处理410中实施成形工序。 

(2)接着在处理421中将用于低电阻稳定化写入的初次的正脉冲电压Vp设定为0.7V。 

(3)接着在处理415中将用于低电阻稳定化写入的正电压脉冲施加于存储单元105。 

(4)接着在判断处理422中判断正脉冲电压Vp是否到达了高电阻化写入的正电压脉冲VHR(在此为2.4V)， 

若到达了(处理422的“是”)，进入处理424判断是否为最终地址， 

若是最终地址(处理424的“是”)，则结束(423)处理， 

若不是最终地址(处理424的“否”)，则在处理425中加1到下一地址，从上述(1)的成形工序410开始实施。 

若在判断处理中正脉冲电压Vp未到达高电阻化写入的正电压脉冲2.4V的情况下(处理422的“否”)，进入处理414。 

(5)在处理414中使正脉冲电压Vp上升0.1V来进行设定。 

(6)接着再次在处理415中将用于低电阻稳定化写入的正电压脉冲施加于存储单元105。这是与上述(4)相同的处理。 

以下，在判断处理422中正脉冲电压Vp未到达高电阻化写入的正电压脉冲2.4V的情况下(处理422的“否”)，(5)处理414→(3)处理415→(4)判断处理422一边使正脉冲电压上升一边重复进行。 

初次的正脉冲电压Vp是比电阻变化的阈值电压Vtl低的值，包含高电阻化写入的正电压脉冲VHR＝2.4V的电压的大小的关系为2.4V＞Vtl＞0.7V。 

通过实施以上的那样的向低电阻状态的初始化，从而最初施加Vtl附近的正电压脉冲，由此能够使特性类型2的存储单元状态向特性类型1转变。 

在图18A示出利用非易失性存储装置200实施图17A的流程图的情况 的存储单元存取序列图(上段)和根据单元电流的选择存储单元的电阻状态示意图(下段)。本序列图中的选择存储单元被作为图10所示的存储单元M11。 

在图18A中，在实施图17A的流程图所示的处理之前，存储单元M11为非选择的状态，因此，字线WL0、位线BL0和源极线SL0的初始的电压状态全部为0V。 

首先，由于在图18A所示的“te”期间中实施处理410的成形过程(负电压脉冲施加)，所以对全部位线BL0、BL1、BL2、……和源极线SL0施加LR化用电源212的输出电压V2，然后对字线WL0施加为了使晶体管N11导通而充分的电压VDD。此时，虽然同一字线上的存储单元M11、M21、M31、……全部导通，但是由于位线和源极线的电压相同，所以不会引起电阻变化元件R11、R21、R31、……的电阻变化。接着当写入电路206接受来自控制电路210的脉冲信号PLS时，按照脉冲信号使选择位线BL0的电压按V2→0V→V2进行变化，选择存储单元M11的电阻状态从刚制造后的高电阻状态向低电阻(半LR)的状态变化。而且，为了使处理410的低电阻化写入结束，而使字线WL0为0V，进而使全部位线BL0、BL1、BL2、……和源极线SL0为0V。 

接着在“tp1”～“tpn”期间实施处理415的低电阻稳定化写入。为了从写入电路206输出从写入电路206输出的第一次的脉冲电压V31(＝V31G-Vt)，将LR稳定化写入用电源214的输出在处理421中设定为V31G。此时，LR稳定化写入用电源214的电压选择开关231利用施加电压控制器229的指示仅使开关231a～231n中的任意一个开关(例如231f为导通、其他为截止)导通，将串联连接了固定电阻232的中间节点的电位V31G输出到V3G(例如在231f为导通的情况下输出节点nLf的电位)。 

然后在处理415的低电阻稳定化写入中，对字线WL0施加为了使晶体管N11导通而充分的电压VDD，接着当写入电路206接受来自控制电路210的脉冲信号PLS时，按照脉冲信号的脉冲时间使选择位线BL0的电压按0V→V31→0V进行变化，选择存储单元M11的电阻状态向更低的低电阻(LR)的状态变化。 

然后，控制电路210在判断处理422中判断脉冲电压Vp是否到达了 VHR，在未到达的情况下，为了在处理414中写入脉冲电压的第二次的脉冲电压从写入电路206输出V32(＝V32G-Vt)，在处理421中将低电阻稳定化写入用电源214的输出设定为V32G。此时，低电阻稳定化写入用电源214的电压选择开关231按施加电压控制器229的指示来变更(例如231f为截止，使231e导通)开关231a～231n中的、在使电压上升的方向上导通的开关选择，将串联连接了固定电阻232的中间节点的电位V32G输出到V3G(例如在231e为导通的情况下输出节点nLe的电位)。 

然后在处理415的低电阻稳定化写入中，当写入电路206接受来自控制电路210的脉冲信号PLS时，按照脉冲信号的脉冲时间使选择位线BL0的电压按0V→V32→0V进行变化，选择存储单元M11的电阻状态向更低的低电阻(LR)的状态变化。此时，字线WL0的电压从第一次开始持续维持VDD。 

同样地，按判断处理422→处理414→处理415的流程，在处理414中低电阻稳定化写入用电源214的电压选择开关231按施加电压控制器229的指示来再次变更开关231a～231n中的、在使电压上升的方向上导通的开关选择，使V3G的输出电压上升，在处理415中从写入电路206将比前次还上升的脉冲电压施加于选择位线BL0。随着重复上述的判断处理422→处理414→处理415的流程，一边使施加于位线BL0的写入脉冲电压阶梯式地上升，一边连续施加直至脉冲电压成为高电阻化脉冲电压V1为止。在此期间，由于不进行电阻变化元件的电阻值的读出，所以上述的处理可高速地实施。此外，脉冲电压的增加量优选比图3、图6、图7增0.1V以下，但为了高速化，变宽到0.2V左右也是没有问题的。 

在“tp1”～“tp(n-k)”之前的期间，选择存储单元M11的电阻状态是从半LR的状态渐渐地使电阻值下降(单元电流上升)，当写入脉冲电压超过Vtl时转变为高电阻状态(在图18A中在V3(n-k)变为高电阻状态)。 

如上所述，在本实施方式中，对于处于低电阻状态的电阻变化元件(特别是，成形后的电阻变化元件或成为半LR的电阻变化元件)，从低电阻状态向高电阻状态的变化开始电压(高电阻化阈值电压)Vtl处于哪里是随意的，以从低的正电压开始而通过电压Vtl的方式，扫描(sweep)施加正的写入脉冲电压。因此，特征是可靠地通过Vtl附近的峰值电流状态，由此特 性类型2被消除。也就是说，能得到半LR的不稳定的电阻变化元件被初始化为转变正常的低电阻状态与高电阻状态的稳定的电阻变化元件。 

在上述实施方式1中，如图18A的低电阻稳定化写入序列所示那样，施加于与选择存储单元相关的位线的正电压脉冲，一边使写入脉冲电压依次上升一边连续施加。 

上述低电阻稳定化写入时的脉冲宽度为50ns的短时间，因此，电压上升设定的时间变长，这与全部重写时间变长相比，是必须极力避免的。 

对于低电阻稳定化写入电路，作为一般的方法，考虑有使用与HR化用电源213同样的差动放大器类型的电源电路并依次切换其稳定的电源从而改变脉冲电压的方案。但是在该方式中，在电压设定上会花费数百ns～数μs的时间。由于本低电阻稳定化写入序列仅依次进行电压扫描，所以研究了利用比较的简单的结构来实现的电路方式。 

下面记载可使伴随上述电压上升的连续脉冲施加的间隔时间高速化的电路方式的一个例子。 

作为低电阻稳定化写入电路，如图11所示那样，由写入电路206内的低电阻稳定化写入电路236和低电阻稳定化写入用电源214构成。接着说明各电路的构成和动作。低电阻稳定化写入电路236包括：驱动器233，当接受脉冲信号PLS时将VDD作为电源并将0V→VDD→0V的写入脉冲输出到输出VPLS；N沟道晶体管234，将驱动器233的输出VPLS连接于一方的扩散节点(例如漏极)，将使VDD钳位的电压输出到另一方的扩散节点。输出到N沟道晶体管234的源极侧端子(输出端子DT)的电压，当设N沟道晶体管234的阈值为Vt、设栅极电压为V3G时，成为V3G-Vt(其中，是V3G-Vt≤VDD的情况)。 

因此，由于输出到输出端子DT的钳位电压由栅极电压V3G决定，所以只要按照应输出的电压来设定栅极电压V3G即可。 

为了使脉冲施加的间隔时间缩短，重要的是在短时间内完成本栅极电压的设定。为此，在低电阻稳定化写入中向输出端子DT的脉冲输出的高电平侧电压等级每当进行脉冲施加时就使输出V3G的电压变动量ΔV上升。使之成为可能的是低电阻稳定化写入用电源214，其内部结构是，在VPP端子与接地端子之间串联连接多个固定电阻232，利用开关231a～231n来 选择输出串联电阻内的一个中间节点。其输出节点V3G的电容是未伴有LR化用电源212那样的反馈连接的结构，因此无需平滑电容，作为负载电容仅是N沟道晶体管234的栅极电容，最多是100fF左右，是极小的电容。因此，通过使在VPP端子与接地端子间的串联电阻中流过的电流为最佳的电流量，从而使中间节点选择开关231的导通的开关向VPP端子侧切换一个，使电压上升ΔV的情况的电压设定时间在数ns左右的极短的时间内完成。例如，当将N沟道晶体管234的栅极电容设为100fF、将根据开关切换的输出V3G的电压变动量ΔV设为0.1V、将在串联电阻中流过的电流设为100μA、将在电压变动时对输出V3G充电的电流量设为在串联电阻中流过的电流量的十分之一左右的10μA时，输出V3G的电压变动所花费的时间ΔTv为100fF×0.1V/10μA＝1ns。 

这样，由于低电阻稳定化写入中的脉冲电压的设定相对于脉冲施加时间在极短的时间内完成，所以图18A的低电阻稳定化写入序列由(一次脉冲施加时间+ΔTv)×脉冲数来决定，能够在极短的时间内完成。 

进而，由于在低电阻稳定化写入序列的开关231的选择为了在每次施加脉冲时使V3G输出电压上升ΔV，而仅向靠近一个VPP的一侧的开关偏移，所以施加电压控制器229的控制只要仅通过其输出信号使开关的号码依次加1即可，施加电压控制器229能够利用移位寄存器这一简易的结构来实现。 

(实施方式2) 

接着，对本发明实施方式2中的电阻变化元件的写入方法以及非易失性存储装置进行说明。 

如图6(c)那样，即使在刚制造后的初期实施了低电阻稳定化写入之后，也稀少地存在低电阻状态变为半LR的情况。在这样的情况下，可能会做出错误读出的判断。一种应对方法有使用ECC这样的错误订正的方法，另一种有在非易失性存储器中一般性的、在写入时进行校验并在判定为不良的情况下进行追加写入(低电阻稳定化写入)的方法。在此，对进行后者的校验和追加写入(低电阻稳定化写入)的方法进行说明。 

在进行了低电阻化写入后，判定低电阻状态，在成为半LR状态、也就是说图6(c)那样的异常状态的情况下，需要再次实施低电阻稳定化写入以消除异常。 

在图16B示出在对正负交替的脉冲施加实施电阻变化的过程中，再次实施低电阻稳定化写入的情况的处理的状态转变图。 

在图16B中，在通过正负交替的脉冲施加来正常进行高电阻状态或者低电阻状态的重写的情况下，从高电阻状态或者低电阻状态401a通过LR化写入负脉冲施加406(低电阻化写入步骤；也就是说，负的第二电压施加)，转变为低电阻状态403(箭头(iii))。另一方面，对于高电阻状态或者低电阻状态401a使实施了LR化写入负脉冲施加406(低电阻化写入步骤；也就是说，负的第二电压施加)后的电阻状态发生转变，在成为(i)方向的半LR状态402的情况下，为了消除该状态而实施用于低电阻稳定化写入的正脉冲上升连续施加404(低电阻稳定化写入步骤；也就是说，正的第三电压施加)，由此，经过低电阻状态，暂时返回高电阻状态401，再次实施LR化写入负脉冲施加406(低电阻化写入步骤；也就是说，负的第二电压施加)。其结果是，由于先前实施了低电阻稳定化写入404，所以接着向低电阻状态403转变。另外，在正脉冲上升连续施加404中，图示了从半LR状态402向高电阻状态401的转变，但是严密地说，包含其转变中途中的因Vtl附近的电压施加引起的低电阻状态。 

由此，需要在进行了LR化写入负脉冲施加406(低电阻化写入步骤；也就是说，负的第二电压施加)后判断低电阻状态是否正常的处理。 

此外，在从低电阻状态403设定为高电阻状态401时，作为HR化写入，实施Vtl以上的正电压脉冲施加405(高电阻化写入步骤；也就是说，正的第一电压施加)。 

在图17B示出在对多个存储单元依次实施低电阻化写入的情况下，判断低电阻状态是否成为半LR的状态，作为成了半LR的状态的情况的消除单元的低电阻状态的稳定化流程图。本流程图中，在图16B的状态转变图中，示出了判断是否未成为半LR的状态402的判断单元和图中的(ii)低电阻稳定化写入404的详细单元，在通常使用的状态中加以实施。 

在图17B中，对于选择存储单元， 

(0)将所选择的存储单元设定为开头地址。 

(1)在处理410中施加能够进行低于Vth的低电阻化的负电压脉冲以实施低电阻化写入。 

(2)接着在判断处理411中利用图12所示的读出放大器204来判断低电阻状态作为单元电流是否为规定电流ILRdet以上(校验步骤)。因此，在读出放大器204中，为了将规定电流设定为ILRdet，控制电路210将输入到基准电路252内的栅极的各信号设定为C1＝VDD、C2＝0V、C3＝0V。若选择单元的电流为规定电流ILRdet以上，则由于输出SAO输出0V，所以对图10所示的数据输出端子D_输出输出“0”(处理411的“真”)，若选择单元的电流不到规定电流ILRdet，则由于SAO输出VDD，所以对数据输出端子D_输出输出“1”(处理411的“伪”)。 

若单元电流为ILRdet以上，则按照来自读出放大器204的输出对数据输出端子D_输出输出“0”(处理411的“真”)，通过外部装置识别为正常的低电阻状态，向真的方向前进，选择存储单元的LR写入结束，确认是否为最终地址(处理424)，在不是最终地址的情况下(处理424的“伪”)，对地址进行加1(处理425)，从处理410开始实施。 

另一方面，若单元电流不到ILRdet，则按照来自读出放大器204的输出对数据输出端子D_输出输出“1”，通过外部装置识别为异常的半LR的状态，在处理411中向“伪”的方向前进，执行以后的低电阻稳定化写入流程(处理421～414)。 

低电阻稳定化写入流程与图17A的刚制造后的最初的低电阻稳定化写入流程相同， 

(3)首先，在处理421中将用于低电阻稳定化写入的初次的正脉冲电压Vp设定为0.7V， 

(4)接着在处理415中将用于低电阻稳定化写入的正电压脉冲施加于存储单元105， 

(5)接着在判断处理422中判断正脉冲电压Vp是否到达了高电阻化写入的正电压脉冲2.4V， 

若到达了(处理422的“真”)，则进入处理410，使低电阻稳定化写入结束， 

若在未到达的情况下(处理422的“伪”)，则进入处理414， 

(6)在处理414中使正脉冲电压Vp上升0.1V地进行设定， 

(7)接着再次在处理415中将用于低电阻稳定化写入的正电压脉冲施 加于存储单元105。这是与上述(4)相同的处理。 

以后，在判断处理422中正脉冲电压Vp未到达高电阻化写入的正电压脉冲VHR(在此为2.4V)的情况下(处理422的“伪”)，一边使正脉冲电压上升一边重复处理414→处理415→判断处理422。 

初次的正脉冲电压Vp是比电阻变化的阈值电压Vtl低的值，包含VHR的电压的大小的关系为VHR＝2.4V＞Vtl＞0.7V。 

通过实施以上这样的电阻状态判断(校验步骤)以及低电阻稳定化写入的顺序，从而能够使半LR的状态的存储单元向低电阻状态转变。 

在图18B示出利用非易失性存储装置200实施图17B的流程图的情况下的存储单元存取序列图(上段)以及根据单元电流的选择存储单元的电阻状态示意图(下段)。本序列图中的选择存储单元设为图10所示的M11。 

在图18B中，在实施图17B的流程图所示的处理之前，由于存储单元M11是非选择的状态，所以字线WL0、位线BL0和源极线SL0的初始的电压状态全部为0V。 

首先，在图18B所示的te期间，实施处理410的低电阻化写入。该动作与图18A相同，省略详细说明。 

当实施低电阻化写入时，虽然处于高电阻状态(HR)的电阻状态转变为低电阻状态，但为了判断是否成为半LR的状态，在tr期间中接着实施根据读出放大器204的校验读出。在校验读出中，使读出放大器204内的基准电路252的设定为C1＝VDD、C2＝0V、C3＝0V。由此，成为在判断时对选择位线提供判定电流ILRdet。首先，从读出放大器204对选择位线BL0预充电施加未进行电阻变化的高电阻化阈值电压Vtl以下的电压Vr。此时，来自读出放大器的位线电流根据对位线进行高速充电的目的，以高的电流能力进行提供。接着对选择字线WL0施加为了使晶体管N11导通而充分的电压VDD，同时将来自读出放大器的电流能力设定为存储单元状态的判定电流ILRdet。然后，通过选择存储单元的电阻状态，在半LR的状态的情况下，位线电压不下降，在低电阻状态的情况下，位线电压下降。利用读出放大器204检测其电压之差，将其结果作为逻辑信号向数据输出电路205输出。由于若读出放大器的感测结果成为低电阻状态则数据输出端子D_输出输出“0”，所以外部装置在此结束低电阻化写入，另一方面，由于 在半LR的状态的情况下数据输出端子D_输出输出“1”，所以外部装置接着实施tp1以后的处理415的低电阻稳定化写入序列。另外，低电阻稳定化写入序列动作的详细说明因与图18A所示的说明相同而省略。由于低电阻稳定化写入结束后的存储单元的状态成为高电阻(HR)状态，所以再次实施处理410的低电阻化写入，使其向低电阻状态转变。 

这样，消除了半LR的状态，并向低电阻状态修复。 

如上所述，在本实施方式中，对于成形后的电阻变化元件，通过一边使施加于与选择存储单元有关的位线的正电压脉冲的电压依次上升一边连续地施加，从而能够高速地进行低电阻的稳定化写入，此外，在结束这样的初始化并进行读写的实际动作中，通过在低电阻化写入之后进行校验，从而仅在半LR状态出现时，进行低电阻的稳定化写入。由此，即使是处于刚制造后的初始状态的电阻变化元件，也是其后的实际动作中的电阻变化元件，会可靠地实施避免半LR状态的处理。 

(实施方式3) 

接着，对不使用校验地利用正电压脉冲进行低电阻稳定化写入的本发明实施方式3中的电阻变化元件的写入方法和非易失性存储装置，进行说明。 

图7(b)、图7(c)所示的数据暗示了：即使实施刚制造后的低电阻稳定化写入，在其后的低电阻化写入中也频繁地成为特性类型2的半LR的状态的情况下，在上述实施方式1记载的修正方法中不能消除，即使是实施方式2记载的修正方法也存在大致每次都产生修正工序的情况。 

我们这些发明人研究了将具有这样的频繁的特性类型2的写入特性的存储单元的半LR的状态修正为低电阻状态的方法。 

当关注图7的脉冲V-I特性图时，虽然当作为特性类型2的图7(c)施加低电阻化阈值电压Vth以下的负电压脉冲时，单元电流在37μA左右的半LR的状态下停止了电阻变化，但其后，当使脉冲电压向正侧上升时，在高电阻化阈值电压Vtl附近变化为低电阻状态。脉冲电压在Vtl附近的最大单元电流为60μA，是与低电阻状态同等的电流值。 

根据该现象，作为将半LR的状态修正为低电阻状态的方法，考虑了如下的新方法：将脉冲电压设置(固定)于Vtl附近，实施低电阻稳定化写入， 也就是说，不是一边使电压渐渐上升一边重复电压施加，而是仅通过施加1次Vtl附近的电压从而进行低电阻稳定化写入。 

此外，虽然要求了写入为高速，但是上述的校验方式由于是针对低电阻化写入的全部位暂时实施读出动作，所以会导致写入速度的下降。因此，省略了读出放大器的判定步骤。作为还实现这样的写入的高速化的具体方法，是如下这样的方法：继负电压脉冲的低电阻化写入之后，假定存储单元的电阻状态成为特性类型2这样的半LR的状态的情况，仅施加1次高电阻化阈值电压Vtl以下的正电压脉冲。也就是说，对电阻变化元件施加负电压脉冲，在不判断施加后的电阻状态的情况下，仅实施1次根据Vtl以下且接近Vtl的电压的低电阻稳定化写入。由此，能够使半LR的状态的存储单元高速变为低电阻状态。 

另一方面，由图3(d)(特性类型1)可知，对于通过负电压脉冲而成为正常的低电阻状态的电阻变化元件，当施加Vth以下的负电压脉冲时，单元电流成为70μA左右的低电阻状态，然后，即使使脉冲电压向正侧上升，在成为Vtl以下之前其状态也不改变。由此可知，即使在施加低电阻化的写入脉冲后，存储单元的电阻状态成为特性类型1这样的低电阻状态的情况下，由于接着即使施加高电阻化阈值电压Vtl以下的正电压脉冲，对电阻状态也没有任何影响，所以即使在施加低电阻化的写入脉冲后，不确认电阻状态地实施低电阻稳定化写入，也没有任何问题。 

由此可知，在具有特性类型2的非易失性存储装置的情况下，对于其重写序列之一，图19的状态转变图所示的方法是有效的。其方法是实施：处理406(低电阻化写入步骤；也就是说，负的第二电压施加)，对处于低电阻状态或者高电阻状态的存储单元105，施加(i)用于使得变为低电阻状态的低电阻(LR)化写入的负脉冲；以及处理407(低电阻稳定化写入步骤；也就是说，正的第三电压施加)，进而，对处于低电阻状态或者高电阻状态的存储单元105，施加(ii)(上述(i)的处理的结果是，假定成为半LR状态402的情况，为了使得变为正常的低电阻状态403)低电阻(LR)稳定化写入的正脉冲(Vtl以下)。也就是说，在向低电阻状态变化的情况下，必须接着(i)的处理实施(ii)的处理。 

这样，通过实施(i)→(ii)的方案，从而不管电阻变化元件是特性 类型1还是特性类型2，都能可靠地使电阻变化元件成为正常的低电阻状态。 

另外，由于即使在通过(i)的低电阻(LR)化写入的负脉冲施加406，从高电阻状态401和401a变为特性类型1的正常的低电阻状态403的情况下，即使对处于正常的低电阻状态403的电阻变化元件施加(ii)的低电阻(LR)稳定化写入的正脉冲，也不会改变正常的低电阻状态，所以在实施(ii)方面没有任何问题。 

因此，能够不用管特性类型地来实施低电阻变化的方案(i)、(ii)。 

另外，在从低电阻状态设定为高电阻状态时，实施Vtl以上的正电压脉冲施加作为HR化写入(高电阻化写入步骤；也就是说，正的第一电压施加)。 

(实施方式4) 

接着，对于使电阻变化元件可靠地从高电阻状态转变为低电阻状态的本发明实施方式4中的电阻变化元件的写入方法和非易失性存储装置进行说明。 

首先，作为使电阻变化元件可靠地转变为低电阻状态的手法之一，说明使用校验的手法。 

如图7(c)(特性类型2)所示，从高电阻化阈值电压Vtl以下的半LR向低电阻变化的单元电流的变化量是，在Vtl附近单元电流Ir以0.5V的脉冲电压Vp的变化从36μA向60μA还急剧地增加24μA，而且当施加比超过最大电流的Vtl大的电压时，电阻状态变为了高电阻状态(单元电流少的状态)。当暂时变为了高电阻状态时，由于若不施加低电阻化阈值电压Vth以下的负电压脉冲则不能变为低电阻状态，所以为了再次变为低电阻状态，需要从根据负电压脉冲施加的低电阻(LR)化写入开始实施。这样，将非意图地成为高电阻状态的单元再次改写为低电阻状态，这会产生写入时间的缺失(loss)这样的缺点。 

因此，考虑了在进行低电阻化时，为了防止高电阻化、可靠地变为低电阻状态，而导入校验(根据读出的电阻状态的确认)判断。 

对根据以下的校验附加的低电阻化写入的方法进行说明 

在图20示出针对存储单元105的校验导入时的状态转变图。 

在图20中，在实施对处于高电阻状态或者低电阻状态401a的存储单元105，施加用于使得变为低电阻状态的低电阻(LR)化写入的负脉冲的处理406(低电阻化写入步骤；也就是说，负的第二电压施加)，正常地进行低电阻状态的重写的情况下，通过LR化写入负脉冲施加406从高电阻状态或者低电阻状态401a转变到(箭头(iii))低电阻状态403。另一方面，在对高电阻状态的401a实施了LR化写入负脉冲施加406后的电阻状态成为转变(i)方向的半LR状态402的情况下，为了消除该情况，校验判定也实施匹配的低电阻稳定化写入409(低电阻稳定化写入步骤；也就是说，正的第三电压施加)，在达成低电阻状态403处结束低电阻稳定化写入。 

此外，在从低电阻状态设定为高电阻状态时，实施Vtl以上的正电压脉冲施加作为HR化写入(高电阻化写入步骤；也就是说，正的第一电压施加)。 

在图21示出针对存储单元105的校验导入时的低电阻化写入流程图。本流程图表示与图20的状态转变图中用于从高电阻状态转变为低电阻状态的(i)、(ii)、(iii)相关的方案的详细。 

在图21中，对选择存储单元， 

(0)将所选择的存储单元设定为开头地址。 

(1)在处理410中，为了变化为低电阻状态而实施施加低电阻化阈值电压Vth以下的负电压脉冲的低电阻化写入。 

(2)接着在判断处理411中，利用读出放大器204判定低电阻状态作为单元电流是否是规定电流ILRdet以上。因此，在读出放大器204中，为了将规定电流设定为ILRdet，控制电路210将输入到基准电路252内的栅极的各信号设定为C1＝VDD、C2＝0V、3＝0V。由于若选择单元的电流为定电流ILRdet以上，则输出SAO输出0V，所以对图10所示的数据输出端子D_输出输出“0”(处理411的“真”)，由于若选择单元的电流不到规定电流ILRdet，则输出SAO输出VDD，所以对数据输出端子D_输出输出“1”(处理411的“伪”)。 

若单元电流为ILRdet以上，则按照来自读出放大器204的输出对数据输出端子D_输出输出“0”(处理411的“真”)，通过外部装置识别为是正常的低电阻状态，向处理411的“真”的方向前进，结束选择存储单元的LR写入， 对是否是最终地址进行确认(处理424)，在不是最终地址的情况下(处理424的“伪”)，对地址进行加1(处理425)，从处理410开始实施。 

另一方面，若单元电流不到ILRdet，则按照来自读出放大器204的输出对数据输出端子D_输出输出“1”，通过外部装置识别为是异常的半LR的状态，在处理411向“伪”的方向前进，执行以后的低电阻稳定化写入流程(处理421～414)。 

(3)在处理421中，将应实施低电阻稳定化写入的高电阻化阈值电压Vtl以下的正电压Vp＝0.7V设定为脉冲电压。 

(4)在处理415中施加用于低电阻稳定化写入的正电压脉冲。此时的正的脉冲电压从比高电阻化阈值电压Vtl充分低的值(例如图7中的0.7V)开始。 

(5)接着在判断处理413中，为了再次判定是否变为低电阻状态，利用读出放大器204进行校验读出，通过校验读出的逻辑值结果判断单元电流是否为判定等级以上。读出放大器204的设定与判断处理411相同。 

若在单元电流为判定电流ILRdet以上的情况在(处理413的“真”)，选择存储单元的低电阻化写入结束，进入判断处理424。 

(6)若在单元电流不到判定电流ILRdet的情况下(处理413的“伪”)，在处理414中，将正的脉冲电压Vp设定的高出0.1V，再次进入上述(4)的处理415。 

若处理415的低电阻稳定化写入结束，则与上述(5)同样地，实施判断处理413的校验读出和电阻状态判断。 

如以上那样，在通过判断处理413的校验读出判定，单元电流成为判定电流ILRdet以上之前，重复实施处理414的脉冲电压上升设定和处理415的低电阻稳定化写入。 

这样，通过附加了校验读出判定413的低电阻稳定化写入方法，半LR的状态能够无限接近正常的低电阻状态。 

接着在图22中示出利用非易失性存储装置200实施了图21的流程图的情况的存储单元存取序列图(上段)和根据单元电流的选择存储单元的电阻状态示意图(下段)。本序列图中的选择存储单元设为图10所示的M11。 

在图22中，在实施图21的流程图所示的处理之前，由于存储单元M11是非选择的状态，所以字线WL0、位线BL0、源极线SL0的初始的电压状态全部为0V。 

首先，在图22所示的te期间实施处理410的低电阻化写入(负电压脉冲施加)。时间图的动作因与图18A相同，省略详细说明。 

接着，为了判断电阻状态是否未成为半LR的状态，在tr0期间实施校验读出。校验读出动作与图18B相同，省略详细说明。由于若校验读出中的读出放大器的检测结果为正常的低电阻状态，则数据输出端子D_输出输出“0”，所以外部装置在此结束低电阻化写入，由于在半LR的状态的情况下数据输出端子D_输出输出“1”，所以外部装置接着实施接下来tp1以后的处理415的低电阻稳定化写入。 

接着，在tp1期间中实施处理415的低电阻稳定化写入的情况下，作为前期准备，为了将从写入电路206输出的第一次的脉冲电压V31(＝V31G-Vt)从写入电路206输出，而将低电阻稳定化写入用电源214的输出在处理421中设定为V31G。此时，低电阻稳定化写入用电源214的电压选择开关231通过施加电压控制器229的指示而仅使开关231a～231n中的任意一个的开关(例如231f导通，其他截止)导通，将串联连接了固定电阻232中间节点的电位V31G输出到V3G。例如在231f导通的情况下输出节点nLf的电位。 

然后，在tp1期间的处理415的低电阻稳定化写入中，对字线WL0施加为了使晶体管N11导通而充分的电压VDD，接着当写入电路206接受来自控制电路210的脉冲信号PLS时，按照脉冲信号的脉冲时间使选择位线BL0的电压按0V→V31→0V进行变化，选择存储单元M11的电阻状态向更低的低电阻(LR)状态变化。而且，为了使低电阻稳定化写入结束，而使字线WL0返回0V，使晶体管N11截止。 

接着，为了在tr1期间判断电阻状态是否未正常的低电阻状态，再次实施校验读出。由于若校验读出中的读出放大器的检测结果为正常的低电阻状态则数据输出端子D_输出输出“0”，所以外部装置在此结束低电阻化写入，由于在半LR的状态的情况下数据输出端子D_输出输出“1”，所以外部装置接着在tp2期间实施处理415的低电阻稳定化写入。 

在接着在tp2期间实施处理415的低电阻稳定化写入的情况下，前期准备，为了对于从写入电路206输出的电压将第二次的脉冲电压V32(＝V32G-Vt)从写入电路206输出，而在处理421中将低电阻稳定化写入用电源214的输出设定为V32G，然后实施处理415的低电阻稳定化写入。 

接着，为了在tr2期间判断电阻状态是否未到达正常的低电阻状态，再次实施校验读出。由于若校验读出中的读出放大器的检测结果为正常的低电阻状态则数据输出端子D_输出输出“0”，所以外部装置在此结束低电阻稳定化写入，由于在半LR的状态的情况下数据输出端子D_输出输出“1”，所以外部装置接着在tp3期间实施处理415的低电阻稳定化写入。 

这样，在利用读出放大器判断为低电阻状态是判定电流ILRdet以上的状态之前，重复依次使正的脉冲电压上升的低电阻稳定化写入和根据读出放大器的校验读出判定。 

接着，作为使电阻变化元件可靠地转变为低电阻状态的手法之一，说明通过低电阻稳定化写入使电阻变化元件高电阻化了的情况下重复再次的低电阻化的手法。 

如图7(b)、图7(c)的第二次和第三次的测定结果所示那样，有时频繁地成为特性类型2的脉冲V-I特性，但是其特性不应是每次循着同一轨道，单元电流或多或少会发生变化。例如在图7中当关注Vtl附近的最大的单元电流时，图7(b)为70μA，图7(c)为60μA，第二次的图7(b)更多。 

在这样的特性中，当在低电阻化校验读出时的单元电流判定等级设定为例如62μA即图7(c)的Vtl附近的低电阻状态的最大电流以上的情况下执行图21的流程图时，在重复处理413～415的循环时，在其中途变为了高电阻状态，无法脱离处理413～415的循环。为了避免该情况，考虑设置用于判断是否为高电阻状态的第二判定等级是有效的。 

在图23中示出追加了判断高电阻状态的第二判定等级的低电阻化重写流程图的一个例子。本流程图相当于在图21的处理415与判断处理413之间插入了判断处理417。在判断处理417中，利用读出放大器204判断选择存储单元是否变为了单元电流判定等级IHRdet以下的高电阻状态(也就是说，是否是单元电流Ir＜单元电流判定等级IHRdet)，若未成为高电阻状 态(输出端子D_输出＝“1”)(处理417的“伪”)，则进入利用读出放大器判断是否成为低电阻化状态的判断处理413，另一方面，若成为高电阻状态(处理417的“真”)，则返回根据处理410的负脉冲施加的低电阻写入。由于其他的处理块以及流程与图21相同，故省略说明。 

使用本流程图将图7的存储单元特性的情况作为一个例子对其动作进行说明。在此，设判断成了低电阻状态的第一单元电流判定等级ILRdef＝62μA，设判断成了高电阻状态的第二单元电流判定等级IHRdef＝20μA，此外，将图7(c)所示的特性设为第n次、将图7(b)所示的特性设为第n+1次的低电阻化重写。 

在图23中，针对选择存储单元， 

(0)将所选择的存储单元设定为开头地址。 

(1)接着，通过处理410变为低电阻状态。 

(2)接着在判断处理411中利用读出放大器204判断低电阻状态作为单元电流是否为规定电流ILRdet以上。因此，在读出放大器204中，为了将规定电流设定于ILRdet，控制电路210将输入到基准电路252内的栅极的各信号设定为C1＝VDD、C2＝0V、C3＝0V。 

由于若选择单元的电流为规定电流ILRdet以上，则输出SAO输出0V，所以对图10所示的数据输出端子D_输出输出“0”(处理411的“真”)，由于若选择单元的电流不到规定电流ILRdet，则输出SAO输出VDD，所以对数据输出端子D_输出输出“1”(处理411的“伪”)。 

利用在以上的读出放大器的设定来判断低电阻状态。由于存储单元是作为图7(c)所示的特性的半LR的状态，所以单元电流为37μA左右，比第一单元电流判定等级ILRdef低，由此，作为读出放大器判断结果，对数据输出端子D_输出输出“1”，通过外部装置而进入处理421。 

(3)在处理421中将正脉冲电压Vp设定为初始值的0.7V，继而实施处理415的低电阻稳定化写入， 

(4)利用判断处理417判断选择存储单元是否变为第二单元电流判定等级IHRdet以下的高电阻状态。因此，在读出放大器204中，为了将规定电流设定为IHRdet，控制电路210将输入到基准电路252内的栅极的各信号设定为C1＝0V、C2＝0V、C3＝VDD。由于若选择单元的电流为规定电 流IHRdet以上，则输出SAO输出0V，所以对图10所示的数据输出端子D _输出输出“0”(处理417的“伪”)，另一方面，由于若选择单元的电流不到规定电流IHRdet，则输出SAO输出VDD，所以对数据输出端子D_输出输出“1”(处理417的“真”)。 

由于若未成为高电阻状态、也就是说选择单元的电流为规定电流IHRdet以上，则输出SAO输出0V，所以对数据输出端子D_输出输出“0”(处理417的“伪”)，通过外部装置而进入判断处理413。在判断处理413中判断为比第一单元电流判定等级ILRdet高的单元电流(低电阻状态)(处理413的“真”)、或者在判断处理417中判断为比第二单元电流判定等级IHRdet低的单元电流(高电阻状态)(处理417的“真”)之前，重复处理415～处理414的循环。其间，低电阻稳定化写入的正的脉冲电压依次上升，同时实施处理415的低电阻稳定化写入。由于图7(c)所示的特性中的最大的低电阻状态的单元电流为60μA，比第一单元电流判定等级ILRdet＝62μA低，所以不满足判断处理413的校验判断条件，因此无法成为“真”的方向，Vp被加1，重复接下来的处理415～处理414的循环。这样，正的脉冲电压(Vp)直接成为Vtl以上的1.6V，存储单元变为高电阻状态，满足判断处理417的校验判断条件，指示“真”的方向。在这种情况下，接着再在处理410中写回低电阻状态，成为图7(b)所示的半LR的状态(54μA)。 

(5)虽然接着利用判断处理411判断低电阻状态，但由于存储单元为特性(b)的半LR的状态(处理411的“伪”)，所以单元电流为54μA程度而比第一单元电流判定等级ILRdet低，由此进入处理421。 

(6)在处理421中将正脉冲电压Vp设定为初始值的0.7V，实施处理415的低电阻稳定化写入，利用判断处理417判断选择存储单元是否变为第二单元电流判定等级IHRdet以下的高电阻状态，若未成为高电阻状态(处理417的“伪”)，则进入判断处理413。在判断处理413中判断为比第一单元电流判定等级ILRdet高的单元电流(低电阻状态)(处理413的“真”)、或在判断处理417中判断为比第二单元电流判定等级IHRdet低的单元电流(高电阻状态)(处理417的“真”)之前，重复判断处理415～处理414的循环。其间，低电阻稳定化写入的正的脉冲电压依次上升，同时实施处理415的低电阻稳定化写入。由于图7(b)所示的特性中的最大的低电阻状 态的单元电流为70μA，比第一单元电流判定等级ILRdet＝62μA高，所以当伴随脉冲电压上升而持续实施伴随着低电阻稳定化写入时，成为第一单元电流判定等级ILRdet以上，满足判断处理413的校验判定条件并进入“真”的方向，低电阻化写入完成，进入判断处理424。 

(7)在判断处理424中，判断选择存储单元是否为最终地址，在不是最终地址的情况下，向“伪”的方向前进，利用处理425向下一地址加1，前进一个选择存储单元，实施上述(1)～(6)的处理。 

这样，在实施低电阻稳定化写入的过程中，因存储单元的变化偏差等，在成为高电阻状态的情况下，再次使低电阻化写入的流程实施，由此能可靠地设定为低电阻状态。 

另外，在图10的非易失性存储装置中，在执行上述图21或图23的流程图的情况下，各模式步骤的判断和执行命令一般通过非易失性存储装置200外的外部装置(未图示)进行。也就是说，在写入动作的情况下，当从外部装置指示控制信号和地址信号时，接受这些信号，非易失性存储装置200通过写入用电源211设定写入电压，写入电路206、行驱动器207实施图15(a)、图15(b)、图15(c)的写入动作。此外，校验读出通过来自外部装置的控制信号和地址信号执行包含选择存储单元的选择和读出放大器的电流判定等级设定的读出动作，单元电流为判定等级以上或以下的读出数据输出到端子D_输出。而且，外部装置接受输出到端子D_输出的数据，外部装置根据分支判断(例如在流程图的分支(判断处理413)中输出到端子D_输出的数据若为“0”则向真的方向、若为“1”则向伪的方向)实施至接下来的动作决定以及执行命令。 

但是，本发明的非易失性存储装置不限于通过来自这样的外部装置的控制来进行写入的全过程的装置，也可以作为内置了这样的外部装置的控制功能的非易失性存储装置来加以实现。具体地说，如图24所示的其他非易失性存储装置260那样，将储存了写入数据的数据输入电路215的输出和储存了读出放大器的读出数据的数据输出电路205的输出经由存储器控制器262向控制电路261输入，存储器控制器262替代地执行上述外部装置所进行的动作判断、执行命令等，控制电路261在存储器控制器262之下进行控制，由此还能够统一地由非易失性存储装置260执行至此的全部 附图中的流程图所示的写入的开始至结束(也就是说，包含低电阻稳定化写入、校验读出、判断的全部的处理)。在这种情况下，由于在非易失性存储装置内执行写入的开始至结束，所以与经由外部装置的情况相比，有缩短写入结束时间的效果。 

(实施方式5) 

接着，对能够简易设定低电阻稳定化写入电压的本发明实施方式5中的电阻变化元件的写入方法以及非易失性存储装置进行说明。 

上述实施方式4中的根据校验读出附加的低电阻稳定化写入中，由于用于使半LR状态成为正常的低电阻状态的正脉冲(Vp)的最佳的高电阻化阈值电压Vtl未知，所以使正脉冲(Vp)的扫描从比高电阻化阈值电压Vtl充分低的值开始。因此，在图21或图23的流程图中，重复处理的次数变多，会产生设定低电阻状态的时间变长这一课题，此外，由于Vtl附近的电阻变化陡急(Vtl附近的峰值电流的电压宽度为0.4V左右)，在使用上述实施方式4记载这样的校验的方法中，会产生控制难这一课题。 

我们这些发明人为了解决本课题，对事先知道低电阻稳定化写入时的正脉冲的最佳的电压值Vtl的方法进行了研究。 

为了解决上述课题，关注了由图1所示这样的2端子构成的单体的电阻变化元件的特征性的特性。 

图25(a)、图25(b)表示针对单体的电阻变化元件的脉冲V-I特性图。图25(a)是特性类型2的电阻变化元件特性，图25(b)是特性类型1的电阻变化元件特性。从低电阻状态向高电阻状态变化的阈值电压Vtrl，其图25(a)、图25(b)任一特性均为2.0(V)左右，当施加比其大的电压的脉冲时变为高电阻状态。在图25(a)的特性类型2中，在电压Vtrl时成为最小的低电阻状态。 

我们这些发明人注意到：在取得很多样品的本特性图的过程中，从上述低电阻状态向高电阻状态的变化的高电阻化阈值电压Vtrl的大小与用于低电阻化的负脉冲电压(-Vprl)的大小大体相同。也就是说，处于式1的关系。 

|Vtrl|＝|-Vprl|……式1 

因此，Vtrl的电压的大小能够根据此前进行低电阻化时施加的负脉冲 电压的大小来决定，电阻变化元件单体的情况为Vtrl＝|-Vprl|。 

图26表示对于单体的电阻变化元件以下部电极为基准施加脉冲电压Vp时的、电阻变化写入时的脉冲电压Vp与脉冲电流I的关系的V-I特性图。最初，对于处于高电阻(HR)状态(O点)的电阻变化元件以上部电极为基准对下部电极施加(特性图是以下部电极为基准示出的，因此施加电压为-Vp)电压|Vp|的大小的脉冲。当使施加电压的大小如图中的(i)所示那样向负侧变大时，在超过某电压(A点)的大小时会引起低电阻(LR)化的电阻变化，示出图中的(ii)的特性。此时将脉冲电压的大小|-Vprl|(在特性图中为-Vprl)作为最大施加电压，使低电阻化在B点停止。接着，由于当使脉冲电压的大小减小下去时，低电阻状态不会变化，所以示出电阻性的特性(图中的(iii))，达到O点。进而，由于以下部电极为基准对上部电极施加(特性图是以下部电极为基准示出的，因此施加电压为+Vp)电压|Vp|的大小的脉冲。当使施加电压的大小如图中的(iv)所示那样向正侧变大下去时，从超过Vtrl(C点)的电压起引起高电阻化(HR)的电阻变化，达到D点，示出图中的(v)的特性。然后即使使脉冲电压的大小下降至A点，高电阻状态也不会变化，成为图中的(vi)所示的特性。 

这样，当一边使脉冲施加电压变化一边获得重写时的V-I特性时，通过其电阻变化，示出(i)～(vi)所示的磁滞特性。 

此时，施加低电阻化的最大电压|-Vprl|时的电阻变化元件中流过的电流设为-Iprl，施加从低电阻状态向高电阻状态开始电阻变化的高电阻化开始电压(高电阻化阈值电压)Vtrl时的电阻变化元件中流过的电流设为Itrl。 

关于本电阻变化元件，低电阻变化时的最小电压的大小|-Vprl|与高电阻化开始电压的大小|Vtrl|为大致相同的这一特征如之前所述那样，进而，注意到还具备施加低电阻变化时的最大电压|-Vprl|时的电流的大小|-Iprl|与施加高电阻化开始电压Vtrl时的电流的大小|Itrl|相同这一特征。也就是说处于式2的关系。 

|Itrl|＝|-Iprl|……式2 

也就是说，具有下述特征：开始从低电阻状态向高电阻状态的电阻变 化的高电阻化开始电压的大小和该时的电流的大小，与在进行低电阻化施加的脉冲电压的大小和该时的电流的大小相同。在此，如上所述，高电阻化开始电压Vtrl相当于为了使施加负的电压而成为半LR状态的电阻变化元件转变为低电阻状态的LR稳定化写入(低电阻稳定化写入)所施加的正的电压。由此，通过对电阻变化元件施加流过与在低电阻化(包含半LR化)时在电阻变化元件中流过的电流相同的值、且反向的电流这样的正的电压，从而能够可靠地从半LR状态转变为正常的低电阻状态。 

由于在使用图2的电阻变化元件10a的1T1R型的存储单元105中，电阻变化元件10a具有关系式1和关系式2的特征，所以在图3中存储单元105中的低电阻稳定化写入时的正脉冲的最佳的电压值Vtl(也是高电阻状化阈值电压)，能够根据电阻变化元件10a和晶体管104的写入时的动作点分析来求出。 

在图27(a)、图27(b)中示出电阻变化元件10a和晶体管104的写入时的动作点分析图。横轴表示加在图2所示的存储单元105的端子U、S间的电压(以端子U为基准施加于端子S的电压)，纵轴表示在端子U、S间流过的电流(从端子S向端子U流过的电流)。图27(a)表示如图28(a)所示那样对存储单元105的栅极端子G施加电压Vg、将U端子接地GND、对S端子施加电压Ve的情况的动作点分析特性图。也就是说，图27(a)是对电阻变化元件施加负的电压并进行低电阻化时的动作点分析特性图。另外，图28(a)是以电压Ve为上侧的方式使图28(b)上下反转的结构图。在图27(a)中，实线是电阻变化元件10a的电阻变化时的电压-电流特性，电阻变化元件具有如下特性：当被施加电阻变化时的电阻变化元件10a的2端子间电压超过电阻变化阈值电压的电压时，以终始VR为恒定的方式使电阻值变化。虚线是晶体管104的电压-电流特性，为了容易看动作点分析，使晶体管的图表线(虚线)在电压方向上反转，进而使基点与Ve一致。此时，电阻变化元件10a的特性与晶体管104的特性的交点是在存储单元105的U-S端子间流过的单元电流I_单元。 

图27(b)是以电流的朝向与图28(a)相反的图28(b)(使结构图相对于图27(a)上下反转)所示的偏置施加方向对存储单元105的栅极端子G施加电压Vg、使S端子接地GND、对U端子施加正电压VLRMAX (上述的高电阻化阈值电压Vtl，也就是说，半LR状态的电阻变化元件的电阻最低的电压)的情况的动作点分析特性图。也就是说，图27(b)是对电阻变化元件施加正的电压进行低电阻的稳定化写入(LR追加写入)时的动作点分析特性图。实线是电阻变化元件10a的电压-电流特性，其倾斜因上述关系式1和式2的理由而与图27(a)的电阻变化元件相同，使其特性线在电压方向反转，使基点与VLRMAX。虚线是晶体管104的电压-电流特性。此时，电阻变化元件10a的特性与晶体管104的特性的交点是在存储单元105的U-S端子间流过的单元电流I_单元。 

也就是说，在施加脉冲电压Ve实施低电阻化写入时，如图27(a)的重写时的动作点分析图所示那样，单元电流流过I_单元。对于施加本脉冲电压Ve后的低电阻状态的存储单元，在施加与之前的低电阻化写入反极性的偏压情况下，如图28(b)所示那样，在按照上述关系式2以该时的单元电流与之前的低电阻化写入时相同(也就是说，I_单元)那样对存储单元设定(在此，设定为VLRMAX)脉冲电压Vp的情况下，其电压为存储单元105的高电阻化开始电压Vtl。 

这样，能够根据低电阻化写入时的施加电压求出存储单元105中的低电阻稳定化写入时的正脉冲的最佳电压值Vtl。 

由于通过以上这样的方案，求出低电阻稳定化写入时的正脉冲的电压，所以低电阻化写入的电压流程能够如图29所示那样进行单纯化。也就是说，(1)最初利用处理410实施根据负电压Ve的脉冲施加的低电阻化写入，(2)接着假定变为特性类型2的半LR的状态的情况，实施通过上述方案(也就是说，求出流过低电阻化写入时的单元电流与相同的值的单元电流的正电压的手法)求出的根据正电压Vtl的脉冲施加的低电阻稳定化写入420。正电压Vtl由于设定通过上述方案求出的变为正常的低电阻状态的最佳电压，所以低电阻稳定化写入420通过仅一次的实施，完成写入。 

进而，在图30中示出插入了进行是否实施低电阻稳定化写入420的判断的校验判断处理411的低电阻化写入的流程图。图30的流程图中， 

(1)最初利用处理410实施根据负电压Ve的脉冲施加的低电阻化写入， 

(2)接着利用判断处理411，通过读出放大器204进行用于判定是否 变为低电阻状态的校验读出，通过输出校验读出的逻辑值结果的端子D_输出输出数据来判断单元电流是否为判定等级ILRdet以上。在单元电流为判定等级ILRdet以上的情况下，从输出端子D_输出输出“0”的数据作为读出放大器的判断结果(在处理411中为“真”)，由于通过外部装置仅低电阻化写入结束，所以向“真”的方向前进，在为判定等级ILRdet以下的情况下，由于成为特性类型2所以从输出端子D_输出输出“1”的数据作为读出放大器的判断结果(在处理411中为“伪”)，通过外部装置向“伪”的方向前进， 

(3)实施通过上述方案求出的根据正电压Vtl的脉冲施加的低电阻稳定化写入的处理420。由于在此正电压Vtl也设定通过上述手段求出的变为正常的低电阻状态的最佳电压，所以低电阻稳定化写入420通过仅一次的实施而完成写入。 

这样，由于通过实施校验判断处理，从而能够在特性类型1的存储单元的情况下省略追加写入(低电阻稳定化写入)，所以能够缩短全写入时间。 

另外，虽然在图29中，对假定变为特性类型2的半LR的状态的情况并设定用于变为正常的低电阻状态的最佳正脉冲电压的方法进行描述，但是也能够应用于利用处理410设定实施了根据负电压Ve的脉冲施加的低电阻化写入后的高电阻化写入时的正脉冲电压的方法，在该情况下，设定为比通过上述方案求出的电压Vtl稍微高的电压(例如比Vtl高0.5V的Vtl+0.5V的电压)，也可以实施根据正电压的脉冲施加的高电阻化写入。 

进而，我们这些发明人根据上述方案的低电阻化写入脉冲电压考虑了下述电路：以为了反向地流过与对所选择的存储单元中包含的电阻变化元件施加用于低电阻化写入的负的电压时该电阻变化元件中流过的电流相同的值的电流所需的正电压被施加于该电阻变化元件的方式，对该存储单元输出低电阻稳定化写入脉冲电压。通常，当对1T1R型存储单元反向地施加相同的电压时，通过在存储单元的晶体管产生的自我基板偏置效应，存储单元中流过的电流变得不同，使与低电阻化时相同值的电流反向地流动这是很困难的。 

在图31中示出：通过以低电阻(LR)化用电源212为电源的脉冲电压产生电路514、以上述脉冲电压产生电路514的输出电压为输入的低电阻稳 定化写入用电源214、输出与上述低电阻稳定化写入用电源214的输出相同值的电压的缓冲放大器512、以及以上述缓冲放大器512的输出为输入电源的驱动器513构成的低电阻稳定化写入部的一个例子。脉冲电压产生电路514产生低电阻稳定化写入脉冲电压。上述低电阻稳定化写入部是如下这样的电路：基于来自LR化用电源212的电源，以为了反向地流过为了与对选择部(行选择电路208、列选择电路203)选择的存储单元中包含的电阻变化元件施加用于低电阻化写入的负电压时在该电阻变化元件中流过的电流相同的值的电流所需的正电压被施加于该电阻变化元件的方式，对该存储单元施加电压。 

低电阻稳定化写入部中所包含的该脉冲电压产生电路514具有：伪存储单元电路507以及508，拥有与低电阻状态中的电阻变化元件的电阻值相同的电阻值的电阻元件(固定电阻503以及505)和开关元件(N沟道晶体管502以及506)分别被串联连接；第一缓冲放大器(差动放大电路500)，以来自LR化用电源212的电源为输入，将与在低电阻化时施加于选择存储单元相同值的电压施加于伪存储单元电路507；电流反射镜电路(P沟道晶体管501以及504)，产生与伪存储单元电路507中流过的电流相同值的电流，将产生的电流施加于伪存储单元电路508；第二缓冲放大器(差动放大电路511)，以伪存储单元电路508的两端产生的电压为输入，通过进行电流放大，从而输出与输入电压相同值的电压；低电阻稳定化写入用电源214，将从第二缓冲放大器(差动放大电路511)输出的电压利用从多个分压比中选择出的一个分压比进行分压后输出；第三缓冲放大器(差动放大电路512)，以从低电阻稳定化写入用电源214输出的电压为输入，通过进行电流放大，从而输出与输入电压相同值的电压；以及三态驱动器513，产生拥有从第三缓冲放大器(差动放大电路512)输出的电压的脉冲。 

另外，在伪存储单元电路507以及508中，当电阻元件(固定电阻503以及505)的一个端子与开关元件(N沟道晶体管502以及506)的一个端子分别连接时，第一缓冲放大器(差动放大电路500)以构成伪存储单元电路507的电阻元件(固定电阻503)的另一端子为基准对开关元件(N沟道晶体管502)的另一端子施加电压，电流反射镜电路(P沟道晶体管501以及504)以从构成伪存储单元电路508的电阻元件(固定电阻505)的另一 端子向开关元件(N沟道晶体管506)的另一端子流过电流的方式，施加电流。 

在图31中，晶体管501和504是P沟道MOS晶体管，晶体管502和506是与存储单元105内的晶体管104同一栅长度栅宽度尺寸的N沟道MOS晶体管，电阻503和505是与正常的低电阻状态的电阻变化元件10a相同的电阻值的利用由多晶硅或者半导体基板上的扩散层构成的布线来构成的固定电阻。 

伪存储单元电路507是串联连接了N沟道晶体管502和固定电阻503的电路，具有将存储单元105的电阻变化元件10a置换为固定电阻503的结构，作为成为与图28(a)的存储单元从高电阻状态变为低电阻状态的情况相同的电流方向的连接方式，是固定电阻503侧的另一端接地、对N沟道晶体管50侧的一端施加用于低电阻化的电压连接结构，其电阻状态相当于电阻变化元件变为低电阻状态时。也就是说，在对具备电阻变化元件和N沟道晶体管的存储单元为了低电阻化而施加电压时，电阻变化元件从高电阻状态变为低电阻状态，在设变为低电阻状态后的存储单元中流过的电流值为第一电流值时，在伪存储单元电路507中，在以作为固定电阻503的另一端侧的第一端子为基准、对作为N沟道晶体管502的未与固定电阻503连接的另一端的扩散层端子的第二端子施加用于低电阻化的电压时，流过与第一电流值大体相等的电流。 

另一方面，伪存储单元电路508是N沟道晶体管506的扩散层的一端和电阻值与503相等的固定电阻505的一端连接的串联连接方式，N沟道晶体管506的扩散层的另一端(上述第二端子)接地，是与存储单元的电阻变化元件10a置换为固定电阻505的图28(b)相同连接(使伪存储单元电路507上下反转的反连接结构)的电路。 

差动放大电路500是用于调整P沟道晶体管501的电流量I_单元并使节点Ne维持在低电阻(LR)化写入电压Ve的差动电路(运算放大器)，在+端子(非倒相输入端子)连接有LR化用电源212的输出节点Ni(输入LR化用电压Ve)，对-端子(倒相输入端子)反馈连接节点Ne。 

由于构成电流反射镜电路的P沟道晶体管504的栅极与P沟道晶体管501的栅极同样地连接于差动放大电路500的输出，所以P沟道晶体管504 的源极-漏极间电流流过与P沟道晶体管501的源极-漏极间电流相同的I_单元。也就是说，在伪存储单元电路507中对节点Ne施加LR化用电压Ve而流过I_单元，在伪存储单元电路508中也流过相同的I_单元电流，在节点Np产生电压Vo。本结构中由于对与图28(a)同样的伪存储单元电路507施加电压Ve、使与该时流过的电流I_单元相同的电流量流过与图28(b)同样的伪存储单元电路508时的电压作为Vo而输出到节点Np，所以是将图27的特性关系电路化了的结构，输出电压Vo为VLRMAX。也就是说，能得到为了使与低电阻化存储单元中包含的电阻变化元件而施加负的电压时流过该电阻变化元件的电流相同的值的电流、且反向的电流流过该电阻变化元件所需的正的电压。 

为了将在上述节点Np产生的电压Vo直接作为写入电路206的输出(输出端子DT的电压)使用，电流能力为较小。此外，虽然电压Vo是图7的Vtl(成为最大电流的脉冲电压)，但是还假定从比Vtl稍微低的电压开始来实施图21的流程图所示的顺序的情况，进而附加了电路。 

具体地说，为了执行图21的流程图所示的处理，具备低电阻稳定化写入用电源214，其输入电源Vpp设为通过差动放大电路511对电压Vo进行电流放大的相同电位的电压。电容237是用于提高差动放大电路511的输出电压的稳定化的平滑电容。低电阻稳定化写入用电源214的输出电压通过电压选择开关231，将电压Vo以下的电压有选择地进行输出，将其利用差动放大电路512进行电流放大，并提供到脉冲产生用的三态驱动器513。 

因此根据本构成，能够通过脉冲电压产生电路514，生成刚变为高电阻状态之前的电压Vo，进而，能够提供变换为Vo以下的电压的电压脉冲。也就是说，该电压Vo是为了将成为半LR状态的电阻变化元件可靠地进行低电阻化(进行低电阻稳定化写入)而施加于电阻变化元件正的电压。另外，也可以作成将低电阻稳定化写入用电源214的输出V3G输入到与图11同样的低电阻稳定化写入电路236的写入电路结构。 

此外，也可以构成为：在连接了P沟道晶体管501的栅极端子和上述P沟道晶体管504的栅极端子的电流反射镜结构中，使上述P沟道晶体管504的电流能力比上述P沟道晶体管501的电流能力大，使输出到节点Np的电压Vo比LR化用电压Ve高。在这种情况下，也能够将输出到节点Np的 电压Vo作为基准电压，产生从低电阻状态变为高电阻状态的高电阻化写入时的脉冲电压。 

此外，连接了上述电阻元件的一端上述N沟道晶体管的扩散层的一端的结构的上述伪存储单元，虽然是以将上述第一端子与上述电阻元件的另一端连接、将上述第二端子与上述N沟道晶体管的扩散层的另一端连接的方式构成的，但是也可以由将上述第二端子与上述电阻元件的另一端连接、将上述第一端子与上述N沟道晶体管的扩散层的另一端连接的方式构成。虽然做成为第一缓冲放大器(差动放大电路500)以构成伪存储单元电路507的电阻元件(固定电阻503)的另一端子为基准对开关元件(N沟道晶体管502)的另一端子施加电压，电流反射镜电路(P沟道晶体管501以及504)以从构成伪存储单元电路508的电阻元件(固定电阻505)的另一端子向开关元件(N沟道晶体管506)的另一端子流过电流的方式施加电流的结构，但也可以是与其相反地，做成为第一缓冲放大器(差动放大电路500)以构成伪存储单元电路507的开关元件(N沟道晶体管502)的另一端子为基准对电阻元件(固定电阻503)的另一端子施加电压，电流反射镜电路(P沟道晶体管501以及504)以从构成伪存储单元电路508的开关元件(N沟道晶体管506)的另一端子的电阻元件(固定电阻505)的另一端子流过电流的方式施加电流的结构。即，也可以是如下结构：在伪存储单元电路507中，将N沟道晶体管502的另一方的扩散层端子(源极)连接于基准电压(接地)，将固定电阻503的另一方的端子连接于节点Ne，在伪存储单元电路508中，将N沟道晶体管506的另一方的扩散层端子(漏极)连接于节点Np，将固定电阻505的另一方的端子连接于基准电压(接地)。 

此外，虽然将伪存储单元电路507以及508内的电阻元件作为固定电阻元件进行了说明，但是也可以由与存储单元同样的电阻变化元件构成，并将其电阻值设定为电阻变化元件的低电阻状态中的电阻值。 

根据本电路，即使低电阻化写入脉冲电压Ve发生改变，也能够将与之对应的低电阻稳定化写入脉冲电压VLRMAX进行自动设定。 

此外，虽然本实施方式以1T1R型的存储单元为中心进行了说明，但是由于存储单元的电阻变化通过电阻变化元件而进行，所以在以向熔断器元件等的应用为目的的电阻变化元件单体的存储装置中也考虑同样的特性， 能够实施与图16A、图16B、图19、图20或者图23所示的状态转变图、流程图同样的重写序列。 

此外，针对单体的电阻变化元件的存储单元的低电阻稳定化写入用的脉冲电压产生电路根据图25的电阻变化元件单体的特性的特征说明可知，会通过成为将图31的伪存储单元电路507和508置换为单体的电阻元件的方式而发挥同样的效果。 

进而，当然在串联连接了电阻变化元件和整流元件(双向二极管等)的存储单元或者伪存储单元中也能够应用同样的手法、电路。 

此外，本发明不仅是能够作为本实施方式中的非易失性存储装置加以实现，而且通过从该非易失性存储装置中的数据写入的控制这一观点来看，也能够作为针对电阻变化元件的数据的写入方法来加以实现。也就是说，本发明是一种电阻变化型非易失性存储元件的写入方法，其是针对电阻变化型非易失性存储元件的数据的写入方法，其中上述电阻变化型非易失性存储元件具备第一电极以及第二电极，根据在上述第一以及第二电极间施加的电压的极性可逆地转变高电阻状态和低电阻状态，其中，所述写入方法包括：选择步骤，从由串联连接有电阻变化元件和开关元件的多个存储单元构成的存储单元阵列中，选择至少一个存储单元；高电阻化写入步骤，以基于用于使电阻变化元件成为高电阻状态的来自高电阻化用电源的电源，使在选择步骤选择的存储单元中所包含的电阻变化元件成为高电阻状态所需的正电压，以该电阻变化元件的第一电极为基准对第二电极进行施加的方式，对该存储单元施加电压；低电阻化写入步骤，以基于用于使电阻变化元件成为低电阻状态的来自低电阻化用电源的电源，使在选择步骤选择的存储单元中所包含的电阻变化元件成为低电阻状态所需的负电压，以该电阻变化元件的第一电极为基准对第二电极进行施加的方式，对该存储单元施加电压；以及低电阻稳定化写入步骤，以基于来自低电阻化用电源的电源，使与通过低电阻化写入步骤对选择步骤选择的存储单元中包含的电阻变化元件施加负电压时在该电阻变化元件中流过的电流相同值的电流从该电阻变化元件的第二电极流到第一电极所需的正电压，以该电阻变化元件的第一电极为基准对第二电极施加的方式，对该存储单元施加电压。 

以上对本发明的电阻变化元件的写入方法以及非易失性存储装置，基 于实施方式1～5进行了说明，但是本发明并不限定于这些实施方式。在不脱离本发明的主旨的范围内，对这些实施方式实施本领域技术人员会想到的各种变形而得到的变形例、将这些实施方式中的各构成要素任意组合而实现的方式，也是包含于本发明中的。 

工业实用性 

如以上说明的那样，本发明的电阻变化型非易失性存储元件的写入方法以及电阻变化型非易失性存储装置，是将使用了构成电阻变化型非易失性存储装置的电阻变化元件的1T1R型存储单元等的存储单元的低电阻状态和高电阻状态的电阻变化窗口能够最大限度地进行设定的手法和电路，用于能够实现低电阻状态的稳定化，所以例如在实现存储器的读出高速化、稳定化、进一步的合格率提高方面是有用的。此外，在作为熔断器元件的替代的状态存储电路中也是有用的。 

Claims (26)

1.一种电阻变化型非易失性存储元件的写入方法，是针对电阻变化型非易失性存储元件的数据的写入方法，其中上述电阻变化型非易失性存储元件具备第一电极以及第二电极，并根据在上述第一电极以及第二电极间施加的电压的极性可逆地转变高电阻状态和低电阻状态，其特征在于，所述写入方法包括：

高电阻化写入步骤，为了使上述电阻变化型非易失性存储元件成为高电阻状态，以上述第一电极为基准对上述第二电极施加正的第一电压；

低电阻化写入步骤，为了使上述电阻变化型非易失性存储元件成为低电阻状态，以上述第一电极为基准对上述第二电极施加负的第二电压；以及

低电阻稳定化写入步骤，在通过上述低电阻化写入步骤施加了上述负的第二电压之后，通过以上述第一电极为基准对上述第二电极施加正的第三电压从而使上述电阻变化型非易失性存储元件成为低电阻状态，

上述第三电压是使与通过上述低电阻化写入步骤而施加了上述负的第二电压时在上述电阻变化型非易失性存储元件中流过的电流相同值的电流从该电阻变化型非易失性存储元件的第二电极流到第一电极而所需的电压。

2.根据权利要求1所述的电阻变化型非易失性存储元件的写入方法，其特征在于，

存在通过在上述低电阻化写入步骤中所进行的负的第二电压施加而上述电阻变化型非易失性存储元件的电阻值变化为中间低电阻值的情况，所述中间低电阻值是作为上述高电阻状态下的电阻值的高电阻值与作为上述低电阻状态下的电阻值的低电阻值之间的电阻值，

在上述低电阻稳定化写入步骤中，使上述电阻变化型非易失性存储元件的电阻值从上述中间低电阻值变化为上述低电阻值。

3.根据权利要求2所述的电阻变化型非易失性存储元件的写入方法，其特征在于，在上述低电阻稳定化写入步骤中，施加阶梯式上升的正的电压。

4.根据权利要求3所述的电阻变化型非易失性存储元件的写入方法，其特征在于，在上述低电阻稳定化写入步骤中，通过施加阶梯式上升的正的电压，从而使上述电阻变化型非易失性存储元件的电阻值从上述中间低电阻值经由上述低电阻值变化为上述高电阻值。

5.根据权利要求2所述的电阻变化型非易失性存储元件的写入方法，其特征在于，在上述低电阻稳定化写入步骤中，通过仅施加1次预定的上述正的第三电压，从而使上述电阻变化型非易失性存储元件的电阻值从上述中间低电阻值变化为上述低电阻值。

6.根据权利要求5记载的电阻变化型非易失性存储元件的写入方法，其特征在于，上述预定的正的第三电压是为了使上述电阻变化型非易失性存储元件的电阻值成为处于低电阻状态下的上述电阻变化型非易失性存储元件所能取得的低电阻值中的最小的低电阻值而应施加的负的电压的绝对值以下的电压。

7.根据权利要求2～6中任一项所述的电阻变化型非易失性存储元件的写入方法，其特征在于，

还包括确认步骤，该确认步骤判断通过上述低电阻化写入步骤施加了负的电压后的上述电阻变化型非易失性存储元件的电阻值是否是上述低电阻状态下的上述低电阻值，

上述低电阻稳定化写入步骤仅在通过上述确认步骤判断为上述电阻变化型非易失性存储元件的电阻值不是上述低电阻状态下的上述低电阻值的情况下才进行。

8.根据权利要求2～6中任一项所述的电阻变化型非易失性存储元件的写入方法，其特征在于，

还包括成形步骤，该成形步骤在对刚制造后的上述电阻变化型非易失性存储元件未进行上述高电阻化写入步骤以及上述低电阻化写入步骤的任一个步骤的情况下，为了使上述电阻变化型非易失性存储元件的电阻值从上述高电阻值以上的高电阻值变化为比其低的电阻值，以上述第一电极为基准对上述第二电极施加负的电压，

上述低电阻稳定化写入步骤继上述成形步骤之后进行。

9.一种电阻变化型非易失性存储元件的初始化方法，是使电阻变化型非易失性存储元件从刚制造后的初始状态变化到能作为存储元件使用的状态的初始化方法，其中上述电阻变化型非易失性存储元件具备第一电极以及第二电极并根据在上述第一电极以及第二电极间施加的电压的极性而可逆地转变高电阻状态和低电阻状态，其特征在于，所述初始化方法包括：

成形步骤，对于处于刚制造后的初始状态的电阻变化型非易失性存储元件，为了使其电阻值下降，以上述第一电极为基准对上述第二电极施加负的第四电压；以及

低电阻稳定化写入步骤，在通过上述成形步骤而施加了上述负的第四电压之后，通过以上述第一电极为基准对上述第二电极施加正的电压从而使上述电阻变化型非易失性存储元件成为低电阻状态。

10.根据权利要求9所述的电阻变化型非易失性存储元件的初始化方法，其特征在于，

在上述成形步骤中，通过施加上述负的第四电压，从而使上述电阻变化型非易失性存储元件的电阻值从比作为上述高电阻状态下的电阻值的高电阻值高的电阻值，变化为上述高电阻值与作为上述低电阻状态下的电阻值的低电阻值之间的中间低电阻值，

在上述低电阻稳定化写入步骤中，使上述电阻变化型非易失性存储元件的电阻值从上述中间低电阻值变化为上述低电阻值。

11.根据权利要求9或10所述的电阻变化型非易失性存储元件的初始化方法，其特征在于，

上述电阻变化型非易失性存储元件有多个，

上述初始化方法还包括选择步骤，该选择步骤从上述多个电阻变化型非易失性存储元件中一个一个地依次选择电阻变化型非易失性存储元件，

每当在上述选择步骤一个电阻变化型非易失性存储元件被选择时，进行上述成形步骤和上述低电阻稳定化写入步骤。

12.一种电阻变化型非易失性存储装置，使数据存储在电阻变化型非易失性存储元件中，其特征在于，上述电阻变化型非易失性存储装置具备：

存储单元阵列，由电阻变化型非易失性存储元件和开关元件串联连接而形成的多个存储单元构成，所述电阻变化型非易失性存储元件具有第一电极以及第二电极并根据上述第一电极以及第二电极间施加的电压的极性而可逆地转变高电阻状态和低电阻状态；

选择部，从上述存储单元阵列中选择至少一个存储单元；

写入用电源，对上述电阻变化型非易失性存储元件提供用于写入数据的电源；以及

写入电路，基于从上述写入用电源提供的电源，对由上述选择部选择出的存储单元中所包含的上述电阻变化型非易失性存储元件施加用于写入数据的电压，

上述写入用电源具有：

高电阻化用电源，提供用于使上述电阻变化型非易失性存储元件成为高电阻状态的电源；

低电阻化用电源，提供用于使上述电阻变化型非易失性存储元件成为低电阻状态的电源；以及

低电阻稳定化写入用电源，提供用于使上述电阻变化型非易失性存储元件追加地成为稳定的低电阻状态的电源，

上述写入电路具有：

高电阻化写入部，基于来自上述高电阻化用电源的电源，将使上述选择部所选择的存储单元中所包含的上述电阻变化型非易失性存储元件成为高电阻状态所需要的正的第一电压，以上述电阻变化型非易失性存储元件的上述第一电极为基准而施加于上述第二电极，由此对该存储单元施加电压；

低电阻化写入部，基于来自上述低电阻化用电源的电源，将使上述选择部所选择的存储单元中所包含的上述电阻变化型非易失性存储元件成为低电阻状态所需要的负的第二电压，以上述电阻变化型非易失性存储元件的上述第一电极为基准而施加于上述第二电极，由此对该存储单元施加电压；以及

低电阻稳定化写入部，在由上述低电阻化写入部进行了上述负的第二电压施加之后，基于来自上述低电阻稳定化写入用电源的电源，将使上述选择部所选择的存储单元中所包含的上述电阻变化型非易失性存储元件成为低电阻状态所需要的正的第三电压，以上述电阻变化型非易失性存储元件的上述第一电极为基准而施加于上述第二电极，由此对该存储单元施加电压，

上述第三电压是使与通过上述低电阻化写入部施加上述负的第二电压时在上述电阻变化型非易失性存储元件中流过的电流相同值的电流从该电阻变化型非易失性存储元件的第二电极流到第一电极而所需的电压。

13.根据权利要求12所述的电阻变化型非易失性存储装置，其特征在于，在通过上述低电阻化写入部所进行的上述负的第二电压施加而使上述电阻变化型非易失性存储元件的电阻值变化为中间低电阻值的情况下，上述低电阻稳定化写入部通过上述正的第三电压施加，使上述电阻变化型非易失性存储元件的电阻值从上述中间低电阻值变化为上述低电阻值，所述中间低电阻值是作为上述高电阻状态下的电阻值的高电阻值与作为上述低电阻状态下的电阻值的低电阻值之间的电阻值。

14.根据权利要求13记载的电阻变化型非易失性存储装置，其特征在于，上述低电阻稳定化写入用电源通过依次选择并提供从多个电压中选择出的一个电压，从而提供阶梯式上升的正的电压。

15.根据权利要求14记载的电阻变化型非易失性存储装置，其特征在于，上述低电阻稳定化写入部基于来自上述低电阻稳定化写入用电源的电源将阶梯式上升的正的电压施加于上述电阻变化型非易失性存储元件，由此使上述电阻变化型非易失性存储元件的电阻值从上述中间低电阻值经由上述低电阻值变化为上述高电阻值。

16.根据权利要求13记载的电阻变化型非易失性存储装置，其特征在于，

上述低电阻稳定化写入用电源提供预定的正的第三电压，

在上述低电阻化写入部所进行的上述负的第二电压施加之后，上述低电阻稳定化写入部基于来自上述低电阻稳定化写入用电源的电源向上述电阻变化型非易失性存储元件仅施加1次上述预定的正的第三电压，由此使上述电阻变化型非易失性存储元件的电阻值从上述中间低电阻值变化为上述低电阻值。

17.根据权利要求16所述的电阻变化型非易失性存储装置，其特征在于，上述低电阻稳定化写入用电源提供在如下规定电压以下的电压来作为上述预定的正的第三电压，该规定电压是为了使上述电阻变化型非易失性存储元件的电阻值成为处于低电阻状态下的上述电阻变化型非易失性存储元件所能得到的低电阻值中的最小的低电阻值而应施加的电压。

18.根据权利要求12所述的电阻变化型非易失性存储装置，其特征在于，上述低电阻稳定化写入部具有：

第一伪存储单元以及第二伪存储单元，串联连接有电阻元件和开关元件，所述电阻元件具有与上述低电阻状态下的电阻变化型非易失性存储元件的电阻值相同的电阻值；

第一缓冲放大器，以来自上述低电阻化用电源的电源为输入，将与上述低电阻化写入部使上述存储单元成为低电阻化时所施加的电压相同值的电压，施加于上述第一伪存储单元；

电流反射镜电路，产生与在上述第一伪存储单元中流过的电流相同值的电流，具有以将产生的上述电流施加于上述第二伪存储单元的方式对电流进行控制的端子；以及

第二缓冲放大器，以在上述第二伪存储单元的两端产生的电压为输入，输出与所输入的上述电压相同值的电压。

19.根据权利要求18所述的电阻变化型非易失性存储装置，其特征在于，上述第一缓冲放大器是差动放大电路，该差动放大电路的非倒相输入端子连接于上述低电阻化用电源，倒相输入端子连接于第一伪存储单元，输出端子连接于上述电流反射镜电路中的控制上述电流的端子。

20.根据权利要求18所述的电阻变化型非易失性存储装置，其特征在于，

在上述第一伪存储单元以及第二伪存储单元中，连接上述电阻元件的一个端子和上述开关元件的一个端子，

上述第一缓冲放大器以构成上述第一伪存储单元的电阻元件的另一端子为基准，对构成该第一伪存储单元的开关元件的另一端子施加上述电压，

上述电流反射镜电路施加上述电流，以便从构成上述第二伪存储单元的电阻元件的另一端子向构成该第二伪存储单元的开关元件的另一端子流过电流。

21.根据权利要求18所述的电阻变化型非易失性存储装置，其特征在于，

在上述第一伪存储单元以及第二伪存储单元中，连接上述电阻元件的一个端子和上述开关元件的一个端子，

上述第一缓冲放大器以构成上述第一伪存储单元的开关元件的另一端子为基准，对构成该第一伪存储单元的电阻元件的另一端子施加上述电压，

上述电流反射镜电路施加上述电流，以便从构成上述第二伪存储单元的开关元件的另一端子向构成该第二伪存储单元的电阻元件的另一端子流过电流。

22.根据权利要求18所述的电阻变化型非易失性存储装置，其特征在于，上述第一伪存储单元以及第二伪存储单元中包含的开关元件是MOS晶体管，具有由同一栅长度及栅宽度构成的栅极。

23.根据权利要求18所述的电阻变化型非易失性存储装置，其特征在于，上述第一伪存储单元以及第二伪存储单元中包含的电阻元件由利用多晶硅或者半导体基板上的扩散层构成的布线来构成。

24.根据权利要求18所述的电阻变化型非易失性存储装置，其特征在于，上述第一伪存储单元以及第二伪存储单元中包含的电阻元件是设定为与上述低电阻状态下的电阻变化型非易失性存储元件的电阻值相同电阻值的可变电阻元件。

25.根据权利要求18所述的电阻变化型非易失性存储装置，其特征在于，

上述电流反射镜电路由栅极彼此被连接的第一MOS晶体管以及第二MOS晶体管构成，

上述第一MOS晶体管连接于上述第一伪存储单元，

上述第二MOS晶体管连接于上述第二伪存储单元，并具有比上述第一MOS晶体管大的电流能力。

26.根据权利要求18所述的电阻变化型非易失性存储装置，其特征在于，

上述低电阻稳定化写入部还具有：

低电阻稳定化写入用电源，将从上述第二缓冲放大器输出的电压按从多个分压比中选择出的一个分压比进行分压后输出；以及

第三缓冲放大器，以从上述低电阻稳定化写入用电源输出的电压为输入，输出与所输入的上述电压相同值的电压。

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