TWI786731B - 電阻式隨機存取記憶體及用於製造電阻式隨機存取記憶體之方法 - Google Patents

電阻式隨機存取記憶體及用於製造電阻式隨機存取記憶體之方法 Download PDF

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Abstract

一種電阻式隨機存取記憶體，其包括：一記憶體胞元，其包括具有根據一寫入操作而變化之一電阻的一電阻元件且根據該電阻元件之該電阻來儲存資料；一參考電阻元件，其具有設定為一第一值之一電阻；一電壓線，其在該電阻元件之該電阻自高於該第一值之一第二值變為該第一值的一第一寫入操作期間設定為一第一電壓；及一電壓控制電路，其配置於二個電阻元件之第一末端之間。該電壓控制電路調整自該電壓線供應之該第一電壓的一值，以便減小在該第一寫入操作期間流過該二個電阻元件之電流之間的一差，並將該經調整第一電壓供應至該二個電阻元件之該等第一末端。

Description

電阻式隨機存取記憶體及用於製造電阻式隨機存取記憶體之方法
發明領域
本發明係關於電阻式隨機存取記憶體，及用於製造電阻式隨機存取記憶體之方法。
發明背景
電阻式隨機存取記憶體(有時亦稱為「ReRAM」)指具有根據電阻儲存資料之記憶體胞元的半導體記憶體或半導體記憶體裝置。電阻式隨機存取記憶體之記憶體胞元具有包夾於一對電極之間的包括金屬氧化物之電阻元件。電阻元件之電阻根據施加至電阻元件之電壓而變化。基於根據電阻元件之電阻的流過電阻元件之電流來判定儲存於記憶體胞元中的資料之邏輯位準或值。
為了改良藉由寫入資料設定的電阻元件之電阻的準確度，執行以下寫入控制。例如，可藉由將來自恆定電流源之電流供應至具有與記憶體胞元相同的結構之複本胞元的電阻元件，且將相同於連接恆定電流源與複本胞元之節點處所產生的電壓的電壓施加至記憶體胞元之電阻元件來寫入資料(例如，參考日本特許公開專利公開案第2009-093687號)。另外，可藉由判定電阻，藉由將在寫入之前的確認讀取操作期間呈現於位元線上之電壓與多個參考電壓比較，且根據電阻之判定結果控制寫入放大器來寫入資料(例如，參考日本特許公開專利公開案第2014-203505號)。
通常，電阻式隨機存取記憶體(晶片)具有大量電阻元件，且電阻元件之電阻可取決於電阻式隨機存取記憶體之製造期間的製程變化及電阻元件在晶片上的位置而變化。電阻之變化呈現為在電阻式隨機存取記憶體之讀取操作期間自記憶體胞元讀取的讀取電流之變化。因此，讀取電流變化可劣化讀取裕量。
當藉由在寫入資料之前執行確認讀取操作來減小電阻元件之電阻的變化時，需要用於執行確認讀取操作的電路。另外，因為確認讀取操作包括於資料寫入循環中，所以藉此延長了資料寫入循環。
發明概要
因此，在本發明實施例之一個態樣中，目標為提供如下電阻式隨機存取記憶體及用於製造電阻式隨機存取記憶體的方法：在將資料寫入至電阻式隨機存取記憶體時，可減小電阻元件之電阻變化而無需執行確認讀取操作，且可改良讀取裕量。
根據本發明實施例之一態樣，一種電阻式隨機存取記憶體包括：記憶體胞元，其包括具有根據寫入操作變化之電阻的第一電阻元件，且經組配以根據第一電阻元件之電阻儲存資料；第一參考電阻元件，其具有設定為第一值之電阻；第一電壓線，其在第一電阻元件之電阻自高於第一值之第二值變為第一值之第一寫入操作期間設定為第一電壓；及第一電壓控制電路，其配置於第一電阻元件之第一末端與第一參考電阻元件之第一末端之間，且經組配以調整自第一電壓線供應之第一電壓的值，以便減小在第一寫入操作期間流過第一電阻元件與第一參考電阻元件之電流之間的差，並將該經調整第一電壓供應至第一電阻元件之第一末端及第一參考電阻元件之第一末端。
較佳實施例之詳細說明
將參考附圖描述本發明之較佳實施例。現將給出根據本發明之實施例的電阻式隨機存取記憶體及用於製造電阻式隨機存取記憶體之方法的描述。
在下文中，轉移諸如信號之資訊的信號線係由與信號名稱相同之名稱(或符號)指定。類似地，電壓線係由與電壓名稱相同之名稱(或符號)指定，且電力供應線係由與電力供應名稱相同之名稱(或符號)指定。
圖1說明根據一個實施例之電阻式隨機存取記憶體的實例。圖1說明電阻式隨機存取記憶體之核心。在圖1及後續圖中，具有添加有圓形標記之閘極的電晶體指示p通道金屬氧化物半導體(MOS)電晶體。具有未添加有圓形標記之閘極的電晶體指示n通道MOS電晶體。在下文中，p通道MOS電晶體及n通道MOS電晶體亦可簡單地稱為電晶體。
圖1中所說明之電阻式隨機存取記憶體100包括用於設定寫入操作之電壓控制電路VCNT1、轉移電晶體TB及參考電阻元件RRB。電阻式隨機存取記憶體100亦包括用於讀取操作之感測放大器SA，以及在設定寫入操作、重設寫入操作及讀取操作期間設定位元線BL及源極線SL之電壓的電壓產生電路VGEN。電壓產生電路VGEN包括電晶體P1、P2、N1及N2。例如，參考電阻元件RRB由多晶矽等形成，且其電阻固定至電阻元件R1在低電阻狀態下的電阻。
電阻式隨機存取記憶體100進一步包括連接於位元線BL (BL0)與源極線SL之間的記憶體胞元MC。記憶體胞元MC包括具有根據寫入操作變化之電阻的電阻元件R1，且根據電阻元件R1之電阻儲存資料。電阻元件R1為第一電阻元件之實例。
電阻元件R1之第一末端經由轉移電晶體T1連接至位元線BL0。電阻元件R1之另一第二末端連接至源極線SL。轉移電晶體T1之源極及汲極中之一者連接至電阻元件R1。轉移電晶體T1之源極及汲極中之另一者連接至位元線BL0。轉移電晶體T1之閘極連接至字線WL。
對記憶體胞元MC之寫入操作包括將電阻元件R1之電阻自高電阻狀態設定為低電阻狀態的設定寫入操作，及將電阻元件R1之電阻自低電阻狀態設定為高電阻狀態的重設寫入操作。低電阻狀態下的電阻為第一值之實例。高電阻狀態下的電阻為第二值之實例。
藉由經由轉移電晶體T1將電流自電阻元件R1的連接至位元線BL0之第一末端供應至電阻元件R1的連接至源極線SL之第二末端，亦即自電阻元件R1之位元線BL0之側供應至源極線SL的側來執行設定寫入操作。藉由將電流自電阻元件R1的源極線SL之側供應至位元線BL0之側來執行重設寫入操作。設定寫入操作為第一寫入操作之實例。重設寫入操作為第二寫入操作之實例。
電壓控制電路VCNT1包括電晶體PB1及PB2，以及用於設定寫入操作之運算放大器BAMP。電晶體PB1配置於位元線BL與位元線BL0之間。電晶體PB2配置於位元線BL與參考位元線RBL之間。電晶體PB1及PB2之閘極連接至運算放大器BAMP之輸出端子，且接收自運算放大器BAMP之輸出端子輸出的控制信號REGB。控制信號REGB為第一控制信號的實例。
電晶體PB1為具有根據控制信號REGB變化之電阻的第一可變電阻元件的實例，且形成第一p通道MOS電晶體的實例。電晶體PB2為具有根據控制信號REGB變化之電阻的第二可變電阻元件的實例，且形成第二p通道MOS電晶體的實例。
運算放大器BAMP之反相輸入端子(-)經由位元線BL0及轉移電晶體T1連接至電阻元件R1的第一末端。運算放大器BAMP之非反相輸入端子(+)經由參考位元線RBL及轉移電晶體TB連接至參考電阻元件RRB的第一末端。轉移電晶體TB之閘極連接至在設定寫入操作期間設定為高位準之參考字線RBWL。參考電阻元件RRB之另一第二末端連接至接地線VSS。參考電阻元件RRB為第一參考電阻元件之實例。
在設定寫入操作期間，運算放大器BAMP在接收具有有效位準(例如，高位準)之放大器啟用信號BAMPEN時操作，且根據位元線BL0之電壓及參考位元線RBL之電壓輸出控制信號REGB。在設定寫入操作期間，轉移電晶體T1及TB設定為接通狀態。出於此原因，在設定寫入操作期間，運算放大器BAMP比較電阻元件R1之第一末端處的電壓與參考電阻元件RRB之第一末端處的電壓。
例如，當電阻元件R1之第一末端處的電壓等於參考電阻元件RRB之第一末端處的電壓時，運算放大器BAMP輸出控制信號REGB，以使預定電流流動至電晶體PB1及PB2。運算放大器BAMP為第一電壓比較器之實例，且亦為第一運算放大器之實例。電壓控制電路VCNT1為調整位元線BL0及參考位元線RBL之電壓，以便在設定寫入操作期間減小流動至電阻元件R1與參考電阻元件RRB之電流之間的差的第一電壓控制電路的實例。
供應至運算放大器BAMP之放大器啟用信號BAMPEN在重設寫入操作期間及在讀取操作期間經設定為低位準，以便停止運算放大器BAMP之放大操作且輸出高位準控制信號REGB。結果，電晶體PB1經關斷，且位元線BL與位元線BL0之間的連接經切斷。同時，控制信號VSSBL假定高位準，且位元線BL0經由電晶體N1連接至接地線VSS。
在電壓產生電路VGEN中，電晶體N1具有連接至位元線BL0之汲極、連接至接地線VSS之源極，及接收控制信號VSSBL的閘極。電晶體N2具有連接至源極線SL之閘極、連接至接地線VSS之源極，及接收控制信號VSSSL的閘極。
電晶體P1具有連接至電力供應線VDD之源極、連接至位元線BL之汲極，及接收控制信號SETENB的閘極。電晶體P2具有連接至電力供應線VDD之源極、連接至源極線SL之汲極，及接收控制信號RSTENB的閘極。
電晶體P1向位元線BL供應電壓(VDD)，該電壓在設定寫入操作期間經供應至電阻元件R1之第一末端及參考電阻元件RRB之第一末端。供應至電晶體P1之源極的電壓VDD為第一電壓之實例。電晶體N2產生在設定寫入操作期間供應至電阻元件R1之第二末端的電壓(VSS)。供應至電阻元件R1之第二末端的電壓VSS為參考電壓之實例，且設定為參考電壓之源極線SL為參考電壓線的實例。
感測放大器SA連接至源極線SL，且在自記憶體胞元MC讀取資料之讀取操作期間操作。在讀取操作期間，控制信號SETENB、RSTENB及VSSBL設定為高位準，且控制信號VSSSL設定為低位準。位元線BL0藉由在讀取操作期間設定為高位準的控制信號VSSBL連接至接地線VSS。此外，電阻元件R1之第一末端經由設定為高位準的字線WL連接至位元線BL0。
感測放大器SA將圖2中所說明之讀取電壓Vread輸出至設定為浮動狀態的源極線SL。感測放大器SA藉由將讀取電流Iread與參考電流Iref進行比較來判定儲存於記憶體胞元MC中之資料的邏輯，該讀取電流經由電阻元件R1自源極線SL流過位元線BL0、電晶體N1及接地線VSS。感測放大器SA輸出指示所判定邏輯的資料信號DATA。
在將電阻元件R1自低電阻狀態設定為高電阻狀態的重設寫入操作期間，控制信號SETENB及VSSBL設定為高位準，且控制信號RSTENB及VSSSL設定為低位準。結果，電晶體P2及N1經接通，且電晶體P1及N2經關斷。此外，當字線WL設定為高位準時，來自源極線SL之電流流過電阻元件R1、位元線BL0、電晶體N1及接地線VSS，且電阻元件R1設定為高電阻狀態。
電阻式隨機存取記憶體100可包括以矩陣配置配置的多個記憶體胞元MC。在此情況下，電阻式隨機存取記憶體100包括在圖1中的水平方向上配置的多對位元線BL及源極線SL，以及在圖1中的豎直方向上配置的多條字線WL。另外，在圖1中的豎直方向上配置但未在圖1中說明的多個記憶體胞元MC共同連接至該對位元線BL及源極線SL。在圖1中的水平方向上配置但未在圖1中說明的多個記憶體胞元MC連接至共同字線WL。
另外，針對每對位元線BL及源極線SL產生控制信號SETENB及RSTENB。例如，在設定寫入操作期間，在連接至共同字線WL之多個記憶體胞元MC當中，僅對應於執行設定寫入操作之記憶體胞元MC的控制信號SETENB經設定為低位準。對應於並不執行設定寫入操作之記憶體胞元MC的控制信號SETENB經設定為高位準。
類似地，在重設寫入操作期間，在連接至共同字線WL之多個記憶體胞元MC當中，僅對應於執行重設寫入操作之記憶體胞元MC的控制信號RSTENB經設定為低位準。對應於並不執行重設寫入操作之記憶體胞元MC的控制信號RSTENB經設定為高位準。因此，有可能相對於連接至共同字線WL之多個記憶體胞元MC當中的任意記憶體胞元MC選擇性地執行設定寫入操作或重設寫入操作。
圖2說明圖1中所說明之記憶體胞元MC的電阻元件R1之電流-電壓特性的實例。電阻元件R1之電流-電壓特性指示所謂的磁滯迴路。例如，當跨越電阻元件R1之兩端施加正電壓(VBL0＞VSL)時，執行設定寫入操作，且電阻元件R1進行自高電阻狀態至低電阻狀態之轉變。另外，當跨越電阻元件R1之兩端施加負電壓(VSL＞VBL0)時，執行重設寫入操作，且電阻元件R1進行自低電阻狀態至高電阻狀態之轉變。
當跨越設定為低電阻狀態(SET)之電阻元件R1之兩端施加讀取電壓Vread時，大於參考電流Iref之讀取電流Iread流動。當跨越設定為高電阻狀態(RESET)之電阻元件R1之兩端施加讀取電壓Vread時，小於參考電流Iref之讀取電流Iread流動。出於此原因，藉由將讀取電流Iread與參考電流Iref進行比較，可判定電阻元件R1之電阻狀態，且可判定儲存於記憶體胞元MC中之資料的邏輯。
圖3說明圖1中所說明之電阻式隨機存取記憶體100的記憶體胞元MC之設定寫入操作的實例。亦即，圖3說明用於控制電阻式隨機存取記憶體100的控制方法之實例。
如圖3之右上部分中所說明，在設定寫入操作期間，控制信號SETENB及VSSBL設定為低位準L，且控制信號RSTENB及VSSSL設定為高位準H。例如，字線WL及參考字線RBWL設定為高於電力供應電壓VDD的高位準。放大器啟用信號BAMPEN設定為高位準。
在設定寫入操作期間，運算放大器BAMP之非反相輸入端子(+)接收參考位元線RBL之電壓VRBL，運算放大器BAMNP之反相輸入端子(-)接收位元線BL0之電壓VBL0。運算放大器BAMP根據電壓VRBL與VBL0之間的電壓差VRBL-VBL0輸出具有電壓VREGB之控制信號REGB。
如圖3之左上部分中所說明，當電壓差VRBL-VBL0為正值時，運算放大器BAMP輸出高於平衡電壓VEQ之電壓VREGB。當電壓差VRBL-BVL0為負值時，運算放大器BAMP輸出低於平衡電壓VEQ之電壓VREGB。當電壓VRBL與VBL0彼此相等時，運算放大器BAMP將電壓VREGB設定為平衡電壓VEQ。
如圖1中所說明，電壓控制電路VCNT1之電晶體PB1及PB2具有連接至位元線BL之源極，及接收控制信號REGB之閘極。出於此原因，在將電力供應電壓VDD供應至位元線BL之設定寫入操作期間，相同電壓經施加至電阻元件R1及參考電阻元件RRB。
如由圖3之左下部分中所說明之電流-電壓特性所指示，因為低電阻狀態下的參考電阻元件RRB之電阻係固定的，所以與電壓VRBL之增大成比例之電流IRRB流動至參考電阻元件RRB，如由虛線所說明。另一方面，如圖2中所說明，隨著電壓VBL0增大，在高電阻狀態下的電流IR1首先流動，且在自高電阻狀態轉變至低電阻狀態之後，在低電阻狀態下的電流IR1流動。
由於電壓控制電路VCNT1之控制，電流IR1之增大量變得等於電流IRRB之增大量，且並不發生進一步增大。出於此原因，在設定寫入操作期間，電阻元件R1之電阻可設定為參考電阻元件RRB之電阻(低電阻狀態)。因為電阻元件R1之電阻可設定為匹配參考電阻元件RRB之電阻，所以即使電阻元件R1之電特性發生變化，電阻元件R1之電阻仍可設定為預定電阻。例如，電阻元件R1之電特性可取決於電阻式隨機存取記憶體100之製造期間在晶圓上之位置而變化，且亦可在晶圓與批次之間發生變化。
在設定寫入操作開始時，電阻元件R1處於高電阻狀態，且參考電阻元件RRB處於低電阻狀態。出於此原因，如在圖3之右側上所說明，流過電阻元件R1之電流IR1相比於流過參考電阻元件RB之電流IRB較小。因為電流IR1較小，所以電壓VBL0變得高於電壓VRBL，且運算放大器BAMP在設定寫入操作開始時將控制信號REGB之電壓設定為低於平衡電壓VEQ。
隨著電阻元件R1進行自高電阻狀態至低電阻狀態之轉變，流過電阻元件R1之電流IR1增大。當位元線BL0之電壓根據電流IR1之增大而降低時，運算放大器BAMP根據位元線BL0之電壓降低而增大控制信號REGB之電壓VREGB。結果，電晶體PB1及PB2之導通電阻增大，電流IRRB降低，且電流IR1之增大變得平緩。
運算放大器BAMP控制電壓VREGB，使得電壓VBL0及VRBL變得相等，且電流IR1及IRRB變得彼此相等。在此狀態下之電壓VREGB的值取決於電阻元件R1之特性變化而變化。當電阻元件R1在較低電壓下進行至低電阻狀態之轉變時，電壓VREGB因為電流IRRB及IR1兩者皆較小而變成較大值。
圖4說明圖1中所說明之電阻式隨機存取記憶體100的設定寫入操作之實例。亦即，圖4說明用於控制電阻式隨機存取記憶體100之控制方法的實例。在圖4中，在將電壓施加至位元線BL0及參考位元線RBL之後，轉移電晶體T1及TB經接通。在圖4中之設定寫入操作開始時，假定電阻元件R1處於高電阻狀態。藉由如由圖4中之(a)所指示將控制信號SETENB及VSSBL設定為低位準，且如由圖4中之(b)所指示將控制信號VSSSL及放大器啟用信號BAMPEN設定為高位準來開始圖4中之設定寫入操作。當放大器啟用信號BAMPEN進行至高位準之轉變時，運算放大器BAMP之操作開始。控制信號RSTENB經設定為高位準。
位元線BL藉由低位準控制信號SETENB設定為高位準，且源極線SL藉由高位準控制信號VSSL設定為低位準，如由圖4中之(c)所指示。因為控制信號REGB在初始狀態下具有低位準，所以電晶體PB1及PB2經接通，且位元線BL0之電壓及參考位元線RBL之電壓兩者皆增大，如由圖4中之(d)所指示。因為位元線BL0之電壓大約等於參考位元線RBL之電壓，所以運算放大器BAMP將控制信號REGB增大至平衡電壓VEQ，如由圖4中之(e)所指示。
接下來，字線WL及參考字線RBWL設定為高位準，且轉移電晶體T1及TB經接通，如由圖4中之(f)所指示。電阻元件R1之第一末端經由轉移電晶體T1連接至位元線BL0，且參考電阻元件RRB之第一末端經由轉移電晶體TB連接至參考位元線RBL。此外，電流開始流過電阻元件R1及參考電阻元件RRB。
流過高電阻狀態下之電阻元件R1的電流IR1小於流過低電阻狀態下之參考電阻元件RRB的電流IRRB，如由圖4中之(g)所指示。出於此原因，位元線BL0之電壓自參考位元線RBL之電壓逐漸降低，如由圖4中之(h)所指示。因為位元線BL0之電壓變得高於參考位元線RBL之電壓，所以運算放大器BAMP降低控制信號REGB之電壓，如由圖4中之(i)所指示。
當電阻元件R1之電阻根據流過電阻元件R1之電流進行自高電阻狀態至低電阻狀態之轉變時，控制信號REGB之電壓根據由運算放大器BAMP進行之回饋控制而增大，如由圖4中之(j)所指示。因此，流過電阻元件R1之電流IR1的增大變得平緩，如由圖4中之(k)所指示。流過參考電阻元件RRB之電流IRRB降低，如由圖4中之(m)所指示，且參考位元線RBL之電壓增大，如由圖4中之(l)所指示。
最後，位元線BL0之電壓與參考位元線RBL之電壓變得相等，如由圖4中之(n)所指示。在此狀態下之電壓VREGB的值取決於電阻元件R1之特性變化而變化，且最後電流IRRB及IR1愈小，電壓VREGB變得愈大，如由圖4中之(o)所指示。
此後，字線WL及參考字線RBWL設定為低位準，如由圖4中之(p)所指示。結果，防止電流流過電阻元件R1及參考電阻元件RRB，且位元線BL0及參考位元線RBL之電壓進行至高位準之轉變，如由圖4中之(q)所指示。控制信號SETENB、VSSBL及VSSSL以及放大器啟用信號BAMPEN的位準返回至初始狀態之位準，且設定寫入操作結束。
圖5說明圖1中所說明之電阻式隨機存取記憶體100的設定寫入操作之另一實例。亦即，圖5說明用於控制電阻式隨機存取記憶體100之控制方法的另一實例。將省略與圖4中相同之詳細操作描述。在圖5中，在轉移電晶體T1及TB經接通之後，將電壓施加至位元線BL0及參考位元線RBL。
在圖5中，字線WL及參考字線RBWL在與放大器啟用信號BAMPEN轉變至高位準相同時序處設定為高位準，如由圖5中之(a)所指示。在回應於高位準放大器啟用信號BAMPEN而開始運算放大器BAMP之操作時，位元線BL0及參考位元線RBL處於低位準。出於此原因，運算放大器BAMP將控制信號REGB增大至平衡電壓VEQ，如由圖5中之(b)所指示。
接下來，控制信號SETENB設定為高位準，且電晶體P1經接通，如由圖5中之(c)所指示。結果，電流開始流動至電阻元件R1及參考電阻元件RRB，如由圖5中之(d)所指示。因為電阻元件R1處於高電阻狀態，所以流過電阻元件R1之電流IR1小於流過對應於低電阻狀態之參考電阻元件RRB的電流IRRB。
相對較大電流IRRB流過的參考位元線RBL之電壓逐漸增大，且相對較小電流IR1流過的位元線BL0之電壓急劇增大，如由圖5中之(e)所指示。運算放大器BAMP降低控制信號REGB之電壓，此係由於位元線BL0與參考位元線RBL之間的電位差增大，如由圖5中之(f)所指示。此後，運算放大器BAMP增大控制信號REGB直至位元線BL0之電壓匹配參考位元線RBL之電壓為止，此係由於位元線BL0與參考位元線RBL之間的電壓差降低，如由圖5中之(g)所指示。
控制信號SETENB接著設定為高位準，如由圖5中之(h)所指示。結果，來自位元線BL之電流供應停止，且位元線BL及BL0以及參考位元線RBL之電壓進行至為源極線SL之電壓的低位準之轉變，如由圖5中之(j)及(i)所指示。因此，電流不再流動至電阻元件R1及參考電阻元件RRB，如由圖5中之(k)所指示。接著，控制信號VSSBL、字線WL、參考字線RBWL及放大器啟用信號BAMPEN之位準返回至初始狀態之位準，且設定寫入操作結束。
圖6說明圖1中所說明之電阻式隨機存取記憶體100的設定寫入操作之效應的實例。在此實施例中，當電阻元件R1之電阻變得等於參考電阻元件RRB之電阻且電阻並未進一步降低時，電阻元件R1之電阻在設定寫入操作期間的降低受到限制。因此，即使電阻元件R1之電特性發生變化，在設定寫入操作之後的電阻仍可保持恆定。出於此原因，在讀取操作期間，當跨越電阻元件R1之兩端施加讀取電壓Vread時，流過電阻元件R1之電流IR1可保持恆定。結果，可確保在讀取操作期間電流IR1與參考電流Iref之間的差大於或等於預定值，且有可能改良讀取裕量。
另外，即使電阻元件R1之電特性發生變化，電壓控制電路VCNT1仍藉由電阻控制電阻元件R1之電阻降低，且因此有可能防止其中電阻元件R1之電阻過度降低的覆寫。因為可在寫入操作期間減小施加至電阻元件R1之負載，且可防止電阻元件R1之劣化，所以有可能改良電阻式隨機存取記憶體100之可靠性。因為在設定寫入操作期間無浪費的電流流動，所以電阻式隨機存取記憶體100之寫入功率可減小。
相比之下，在其中藉由限制流過電阻元件R1之電流IR1執行設定寫入操作之其他電阻式隨機存取記憶體中，低電阻狀態下的電阻根據電阻元件R1之電特性變化而變化。因此，參考電流Iref根據電阻元件R1經設定，在讀取操作期間較小電流IR1流過該電阻元件。因此，不僅電阻元件R1在低電阻狀態下的讀取裕量降低，且電阻元件R1在高電阻狀態下的讀取裕量亦降低。
如上文所描述，在此實施例中之設定寫入操作期間，電阻元件R1之電阻可藉由電壓控制電路VCNT1之控制而設定為參考電阻元件RRB之電阻(低電阻狀態)。因此，即使電阻元件R1之電特性發生變化，仍可將電阻元件R1在低電阻狀態下的電阻設定為預定電阻，且有可能改良讀取操作期間的讀取裕量。因為無需提前執行確認讀取操作，所以可將電阻元件R1在低電阻狀態下的電阻設定為預定電阻，且有可能改良讀取裕量，而不必提供用於電阻式隨機存取記憶體100中之確認讀取操作的多個判定電路。出於此原因，有可能設計具有減小之晶片大小的電阻式隨機存取記憶體100。
電壓控制電路VCNT1包括運算放大器BAMP，其充當用於比較位元線BL0與參考位元線RBL之電壓的電壓比較器。另外，電壓控制電路VCNT1包括電晶體PB1及PB2，其充當具有根據自運算放大器BAMP輸出之電壓VREGB變化的電阻之可變電阻元件。
因此，電壓控制電路VCNT1可根據位元線BL0與參考位元線RBL之電壓之間的差來控制流過電阻元件R1之電流及流過參考電阻元件RRB之電流以使其變得相等。結果，可藉由回饋控制將電阻元件R1之電阻自動調整至參考電阻元件RRB之電阻，該回饋控制根據流過電阻元件R1及參考電阻元件RRB之電流來控制電流，而不必量測電流或電壓。
藉由將p通道MOS電晶體PB1及PB2用作可變電阻元件，有可能簡化電壓控制電路VCNT1之組配。結果，即使針對每一位元線BL提供電壓控制電路VCNT1，仍有可能減小電阻式隨機存取記憶體100之晶片大小的增大。
圖7說明根據另一實施例之電阻式隨機存取記憶體的實例。在圖7中，類似於圖1所說明之元件的元件由相同編號指定，且將省略其詳細描述。除了參考電阻元件RRB之第二末端連接至設定為偏移電壓Voffset之電壓線，而非連接至接地線VSS之外，圖7中所說明之電阻式隨機存取記憶體102的組配類似於圖1中所說明之電阻式隨機存取記憶體100的組配。接地電壓為參考電壓之實例，且接地線VSS為參考電壓線之實例。偏移電壓Voffset為高於參考電壓之電壓的實例，且偏移電壓線Voffset為高於參考電壓之電壓線的實例。
在電阻式隨機存取記憶體102中，在重設寫入操作及讀取操作期間停止運算放大器BAMP之放大操作，以輸出高位準控制信號REGB。結果，電晶體PB1經關斷，且位元線BL與位元線BL0之間的連接經切斷。同時，控制信號VSSBL假定高位準，且位元線BL0經由電晶體N1連接至接地線VSS。
圖8說明圖7中所說明之電阻式隨機存取記憶體102的記憶體胞元之設定寫入操作的實例。亦即，圖8說明用於控制電阻式隨機存取記憶體102之控制方法的實例。將省略與圖4中相同之詳細操作描述。運算放大器BAMP之輸入-輸出特性與圖3中相同。
因為參考電阻元件RRB之第二末端設定為偏移電壓Voffset，所以無電流流動至參考電阻元件RRB直至參考位元線RBL之電壓VRBL超出偏移電壓Voffset為止，如由圖8之左下部分中的電流-電壓特性所說明。類似於圖3，隨著位元線BL0之電壓VBL0增大，電阻元件R1之電流IR1最初在高電阻狀態下流動，且在自高電阻狀態轉變至低電阻狀態之後，電流IR1在低電阻狀態下流動。藉由電壓控制電路VCNT1之控制，電流IR1之增大量變得相同於電流IRRB之增大量，且並不進一步增大。
在圖8之右側上所說明的設定寫入操作期間，直至控制信號REGB之電壓VREGB達到平衡值的操作類似於圖3之操作。在此實施例中，根據偏移電壓Voffset，參考位元線RBL在設定寫入操作期間之電壓相比於在圖3中所說明之設定寫入操作期間的電壓變得較高。出於此原因，流過參考電阻元件RRB之電流IRRB相比於圖3中之電流較小。
接下來，在電壓VREGB達到平衡值之後，若電流IR1甚至略微超出電流IRRB且電壓VREGB變得高於平衡值，則電流IRRB變得小於電流IR1。因此，參考位元線RBL之電壓變得高於位元線BL0之電壓，且自運算放大器BAMP輸出之電壓BREGB增大至由運算放大器BAMP之輸入-輸出特性指示的上限。
出於此原因，電晶體PB1及PB2經關斷，且電流IR1及IRRB不再流動。因此，在此實施例之設定寫入操作期間，電壓至電阻元件R1之施加可自動結束，而不必使字線WL及參考字線RBWL返回至低位準，且不必使控制信號SETENB返回至高位準。結果，電壓至電阻元件R1之施加可經最小化，且在設定寫入操作期間流動至電阻元件R1之電流的量可經最小化。此外，可防止電阻元件R1之劣化，且有可能改良電阻式隨機存取記憶體102之可靠性。
如上文所描述，此實施例可獲得類似於可藉由上文所描述之實施例獲得之效應的效應。例如，即使電阻元件R1之電特性發生變化，仍可將電阻元件R1在低電阻狀態下的電阻設定為預定電阻，且有可能改良讀取操作期間的讀取裕量。
此外，在此實施例中之設定寫入操作期間，參考電阻元件RRB之第二末端設定為偏移電壓Voffset，使得電壓至電阻元件R1之施加可基於電阻元件R1設定為低電阻狀態而自動結束。結果，電壓至電阻元件R1之施加可經最小化，且在設定寫入操作期間流動至電阻元件R1之電流的量可經最小化。此外，可防止電阻元件R1之劣化，且有可能改良電阻式隨機存取記憶體102之可靠性。
圖9說明根據另一實施例之電阻式隨機存取記憶體的實例。在圖9中，類似於圖1所說明之元件的元件由相同編號指定，且將省略其詳細描述。除了代替參考電阻元件RRB提供具有二極體連接之n通道MOS電晶體TD之外，圖9中所說明之電阻式隨機存取記憶體104的組配類似於圖1中所說明之電阻式隨機存取記憶體100的組配。電晶體TD具有連接至轉移電晶體TB之汲極及閘極，以及至接地線VSS之源極。因此，可使流動至參考位元線RBL之電流具有類似於圖8之左下部分中所描述的流動至參考電阻元件RRB之電流IRRB的特性的特性。
在電阻式隨機存取記憶體104之重設寫入操作及讀取操作期間，運算放大器BAMP停止放大操作且輸出高位準控制信號REGB。結果，電晶體PB1經關斷，且位元線BL與位元線BL0之間的連接經切斷。同時，控制信號VSSBL假定高位準，且位元線BL0經由電晶體N1連接至接地線VSS。
如上文所描述，此實施例可獲得類似於可藉由上文所描述之實施例獲得之效應的效應。例如，即使電阻元件R1之電特性發生變化，仍可將電阻元件R1在低電阻狀態下的電阻設定為預定電阻，且有可能改良讀取操作期間的讀取裕量。另外，電壓至電阻元件R1之施加可經最小化，且在設定寫入操作期間流動至電阻元件R1之電流的量可經最小化。結果，可防止電阻元件R1之劣化，且有可能改良電阻式隨機存取記憶體104之可靠性。
圖10說明另一實施例中之電阻式隨機存取記憶體的實例。在圖10中，類似於圖1所說明之元件的元件由相同編號指定，且將省略其詳細描述。代替圖1中所說明之電壓控制電路VCNT1，圖10中說明之電阻式隨機存取記憶體106包括用於控制重設寫入操作之電壓控制電路VCNT2。代替圖1中所說明之轉移電晶體TB及參考電阻元件RRB，電阻式隨機存取記憶體106亦包括轉移電晶體TS及參考電阻元件RRS。除此以外，圖10中所說明之電阻式隨機存取記憶體106的組配類似於圖1中所說明之電阻式隨機存取記憶體100的組配。例如，參考電阻元件RRS由多晶矽等形成，且其電阻固定至電阻元件R1在高電阻狀態下的電阻。
電壓控制電路VCNT2包括電晶體PS1及PS2，以及用於重設寫入操作之運算放大器SAMP。電晶體PS1配置於源極線SL與源極線SL0之間。電晶體PS2配置於源極線SL與參考源極線RSL之間。電晶體PS1及PS2之閘極連接至運算放大器SAMP之輸出端子，且接收自運算放大器SAMP輸出的控制信號REGS。控制信號REGS為第二控制信號之實例。
電晶體PS1為具有根據控制信號REGS變化之電阻的第三可變電阻元件的實例，且形成第三p通道MOS電晶體之實例。電晶體PS2為具有根據控制信號REGS變化之電阻的第四可變電阻元件的實例，且形成第四p通道MOS電晶體之實例。
運算放大器SAMP之非反相輸入端子(+)連接至源極線SL0且經由源極線SL0連接至電阻元件R1之第二末端。運算放大器SAMP之反相輸入端子(-)經由轉移電晶體TS連接至參考電阻元件RRS之第一末端。轉移電晶體TS之閘極連接至在重設寫入操作期間設定為高位準之參考字線RSWL。參考電阻元件RRS之另一第二末端連接至接地線VSS。參考電阻元件RRS為第二參考電阻元件之實例。
在重設寫入操作期間，運算放大器SAMP在接收具有有效位準(例如，高位準)之放大器啟用信號SAMPEN時操作，且根據源極線SL0之電壓及參考源極線RSL之電壓輸出控制信號REGS。在重設寫入操作期間，轉移電晶體T1及TS設定為接通狀態。出於此原因，在重設寫入操作期間，運算放大器SAMP比較電阻元件R1之第二末端處的電壓與參考電阻元件RRS之第一末端處的電壓。
例如，當電阻元件R1之第二末端處的電壓等於參考電阻元件RRS之第一末端處的電壓時，運算放大器SAMP輸出控制信號REGS以用於將預定電流供應至電晶體PS1及PS2。運算放大器SAMP為第二電壓比較器之實例，且形成第二運算放大器之實例。電壓控制電路VCNT2為調整源極線SL0及參考源極線RSL之電壓，以便在重設寫入操作期間減小流動至電阻元件R1與參考電阻元件RRS之電流之間的差的第二電壓控制電路的實例。
供應至運算放大器SAMP之放大器啟用信號SAMPEN使得運算放大器SAMP在設定寫入操作及讀取操作期間輸出高位準控制信號REGS。因此，電晶體PS1經關斷，且源極線SL與源極線SL0之間的連接經切斷。同時，控制信號VSSL假定高位準，且源極線SL0經由電晶體N2連接至接地線VSS。
在設定寫入操作期間，控制信號SETENB及VSSBL設定為低位準，控制信號RSTENB及VSSSL設定為高位準，且字線WL設定為高位準。另外，電力供應電壓VDD自電晶體P1供應至位元線BL，且電流自位元線BL穿過電阻元件R1流動至源極線SL0，藉此使得電阻元件R1進行自高電阻狀態至低電阻狀態之轉變。
在重設寫入操作期間，控制信號RSTENB及VSSSL設定為低位準，控制信號SETENB及VSSBL設定為高位準，且字線WL及參考字線RSWL設定為高位準。此外，電力供應電壓VDD自電晶體P2供應至源極線SL，且電流自源極線SL穿過電阻元件R1流動至位元線BL，藉此使得電阻元件R1進行自低電阻狀態至高電阻狀態之轉變。
電晶體P2為第二電壓產生電路之實例，其產生在重設寫入操作期間供應至電阻元件R1之第二末端及參考電阻元件RRS之第一末端的電壓(VDD)。供應至電晶體P2之源極的電壓VDD為第二電壓之實例。電晶體N1產生在重設寫入操作期間供應至電阻元件R1之第一末端的電壓(VSS)。將結合圖11描述重設寫入操作之實例。
在讀取操作期間，類似於上文所描述之實施例，控制信號SETENB、RSTENB及VSSSL設定為低位準，控制信號VSSBL設定為高位準，且字線WL設定為高位準。另外，感測放大器SA將圖2中所說明之讀取電壓Vread輸出至源極線SL0，且藉由比較流過電阻元件R1之讀取電流Iread與參考電流Iref來判定儲存於記憶體胞元MC中之資料的邏輯。感測放大器SA輸出指示所判定邏輯之資料信號DATA。
圖11說明圖10中說明之電阻式隨機存取記憶體106的記憶體胞元MC之重設寫入操作的實例。亦即，圖11說明用於控制電阻式隨機存取記憶體106之控制方法的實例。將省略與圖3中相同之詳細操作描述。
在重設寫入操作期間，運算放大器SAMP之非反相輸入端子(+)接收源極線SL0之電壓VSL0，且運算放大器SAMP之反相輸入端子(-)接收參考源極線RSL之電壓VRSL。運算放大器SAMP根據電壓VSL0與VRSL之間的差VSL0-VRSL輸出具有電壓VREGS之控制信號REGS。
如圖11之左上部分中所說明，當電壓差VSL0-VRSL為正值時，運算放大器SAMP輸出高於平衡電壓VEQ之電壓VREGS。當電壓差VSL0-VRSL為負值時，運算放大器SAMP輸出低於平衡電壓VEQ之電壓VREGS。當電壓VSL0與VRSL彼此相等時，運算放大器SAMP將電壓VREGS設定為平衡電壓VEQ。
如圖10中所說明，電壓控制電路VCNT2之電晶體PS1及PS2具有連接至源極線SL之源極，及接收控制信號REGS之閘極。出於此原因，在將電力供應電壓VDD供應至源極線SL之重設寫入操作期間，相同電壓經施加至電阻元件R1及參考電阻元件RRS。
如由圖11之左下部分中所說明之電流-電壓特性所指示，因為高電阻狀態下的參考電阻元件RRS之電阻係固定的，所以與電壓VRSL增大成比例之電流IRRS流動至參考電阻元件RRS，如由虛線所說明。另一方面，如圖2中所說明，隨著電壓VSL0增大，在低電阻狀態下的電流IR1首先流動，且在自低電阻狀態轉變至高電阻狀態之後，電流IR1降低。在重設寫入操作期間流過電阻元件R1之電流IR1的方向與在設定寫入操作期間流過電阻元件R1之電流IR1的方向相反。
由於電壓控制電路VCNT2之控制，流過轉變至高電阻狀態之電阻元件R1之電流IR1降低，且變得等於電流IRRB。當電流IR1變得小於電流IRRS時，電阻元件R1至高電阻狀態的轉變完成。出於此原因，在重設寫入操作期間，電阻元件R1之電阻可設定為參考電阻元件RRS之電阻(高電阻狀態)。因為電阻元件R1之電阻根據參考電阻元件RRS之電阻經增大，所以即使電阻元件R1之電特性發生變化，電阻元件R1之電阻仍可設定為預定電阻。
在重設寫入操作開始時，電阻元件R1處於低電阻狀態，且參考電阻元件RRS處於高電阻狀態。出於此原因，如在圖11之右側上所說明，電流IR1相比於電流IRRS較大。隨著電流IR1開始流過電阻元件R1，且電阻元件R1開始進行自低電阻狀態至高電阻狀態之轉變，電流IR1降低。隨著電流IR1降低，源極線SL0之電壓VSL0增大，且電壓差VSL0-VRSL增大。
當電流IR1變得小於電流IRRS時，電壓差變得VSL0-VRSL＞0，且控制信號REGS之電壓VREGS根據運算放大器SAMP之輸入-輸出特性急劇增大。因此，電晶體PS1及PS2之電流降低，且施加至電阻元件R1及RRS之電壓亦降低。在許多情況下，電阻元件R1之電流-電壓特性為非線性的，且根據電壓降低之電流降低量大於流過參考電阻元件RR1之電流的降低量。出於此原因，電壓差VSL0-VRSL進一步增大，且施加至電阻元件R1及RRS之電壓根據運算放大器SAMP之操作而繼續降低。因此，根據此實施例，重設寫入操作可自主地結束。
如上文所描述，在此實施例中之重設寫入操作期間，即使電阻元件R1之電特性發生變化，電阻元件R1之電阻仍可設定為對應於高電阻狀態的參考電阻元件RRS之電阻。結果，有可能改良讀取操作期間的讀取裕量。另外，重設寫入操作可自主地結束。
圖12說明根據另一實施例之電阻式隨機存取記憶體的實例。在圖12中，類似於圖1及圖10所說明之元件的元件由相同編號指定，且將省略其詳細描述。代替圖1中所說明之電壓控制電路VCNT1，圖12中說明之電阻式隨機存取記憶體108包括控制讀取操作的電壓控制電路VCNT3、轉移電晶體TR、參考電阻元件RRR及電晶體P3。電阻式隨機存取記憶體108亦包括代替圖1中所說明之感測放大器SA的鎖存器LT。除此以外，圖12中所說明之電阻式隨機存取記憶體108的組配類似於圖1中所說明之電阻式隨機存取記憶體100的組配。
電壓控制電路VCNT3包括電晶體PR1及PR2，以及用於讀取操作之運算放大器RAMP。電晶體PR1配置於源極線SL與源極線SL0之間。電晶體PR2配置於源極線SL與參考源極線RSL之間。電晶體PR1及PR2之閘極連接至運算放大器RAMP之輸出端子，且接收自運算放大器RAMP輸出的控制信號REGR。控制信號REGR為第三控制信號之實例。
電晶體PR1為具有根據控制信號REG而變化之電阻的第五可變電阻元件的實例，且形成第五p通道MOS電晶體之實例。電晶體PR2為具有根據控制信號REGR變化之電阻的第六可變電阻元件的實例，且形成第六p通道MOS電晶體之實例。
運算放大器RAMP之反相輸入端子(-)連接至源極線SL0，且經由源極線SL0連接至電阻元件R1之第二末端。運算放大器RAMP之非反相輸入端子(+)經由轉移電晶體TR連接至參考電阻元件RRR之第一末端。轉移電晶體TR之閘極連接至在讀取操作期間設定為高位準的參考字線RRWL。參考電阻元件RRR之另一第二末端連接至接地線VSS。例如，參考電阻元件RRR由多晶矽等形成，且電阻經設定為電阻元件R1之低電阻狀態與電阻元件R1之高電阻狀態之間的中間值。參考電阻元件RRR為第三參考電阻元件之實例。
在讀取操作期間，運算放大器RAMP在接收具有有效位準(例如，高位準)之放大器啟用信號RAMPEN時操作，且根據源極線SL0之電壓及參考源極線RSL之電壓輸出控制信號REGR。在讀取操作期間，轉移電晶體T1及TR設定為接通狀態。出於此原因，在讀取操作期間，運算放大器RAMP比較電阻元件R1之第二末端處的電壓與參考電阻元件RRR之第一末端處的電壓。
例如，當電阻元件R1之第二末端處的電壓等於參考電阻元件RRS之第一末端處的電壓時，運算放大器RAMP輸出控制信號REGR，以使預定電流流動至電晶體PR1及PR2。運算放大器RAMP為第三電壓比較器之實例，且形成第三運算放大器之實例。電壓控制電路VCNT3為調整源極線SL0及參考源極線RSL之電壓，以便在讀取操作期間減小流動至電阻元件R1與參考電阻元件RRR之電流之間的差的第三電壓控制電路的實例。
供應至運算放大器RAMP之放大器啟用信號RAMPEN在設定寫入操作及重設寫入操作期間經設定為低位準，以便停止運算放大器RAMP之放大操作且輸出高位準控制信號REGB。結果，電晶體PR1經關斷，且源極線SL與源極線SL0之間的連接經切斷。同時，控制信號VSSL假定高位準，且源極線SL0經由電晶體N1連接至接地線VSS。
電晶體P3具有連接至電力供應線VDD之源極、連接至源極線SL之汲極，及接收讀取啟用信號RDENB之閘極。讀取啟用信號RDENB在讀取操作期間設定為低位準，且在設定寫入操作及重設寫入操作期間設定為高位準。
電晶體P3為第三電壓產生電路之實例，其產生在讀取操作期間供應至電阻元件R1之第二末端及參考電阻元件RRS之第一末端的電壓(VDD)。供應至電晶體P3之源極的電壓VDD為第三電壓之實例。電晶體N1產生在讀取操作期間供應至電阻元件R1之第一末端的電壓(VSS)。
在設定寫入操作期間，控制信號SETENB及VSSBL設定為低位準，控制信號RSTENB、VSSSL及RDENB設定為高位準，且字線WL設定為高位準。另外，電力供應電壓VDD自電晶體P1供應至位元線BL，且電流自位元線BL穿過電阻元件R1流動至源極線SL，藉此使得電阻元件R1進行自高電阻狀態至低電阻狀態之轉變。
在重設寫入操作期間，控制信號RSTENB及VSSSL設定為低位準，控制信號SETENB、VSSBL及RDENB設定為高位準，且字線WL及參考字線RSWL設定為高位準。此外，電力供應電壓VDD自電晶體P2供應至源極線SL，且電流自源極線SL穿過電阻元件R1流動至位元線BL，藉此使得電阻元件R1進行自低電阻狀態至高電阻狀態之轉變。
在讀取操作期間，控制信號SETENB、RSTENB及VSSBL設定為高位準，且控制信號VSSSL及RDENB設定為低位準。另外，字線WL設定為高位準。此外，鎖存器LT回應於在讀取操作期間處於作用中的感測放大器啟用信號SAEN而經操作，且比較源極線SL0之電壓與參考電壓VREF以判定儲存於記憶體胞元MC中之資料的邏輯。鎖存器LT輸出指示所判定邏輯之資料信號DATA。
在讀取操作期間，流過處於設定狀態(低電阻狀態)之電阻元件R1之電流大於流過參考電阻元件RRR之電流，且源極線SL0之電壓VSL0低於參考源極線RSL之電壓VRSL。在電阻式隨機存取記憶體108之讀取操作期間，流過處於重設狀態(高電阻狀態)之電阻元件R1之電流小於流過參考電阻元件RRR之電流，且源極線SL0之電壓VSL0高於參考源極線RSL之電壓VRSL。
在讀取操作期間，類似於電壓控制電路VCNT1，電壓控制電路VCNT3將電流供應至源極線SL0及參考源極線RSL。電壓控制電路VCNT3藉由運算放大器RAMP偵測源極線SL0之電壓與參考源極線RSL之電壓之間的差。電壓控制電路VCNT3執行回饋控制，使得流過電阻元件R1之電流IR1與流過參考電阻元件RRR之電流IRRR變得相等。此外，接收源極線SL0之電壓的鎖存器LT根據設定至電阻元件R1之電阻輸出指示邏輯的資料信號DATA。
圖13說明圖12中說明之電阻式隨機存取記憶體108的讀取操作之實例。亦即，圖13說明用於控制電阻式隨機存取記憶體108之控制方法的實例。首先，提供於電阻式隨機存取記憶體108中之操作控制電路(未說明)將控制信號VSSSL設定為低位準，且將放大器啟用信號RAMPEN設定為高位準，如由圖13中之(a)所指示。提供於電阻式隨機存取記憶體108中之列寫碼器(未說明)將待讀取之字線WL及參考字線RRWL設定為高位準，如由圖13中之(b)所指示。
因為控制信號VSSBL具有高位準，所以電阻元件R1經由轉移電晶體T1連接至接地線VSS，且源極線SL0設定為0 V。參考源極線RSL經由參考電阻元件RRR及轉移電晶體TS連接至接地線VSS，且設定為0 V。運算放大器RAMP回應於高位準放大器啟用信號SAMPEN而開始操作，輸出具有平衡電壓VEQ之控制信號REGR，如由圖13中之(c)所指示，此係因為運算放大器RAMP之反相輸入端子(-)與非反相輸入端子(+)之間不存在電壓差。
接下來，操作控制電路將讀取啟用信號RDENB設定為低位準，如由圖13中之(d)所指示。由於低位準讀取啟用信號RDENB，源極線SL設定為高位準，如由圖13中之(d)所指示。
具有接收平衡電壓VEQ之閘極的電晶體PR1及PR2之源極-汲極電阻設定為預定值，且源極線SL、源極線SL0及參考源極線RSL經電連接。出於此原因，源極線SL之電壓經傳輸至源極線SL0及參考源極線RSL，如由圖13中之(f)所指示。
當電阻元件R1處於為低電阻狀態之設定狀態SET時，源極線SL0之電壓降低為低於參考源極線RSL之電壓，且控制信號REGR之電壓增大，如由圖13中之(g)所指示。電壓控制電路VCNT3執行回饋控制，使得流過源極線SL0與參考源極線RSL之電流變得相等。如圖14之左側上所說明，流過電阻元件R1及參考電阻RRR之電流在電壓相對較低之區中匹配。由於回饋控制，源極線SL0之電壓增大較小，且流過電阻元件R1之電流IR1及流過參考電阻元件RRR之電流IRRR亦較小，如由圖13中之(h)所指示。因為源極線SL0之電壓低於參考電壓VREF，所以鎖存器LT判定電阻元件R1處於設定狀態SET，且輸出高位準資料信號DATA，如由圖13中之(i)所指示。
另一方面，當電阻元件R1處於為高電阻狀態之重設狀態RESET時，源極線SL0之電壓增大為高於參考源極線RSL之電壓，如由圖13中之(j)所指示，且控制信號REGR之電壓降低，如由圖13中之(k)所指示。電壓控制電路VCNT3執行回饋控制，使得流過源極線SL0與參考源極線RSL之電流變得相等。如圖14之左側上所說明，流過電阻元件R1及參考電阻RRR之電流在電壓相對較高之區中匹配。由於回饋控制，源極線SL0之電壓增大，且流過電阻元件R1之電流IR1及流過參考電阻元件RRR之電流IRRR變得較大，如由圖13中之(l)所指示。因為源極線SL0之電壓高於參考電壓VREF，所以鎖存器LT判定電阻元件R1處於重設狀態RESET，且輸出低位準資料信號DATA，如由圖13中之(m)所指示。此後，各種控制信號之位準返回至初始狀態下之位準，且讀取操作結束。
圖14說明圖12中說明之電阻式隨機存取記憶體108的讀取操作之效應的實例。在此實施例之讀取操作期間，藉由比較根據電阻元件R1之電阻在源極線SL0上呈現的電壓VSL0與參考電壓VREF來讀取儲存於電阻元件R1中之資料。說明於圖14之左側上的操作說明在電阻式隨機存取記憶體108之電阻元件R1的劣化狀態下之讀取操作的實例。
在讀取操作期間，電壓控制電路VCNT3執行回饋控制，使得流過電阻元件R1之電流與流過參考電阻元件RRR之電流變得相等。例如，電壓控制電路VCNT3設計成使得源極線SL0之電壓VSL0在設定狀態SET下變為0.8 V，且在重設狀態RESET下變為2.0 V。
在此實施例中之讀取操作期間，因為自源極線SL0之側至位元線BL之側流過處於設定狀態SET之電阻元件R1的電流可減小，所以有可能根據讀取操作防止電阻元件R1轉變至重設狀態RESET。因此，有可能在未將高電壓施加至處於設定狀態SET之電阻元件R1的情況下執行讀取操作，且可防止電阻元件R1之劣化。
另一方面，在處於重設狀態RESET之電阻元件R1的讀取操作期間，流過電阻元件R1之電流相比於在設定狀態SET下流動之電流較大。然而，因為自源極線SL0之側至位元線BL之側流過電阻元件R1之電流的方向為用於使得轉變至重設狀態RESET之電流的方向，所以藉此電阻元件R1之重設狀態RESET的保持不受影響。因此，在此實施例中，有可能執行並不劣化電阻元件R1之可靠性的讀取操作。
相反地，在藉由比較流過電阻元件R1之電流與參考電流Iref來讀取儲存於電阻元件R1中之資料的另一電阻式隨機存取記憶體之讀取操作期間，會出現以下問題。例如，若電阻元件R1之電特性劣化，則設定狀態SET下的電流-電壓特性之波形與重設狀態RESET下的電流-電壓特性之波形變得彼此接近。在此情況下，相對於參考電流Iref之讀取裕量在設定狀態SET及重設狀態RESET兩者下皆降低。另外，藉由增大施加至電阻元件R1之電壓VSL，有可能針對劣化之讀取裕量補償讀取裕量降低。然而，因為較多電流流動至具有低電阻的處於設定狀態SET之電阻元件R1，所以可發生至重設狀態RESET之轉變。因此，使用參考電流Iref之讀取操作會劣化轉變至設定狀態SET之電阻元件R1的可靠性。
如上文所描述，在此實施例中，電阻式隨機存取記憶體108在讀取操作期間藉由電壓控制電路VCNT3之回饋控制來控制流過電阻元件R1之電流，且藉由比較源極線SL0之電壓VSL0與參考電壓VREF來自記憶體胞元MC讀取資料。因此，在讀取操作期間，自源極線SL0之側至位元線BL之側流過處於設定狀態SET之電阻元件R的電流可減小，且有可能根據讀取操作防止電阻元件R1轉變至重設狀態RESET。結果，有可能執行並不劣化電阻元件R1之可靠性的讀取操作。
圖15說明根據另一實施例之電阻式隨機存取記憶體的實例。在圖15中，類似於圖1所說明之元件的元件由相同編號指定，且將省略其詳細描述。在圖15中，添加至信號線之符號「/」指示提供了多個信號線(例如，多個位元)。圖15中所說明之電阻式隨機存取記憶體110包括操作控制電路10、位址緩衝器20及記憶體核心30。記憶體核心30包括列解碼器40、記憶體胞元陣列50、感測放大器(SA)電路60、寫入放大器(WA)電路70、行解碼器80及資料輸入輸出電路90。
表示電阻式隨機存取記憶體110之矩形框架指示例如半導體晶片，且矩形框架上之雙正方形標記指示外部端子。外部端子可為提供於半導體晶片之外周邊上的襯墊或提供於半導體晶片之背表面上的凸塊。
操作控制電路10接收控制信號CNT，諸如供應至外部端子之晶片選擇信號、寫入命令信號、讀取命令信號等，且根據所接收控制信號CNT輸出用於操作記憶體核心30之各種控制信號。
位址緩衝器20接收供應至位址端子之位址信號AD，且將所接收位址信號AD輸出至列解碼器40及行解碼器80。若位址信號AD包括列位址信號及行位址信號，則將列位址信號輸出至列寫碼器40且將行位址信號輸出至行解碼器80。
列解碼器40解碼位址信號AD，且藉由高位準驅動字線WL及參考字線(未說明)。行解碼器80解碼位址信號AD，且根據經解碼位址信號AD控制記憶體胞元陣列50與資料輸入輸出電路90之間的連接。
記憶體胞元陣列50包括在圖15中之矩陣配置中沿著豎直方向及水平方向配置的多個記憶體胞元MC。記憶體胞元陣列50包括沿著圖15中之豎直方向佈線且在水平方向上配置的多對位元線BL及源極線SL。此外，記憶體胞元陣列50包括沿著圖15中之水平方向佈線且在豎直方向上配置的多條字線WL。在豎直方向上配置的多個記憶體胞元MC連接至共同位元線BL及共同源極線SL。在水平方向上配置的多個記憶體胞元MC連接至共同字線WL。記憶體胞元MC與圖1中所說明之記憶體胞元MC等相同。
感測放大器電路60包括分別連接至源極線SL之多個感測放大器SA。例如，感測放大器SA可為圖1中所說明之感測放大器SA。替代地，感測放大器SA可包括圖12中所說明之電壓控制電路VCNT3、轉移電晶體TR、參考電阻元件RRR及鎖存器LT。
寫入放大器電路70包括分別連接至該對位元線BL及源極線SL之多個寫入放大器WA。例如，寫入放大器WA包括圖1或圖7中所說明之電壓控制電路VCNT1、轉移電晶體TB、參考電阻元件RRB及電壓產生電路VGEN。寫入放大器WA可包括圖9中所說明之電壓控制電路VCNT1、轉移電晶體TB、電晶體TD及電壓產生電路VGEN。寫入放大器WA可包括圖10中所說明之電壓控制電路VCNT2、轉移電晶體TS、參考電阻元件RRS及電壓產生電路VGEN。
資料輸入輸出電路90將供應至資料端子DT之寫入資料輸出至行解碼器80，且將自行解碼器80輸出之讀取資料輸出至資料端子DT。例如，電阻式隨機存取記憶體110可包括對應於64位元之資料端子DT，且包括用於資料端子DT中之每一者的記憶體胞元陣列50。
圖16說明圖15所說明之記憶體核心30的核心之實例。例如，記憶體核心30包括圖1中所說明之電壓控制電路VCNT1、轉移電晶體TB、參考電阻元件RRB及電壓產生電路VGEN。在圖16中，省略了圖1中所說明且供應至電壓控制電路VCNT1之運算放大器BAMP的放大器啟用信號BAMPEN之說明。記憶體核心30可將參考電阻元件RRB之第二末端設定為偏移電壓Voffset，如圖7中所說明，且可代替參考電阻元件RRB包括電晶體TD，如圖9中所說明。
此外，記憶體核心30包括圖10中所說明之電壓控制電路VCNT2、轉移電晶體TS及參考電阻元件RRS，以及圖12中所說明之電壓控制電路VCNT3、轉移電晶體TR、參考電阻元件RRR、鎖存器LT及電晶體P3。電阻式隨機存取記憶體110執行設定寫入操作、重設寫入操作及讀取操作，如上文結合實施例所描述。在圖16中，省略了圖10中所說明且供應至電壓控制電路VCNT2之運算放大器SAMP的放大器啟用信號SAMPEN之說明。此外，省略了圖12中所說明且供應至電壓控制電路VCNT3之運算放大器RAMP的放大器啟用信號RAMPEN之說明。
運算放大器BAMP、SAMP及RAMP在其停用狀態下停止放大操作，分別輸出高位準控制信號REGB、REGS及REFR。因此，藉由關斷電晶體PB1或電晶體PS1及PR2，有可能防止並非預期目標操作之操作在設定寫入操作、重設寫入操作及讀取操作期間影響預期目標操作。
如上文所描述，此實施例可獲得類似於可藉由上文所描述之實施例獲得之效應的效應。
在上文所描述之實施例的實例中，具有相同量值之電流經供應至電阻元件R1及參考電阻元件RRB、RRS或RRR。然而，參考電阻元件RRB、RRS或RRR之電阻可設定為電阻元件R1之電阻的n倍，且電晶體PB2、PS2或PR2之閘極寬度可設定為其原始閘極寬度之1/n倍。在此情況下，電壓控制電路VCNT1、VCNT2或VCNT3之電流消耗可減小。
另外，具有互相不同電阻之多個參考電阻元件RRB可並聯連接至電壓控制電路VCNT1，且在設定寫入操作期間可選擇性地使用多個參考電阻元件RRB中之一者，藉此使得多個電阻能夠經設定至電阻元件R1。在此情況下，在讀取操作期間，可藉由比較呈現於源極線SL上的讀取電壓與多個參考電壓來判定儲存於記憶體胞元MC中之多值資料的邏輯。可依序(亦即依次)或並行地進行讀取電壓與多個參考電壓之比較。因此，有可能獲得可減小讀取裕量之降低的多值電阻式隨機存取記憶體。
圖17說明根據另一實施例之電阻式隨機存取記憶體的實例。在圖17中，類似於上文所描述實施例中所說明之元件的元件由相同編號指定，且將省略其詳細描述。代替圖1中所說明之電壓控制電路VCNT1，圖17中說明之電阻式隨機存取記憶體112包括電壓控制電路VCNT4。另外，代替電晶體P1，電壓產生電路VGEN包括電晶體P11及P12。除此以外，圖17中所說明之電阻式隨機存取記憶體112的組配類似於圖1中所說明之電阻式隨機存取記憶體100的組配。
電壓控制電路VCNT4具有包括電晶體PB3及PB4之電流鏡射電路，以及包括電晶體NB3及NB4之電流鏡射電路。電晶體NB3具有經由位元線BL及轉移電晶體T1連接至電阻元件R1之第一末端的源極，以及彼此連接之閘極及汲極。電晶體NB4具有經由轉移電晶體TB連接至參考電阻元件RRB之第一末端的源極，及連接至電晶體NB3之閘極的閘極。
電晶體PB3具有連接至電晶體NB3之汲極的汲極，及經由在設定寫入操作期間接通之電晶體P11連接至電力供應線VDD的源極。電晶體PB4具有連接至電晶體NB4之汲極的汲極、連接至電晶體PB3之閘極的閘極，及經由在設定寫入操作期間接通之電晶體P12連接至電力供應線VDD之源極。
當控制信號SETENB在設定寫入操作期間設定為低位準時，電壓控制電路VCNT4將位元線BL及參考位元線RBL調整為相同電壓。亦即，電壓控制電路VCNT4執行控制以向位元線BL及參考位元線RBL供應相同電流。因為包括電流鏡射電路之電壓控制電路VCNT4並不具有包括運算放大器BAMP等之回饋系統，所以當相比於圖1中所說明之電壓控制電路VCNT1時，有可能以高速控制流動至位元線BL及參考位元線RBL之電流。
類似於圖7，參考電阻元件RRB可連接至設定為偏移電壓Voffset之電壓線。替代地，代替參考電阻元件RRB，可提供圖9中說明之電晶體TB及TD。
圖18說明圖17中說明之電阻式隨機存取記憶體112的設定寫入操作之實例。亦即，圖18說明用於控制電阻式隨機存取記憶體112之控制方法的實例。將省略與圖4中相同之詳細操作描述。
藉由如由圖18中之(a)所指示將控制信號SETENB及VSSBL設定為低位準，且如由圖18中之(b)所指示將控制信號VSSSL及放大器啟用信號BAMPEN設定為高位準來開始設定寫入操作。當放大器啟用信號BAMP進行至高位準之轉變時，運算放大器BAMP之操作開始。控制信號RSTENB經設定為高位準。
由於低位準控制信號SETENB，電流流動至圖17中說明之電壓控制電路VCNT4的雙堆疊中之電流鏡射電路，且位元線BL0之電壓及參考位元線RBL之電壓增大，如由圖18中之(c)所指示。
接下來，字線WL及參考字線RBWL設定為高位準，且電流開始流過電阻元件R1及參考電阻元件RRB，如分別由圖18中之(d)及(e)所指示。流過處於高電阻狀態之電阻元件R1的電流IR1小於流過具有對應於低電阻狀態之電阻的參考電阻元件RRB之電流IRRB。出於此原因，位元線BL0之電壓相比參考位元線RBL之電壓較平緩地降低，如由圖18中之(f)所指示。
由於流過電阻元件R1之電流，電阻元件R1進行自高電阻狀態至低電阻狀態之轉變。接著，當電流IR1變得等於電流IRRB時，電阻元件R1之電阻變得等於參考電阻元件RRB之電阻，且位元線BL0之電壓變得等於參考位元線RBL之電壓。
此後，字線WL及參考字線RBWL設定為低位準，如由圖17中之(g)所指示。因此，電流不再流動至電阻元件R1及參考電阻元件RRB，且位元線BL0及參考位元線RBL之電壓轉變至高位準。此外，控制信號SETENB、VSSBL及VSSSL以及放大器啟用信號BAMPEN的位準返回至初始狀態之位準，且設定寫入操作結束。
如上文所描述，此實施例可獲得類似於可藉由上文所描述之實施例獲得之效應的效應。例如，即使電阻元件R1之電特性發生變化，仍可將電阻元件R1在低電阻狀態下的電阻設定為預定電阻，且有可能改良讀取操作期間的讀取裕量。
另外，在此實施例中，包括電流鏡射電路之電壓控制電路VCNT4在設定寫入操作期間控制流動至電阻元件R1及參考電阻元件RRB之電流。因為電壓控制電路VCNT4並不具有包括圖1中所說明之運算放大器BAMP等之回饋系統，所以當相比於圖1中所說明之電壓控制電路VCNT1時，有可能以高速及低電流消耗控制流動至位元線BL及參考位元線RBL之電流。結果，相比於圖1中所說明之電阻式隨機存取記憶體100，可以高速執行設定寫入操作，且設定寫入操作期間之電流消耗可減小。
圖19說明根據另一實施例之電阻式隨機存取記憶體的實例。在圖19中，類似於上文所描述實施例之元件的元件由相同編號指定，且將省略其詳細描述。代替圖12中說明之電壓控制電路VCNT3，圖19中說明之電阻式隨機存取記憶體114包括電壓控制電路VCNT5。代替圖12中說明之電晶體P3，電阻式隨機存取記憶體114亦包括電晶體P31及P32。除此以外，圖19中說明之電阻式隨機存取記憶體114的組配類似於圖12中說明之電阻式隨機存取記憶體108的組配。
電壓控制電路VCNT5具有包括電晶體PB5及PB6之電流鏡射電路，以及包括電晶體NB5及NB6之電流鏡射電路。電晶體NB5具有連接至電阻元件R1之第二末端的源極，以及彼此連接之閘極及汲極。電晶體NB6具有經由轉移電晶體TR連接至參考電阻元件RRR之第一末端的源極，及連接至電晶體NB5之閘極的閘極。
電晶體PB5具有連接至電晶體NB5之汲極的汲極，及經由在讀取操作期間接通之電晶體P31連接至電力供應線VDD的源極。電晶體PB6具有分別連接至電晶體PB5之閘極及電晶體NB6之汲極的汲極及閘極，以及經由在讀取操作期間接通之電晶體P32連接至電力供應線VDD的源極。
當讀取啟用信號RDENB在讀取操作期間設定為低位準時，電壓控制電路VCNT5執行控制以使相同電流流動至源極線SL及參考源極線RRSL。因為包括電流鏡射電路之電壓控制電路VCNT5並不具有包括圖12中說明之運算放大器RAMP等之回饋系統，所以當相比於圖12中說明之電壓控制電路VCNT3時，有可能以高速、低電流消耗控制流動至源極線SL及參考源極線RSL之電流。結果，相比於圖12所說明之電阻式隨機存取記憶體108，可以高速執行讀取操作，且讀取操作期間之電流消耗可減小。
在電阻元件R1之讀取操作期間電壓控制電路VCNT5之電流鏡射電路的暫態回應之實例說明於圖19之右下部分中。例如，當流過電阻元件R1之電流IR1小於流過參考電阻元件RRR之電流IRRR時，電流鏡射電路展現暫態回應，使得源極線SL之電壓VSL與參考源極線RRSL之電壓VRRSL變成相同電壓。因此，電壓VSL及VRRSL增大。另一方面，當流過電阻元件R1之電流IR1大於流過參考電阻元件RRR之電流IRRR時，電流鏡射電路展現暫態回應，使得電壓VSL與VRRSL變成相同電壓，且電壓VSL及VRRSL降低。
圖20說明圖19中說明之電阻式隨機存取記憶體114的讀取操作之實例。亦即，圖20說明用於控制電阻式隨機存取記憶體114之控制方法的實例。將省略與圖13中相同之詳細操作描述。首先，讀取啟用信號RDENB及控制信號VSSSL設定為低位準，且控制信號VSSBL設定為高位準，如由圖20中之(a)所說明。由於讀取啟用信號RDENB之低位準，電流流動至圖19中說明之電壓控制電路VCNT5之雙堆疊中的電流鏡射電路，且源極線SL及參考源極線RRSL之電壓兩者皆增大至電力供應電壓線VDD之電壓，如由圖20中之(b)所指示。
接下來，待讀取之字線WL及參考字線RRWL設定為高位準，且電流分別根據其電阻流過電阻元件R1及參考電阻元件RRR，如由圖20中之(c)及(d)所指示。源極線SL及參考源極線RRSL之電壓設定為根據電阻元件R1(在設定狀態SET或重設狀態RESET下)之電阻的電壓，如由圖20中之(e)所指示。設定狀態SET(低電阻狀態)下之源極線SL及參考源極線RRSL的電壓變得低於參考電壓VREF。重設狀態RESET(高電阻狀態)下之源極線SL及參考源極線RRSL的電壓變得高於參考電壓VREF。
接下來，使感測放大器啟用信號SAEN處於作用中，如由圖20中之(f)所指示。鎖存器LT在感測放大器啟用信號SAEN處於作用中時操作，且比較源極線SL之電壓與參考電壓VREF。接著，鎖存器LT根據比較結果輸出邏輯資料信號DATA，如由圖20中之(g)所指示。因此，讀出電阻元件R1中保存之資料。
如上文所描述，此實施例可獲得類似於可藉由上文所描述之實施例獲得之效應的效應。在此實施例中，在讀取操作期間流動至電阻元件R1及參考電阻元件RRR之電流由包括電流鏡射電路之電壓控制電路VCNT5控制。因此，相比於圖12中說明之電阻式隨機存取記憶體108，可以高速執行讀取操作，且有可能減小讀取操作期間之電流消耗。
圖21說明根據另一實施例之電阻式隨機存取記憶體的實例。在圖21中，類似於上文所描述實施例中所說明之元件的元件由相同編號指定，且將省略其詳細描述。圖21中說明之電阻式隨機存取記憶體116為在每一電阻元件R1中儲存4值資料(二個位元)之多值記憶體。出於此原因，電阻式隨機存取記憶體116包括三對轉移電晶體TB及參考電阻元件RRB。轉移電晶體TB之閘極連接至相互不同的參考字線RBWL。
例如，每一電阻元件R1分別設定為對應於邏輯值「00」、「01」、「10」及「11」之電阻狀態中之一者。電阻元件R1之電阻以「00」、「01」、「10」及「11」之次序降低。邏輯值「00」對應於重設狀態。邏輯值「01」對應於第一設定狀態。邏輯值「10」對應於第二設定狀態。邏輯值「11」對應於第三設定狀態。
另外，代替接收控制信號SETENB的圖1中所說明之電晶體P1，電阻式隨機存取記憶體116亦包括具有接收預充電信號PRCB之閘極的預充電電晶體PP1及PP2。此外，電阻式隨機存取記憶體116包括第一寫入控制電路117。預充電電晶體PP1及PP2之源極接收設定電壓VSET。例如，設定電壓VSET略微低於電力供應電壓VDD(例如，電晶體之臨限電壓較低)。預充電電晶體PP1之汲極連接至參考位元線RBL。預充電電晶體PP2之汲極連接至位元線BL。代替設定電壓VSET，可將電力供應電壓VDD供應至電壓控制電路VCNT1以及預充電電晶體PP1及PP2。
除此以外，圖21中所說明之電阻式隨機存取記憶體116的組配類似於圖1中所說明之電阻式隨機存取記憶體100的組配。類似於圖7，參考電阻元件RRB可連接至設定為偏移電壓Voffset之電壓線。另外，代替參考電阻元件RRB，可配置圖9中說明之電晶體TB及TD。
例如，第一寫入控制電路117產生待供應至連接至三個轉移電晶體TB之閘極的三個參考字線RBWL之電壓。當在設定寫入操作期間將電阻元件R1設定為第一設定狀態時，第一寫入控制電路117將一個參考字線RBWL設定為高位準且接通一個轉移電晶體TB。當在設定寫入操作期間將電阻元件R1設定為第二設定狀態時，第一寫入控制電路117將二個參考字線RBWL設定為高位準且接通二個轉移電晶體TB。當在設定寫入操作期間將電阻元件R1設定為第三設定狀態時，第一寫入控制電路117將三個參考字線RBWL設定為高位準且接通三個轉移電晶體TB。因此，藉由根據待寫入至電阻元件R1之資料的邏輯值來改變連接至參考位元線RBL之參考電阻元件RRB的數目，可將多值資料寫入至電阻元件R1。
類似於圖1，僅一個參考電阻元件RRB可經由一個轉移電晶體TB連接至參考位元線RBL。在此情況下，電壓控制電路VCNT1包括並聯連接之三個電晶體PB2。三個電晶體PB2之閘極接收控制信號REGB。三個電晶體PB2之源極分別經由開關電晶體連接至設定電壓線VSET。三個電晶體PB2之汲極連接至參考位元線RBL。隨著電晶體PB2之數目增大，流過參考電阻元件RRB之電流以電流鏡射比率PB2/PB1增大，且在參考電阻元件RRB之一端處產生的電壓增大，藉此展現等效於增大參考電阻元件RRB之電阻的效應。
當在設定寫入操作期間將電阻元件R1設定為第一設定狀態時，第一寫入控制電路117接通三個開關電晶體。當在設定寫入操作期間將電阻元件R1設定為第二設定狀態時，第一寫入控制電路117接通二個開關電晶體。當在設定寫入操作期間將電阻元件R1設定為第三設定狀態時，第一寫入控制電路117接通一個開關電晶體。因此，藉由根據待寫入至電阻元件R1之資料的邏輯值來改變供應電流之電晶體PB2的數目，可將多值資料寫入至電阻元件R1。
圖22說明圖21中說明之電阻式隨機存取記憶體116的多值設定寫入操作之實例。亦即，圖22說明用於控制電阻式隨機存取記憶體116之控制方法的實例。將省略與圖4中相同之詳細操作描述。圖22之下側上的n=1及n=2之波形分別指示電阻元件R1設定為第一設定狀態及第二設定狀態之情況下的波形。除了電壓值不同且電流值不同之外，波形變化之特性對於設定為第一設定狀態之操作係類似的，且對於設定為第二設定狀態之操作係類似的。
在圖22中說明之設定寫入操作中，預充電信號PRCB隨著控制信號VSSBL變為低位準而暫時變為低位準，如由圖22中之(a)所指示。預充電信號PRCB預充電位元線BL及參考位元線RBL，如由圖22中之(b)及(c)所指示。此後，放大器啟用信號BAMPEN設定為高位準，如由圖22中之(d)所指示。
回應於高位準放大器啟用信號BAMPEN，開始運算放大器BAMP之操作。因為經預充電位元線BL及參考位元線RBL之電壓彼此相等，所以自運算放大器BAMP輸出之控制信號REGB降低至平衡電壓，如由圖22中之(e)及(f)所指示。
接下來，字線WL及參考字線RBWL設定為高位準，轉移電晶體T1及TB經接通，且電流開始流動至電阻元件R1及參考電阻元件RRB，如由圖22中之(g)、(h)及(i)所指示。類似於圖4，運算放大器BAMP產生控制電壓REGB，該控制電壓減小根據電流變化的位元線BL之電壓與參考位元線RBL之電壓之間的差，如由圖22中之(j)及(k)所指示。
電阻元件R1之電流IR1增大，直至電流IR1變得等於根據連接至參考位元線RBL之參考電阻元件RRB之數目n流動的電流IRRB為止，如由圖22之左側上的框架內部之虛線所說明。因此，當根據具有固定電阻且連接至參考位元線RBL之參考電阻元件RRB之數目n將邏輯值設定至電阻元件R1時，有可能在此邏輯值設定之後最小化電阻元件R1之電阻的變化。因此，當將讀取電壓設定至字線WL且自電阻元件R1讀取多值資料時，在讀取操作期間，有可能減小讀取裕量之降低。
在電壓控制電路VCNT1代替三個參考電阻元件RRB包括並聯連接之三個電晶體PB2的情況下，數目n可指示供應電流之電晶體PB2的數目。然而，在此情況下，數目n愈大，設定至電阻元件R1之電流愈小。
如上文所描述，此實施例可獲得類似於可藉由上文所描述之實施例獲得之效應的效應。此外，在此實施例中，在將多值資料寫入至電阻元件R1之多值設定寫入操作期間可最小化電阻元件R1之電阻的變化。結果，在自電阻元件R1讀取多值資料時，有可能減小讀取裕量之降低。
圖23說明根據另一實施例之電阻式隨機存取記憶體的實例。在圖23中，類似於上文所描述實施例之元件的元件由相同編號指定，且將省略其詳細描述。圖23中說明之電阻式隨機存取記憶體118為在每一電阻元件R1中儲存4值資料(二個位元)之多值記憶體。例如，電阻式隨機存取記憶體118包括用於控制圖21中說明之多值設定寫入操作的電路，且將多值資料寫入至記憶體胞元MC。
電阻式隨機存取記憶體118包括具有連接至源極線SL之源極的預充電電晶體PRS，及具有連接至參考源極線RRL之源極的預充電電晶體PRS。連接至源極線SL及參考源極線RRL之預充電電晶體PRS具有接收預充電信號PRCS之閘極，及接收預充電電壓VPRC之汲極。
代替圖12中說明之鎖存器LT，電阻式隨機存取記憶體118包括三個感測放大器SA，其用於判定由電阻元件R1保存之邏輯值「00」、「01」、「10」及「11」。在讀取操作期間，每一感測放大器SA比較參考電壓VREF(VREF0、VREF1或VREF2)與源極線SL上產生之電壓，且產生資料信號DATA(DATA0、DATA1或DATA2)。電阻式隨機存取記憶體118之資料判定電路(未說明)根據三個資料信號DATA0、DATA1及DATA2之邏輯值判定儲存於記憶體胞元MC中之資料的邏輯值，且根據判定結果輸出圖24中說明之資料信號DATA。
圖24說明圖23中說明之電阻式隨機存取記憶體118的讀取操作之實例。亦即，圖24說明用於控制電阻式隨機存取記憶體118之控制方法的實例。將省略與圖13中相同之詳細操作描述。
首先，預充電信號PRCS隨著控制信號VSSBL轉變至低位準而暫時轉變至高位準，如由圖24中之(a)所指示。預充電信號PRCS預充電源極線SL及參考源極線RRL，如由圖24中之(b)所指示。此後，放大器啟用信號RAMPEN設定為高位準，如由圖24中之(c)所指示。
回應於高位準放大器啟用信號RAMPEN，開始運算放大器RAMP之操作。因為經預充電源極線SL及參考源極線RRL之電壓彼此相等，所以自運算放大器RAMP輸出之控制信號REGR降低至平衡電壓，如由圖24中之(d)所指示。
接下來，字線WL及參考字線RRWL設定為高位準，且轉移電晶體T1及TR經接通，如由圖24中之(e)所指示。轉移電晶體T1及TR之接通使得電流流動至電阻元件R1及參考電阻元件RRR，且運算放大器RAMP產生減小根據電流變化的源極線SL之電壓與參考源極線RRL之電壓之間的差之控制電壓REGR。因此，源極線SL之電壓及參考源極線RRL之電壓變為對應於儲存於記憶體胞元MC中之邏輯值的電壓，如由圖24中之(f)所指示。
接下來，使感測放大器啟用信號SAEN處於作用中，如由圖24中之(g)所指示。三個感測放大器SA在感測放大器啟用信號SAEN處於作用中時操作，以比較源極線SL之電壓與參考電壓VREF0、VREF1及VREF2中之每一者。每一感測放大器SA根據比較結果輸出邏輯資料信號DATA0、DATA1及DATA2(未說明)中之一者。此後，資料判定電路基於來自感測放大器SA之資料信號DATA0、DATA1及DATA2輸出2位元資料信號DATA[1:0]，如由圖24中之(h)所指示。
讀取操作期間產生於源極線SL上之電壓以及參考電壓VREF0、VREF1及VREF2的實例說明於圖24之左側上的框架內部。參考電壓VREF0設定於電阻元件R1保存邏輯值「00」(在重設狀態下)時在源極線SL上產生之電壓V0與電阻元件R1保存邏輯值「01」(在第一設定狀態下)時在源極線SL上產生之電壓V1之間。參考電壓VREF1設定於第一設定狀態下的電壓V1與電阻元件R1保存邏輯值「10」(在第二設定狀態下)時在源極線SL上產生之電壓V2之間。參考電壓VREF2設定於第二設定狀態下的電壓V2與電阻元件R1保存邏輯值「11」(在第三設定狀態下)時在源極線SL上產生之電壓V3之間。
圖25為說明圖23中說明之感測放大器SA(SA0、SA1及SA2)之實例的電路圖。因為感測放大器SA0、SA1及SA2具有相同電路組配，所以將感測放大器SA0描述為一實例。感測放大器SA0包括鎖存器LT，其在互補感測放大器啟用信號SAEN及SAENB啟動時鎖存對應於源極線SL之電壓與參考電壓VREF0之間的差之邏輯，且輸出經鎖存邏輯作為資料信號DATA0。
源極線SL及鎖存器LT經由具有接收開關控制信號SW之閘極的轉移電晶體TT1連接。參考電壓線VREF0及鎖存器LT經由具有接收開關控制信號SW之閘極的轉移電晶體TT2連接。例如，在放大器啟用信號RAMPEN設定為高位準之後，且在感測放大器啟用信號SAEN設定為高位準之前，開關控制信號SW設定為高位準。
如上文所描述，此實施例可獲得類似於可藉由上文所描述之實施例獲得之效應的效應。此外，在此實施例中，當讀取電阻元件R1中所寫入之多值資料時，電壓控制電路VCNT3在源極線SL上產生讀取電壓，使得可減小讀取裕量之降低。
圖26說明根據另一實施例之電阻式隨機存取記憶體的實例。圖26中說明之電阻式隨機存取記憶體120為交叉點電阻式隨機存取記憶體。電阻式隨機存取記憶體120包括具有配置成矩陣配置之多個電阻元件R的記憶體胞元陣列ARY。電阻元件R配置於字線WL與位元線BL之相交部處，且具有連接至字線WL(WL0至WL3)之第一末端及連接至位元線BL(BL0至BL3)之第二末端。附連至指定電阻元件R之「R」的2數位數字指示指派給連接至電阻元件R之字線WL之數字及指派給位元線BL的數字。
用於電阻元件R之設定寫入操作的寫入控制電路連接至位元線BL0。相同電路連接至位元線BL1、BL2及BL3，但將省略其說明。圖26說明對電阻元件R00及R01執行設定寫入操作之情況的概述。
在交叉點電阻式隨機存取記憶體中，當字線WL假定浮動狀態時，位元線BL0至BL3根據潛泄電流變成相同電壓。為了防止此情況，字線WL0設定為接地電壓VSS，且字線WL1至WL3在產生控制信號SETEN之產生週期期間設定為未經選定(或未選定)WL偏壓VWLU。位元線BL2及BL3在產生控制信號SETEN之產生週期期間設定為未經選定(或未選定)BL偏壓VBLU。控制信號SETEN在設定寫入操作期間處於作用中。
在交叉點電阻式隨機存取記憶體之設定寫入操作及重設寫入操作期間，執行控制以減小由潛泄電流所引起的電阻變化，該潛泄電流係至並非設定寫入操作之目標的電阻元件R1之電阻元件R1。例如，在設定寫入操作期間，未經選定WL偏壓VWLU及未經選定BL偏壓VBLU設定為在位元線BL之電壓的最大值之大約一半至大約三分之一的範圍內的值。
設定寫入控制電路包括串聯連接於設定電壓線VSET與接地線VSS之間的電晶體PM1及S0B以及參考電阻元件RR。參考電阻元件RR之電阻固定至電阻元件R1在低電阻狀態下之電阻。設定寫入控制電路包括串聯連接於設定電壓線VSET與位元線BL0之間的電晶體PM2及S0A。電晶體PM1與S0B經由位元線BL0B連接，且電晶體PM2與S0A經由位元線BL0A連接。電晶體S0B及S0A在電晶體S0B及S0A之閘極接收高位準選擇信號SEL0之週期期間經接通。設定寫入控制電路為第一電壓控制電路之實例。
位元線BL0B及BL0A連接至預充電電路PRE，該預充電電路在預充電信號PRC之高位準週期期間將位元線BL0B及BL0A設定為未經選定BL偏壓VBLU。接收放大器啟用信號AMPEN之運算放大器AMP以及具有接收自運算放大器AMP輸出之控制信號REG之閘極的電晶體PM1及PM2具有與圖1中所說明之電壓控制電路VCNT1相同的電路組配，且類似於電壓控制電路VCNT1而操作。
圖27說明圖26中說明之電阻式隨機存取記憶體120的設定寫入操作之實例。圖27之部分(1)說明針對每一位元線BL設定參考電阻元件RR2之電阻的設定電路之實例，穿過參考電阻元件之電流等於流過並非設定寫入操作之目標的未經選定電阻元件R1之電流的總和。亦即，參考電阻元件RR2之電阻對應於未經選定電阻元件R1之組合電阻。
設定電路包括參考運算放大器REFAMP，以及分別配置於調整電壓線VTEST與參考運算放大器REFAMP之反相及非反相輸入端子之間的電阻元件。圖27中說明之參考電阻元件RR2為第四參考電阻元件之實例。圖27中說明之設定電路為第一電阻設定電路之實例。圖27中說明之參考運算放大器REFAMP為第四電壓比較器之實例。
參考電阻元件RR2充當具有根據控制信號VCTRL變化之電阻的可變電阻元件。流過並非設定寫入操作之目標的未經選定電阻元件R1之電流的總和取決於未經選定電阻元件R1之寫入狀態係不同的。出於此原因，在每一設定寫入操作開始時執行設定電路設定參考電阻元件RR2之電阻的設定操作。在下文中，為方便起見，假定為設定寫入操作之目標的電阻元件R1連接於字線WL0與位元線BL0之間。
在設定操作期間，字線WL0設定為調整電壓VTEST，使得無電流流動至為設定寫入操作之目標的電阻元件R1。另外，參考電阻元件RR2之電阻判定成使得相同電流在調整電壓線VTEST與連接至未經選定電阻元件R1之字線WL(在此實例中，WL1-WL3=VSS)之間流動。參考電阻元件RR2之電阻由自參考運算放大器REFAMP輸出之控制信號VCTRL判定。
參考運算放大器REFAMP接收參考電阻元件RR2在較接近高之側上的電壓、調整電壓線VTEST及位元線BL0之電壓的差分輸入。參考運算放大器REFAMP輸出控制信號VCTRL，其使得由差分輸入接收之電壓彼此相等。為了產生差分輸入之電壓，參考運算放大器REFAMP之反相及非反相輸入端子分別經由電阻元件連接至調整電壓線VTEST。例如，調整電壓線VTEST設定為類似於圖2中所說明之讀取電壓VREAD的電壓值之電壓值。
圖27之部分(2)說明設定寫入操作期間之電路狀態。在設定寫入操作期間，參考電阻元件RR2保持在藉由上文所描述之設定操作設定的電阻下。未經選定WL偏壓VWLU供應至參考電阻元件RR2及未經選定電阻元件R1。出於此原因，在設定寫入操作期間，流過未經選定電阻元件R1之電流可由流過參考電阻元件RR2之電流抵消。因此，在設定寫入操作期間，選定電阻元件R1(或R00)可設定為所要電阻(低電阻狀態)，而不受流過未經選定電阻元件R1之電流的影響。
圖27之部分(3)說明參考電阻元件RR2之電路的實例。參考電阻元件RR2包括電晶體NM11、NM12及NM13，以及電阻元件RRa及RRb。電晶體NM11具有連接至電力供應線VDD之汲極、連接至輸入IN(亦即，位元線BL0B)之閘極，以及連接至電阻元件RRa及RRb之第一末端的源極。電阻元件RRa之另一第二末端連接至接地線VSS。電阻元件RRb之另一第二末端連接至電晶體NM12之汲極，及電晶體NM13之閘極。電晶體NM12及NM13之源極連接至接地線VSS。電晶體NM13之汲極連接至輸入IN。
電晶體NM11及電阻元件RRa充當源極隨耦器，且經由電阻元件RRb之第二末端將根據輸入IN之電壓的電壓施加至電晶體NM13之閘極。因此，電晶體NM13為二極體連接式電晶體。控制電壓VCTRL愈高，則電晶體NM12降低電晶體NM13之閘極電壓。因此，二極體連接式電晶體NM13之電流-電壓特性可藉由控制電壓VCTRL連續地變化，且參考電阻元件RR2可操作為可變電阻元件。
圖28說明圖26中說明之電阻式隨機存取記憶體120的設定寫入操作之實例。亦即，圖28說明用於控制電阻式隨機存取記憶體120之控制方法的實例。將省略與圖4中相同之詳細操作描述。在圖28中所說明之設定寫入操作期間，分別連接於字線WL0與位元線BL0及BL1之間的電阻元件R00及R01設定為低電阻狀態。根據緊接在圖28中所說明之設定寫入操作之前執行的圖27中所說明之設定操作，用於設定寫入操作之參考電阻元件RR2經設定為未經選定電阻元件R之並聯電阻。另外，在設定寫入操作期間保持藉由設定操作判定的用於設定寫入操作之控制信號VCTRL的電壓。在下文中，將描述連接至位元線BL0之電阻元件R1的設定寫入操作。
在圖28中，在設定寫入操作開始時，控制信號SETEN以及選擇信號SEL0及SEL1設定為高位準，且預充電信號PRC暫時設定為高位準，如由圖28中之(a)所指示。回應於高位準控制信號SETEN，與設定寫入操作無關之字線WL1至WL3設定為未經選定WL偏壓VWLU，如由圖28中之(b)所指示。另外，與設定寫入操作無關之位元線BL2及BL3設定為未經選定BL偏壓VBLU，如由圖28中之(c)所指示。
回應於高位準預充電信號PRC，位元線BL0A及BL0B設定為未經選定BL偏壓VBLU，且位元線BL0之電壓藉由遵循位元線BL0A之電壓變化而增大，如由圖28中之(d)所指示。接著，電流分別經由位元線BL0A及BL0B自預充電電路PRE流動至為設定寫入操作之目標的電阻元件R1及參考電阻元件RR，如由圖28中之(e)所指示。
此後，放大器啟用信號AMPEN設定為高位準，且運算放大器AMP之操作開始，如由圖28中之(f)所指示。然而，在預充電信號PRC之高位準週期期間，位元線BL0A及BL0B保持在未經選定BL偏壓VBLU下。此後，預充電信號PRC設定為低位準。因此，停止自預充電電路PRE至位元線BL0B及BL0A之電流，且電流IBL0A及IBL0B根據電阻元件R1及參考電阻元件RR之電阻流動至位元線BL0A及BL0B，如由圖28中之(g)所指示。
運算放大器AMP控制電晶體PM1及PM2之閘極電壓，使得根據電流IBL0A及IBL0B變化的位元線BL0B及BL0A之電壓變得彼此相等，如由圖28中之(h)所指示。此後執行之操作與圖4中之操作相同。接著，為設定寫入操作之目標的電阻元件R1進行自高電阻狀態至低電阻狀態之轉變。
圖29說明圖26中所說明之電阻式隨機存取記憶體120在重設寫入操作期間之狀態的實例。在圖29中，類似於圖26所說明之元件的元件由相同編號指定，且將省略其詳細描述。除了代替電晶體PM1及PM2配置電晶體NM1及NM2之外，用於重設寫入操作之電路類似於圖26中所說明的用於設定操作之電路。電晶體NM1及NM2之源極連接至接地線VSS，且電晶體NM1及NM2之汲極分別連接至運算放大器AMP之反相輸入端子(或負輸入端子)及非反相輸入端子(或正輸入端子)。電晶體NM1及NM2之閘極接收運算放大器AMP之輸出(控制信號REG)。參考電阻元件RR連接至重設電壓線VRESET。參考電阻元件RR之電阻固定至電阻元件R1在高電阻狀態下之電阻。重設電壓線VRESET之電壓略微低於電力供應電壓VDD(例如，電晶體之臨限電壓較低)。
在重設寫入操作期間使用圖29中所說明之重設寫入控制電路，該操作使得連接至位元線BL0之電阻元件R進行自低電阻狀態至高電阻狀態之轉變。重設寫入控制電路為第二電壓控制電路之實例。圖29說明對電阻元件R00及R01執行重設寫入操作之情況的概述。在此情況下，字線WL0設定為重設電壓VRESET，且字線WL1至WL3在控制信號SETEN之產生週期期間設定為未經選定WL偏壓VWLU。位元線BL2及BL3在控制信號SETEN之產生週期期間設定為未經選定BL偏壓VBLU。控制信號SETEN在重設寫入操作期間處於作用中。
圖30說明圖26所說明之電阻式隨機存取記憶體120的重設寫入操作之實例。將省略與圖27中相同之詳細操作描述。在圖30及後續圖中，在信號線之末端處指示的三角形標記指示接地線VSS。
圖30之部分(1)說明針對每一位元線BL設定參考電阻元件RR2之電阻的設定電路的實例，穿過參考電阻元件之電流等於流過並非設定寫入操作之目標的未經選定電阻元件R1之電流的總和。設定電路包括參考運算放大器REFAMP，以及分別配置於接地線VSS與參考運算放大器REFAMP之反相及非反相輸入端子之間的電阻元件。圖30中所說明之參考電阻元件RR2為第五參考電阻元件之實例。圖30中所說明之設定電路為第二電阻設定電路之實例。圖30中所說明之參考運算放大器REFAMP為第五電壓比較器之實例。除了接地線VSS與連接至參考電阻元件RR2之調整電壓線VTEST的連接反轉，且參考運算放大器REFAMP之反相及非反相輸入端子反轉之外，圖30中所說明之設定電路類似於圖27之部分(1)中所說明的設定電路。
此外，類似於圖27，設定電路判定參考電阻元件RR2之電阻，使得流過參考電阻元件RR2之電流與流過連接至未經選定電阻元件R1之字線WL(在此實例中，WL1 - WL3 = VSS)的電流變得彼此相等。圖27中所說明的用於設定寫入操作之設定電路及圖30中所說明的用於重設寫入操作之設定電路並聯連接至位元線BL0至BL3中之每一者。
圖30之部分(2)說明重設寫入操作期間之電路狀態。除了針對重設寫入操作來設定設定至電路元件中之每一者的電壓之外，圖30之部分(2)中的電路類似於圖27之部分(2)中的電路。用於重設寫入操作之參考電阻元件RR2保持在由圖30之部分(1)中所說明的設定電路設定之電阻下。參考電阻元件RR2及未經選定電阻元件R1設定為未經選定WL偏壓VWLU。出於此原因，在重設寫入操作期間，流過未經選定電阻元件R1之電流可由流過參考電阻元件RR2之電流抵消。因此，在重設寫入操作期間，電阻元件R1或R00可重設為所要電阻(高電阻狀態)，而不受流過未經選定電阻元件R1之電流的影響。
圖31說明圖26中所說明之電阻式隨機存取記憶體120的重設寫入操作之實例。亦即，圖31說明用於控制電阻式隨機存取記憶體120之控制方法的實例。將省略與圖28中相同之詳細操作描述。在圖31中所說明之重設寫入操作期間，分別連接於字線WL0與位元線BL0及BL1之間的電阻元件R00及R01設定為高電阻狀態。根據緊接在圖31中所說明之重設寫入操作之前執行的圖30中所說明之設定操作，用於重設寫入操作之參考電阻元件RR2設定為未經選定電阻元件R之並聯電阻。另外，在重設寫入操作期間保持藉由設定操作判定的用於重設寫入操作之控制信號VCTRL的電壓。在下文中，將描述連接至位元線BL0之電阻元件R1的重設寫入操作。
類似於圖28，在重設寫入操作開始時，控制信號SETEN以及選擇信號SEL0及SEL1設定為高位準，且預充電信號PRC暫時設定為高位準，如由圖31中之(a)所指示。回應於高位準控制信號SETEN，與重設寫入操作無關的字線WL1至WL3以及位元線BL2及BL3分別設定為未經選定WL偏壓VWLU及未經選定BL偏壓VBLU，如由圖31中之(b)及(c)所指示。
回應於高位準預充電信號PRC，位元線BL0A及BL0B設定為未經選定BL偏壓VBLU，且位元線BL0之電壓藉由遵循位元線BL0A之電壓變化而增大，如由圖31中之(d)所指示。接著，電流分別經由位元線BL0A及BL0B自預充電電路PRE流動至為重設寫入操作之目標的電阻元件R1及參考電阻元件RR，如由圖31中之(e)所指示。
此後，放大器啟用信號AMPEN設定為高位準，且運算放大器AMP之操作開始，如由圖31中之(f)所指示。當預充電信號PRC假定低位準時，停止自預充電電路PRE至位元線BL0B及BL0A之電流。因此，電流IBL0A及IBL0B根據電阻元件R1及參考電阻元件RR之電阻流動至位元線BL0A及BL0B，如由圖31中之(g)所指示。
運算放大器AMP控制電晶體PM1及PM2之閘極電壓，使得根據電流IBL0A及IBL0B變化的位元線BL0B及BL0A之電壓變得彼此相等，如由圖31中之(h)所指示。接著，為重設寫入操作之目標的電阻元件R1進行自低電阻狀態至高電阻狀態之轉變。
圖32說明圖26中所說明之電阻式隨機存取記憶體120之讀取操作的實例。亦即，圖32說明用於控制電阻式隨機存取記憶體120之控制方法的實例。例如，電阻式隨機存取記憶體120包括用於每一位元線BL之讀取控制電路。在圖32中，為方便起見，僅說明連接至位元線BL0之讀取控制電路。連接至其他位元線BL之讀取控制電路具有與圖32中所說明之讀取控制電路相同的組配。
讀取控制電路包括電流積分電路、開關SW1、SW2及SW3、電容元件CR1及CR2，以及感測放大器SA。電流積分電路包括運算放大器，其具有接收讀取電壓Vread之非反相輸入端子(或正輸入端子)，以及經由電容元件C連接的輸出端子及反相輸入端子(或負輸入端子)，其中反相輸入端子連接至位元線BL0。開關SW3配置於電流積分電路之運算放大器之輸出端子與位元線BL0之間，且連接至電容元件C之兩端。開關SW1為第一開關之實例且開關SW2為第二開關之實例。
電容元件CR1及開關SW1串聯連接於讀取電壓線Vread與電流積分電路之運算放大器的輸出端子之間。電容元件CR2及開關SW2串聯連接於讀取電壓線Vread與電流積分電路之運算放大器的輸出端子之間。提供差分輸入之感測放大器SA的輸入分別連接至連接電容元件CR1及開關SW1之節點CN1，及連接電容元件CR2及開關SW2之節點CN2。
電阻式隨機存取記憶體120在圖26中所說明之記憶體胞元陣列ARY中包括連接參考字線WLR及每一位元線BL之讀取參考電阻元件RREF。出於解釋參考字線WLR及字線WL0之電壓值設定的目的，添加了連接至參考字線WLR及字線WL0之開關SW1及SW2。
在讀取操作期間，連接至參考字線WLR及為讀取操作之目標的電阻元件R0之字線WL0設定為讀取電壓Vread或接地電壓VSS。連接至並非讀取操作之目標的電阻元件R1之電阻元件R1的字線WL1至WL3設定為讀取電壓Vread。
讀取操作期間之波形說明於圖32之右側上。例如，在讀取操作期間，讀取由連接於字線WL0與位元線BL0之間的電阻元件R0保存之資料。首先，用於控制開關SW1之開關控制信號SCNT1設定為高位準，且用於控制開關SW3之開關控制信號SCNT3暫時設定為高位準。因此，開關SW1及SW3經接通(處於閉合狀態)。
回應於開關SW1之接通，電流積分電路之運算放大器的輸出端子經由位元線BL0、讀取參考電阻元件RREF及參考字線WLR連接至接地線VSS。當開關SW3關斷(處於斷開狀態)時，運算放大器之反相輸入端子接收位元線BL0之電壓，該電壓根據自參考電阻元件RREF流動至接地線VSS之電流而降低，且運算放大器將位元線BL0之電壓增大至讀取電壓Vread。因此，對應於流過參考電阻元件RREF之電流的電荷積聚於電容元件C中，藉此與流過參考電阻元件RREF之電流成比例地增大節點CN1之電壓。當開關SW1關斷時，節點CN1之電壓保持在電容元件CR1上。
在開關控制信號SCNT1設定為低位準之後，控制開關SW2之開關控制信號SCNT2設定為高位準，且開關控制信號SCNT3暫時設定為高位準。因此，開關SW2及SW3經接通(處於閉合狀態)。
回應於開關SW2之接通，電流積分電路之運算放大器的輸出端子經由位元線BL0、電阻元件R0及字線WL0連接至接地線VSS。當開關SW3關斷(處於斷開狀態)時，運算放大器之反相輸入端子接收位元線BL0之電壓，該電壓根據自電阻元件R0流動至接地線VSS之電流而降低，且運算放大器將位元線BL0之電壓增大至讀取電壓Vread。開關SW1之接通週期為第一週期之實例，且開關SW2之接通週期為第二週期之實例。開關SW1之接通週期及開關SW2之接通週期的次序可反轉。
因此，對應於流過電阻元件R0之電流的電荷積聚於電容元件C中，藉此與流動至電阻元件R0之電流成比例地增大節點CN2之電壓。節點CN1之電壓保持在電容元件CR2上。在此狀態下，節點CN2處之電壓在電阻元件R0處於低電阻狀態時相對較高，且在電阻元件R0處於高電阻狀態時相對較低。此外，節點CN1處之電壓為低電阻狀態下的節點CN2處之電壓與高電阻狀態下的節點CN2處之電壓之間的中間電壓。
在開關控制信號SCNT2設定為低位準之後，感測放大器啟用信號SAEN設定為高位準，且感測放大器SA之操作開始。感測放大器SA藉由不同地放大節點CN1及CN2處之電壓輸出電阻元件R0中所儲存之邏輯值作為輸出資料信號DATAOUT。讀取操作藉此完成。
在圖32中所說明之讀取操作期間，即使電流流動至參考電阻元件RREF及電阻元件R0，藉由將電流積分電路連接至位元線BL0仍可將位元線BL0之電壓保持在讀取電壓線Vread上。出於此原因，在讀取操作期間，有可能防止電流流動至並非讀取操作之目標的電阻元件R1之電阻元件R1。
圖33說明圖26中所說明之電阻式隨機存取記憶體120的讀取操作之另一實例。亦即，圖33說明用於控制電阻式隨機存取記憶體120之控制方法的實例。將省略與圖32中相同之詳細操作描述。在圖33中，多值資料(例如，4值資料)儲存於每一電阻元件R(R0及R1)中。例如，電阻式隨機存取記憶體120包括用於每一位元線BL之讀取控制電路。在圖33中，為方便起見，僅說明連接至位元線BL0之讀取控制電路。連接至其他位元線BL之讀取控制電路具有與圖33中所說明之讀取控制電路相同的組配。
在圖33中所說明之讀取控制電路中，開關SW41及SW42另外提供至圖32中所說明之讀取控制電路。另外，圖33中所說明之電阻式隨機存取記憶體120並不具有圖21中所說明之參考字線WLR及讀取參考電阻元件RREF。開關SW41連接開關SW1與SW2，且開關SW42將節點CN1連接至讀取電壓線Vread。開關SW41為第三開關之實例。自節點CN2輸出之輸出電壓VOUT供應至類似於圖25中所說明之感測放大器SA0至SA2的電路，以便判定電阻元件R0中保存之資料的邏輯。
讀出操作期間之波形說明於圖33之右側上。例如，在讀取操作期間，讀取由連接於字線WL0與位元線BL0之間的電阻元件R0保存之資料。開關控制信號SCNT1至SCNT3之波形類似於圖32中所說明之波形。用於控制開關SW41及SW42之開關控制信號SCNT4的波形類似於圖32中所說明之感測放大器啟用信號SAEN的波形。開關SW1之接通週期及開關SW2之接通週期的次序可反轉。
當在開關SW1及SW3接通之後關斷開關SW3時，對應於流過電阻元件R1及為讀取操作之目標的電阻元件R0之電流的電荷積聚於電容元件C中。電容元件CR1上之電壓與積聚於電容元件C中之電荷成比例。接下來，當在開關SW2及SW3接通之後關斷開關SW3時，對應於流過為讀取操作之目標的電阻元件R0之電流的電荷積聚於電容元件C中。電容元件CR2上之電壓與積聚於電容元件C中之電荷成比例。
接著，在開關控制信號SCNT2設定為低位準之後，開關控制信號SCNT4設定為高位準，且開關SW41及SW42經接通(處於閉合狀態)。因此，電容元件CR1及CR2經串聯連接，且積聚於電容元件CR1及CR2中之電荷經重佈。亦即，執行積聚於電容元件CR1及CR2中之電荷之間的減法之結果經產生為輸出電壓VOUT。亦即，產生了對應於為讀取操作之目標的電阻元件R0中所保存之多值資料的輸出電壓VOUT。輸出電壓VOUT在電阻元件R0處於低電阻狀態時相對較高，且在電阻元件R0處於高電阻狀態時相對較低。開關SW41及SW42之接通週期為第三週期之實例。
在圖33中所說明之讀取操作期間，即使多值資料儲存於交叉點電阻式隨機存取記憶體120之記憶體胞元(電阻元件R)中，仍有可能藉由減小潛泄電流之影響來讀取多值資料。
如上文所描述，此實施例可獲得類似於可藉由上文所描述之實施例獲得之效應的效應。此外，在此實施例中，交叉點電阻式隨機存取記憶體120可藉由減小潛泄電流之影響來執行設定寫入操作、重設寫入操作及讀取操作。此外，可自保存多值資料之電阻元件R讀取資料。
根據實施例，有可能提供如下電阻式隨機存取記憶體及用於製造電阻式隨機存取記憶體的方法：在將資料寫入至電阻式隨機存取記憶體時,可減小電阻元件之電阻變化而無需執行確認讀取操作，且可改良讀取裕量。
本說明書中描述實施例之次序並不暗示實施例之優先級。熟習此項技術者將顯而易見許多其他變化及修改。
本文中所列舉之所有實例及條件性語言預期用於教學目的以輔助讀者理解本發明及發明人為推進本領域所貢獻的概念，且應解釋為不限於此特定列舉之實例及條件，本說明書中之此類實例的組織亦不涉及本發明之優劣展示。儘管已詳細地描述本發明實施例，但應理解，可在不脫離本發明之精神及範疇的情況下進行各種改變、取代及更改。
10:操作控制電路 20:位址緩衝器 30:記憶體核心 40:列解碼器 50,ARY:記憶體胞元陣列 60:感測放大器(SA)電路 70:寫入放大器(WA)電路 80:行解碼器 90:資料輸入輸出電路 100,102,104,106,108,110,112,114,116,118,120:電阻式隨機存取記憶體 117:第一寫入控制電路 AD:位址信號 AMP,BAMP,RAMP,SAMP:運算放大器 AMPEN,BAMPEN,RAMPEN,SAMPEN:放大器啟用信號 BL,BL0,BL0A,BL0B,BL1,BL2,BL3:位元線 CN1,CN2:節點 CNT,REG,REGB,REGR,REGS,RSTENB,SETEN,SETENB,VCTRL,VSSBL,VSSSL:控制信號 C,CR1,CR2:電容元件 DATA,DATA0,DATA1,DATA2:資料信號 DATAOUT:輸出資料信號 DT:資料端子 IBL0A,IBL0B,IR1,IRRB,IRRR,IRRS:電流 IN:輸入 Iread:讀取電流 Iref:參考電流 LT:鎖存器 MC:記憶體胞元 N1,N2,NB3,NB4,NB5,NB6,NM1,NM2,NM11,NM12,NM13,P1,P11,P12,P2,P3,P31,P32,PB1,PB2,PB3,PB4,PB5,PB6,PM1,PM2,PR1,PR2,PS1,PS2,S0A,S0B:電晶體 PP1,PP2,PRS:預充電電晶體 PRC,PRCB,PRCS:預充電信號 PRE:預充電電路 R,R0,R1,RRa,RRb:電阻元件 RBL:參考位元線 RBWL,RRWL,RSWL,WLR:參考字線 RDENB:讀取啟用信號,控制信號 REFAMP:參考運算放大器 RR,RR2,RRB,RRR,RRS:參考電阻元件 RREF:讀取參考電阻元件 RRL,RSL,RRSL:參考源極線 SA,SA0,SA1,SA2:感測放大器 SAEN,SAENB:感測放大器啟用信號 SEL0,SEL1:選擇信號 SL,SL0:源極線 SCNT1,SCNT2,SCNT3,SCNT4,SW:開關控制信號 SW1,SW2,SW3,SW41,SW42:開關 T1,TB,TR,TS,TT1,TT2:轉移電晶體 TD:n通道MOS電晶體 VBL0,VRBL,VREGB,VREGS,VRRSL,VRSL,VSL,VSL0:電壓 VBLU:未經選定(或未選定)BL偏壓 VCNT1,VCNT2,VCNT3,VCNT4,VCNT5:電壓控制電路 VDD:電力供應線,電力供應電壓 VEQ:平衡電壓 VGEN:電壓產生電路 Voffset:偏移電壓,偏移電壓線 VOUT:輸出電壓 VPRC:預充電電壓 Vread:讀取電壓 VREF,VREF0,VREF1,VREF2:參考電壓 VRESET:重設電壓線,重設電壓 VSET:設定電壓,設定電壓線 VSS:接地線,接地電壓 VTEST:調整電壓線 VWLU:未經選定(或未選定)WL偏壓 WA:寫入放大器 WL,WL0-WL3:字線
圖1為說明根據一個實施例的電阻式隨機存取記憶體之實例的方塊圖。
圖2為說明圖1中所說明之記憶體胞元的電阻元件的電流-電壓特性之實例的特性圖。
圖3為說明圖1中所說明之電阻式隨機存取記憶體的記憶體胞元之設定寫入操作的實例的操作圖。
圖4為說明圖1中所說明之電阻式隨機存取記憶體的設定寫入操作之實例的時序圖。
圖5為說明圖1中所說明之電阻式隨機存取記憶體的設定寫入操作之另一實例的時序圖。
圖6為用於解釋圖1中所說明之電阻式隨機存取記憶體的設定寫入操作之效應的實例的圖。
圖7為說明根據另一實施例之電阻式隨機存取記憶體的實例的方塊圖。
圖8為說明圖7中所說明之電阻式隨機存取記憶體的記憶體胞元之設定寫入操作的實例的操作圖。
圖9為說明根據另一實施例之電阻式隨機存取記憶體的實例的方塊圖。
圖10為說明根據另一實施例之電阻式隨機存取記憶體的實例的方塊圖。
圖11為說明圖10中所說明之電阻式隨機存取記憶體的記憶體胞元之重設寫入操作的實例的操作圖。
圖12為說明根據另一實施例之電阻式隨機存取記憶體的實例的方塊圖。
圖13為說明圖12中所說明之電阻式隨機存取記憶體的讀取操作之實例的時序圖。
圖14為用於解釋圖12中所說明之電阻式隨機存取記憶體的讀取操作的效應之實例的圖。
圖15為說明根據另一實施例之電阻式隨機存取記憶體的實例的方塊圖。
圖16為說明圖15中所說明之記憶體核心的部分之實例的電路圖。
圖17為說明根據再一實施例之電阻式隨機存取記憶體的實例的方塊圖。
圖18為說明圖17中所說明之電阻式隨機存取記憶體的設定寫入操作之實例的時序圖。
圖19為說明根據另一實施例之電阻式隨機存取記憶體的實例的方塊圖。
圖20為說明圖19中所說明之電阻式隨機存取記憶體的讀取操作之實例的時序圖。
圖21為說明根據另一實施例之電阻式隨機存取記憶體的實例的方塊圖。
圖22為說明圖21中所說明之電阻式隨機存取記憶體之多值設定寫入操作之實例的時序圖。
圖23為說明根據另一實施例之電阻式隨機存取記憶體的實例的方塊圖。
圖24為說明圖23中所說明之電阻式隨機存取記憶體之讀取操作的實例的時序圖。
圖25為說明圖23中所說明之感測放大器的實例的電路圖。
圖26為說明根據另一實施例之電阻式隨機存取記憶體的實例的方塊圖。
圖27為用於解釋圖26中所說明之電阻式隨機存取記憶體的設定寫入操作之實例的圖。
圖28為說明圖26中所說明之電阻式隨機存取記憶體的設定寫入操作之實例的時序圖。
圖29為說明圖26中所說明之電阻式隨機存取記憶體的重設寫入操作期間之狀態的實例的方塊圖。
圖30為用於解釋圖26中所說明之電阻式隨機存取記憶體的重設寫入操作之實例的圖。
圖31為說明圖26中所說明之電阻式隨機存取記憶體的重設寫入操作之實例的時序圖。
圖32為用於解釋圖26中所說明之電阻式隨機存取記憶體的讀取操作之實例的圖。
圖33為用於解釋圖26中所說明之電阻式隨機存取記憶體的讀取操作之另一實例的圖。
100:電阻式隨機存取記憶體
BAMP:運算放大器
BAMPEN:放大器啟用信號
BL,BL0:位元線
DATA:資料信號
Iread:讀取電流
Iref:參考電流
MC:記憶體胞元
N1,N2,P1,P2,PB1,PB2:電晶體
R1:電阻元件
RBL:參考位元線
RBWL:參考字線
REGB,RSTENB,SETENB,VSSBL,VSSSL:控制信號
RRB:參考電阻元件
SA:感測放大器
SL:源極線
T1,TB:轉移電晶體
VCNT1:電壓控制電路
VDD:電力供應線，電力供應電壓
VGEN:電壓產生電路
VSS:接地線
WL:字線

Claims (20)

  1. 一種電阻式隨機存取記憶體，其包含：一記憶體胞元，其包括具有根據一寫入操作而變化之一電阻的一第一電阻元件，且經組配以根據該第一電阻元件之該電阻來儲存資料；一第一參考電阻元件，其具有設定為一第一值之一電阻；一第一電壓線，其在該第一電阻元件之該電阻自高於該第一值之一第二值變為該第一值之一第一寫入操作期間設定為一第一電壓；以及一第一電壓控制電路，其配置於該第一電阻元件之一第一末端與該第一參考電阻元件之一第一末端之間，且經組配以調整自該第一電壓線供應之該第一電壓的一值，以便減小在該第一寫入操作期間流過該第一電阻元件與該第一參考電阻元件之電流之間的一差，並將該經調整第一電壓供應至該第一電阻元件之該第一末端及該第一參考電阻元件之該第一末端。
  2. 如請求項1之電阻式隨機存取記憶體，其中該第一電壓控制電路包括一第一可變電阻元件，其配置於該第一電壓線與該第一電阻元件之該第一末端之間，且具有根據一第一控制信號變化之一電阻，一第二可變電阻元件，其配置於該第一電壓線與該第一參考電阻元件之該第一末端之間，且具有根據該第一控制信號變化之一電阻，以及一第一電壓比較器，其經組配以比較該第一電阻元件之該第一末端處的一電壓與該第一參考電阻元件之該第一末端處的一電壓，且輸出該第一控制信號，該第一控制信號在該第一電阻元件之該第一末端處的該電壓變得高於該第一參考電阻元件之該第一末端處的該電壓時，降低該第一可變電阻元件及該第二可變電阻元件之該等電阻。
  3. 如請求項2之電阻式隨機存取記憶體，其中 該第一可變電阻元件包括一第一p通道MOS電晶體，其具有耦接至該第一電壓線之一源極、耦接至該第一電阻元件之該第一末端的一汲極，及接收該第一控制信號之一閘極，該第二可變電阻元件包括一第二p通道MOS電晶體，其具有耦接至該第一電壓線之一源極、耦接至該第一參考電阻元件之該第一末端的一汲極，及接收該第一控制信號之一閘極，且該第一電壓比較器包括一第一運算放大器，其具有耦接至該第一電阻元件之該第一末端的一反相輸入端子、耦接至該第一參考電阻元件之該第一末端的一非反相輸入端子，及輸出該第一控制信號之一輸出端子，其中該第一運算放大器經組配以放大該第一電阻元件之該第一末端處的該電壓與該第一參考電阻元件之該第一末端處的該電壓之間的一差，並輸出使得對該第一p通道MOS電晶體之一源極-汲極電流及該第二p通道MOS電晶體之一源極-汲極電流進行一回饋控制的該第一控制信號。
  4. 如請求項1、2及3中任一項之電阻式隨機存取記憶體，其進一步包含：多個第一參考電阻元件；以及一第一寫入控制電路，其經組配以在該第一寫入操作期間將該等多個第一參考電阻元件中之至少一者的該第一末端耦接至該第一電壓控制電路，其中根據耦接至該第一電壓控制電路之第一參考電阻元件之一數目，將由該第一寫入操作設定的該第一電阻元件之該電阻設定為多個第一值中之一者。
  5. 如請求項3之電阻式隨機存取記憶體，其中該第二可變電阻元件包括多個第二p通道MOS電晶體，且根據耦接於該第一電壓線與該第一參考電阻元件之間的第二p通道MOS電晶體之一數目，將由該第一寫入操作設定的該第一電阻元件之該電阻設定為多 個該等第一值中之一者。
  6. 如請求項1、2、3及5中任一項之電阻式隨機存取記憶體，其中該第一電阻元件之另一第二末端耦接至設定為一參考電壓之一參考電壓線，且該第一參考電阻元件之另一第二末端耦接至設定為高於該參考電壓之一電壓的一電壓線。
  7. 如請求項1之電阻式隨機存取記憶體，其中該第一電壓控制電路包括一第一n通道MOS電晶體，其具有耦接至該第一電阻元件之該第一末端的一源極，以及彼此耦接之一閘極及一汲極，一第二n通道MOS電晶體，其具有耦接至該第一參考電阻元件之該第一末端的一源極，及耦接至該第一n通道MOS電晶體之該閘極的一閘極，一第七p通道MOS電晶體，其具有耦接至該第一n通道MOS電晶體之該汲極的一汲極，及耦接至在該第一寫入操作期間設定為該第一電壓之該第一電壓線的一源極，以及一第八p通道MOS電晶體，其具有耦接至該第二n通道MOS電晶體之一汲極的一汲極及耦接至該第七p通道MOS電晶體之一閘極的一閘極，以及耦接至在該第一寫入操作期間設定為該第一電壓之該第一電壓線的一源極。
  8. 如請求項1、2、3、5及7中任一項之電阻式隨機存取記憶體，其進一步包含：一第二參考電阻元件，其具有設定為該第二值之一電阻；以及一第二電壓控制電路，其配置於在該第一電阻元件之該電阻自該第一值變為該第二值之一第二寫入操作期間設定為該第一電壓的一第二電壓線與該第一 電阻元件及該第二參考電阻元件之第一末端之間，且經組配以調整自該第二電壓線供應之一第二電壓的一值，以便減小在該第二寫入操作期間流過該第一電阻元件與該第二參考電阻元件之電流之間的一差，並將該經調整第二電壓供應至該第一電阻元件之另一第二末端及該第一參考電阻元件之該第一末端。
  9. 如請求項8之電阻式隨機存取記憶體，其中該第二電壓控制電路包括一第三可變電阻元件，其配置於該第二電壓線與該第一電阻元件之另一第二末端之間，且具有根據一第二控制信號變化之一電阻，一第四可變電阻元件，其配置於該第二電壓線與該第二參考電阻元件之該第一末端之間，且具有根據該第二控制信號變化之一電阻，以及一第二電壓比較器，其經組配以比較該第一電阻元件之另一第二末端處的一電壓與該第二參考電阻元件之該第一末端處的一電壓，且輸出該第二控制信號，該第二控制信號在該第一電阻元件之另一第二末端處的該電壓變得低於該第二參考電阻元件之第一末端處的該電壓時，降低該第三可變電阻元件及該第四可變電阻元件之該等電阻。
  10. 如請求項9之電阻式隨機存取記憶體，其中該第三可變電阻元件包括一第三p通道MOS電晶體，其具有耦接至該第二電壓線之一源極、耦接至該第一電阻元件之另一第二末端的一汲極，及接收該第二控制信號之一閘極，該第四可變電阻元件包括一第四p通道MOS電晶體，其具有耦接至該第二電壓線之一源極、耦接至該第二參考電阻元件之該第一末端的一汲極，及接收該第二控制信號之一閘極，且該第二電壓比較器包括一第二運算放大器，其具有耦接至該第一電阻元件之另一第二末端的一非反相輸入端子、耦接至該第二參考電阻元件之該第一末 端的一反相輸入端子，及輸出該第二控制信號之一輸出端子，其中該第二運算放大器經組配以放大該第一電阻元件之另一第二末端處的該電壓與該第二參考電阻元件之該第一末端處的該電壓之間的一差，並輸出使得對該第三p通道MOS電晶體之一源極-汲極電流及該第四p通道MOS電晶體之一源極-汲極電流進行一回饋控制的該第二控制信號。
  11. 如請求項1、2、3、5及7中任一項之電阻式隨機存取記憶體，其進一步包含：一第三參考電阻元件，其具有設定於該第一值與該第二值之間的一電阻；一第三電壓控制電路，其配置於在讀取儲存於該記憶體胞元中之資料的一讀取操作期間設定為一第三電壓的一第三電壓線與該第一電阻元件之另一第二末端及該第三參考電阻元件之一第一末端之間，且經組配以調整自該第三電壓線供應之該第三電壓的一值，以便減小在該讀取操作期間流過該第一電阻元件與該第三參考電阻元件之電流之間的一差，並將該經調整第三電壓供應至該第一電阻元件之該第一末端及該第三參考電阻元件之該第一末端；以及一感測放大器，其經組配以基於該第一電阻元件之另一第二末端處的一電壓及一參考電壓判定儲存於該記憶體胞元中之該資料。
  12. 如請求項11之電阻式隨機存取記憶體，其中該第三電壓控制電路包括一第五可變電阻元件，其配置於該第三電壓線與該第一電阻元件之另一第二末端之間，且具有根據一第三控制信號變化之一電阻，一第六可變電阻元件，其配置於該第三電壓線與該第三參考電阻元件之一第一末端之間，且具有根據該第三控制信號變化之一電阻，以及一第三電壓比較器，其經組配以比較該第一電阻元件之另一第二末端處的該電壓與該第三參考電阻元件之一第一末端處的一電壓，並輸出該第三控制信 號，該第三控制信號在該第一電阻元件之另一第二末端處的該電壓變得高於該第三參考電阻元件之第一末端處的該電壓時，降低該第五可變電阻元件及該第六可變電阻元件之該等電阻，且在該第一電阻元件之另一第二末端處的該電壓變得低於該第三參考電阻元件之第一末端處的該電壓時，增大該第五可變電阻元件及該第六可變電阻元件之該等電阻。
  13. 如請求項12之電阻式隨機存取記憶體，其中該第五可變電阻元件包括一第五p通道MOS電晶體，其具有耦接至該第三電壓線之一源極、耦接至該第一電阻元件之該第一末端的一汲極，及接收該第三控制信號之一閘極，該第六可變電阻元件包括一第六p通道MOS電晶體，其具有耦接至該第三電壓線之一源極、耦接至該第三參考電阻元件之該第一末端的一汲極，及接收該第三控制信號之一閘極，且該第三電壓比較器包括一第三運算放大器，其具有耦接至該第一電阻元件之該第一末端的一非反相輸入端子、耦接至該第三參考電阻元件之該第一末端的一反相輸入端子，及輸出該第三控制信號之一輸出端子，其中該第三運算放大器經組配以放大該第一電阻元件之該第一末端處的該電壓與該第三參考電阻元件之該第一末端處的該電壓之間的一差，並輸出使得對該第五p通道MOS電晶體之一源極-汲極電流及該第六p通道MOS電晶體之一源極-汲極電流進行一回饋控制的該第三控制信號。
  14. 如請求項11之電阻式隨機存取記憶體，其中該第三電壓控制電路包括一第三n通道MOS電晶體，其具有耦接至該第一電阻元件之該第一末端的一源極，以及彼此耦接之一閘極及一汲極，一第四n通道MOS電晶體，其具有耦接至該第一參考電阻元件之該第一末 端的一源極，及耦接至該第三n通道MOS電晶體之該閘極的一閘極，一第七p通道MOS電晶體，其具有耦接至該第三n通道MOS電晶體之該汲極的一汲極，及耦接至在該讀取操作期間設定為該第三電壓之該第三電壓線的一源極，以及一第八p通道MOS電晶體，其具有耦接至該第四n通道MOS電晶體之一汲極的一汲極及耦接至該第七p通道MOS電晶體之一閘極的一閘極，以及耦接至在該讀取操作期間設定為該第三電壓之該第三電壓線的一源極。
  15. 如請求項1之電阻式隨機存取記憶體，其進一步包含：多個該等第一電阻元件；多條字線，其耦接至該等多個第一電阻元件之第一末端；以及多條位元線，其耦接至該等多個第一電阻元件之另一第二末端，且與該等多條字線相交，其中該等多個第一電阻元件分別配置於該等多條字線與該等多條位元線之相交部處，且該第一參考電阻元件及該第一電壓控制電路耦接至該等多條位元線中之每一者。
  16. 如請求項15之電阻式隨機存取記憶體，其進一步包含：一第四參考電阻元件，其並聯耦接至設置於該等多條位元線中之每一者上的該第一參考電阻元件；以及一第一電阻設定電路，其設置於該等多條位元線中之每一者上，且經組配以在該第一寫入操作期間在將耦接至該等多條位元線中之一者的該等多個第一電阻元件中之一者的一電阻設定為該第一值之前，將該第四參考電阻元件之一電阻設定為與耦接至該等多條位元線之其他第一電阻元件之一組合電阻相同的電阻。
  17. 如請求項8之電阻式隨機存取記憶體，其進一步包含：多個該等第一電阻元件；多條字線，其耦接至該等多個第一電阻元件之該第一末端；以及多條位元線，其耦接至該等多個第一電阻元件之另一第二末端，且與該等多條字線相交，其中該等多個第一電阻元件分別配置於該等多條字線與該等多條位元線之相交部處，且該第二參考電阻元件及該第二電壓控制電路耦接至該等多條位元線中之每一者。
  18. 如請求項17之電阻式隨機存取記憶體，其進一步包含：一第五參考電阻元件，其並聯耦接至設置於該等多條位元線中之每一者上的該第二參考電阻元件；以及一第二電阻設定電路，其係針對該等多條位元線中之每一者所設置，且經組配以在該第二寫入操作期間在將耦接至該等多條位元線中之一者的該等多個第一電阻元件中之一者的一電阻設定為該第二值之前，將該第五參考電阻元件之一電阻設定為與耦接至該等多條位元線之其他第一電阻元件之一組合電阻相同的電阻。
  19. 如請求項15及16中任一項之電阻式隨機存取記憶體，其進一步包含：一參考字線；一第六參考電阻元件，其配置於該參考字線與該等多條位元線之相交部中之每一者處；以及一讀取控制電路，其耦接至該等多條位元線中之每一者，且經組配以執行自該第一電阻元件讀取資料之一讀取操作，該第一電阻元件為該讀取操作之一 目標且耦接至該等多條位元線中之一者，其中該讀取控制電路包括一第一電容元件，一第二電容元件，一第一開關，其配置於該第一電容元件之一端與該等多條位元線當中之一對應位元線之間，且經組配以在來自該對應位元線之一電流僅流動至該第六參考電阻元件的該讀取操作之一第一週期期間接通，並在來自該對應位元線之該電流僅流動至為該讀取操作之該目標的該第一電阻元件的該讀取操作之一第二週期期間關斷，一第二開關，其配置於該第二電容元件之一端與該等多條位元線當中之一對應位元線之間，且經組配以在該第一週期期間關斷且在該第二週期期間接通，一電流積分電路，其經組配以根據流過該位元線之該電流產生一電壓，以及一感測放大器，其經組配以基於根據積聚於該第一電容元件中之一電荷的一電壓，及根據積聚於該第二電容元件中之一電荷的一電壓來判定儲存於為該讀取操作之該目標的該第一電阻元件中的該資料。
  20. 一種用於控制一電阻式隨機存取記憶體的方法，該電阻式隨機存取記憶體包括：一記憶體胞元，其包括具有根據一寫入操作而變化之一電阻的一第一電阻元件且經組配以根據該第一電阻元件之該電阻來儲存資料；及具有設定為一第一值之一電阻的一第一參考電阻元件，該方法包含：在該第一電阻元件之該電阻自高於該第一值之一第二值變為該第一值之一第一寫入操作期間將一第一電壓線設定為一第一電壓；在該第一寫入操作期間產生供應至該第一電阻元件之一第一末端及該第一 參考電阻元件之一第一末端的該第一電壓；調整自該第一電壓線供應之該第一電壓的一值，以便減小在該第一寫入操作期間流過該第一電阻元件與該第一參考電阻元件之電流之間的一差，藉此將該經調整第一電壓供應至該第一電阻元件之該第一末端及該第一參考電阻元件之該第一末端。
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