JP5085099B2 - 待機電流低減回路及びこれを有する半導体メモリ装置 - Google Patents

待機電流低減回路及びこれを有する半導体メモリ装置 Download PDF

Info

Publication number
JP5085099B2
JP5085099B2 JP2006308395A JP2006308395A JP5085099B2 JP 5085099 B2 JP5085099 B2 JP 5085099B2 JP 2006308395 A JP2006308395 A JP 2006308395A JP 2006308395 A JP2006308395 A JP 2006308395A JP 5085099 B2 JP5085099 B2 JP 5085099B2
Authority
JP
Japan
Prior art keywords
voltage
signal
level
bias
bias signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2006308395A
Other languages
English (en)
Other versions
JP2007179719A (ja
Inventor
李永大
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2007179719A publication Critical patent/JP2007179719A/ja
Application granted granted Critical
Publication of JP5085099B2 publication Critical patent/JP5085099B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/021—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in voltage or current generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/148—Details of power up or power down circuits, standby circuits or recovery circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C2029/5006—Current

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)
  • Dram (AREA)
  • Tests Of Electronic Circuits (AREA)

Description

本発明は、半導体メモリ装置に係るもので、詳しくは、半導体メモリ装置における待機漏れ電流を減少させることができる待機電流低減回路及びこれを備えた半導体メモリ装置に関する。
一般に、半導体メモリ装置における待機電流は半導体メモリ装置の待機状態において漏れる電流をいう。よって、待機電流は待機漏れ電流ともいわれる。
半導体メモリ装置におけるアクティブモードは、周辺回路が動作してメモリセルにデータを格納するかまたはメモリセルに格納されたデータを外部に出力するモードをいう。そして、待機状態は、メモリセルがリードまたはライト動作を行わずに、待機する状態をいう。待機状態においては、一般に周辺回路がディスエーブルされて、周辺回路により消耗される電力が減少する。
半導体メモリ装置が長時間待機状態にあると、半導体メモリ装置は、待機状態における電力消耗を減らすために周辺回路の動作を停止させるディープパワーダウンモードに進入する。
図１３Ａ及び図１３Ｂはこのようなディープパワーダウンモードへの進入及びディープパワーダウンモードの終了の一例を示すタイミング図である。以下、図１３Ａ及び図１３Ｂを参照してディープパワーダウンモードを簡単に説明する。
ディープパワーダウンモードは外部命令により制御される。即ち、半導体メモリ装置は、プリチャージ命令からプリチャージ時間ｔＲＰが経過した後に、半導体メモリ装置の外部信号ピンを通じて入力される信号の状態に従い、クロック信号ＣＬＯＣＫに応じてディープパワーダウンモードに進入する。ここで、入力される信号とは、チップ選択信号ＣＳ、ローアドレスストローブ／ＲＡＳ、コラムアドレスストローブ／ＣＡＳ、ライトイネーブル信号ＷＥ、及び、クロックイネーブル信号ＣＫＥである。
チップ選択信号ＣＳがローレベルで、ローアドレスストローブ／ＲＡＳ及びコラムアドレスストローブ／ＣＡＳがハイレベルで、クロックイネーブル信号ＣＫＥがローレベルで、ライトイネーブル信号ＷＥがローレベルである場合、クロック信号ＣＬＯＣＫに応じてＤＰＤ（Ｄｅｅｐ Ｐｏｗｅｒ Ｄｏｗｎ；ディープパワーダウン）に進入する。そして、チップ選択信号ＣＳ、ローアドレスストローブ／ＲＡＳ、コラムアドレスストローブ／ＣＡＳ、及び、ライトイネーブル信号ＷＥの論理レベルにかかわらずにクロックイネーブル信号ＣＫＥがハイレベルに遷移するとき、ＤＰＤは終了される。
以下、ＳＲＡＭの場合を挙げて待機漏れ電流を説明する。
ＳＲＡＭの単位メモリセルは、一般に２つのインバータの入力端と出力端が互いに接続されたラッチ回路を用いてデータを保持する。データは、ビットライン対を通じてメモリセルに格納されるか、またはメモリセルの外部に出力される。ビットライン対はデータの入力または出力動作の以前に予め所定の電圧レベルにプリチャージされる。
図１４はＳＲＡＭにおける待機漏れ電流を説明するための回路図である。図１４を参照すると、ＳＲＡＭの単位メモリセルが図示され、待機漏れ電流が矢印で示されている。待機漏れ電流は、ゲート漏れ電流Ａ１及びサブスレッショルド漏れ電流Ａ２に大別される。
ゲート漏れ電流Ａ１とは、単位メモリセルを構成するトランジスタＰＭ１１，ＰＭ１２，ＮＭ１１，ＮＭ１２，ＮＭ１３，ＮＭ１４においてドレイン端子とゲート端子の間、またはソース端子とゲート端子の間の待機漏れ電流のことである。
サブスレッショルド漏れ電流Ａ２とは、ドレイン端子とソース端子の間に流れる待機漏れ電流のことである。
待機状態において、半導体メモリ装置内のワードラインＷＬの電圧レベルはローレベルとなってアクセストランジスタＮＭ１３，ＮＭ１４がターンオフされる。したがって、データが保持されるインバータの出力端ＮＤ１，ＮＤ２は、ビットライン対ＢＬ，ＢＬＢと電気的に絶縁された状態である。このとき、ビットラインプリチャージ回路（図示せず）によりビットライン対ＢＬ，ＢＬＢは電源電圧ＶＣＣにプリチャージされる。この場合、待機漏れ電流Ａ１，Ａ２が流れるようになる。待機漏れ電流Ａ１，Ａ２の大きさは電源電圧ＶＣＣの大きさに比例する。
半導体メモリ装置に印加される電源電圧ＶＣＣとしては、半導体メモリ装置の動作特性と集積度向上のため、多様なレベルの電圧が使用されるのが通常のことである。待機漏れ電流Ａ１，Ａ２の大きさは電源電圧ＶＣＣの大きさに比例するため、ハイレベルの電源電圧ＨＶＣＣが印加される場合には待機漏れ電流が増加する。このような電源電圧ＶＣＣの多様なレベルに従うメモリセル内の待機漏れ電流を減らすために様々な方法が試みられてきた。そのような待機漏れ電流を減らすための例が特許文献１〜３に開示されている。
待機電流を減らすための多様な方法のうち２つの方法を挙げると、メモリセル内のＭＯＳトランジスタのスレッショルド電圧Ｖｔｈを高める方法、及び、アクティブモードと待機状態とに応じてメモリセルの接地連結端Ｖｇｎｄの電圧を異に調節する方法などがある。以下、接地電圧ＶＳＳとの区別のため、接地連結端Ｖｇｎｄを仮想接地端という。
メモリセル内のＭＯＳトランジスタのスレッショルド電圧Ｖｔｈを高める方法については、ローレベルの外部電源電圧ＬＶＣＣが印加される場合にメモリセルの動作特性が悪くなるという短所がある。
アクティブモードと待機状態とに応じてメモリセルの仮想接地電圧Ｖｇｎｄを異に調節する方法は、アクティブモードの際には仮想接地電圧Ｖｇｎｄがほぼ接地電圧ＶＳＳになるようにし、待機状態においては仮想接地電圧Ｖｇｎｄが接地電圧ＶＳＳよりも高い電圧になるようにする方法である。そこで、この方法によれば、待機状態の際に電源電圧ＶＣＣと仮想接地端Ｖｇｎｄの電圧マージンを減少させることにより、待機漏れ電流を減らすことができる。
図１５はそのような従来のＳＲＡＭの一例を示す回路図である。図１５を参照すると、ＳＲＡＭは、メモリセルセクタ３０、バイアスセクタ３２、及びスリープ（ｓｌｅｅｐ）セクタ３４を備える。メモリセルセクタ３０は、ＳＲＡＭにおいてデータを保持するためのメモリセルを含む。
バイアスセクタ３２は、待機状態の際に仮想接地端Ｖｇｎｄの電圧を調節する。バイアスセクタ３２は、バイアス電圧ｂｉａｓ０−ｂｉａｓ３がそれぞれゲート端子に印加されるＮＭＯＳトランジスタＮＭ３１−ＮＭ３４を備える。ＮＭＯＳトランジスタＮＭ３１−ＮＭ３４のそれぞれは、バイアス信号ｂｉａｓ０−ｂｉａｓ３によって動作抵抗が調節される。動作抵抗は、仮想接地端Ｖｇｎｄの電圧、及び、ＮＭＯＳトランジスタＮＭ３１−ＮＭ３４のドレイン端子とソース端子との間に流れる電流により計算される。ここで、仮想接地端Ｖｇｎｄの電圧は、ＳＲＡＭの待機状態の際の電流ＩｏｆｆとＮＭＯＳトランジスタＮＭ３１−ＮＭ３４の動作抵抗との乗算で表される。
即ち、Ｖｇｎｄ＝Ｉｏｆｆ＊Ｒｂｉａｓ＿ｏｎで表される。ここで、Ｒｂｉａｓ−ｏｎは動作抵抗である。
スリープセクタ３４は、スリープ信号ｓｌｅｅｐにより制御され、メモリセルセクタのアクティブモードの際にターンオンされ、待機状態の際にターンオフされるスリープトランジスタＮＭ３５を備える。
上述のように、図１５に示したＳＲＡＭは仮想接地電圧Ｖｇｎｄをバイアスセクタ３２で調節することにより、待機漏れ電流を減らすことができる。
多様なモバイル製品においては非常に低い待機漏れ電流が求められる。そして、このような待機漏れ電流はＰＶＴ（工程、外部電源電圧、温度）の変化に非常に敏感である。
米国特許第６，９７０，３７４号明細書 米国特許第６，６１１，４５１号明細書 米国特許第５，７６４，５６６号明細書
然るに、従来の半導体メモリ装置は、工程変化または温度変化に関する情報が反映されていない点から、待機漏れ電流を減少させるには限界があった。
したがって、従来の半導体メモリ装置は、温度変化、外部電源電圧変化、工程変化のため待機漏れ電流に起因するデータの損失または電力消耗が多いとの問題点があった。
そこで、本発明の目的は、従来の半導体メモリ装置における待機漏れ電流の増加問題を改善させることができる待機電流低減回路及びこれを備えた半導体メモリ装置を提供することにある。
本発明の他の目的は、工程散布に起因する待機漏れ電流を減少させることができる待機電流低減回路及びこれを備えた半導体メモリ装置を提供することにある。
本発明のまた他の目的は、温度変化に起因する待機漏れ電流を減少させることができる待機電流低減回路及びこれを備えた半導体メモリ装置を提供することにある。
本発明のまた他の目的は、ＰＶＴの変化に起因する待機漏れ電流を減少させることができる待機電流低減回路及びこれを備えた半導体メモリ装置を提供することにある。
本発明のまた他の目的はＰＶＴの変化に起因する待機漏れ電流による電力消耗を減少させることができる待機電流低減回路及びこれを備えた半導体メモリ装置を提供することにある。
このような目的を達成するため本発明による半導体メモリ装置における待機電流低減回路は、待機電流テストの結果、信号に従い設定されたレベルを有するバイアス信号を生成するバイアス信号生成部と、前記半導体メモリ装置内のメモリセルの接地連結端と接地端との間に動作的に接続され、前記半導体メモリ装置の待機状態において前記設定されたバイアス信号のレベルに応じて前記接地連結端と接地端との間に流れる待機電流の大きさを調節する接地電圧制御部と、を備えることを特徴とする。
ここで、前記待機電流テストは、例えば、前記待機状態における漏れ電流を測定するテストである。
前記接地電圧制御部は、前記設定されたバイアス信号のレベルに応じて動作する少なくとも１つのＮＭＯＳトランジスタを備えうる。
前記バイアス信号生成部は、ターゲット電圧以下の電源電圧を検出するロー電源電圧ディテクターの出力信号を受けて、前記ターゲット電圧以下の電源電圧で前記ＮＭＯＳトランジスタをターンオンさせることができる。
前記バイアス信号生成部は、ディープパワーダウンモードの際にディープパワーダウン信号を受けて前記接地連結端をフローティングさせることができる。
前記接地電圧制御部は、例えば、アクティブモードの際にブロック制御信号を受けて前記接地電圧連結端が接地電圧を有するようにするブロック制御部を備える。
前記ブロック制御部は、前記ブロック制御信号がゲート端子に印加されるＮＭＯＳトランジスタを備えうる。
また、本発明による半導体メモリ装置における待機電流低減回路は、温度センサーから出力される温度センシング信号に従い設定されたレベルを有するバイアス信号を生成するバイアス信号生成部と、前記半導体メモリ装置内のメモリセルの接地連結端と接地端との間に動作的に接続され、前記半導体メモリ装置の待機状態において前記設定されたバイアス信号のレベルに応じて前記接地連結端と接地端との間に流れる待機電流の大きさを調節する接地電圧制御部と、を備えることを特徴とする。
ここで、前記バイアス信号生成部は、例えば、前記温度センシング信号に従い前記バイアス信号の電圧レベルが可変されるように制御するバイアス電圧制御部を備える。
前記接地電圧制御部は、例えば、前記設定されたバイアス信号のレベルに応じて動作する少なくとも１つのＮＭＯＳトランジスタを備える。
前記バイアス信号生成部は、ターゲット電圧以下の電源電圧を検出するロー電源電圧ディテクターの出力信号を受けて、前記ターゲット電圧以下の電源電圧で前記ＮＭＯＳトランジスタをターンオンさせることができる。
前記バイアス信号生成部は、ディープパワーダウンモードの際にディープパワーダウン信号を受けて前記接地連結端をフローティングさせることができる。
本発明のまた他の実施形態による半導体メモリ装置は、温度センサーから出力される温度センシング信号及び待機電流テストの結果、信号に従い設定されたレベルを有するバイアス信号を生成するバイアス信号生成部と、前記半導体メモリ装置内のメモリセルの接地連結端と接地端との間に動作的に接続され、前記半導体メモリ装置の待機状態において前記設定されたバイアス信号のレベルに応じて前記接地連結端と接地端との間に流れる待機電流の大きさを調節する接地電圧制御部と、を備えることを特徴とする。
ここで、前記バイアス信号生成部は、例えば、アクティブモードの際に第１ノードに電源電圧を提供しディッーパワーダウンモードのときにターンオフされる第１ＰＭＯＳトランジスタと、アクティブモードの際に前記バイアス信号の出力端の第２ノードにディフォルト電圧を提供する第２ＰＭＯＳトランジスタ及び第１ＮＭＯＳトランジスタと、アクティブモードの際に第３ノードに接地電圧を提供しディープパワーダウンモードの際にターンオフされる第２ＮＭＯＳトランジスタを有するディフォルト電圧セッティング部と、を備えることができる。
前記バイアス信号生成部は、例えば、前記温度センシング信号を受けて前記バイアス信号のレベルを制御する第１バイアス電圧制御部を備える。
前記第１バイアス電圧制御部は、例えば、前記温度センシング信号に応じて前記バイアス信号のレベルが上昇または下降されるようにする第１電圧制御スイッチと、前記温度センシング信号に応じて前記バイアス信号のレベルが上昇または保持されるようにする第２電圧制御スイッチと、を備える。
前記第１電圧制御スイッチは、例えば、前記温度センシング信号がローレベルの場合に前記バイアス信号のレベルを上昇させるＰＭＯＳトランジスタと、前記温度センシング信号がハイレベルの場合に前記バイアス信号のレベルを下降させるＮＭＯＳトランジスタと、を備える。
前記第２電圧制御スイッチは、例えば、前記温度センシング信号がローレベルの場合に前記バイアス信号のレベルを上昇させるＰＭＯＳトランジスタを備える。
前記バイアス信号生成部は、例えば、前記メモリセルの待機電流テストの結果によるヒューズトリミング信号を受けて前記バイアス信号のレベルを制御する第２バイアス電圧制御部を備える。
前記バイアス信号生成部は、例えば、前記メモリセルの待機電流テストの結果、前記待機電流が基準値以上の場合には前記バイアス信号のレベルを下降させ、前記待機電流が前記基準値未満の場合には前記バイアス信号のレベルを上昇させるためのヒューズトリミング信号を生成するヒューズトリミング部を備える。
前記ヒューズトリミング部は、例えば、ウェハレベルで前記メモリセルの待機電流のテストの際に印加されるテスト信号をバッファ部でバッファーリングして前記第２バイアス電圧制御部に提供し、前記テスト信号入力端と前記バッファ部の間には前記メモリセルの待機電流テストの後に切断される第１ヒューズを有するウェハレベルテスト経路と、前記メモリセルの待機電流テストの結果に依存してトリミングされる第２ヒューズを有し、印加されるパワーリセット信号に応じて生成された信号を前記バッファ部でバッファーリングして前記第２バイアス電圧制御部に提供するヒューズトリミング信号生成経路と、を備える。
前記第２バイアス電圧制御部は、例えば、前記ヒューズトリミング信号を受信して前記バイアス信号のレベルを上昇または下降させる第３電圧制御スイッチと、前記ヒューズトリミング信号を受けて前記バイアス信号のレベルを上昇または保持させる第４電圧制御スイッチと、を備える。
前記第３電圧制御スイッチは、例えば、前記ヒューズトリミング信号に応じて動作し、前記バイアス信号のレベルを上昇させるためのＰＭＯＳトランジスタと、前記ヒューズトリミング信号に応じて動作し、前記バイアス信号のレベルを下降させるためのＮＭＯＳトランジスタと、を備える。
前記第４電圧制御スイッチは、例えば、前記ヒューズトリミング信号に応じて動作するＰＭＯＳトランジスタを備える。
前記バイアス信号生成部は、例えば、ターゲット電圧以下の電圧を検出するロー電源電圧ディテクターの出力信号を受信し、前記ターゲット電圧以下の電圧で前記バイアス信号のレベルを前記接地電圧制御部がターンオンされるようにするレベルに上昇させるロー電源電圧マージン保持部を備える。
前記バイアス信号生成部は、例えば、ディープパワーダウンモードの際に前記接地電圧制御部がターンオフされるようにする接地連結端フローティングゲートを備える。
前記バイアス信号生成部は、例えば、テストの際に前記接地連結端が第１電圧になるように前記接地電圧制御部を制御し、待機の際に前記バイアス信号が前記接地電圧制御部に印加されるようにするモード転換部を備える。
前記接地電圧制御部は、例えば、アクティブモードの際にブロック制御信号を受信して前記接地連結端が第２電圧を有するようにするブロック制御部を備える。
前記ブロック制御信号は、例えば、アクティブモードで前記メモリセルに連結されたワードラインがイネーブルされる時点より先にイネーブルされるようになる。
本発明は、改善された待機電流低減回路及びこれを備えた半導体メモリ装置を提供することにより、待機漏れ電流を減少させることができるとの効果がある。
また、本発明は改善された待機電流低減回路及びこれを備えた半導体メモリ装置を提供することにより、工程散布に起因する待機漏れ電流を減少させることができるとの効果がある。
また、本発明は改善された待機電流低減回路及びこれを備えた半導体メモリ装置を提供することにより、温度変化に起因する待機漏れ電流を減少させることができるとの効果がある。
また、本発明は改善された待機電流低減回路及びこれを備えた半導体メモリ装置を提供することにより、温度変化、外部電源電圧の変化、及び工程ばらつきに起因する待機漏れ電流を減少させることができるとの効果がある。
また、本発明は改善された待機電流低減回路及びこれを備えた半導体メモリ装置を提供することにより、待機漏れ電流による電力消耗を減少させることができるとの効果がある。
以下、添付図を参照して本発明の好ましい実施形態を説明する。以下の実施形態における説明は本発明が属する技術分野において通常の知識を有したものにとって本発明に対する徹底した理解を助けるための意図のほかには別の意図なしに例を挙げて図示し限定したものにすぎない。従って、以下の実施形態が本発明の範囲を制限するものとして使用されてはいけない。
図１は本発明の一実施形態による待機電流低減回路を備える半導体メモリ装置の概略図である。
図１に示す半導体メモリ装置は、内部電圧レギュレータ４１で調節された電圧により動作し、温度情報生成部４２、工程情報生成部４３、ＬＶＣＣディテクター４４及びディープパワーダウン（ＤＰＤ）セッティング部４５からそれぞれ出力される信号を受けてバイアス信号ＢＩＡＳを生成するバイアス信号生成部４０を備える。
また、該半導体メモリ装置は、バイアス信号を受信してメモリセルアレイＭＣＡ１，ＭＣＡ２のメモリセルの仮想接地端Ｖｇｎｄの電圧を制御する接地電圧制御部Ｖ＿Ｃ１，Ｖ＿Ｃ２を備える。接地電圧制御部Ｖ＿Ｃ１，Ｖ＿Ｃ２は、仮想接地端Ｖｇｎｄの電圧を制御する部分なので、以下では仮想接地制御部ともいわれる。
内部電圧レギュレータ４１は、バイアス信号生成部４０の動作に求められる安定化した電圧を提供する部分である。
温度情報生成部４２は、温度をセンシングして温度によるセンシング信号をバイアス信号生成部４０に提供する部分である。即ち、温度情報生成部４２は、バイアス信号生成部４０で生成されるバイアス信号ＢＩＡＳに温度情報を反映させるための部分である。よって、温度情報生成部４２は、メモリセルの仮想接地端Ｖｇｎｄの電圧が温度に従い制御されるようにする。温度情報生成部４２は、温度センサー（図３Ａ）及びセンサー出力信号制御部（図３Ｂ）を備える。温度情報生成部４２は、以下に図３Ａ及び図３Ｂを参照して詳しく説明される。
工程情報生成部４３は、工程ばらつきによるメモリセルの待機漏れ電流をヒューズトリミングで減少させるための部分である。そこで、工程情報生成部４３は、ヒューズトリミング部ともいう。工程情報生成部４３は、バイアス信号生成部４０で生成されるバイアス信号ＢＩＡＳに工程情報を反映させる。従って、工程情報生成部４３は、メモリセルの仮想接地端Ｖｇｎｄの電圧が工程ばらつきに従い制御されるようにする。工程情報生成部４３、即ち、ヒューズトリミング部は、ウェハレベルテスト経路及びヒューズトリミング信号生成経路を備える。ヒューズトリミング部に対しては以下の図４を参照して詳しく説明する。
ＬＶＣＣディテクター４４は、ターゲット電圧以下の電圧を検出するためのロー電源電圧ディテクターである。ターゲット電圧以下の電源電圧において、メモリセルの仮想接地端Ｖｇｎｄの電圧を制御して接地電圧ＶＳＳよりも高い電圧にメモリセルの仮想接地端Ｖｇｎｄの電圧を設定する場合、ローレベルとハイレベルのレベルマージンが減って動作特性が悪くなる。従って、ＬＶＣＣディテクター４４は、ターゲット電圧以下の電源電圧ではメモリセルの仮想接地端Ｖｇｎｄが接地電圧ＶＳＳに近い電圧に設定されるようにする。ＬＶＣＣディテクター４４については、図５を参照して詳しく説明される。
ディープパワーダウンセッティング部４５は、半導体メモリ装置のディープパワーダウンモードをセッティングするための部分である。ディープパワーダウンモードに関しては既に説明したので省略する。
仮想接地制御部Ｖ＿Ｃ１，Ｖ＿Ｃ２は、半導体メモリ装置内のメモリセルの仮想接地端Ｖｇｎｄと接地端ＶＳＳとの間に動作的に接続されて、メモリセルの仮想接地端Ｖｇｎｄの電圧を制御するための部分である。仮想接地制御部Ｖ＿Ｃ１，Ｖ＿Ｃ２は、バイアス信号生成部４０で生成されたバイアス信号ＢＩＡＳを受けて動作抵抗を提供する少なくとも1つのＮＭＯＳトランジスタＮＭ１−ＮＭｎ、ＮＭ１１−ＮＭｍを備える。
一般に、電界効果トランジスタＦＥＴは、ゲート端子の電圧を大きくしてもこれ以上ソース端子の電流が増加しない領域である飽和領域、ゲート端子の電圧の変化に従いソース端子の電流が変化する領域である活性領域、及び、ゲート端子の電圧がないかまたは極少量なので、ソース端子の電流が流れない領域である遮断領域にそれぞれその動作特性を分類することができる。
そこで、ＮＭＯＳトランジスタＮＭ１−ＮＭｎ、ＮＭ１１−ＮＭｍは、後述のロー電源電圧マージン保持部（図２ＢのＧ４）によりバイアス信号ＢＩＡＳのレベルが増加した場合には飽和領域にあるようになる。また、ＮＭＯＳトランジスタＮＭ１−ＮＭｎ、ＮＭ１１−ＮＭｍは、後述の仮想接地端フローティングゲート（図２ＢのＧ５）によりバイアス信号ＢＩＡＳのレベルが減少した場合には遮断領域にあるようになる。また、ＮＭＯＳトランジスタＮＭ１−ＮＭｎ、ＮＭ１１−ＮＭｍは、ロー電源電圧マージン保持部（図２ＢのＧ４）によりバイアス信号ＢＩＡＳのレベルが増加した場合、及び、仮想接地端フローティングゲート（図２ＢのＧ５）によりバイアス信号ＢＩＡＳのレベルが減少しなかった場合にはアクティブ領域にあるようになる。アクティブ領域において、ＮＭＯＳトランジスタＮＭ１−ＮＭｎ、ＮＭ１１−ＮＭｍのドレイン端子の電圧、即ち、仮想接地端Ｖｇｎｄの電圧は、バイアス信号ＢＩＡＳのレベルに従い変化する。従って、このような特性が本発明での接地電圧制御部に用いられうる。動作抵抗は、ＮＭＯＳトランジスタＮＭ１−ＮＭｎ、ＮＭ１１−ＮＭｍのアクティブ領域における動作時に仮想接地端Ｖｇｎｄの電圧と、ドレイン端子とソース端子の間の流れる電流とにより計算される抵抗を意味する。
ＮＭＯＳトランジスタＮＭ１−ＮＭｎ、ＮＭ１１−ＮＭｍの個数は、使用者の意図に従い変更可能である。また、仮想接地制御部Ｖ＿Ｃ１，Ｖ＿Ｃ２は、使用者の意図に従いマット単位またはサブマット単位或いはブロック単位などに分離されて多様に配置されることができる。従って、仮想接地制御部Ｖ＿Ｃ１，Ｖ＿Ｃ２の個数は、マットの個数またはサブマットの個数或いはブロックの個数に対応されて多様になることができる。半導体メモリ装置内での仮想接地制御部Ｖ＿Ｃ１，Ｖ＿Ｃ２の配置は以下で図８ないし図１０を参照して説明される。
仮想接地制御部Ｖ＿Ｃ１，Ｖ＿Ｃ２は、ブロック制御部Ｂ＿Ｃ１，Ｂ＿Ｃ２を備える。
ブロック制御部Ｂ＿Ｃ１，Ｂ＿Ｃ２は、アクティブモードの際にそれぞれのブロック制御部Ｂ＿Ｃ１，Ｂ＿Ｃ２に対応するブロック制御信号ＢＬＫ＿ｆ１、ＢＬＫ＿ｆ２を受けて、仮想接地端Ｖｇｎｄが第２電圧を有するようにする。この第２電圧は、ブロック制御信号ＢＬＫ＿ｆ１、ＢＬＫ＿ｆ２を受けて、ブロック制御部Ｂ＿Ｃ１，Ｂ＿Ｃ２がターンオンされた場合の電圧である。第２電圧は、ほぼ接地電圧ＶＳＳに近い電圧である。ブロック制御部Ｂ＿Ｃ１，Ｂ＿Ｃ２は、対応のブロック制御信号ＢＬＫ＿ｆ１、ＢＬＫ＿ｆ２がゲート端子に印加されるＮＭＯトランジスタＮＭＳ１を含みうる。
例えば、ブロック制御信号ＢＬＫ＿ｆ１がハイレベルの場合、メモリセルアレイＭＣＡ１内のメモリセルの仮想接地端Ｖｇｎｄは接地電圧ＶＳＳを有する。この場合、ＮＭＯＳトランジスタＮＭ１−ＮＭｎの影響は無視されうる。なぜならば、アクティブモードにおいては、仮想接地端Ｖｇｎｄの電圧はＮＭＯＳトランジスタＮＭＳ１による影響を大きく受けるからである。従って、ＮＭＯＳトランジスタＮＭＳ１は、ＮＭＯＳトランジスタＮＭ１−ＮＭｎよりもドライビング能力が大きくなるように設計されるべきである。ここで、メモリセルアレイＭＣＡ１は、例えば、マット単位またはサブマット単位であるか、或いはブロック単位であることができる。ブロック制御信号ＢＬＫ＿ｆ１がローレベルの場合には、メモリセルアレイＭＣＡ１は待機状態にあるようになる。この場合に、ＮＭＯＳトランジスタＮＭＳ１は、ターンオフされるので、仮想接地端Ｖｇｎｄの電圧はＮＭＯＳトランジスタＮＭ１−ＮＭｎにより制御される。
ブロック制御信号ＢＬＫ＿ｆ２がハイレベルまたはローレベルの場合にもブロック制御信号ＢＬＫ＿ｆ１の場合と同一なので、詳しい説明は省略する。
図２Ａは図１におけるバイアス信号生成部４０の構成図で、図２Ｂは図２Ａの詳細回路図である。
図２Ａ及び図２Ｂを参照すると、バイアス信号生成部４０は、デフォルト電圧セッティング部Ｇ１、第１バイアス電圧制御部Ｇ２、第２バイアス電圧制御部Ｇ３、ロー電源電圧マージン保持部Ｇ４、仮想接地端フローティングゲートＧ５、及びモード転換部Ｇ６を備える。
ディフォルト電圧セッティング部Ｇ１は、バイアス信号生成部４０の第１ノードＮＤ１、第２ノードＮＤ２、及び第３ノードＮＤ３のデフォルト電圧をセッティングする。第１ノードＮＤ１、第２ノードＮＤ２、及び第３ノードＮＤ３は、デフォルト電圧セッティング部Ｇ１、第１バイアス電圧制御部Ｇ２、及び、第２バイアス電圧制御部Ｇ３が共通に連結されたノードである。第２ノードＮＤ２は、モード転換部Ｇ６に連結されたノードであって、モード転換部Ｇ６における伝送ゲートＧＴ５１のターンオンの際にバイアス信号ＢＩＡＳの出力端と電気的に接続される。
デフォルト電圧セッティング部Ｇ１は、第１ＰＭＯＳトランジスタＰＭ５１、第２ＰＭＯＳトランジスタＰＭ５２、第１ＮＭＯＳトランジスタＮＭ５１、及び、第２ＮＭＯＳトランジスタＮＭ５２を備える。第１ＰＭＯＳトランジスタＰＭ５１は、電源電圧ＶＣＣと第１ノードＮＤ１との間に連結される。第１ＰＭＯＳトランジスタＰＭ５１のゲート端子には、ディープパワーダウン信号ＤＰＤが印加される。第２ＰＭＯＳトランジスタＰＭ５２は、第１ノードＮＤ１と第２ノードＮＤ２との間に連結される。第２ＰＭＯＳトランジスタＰＭ５２のゲート端子には接地電圧ＶＳＳが印加される。第１ＮＭＯＳトランジスタＮＭ５１は、第２ノードＮＤ２と第３ノードＮＤ３との間に連結される。第１ＮＭＯＳトランジスタＮＭ５１のゲート端子には、電源電圧ＶＣＣが印加される。第２ＮＭＯＳトランジスタＮＭ５２は、第３ノードＮＤ３と接地電圧ＶＳＳとの間に連結される。第２ＮＭＯＳトランジスタＮＭ５２のゲート端子には、ディープパワーダウン信号の反転信号ＤＰＤＢが印加される。
半導体メモリ装置がアクティブモードまたは待機状態、即ち、ディープパワーダウン信号ＤＰＤがローレベルであるとき、第１ＰＭＯＳトランジスタＰＭ５１はターンオンされる。したがって、第１ノードＮＤ１は電源電圧ＶＣＣを有する。半導体メモリ装置がディープパワーダウンモードの場合には、ディープパワーダウン信号ＤＰＤがハイレベルになるため、第１ＰＭＯＳトランジスタＰＭ５１はターンオフされる。
第２ＰＭＯＳトランジスタＰＭ５２は、ゲート端子が接地されているため、常にターンオンされた状態である。また、第１ＮＭＯＳトランジスタＮＭ５１は、ゲート端子に電源電圧ＶＣＣが印加されているので、常にターンオンされた状態である。
半導体メモリ装置がアクティブモードまたは待機状態、即ち、ディープパワーダウン信号の反転信号ＤＰＤＢがハイレベルであるとき、第２ＮＭＯＳトランジスタＮＭ５２はターンオンされる。したがって、第３ノードＮＤ３は接地電圧ＶＳＳを有する。半導体メモリ装置がディープパワーダウンモードの場合にはディープパワーダウン信号の反転信号ＤＰＤＢがローレベルになるので、第２ＮＭＯＳトランジスタＮＭ５２もターンオフされる。
半導体メモリ装置のアクティブモードまたは待機状態の際、ターンオンされる前記第２ＰＭＯＳトランジスタＰＭ５２及び第１ＮＭＯＳトランジスタＮＭ１により第２ノードＮＤ２はデフォルト電圧を有する。即ち、第１ノードＮＤ１と第３ノードＮＤ３との間の電圧が第２ＰＭＯＳトランジスタＰＭ５２及びＮＭＯＳトランジスタＮＭ５１の動作抵抗により分配され、第２ノードＮＤ２はデフォルト電圧を有する。
第１バイアス電圧制御部Ｇ２は、第１電圧制御スイッチＳＷ＿ｉ０，ＳＷ＿ｉ２，．．．及び第２電圧制御スイッチＳＷ＿ｉ１，ＳＷ＿ｉ３，．．．を備える。
第１電圧制御スイッチＳＷ＿ｉ０，ＳＷ＿ｉ２，．．．は、温度情報生成部（図１の４２）から出力される温度センシング信号Ｐ＿ｉ０，Ｐ＿ｉ２，．．．に応じて第２ノードＮＤ２の電圧レベルを上昇または下降させる。第２ノードＮＤ２の電圧レベルの上昇または下降は、バイアス信号ＢＩＡＳのレベルを上昇または下降させるようになる。結果的に、第１電圧制御スイッチＳＷ＿ｉ０，ＳＷ＿ｉ２，．．．は、バイアス信号ＢＩＡＳのレベルを上昇または下降させる役割をする。
第１電圧制御スイッチＳＷ＿ｉ０，ＳＷ＿ｉ２，．．．は、それぞれの第１電圧制御スイッチＳＷ＿ｉ０，ＳＷ＿ｉ２，．．．に対応する温度センシング信号Ｐ＿ｉ０，Ｐ＿ｉ２，．．．がローレベルの場合に第２ノードＮＤ２の電圧レベルを上昇させるＰＭＯＳトランジスタＰＭ＿ｉ０，ＰＭ＿ｉ２，．．．を備える。また、第１電圧制御スイッチＳＷ＿ｉ０，ＳＷ＿ｉ２，．．は、それぞれの第１電圧制御スイッチＳＷ＿ｉ０，ＳＷ＿ｉ２，．．．に対応する温度センシング信号Ｐ＿ｉ０，Ｐ＿ｉ２，．．．がハイレベルの場合に第２ノードＮＤ２の電圧レベルを下降させるＮＭＯＳトランジスタＮＭ＿ｉ０，ＮＭ＿ｉ２，．．．を備える。
第２電圧制御スイッチＳＷ＿ｉ１，ＳＷ＿ｉ３，．．．は、温度情報生成部（図１の４２）から出力される温度センシング信号Ｐ＿ｉ１，Ｐ＿ｉ３，．．．に応じて第２ノードＮＤ２の電圧レベルを上昇または保持させる。第２ノードＮＤ２の電圧レベルの上昇または保持は、バイアス信号ＢＩＡＳのレベルを上昇または保持させるようになる。結果的に、第２電圧制御スイッチＳＷ＿ｉ１，ＳＷ＿ｉ３，．．．は、バイアス信号ＢＩＡＳのレベルを上昇または保持させる役割をする。
第２電圧制御スイッチＳＷ＿ｉ１，ＳＷ＿ｉ３，．．．は、それぞれの第２電圧制御スイッチＳＷ＿ｉ１，ＳＷ＿ｉ３，．．に対応する温度センシング信号Ｐ＿ｉ１，Ｐ＿ｉ３，．．がローレベルの場合に、第２ノードＮＤ２の電圧レベルを上昇させるＰＭＯＳトランジスタＰＭ＿ｉ１，ＰＭ＿ｉ３，．．を備える。
温度センシング信号Ｐ＿ｉ０，Ｐ＿ｉ１，Ｐ＿ｉ２，．．．，Ｐ＿ｉｎは、使用者の要求に従い多様な個数で設計されることができる。例えば、温度センシング信号が８個の場合にｎ＝７となる。そして、第１電圧制御スイッチはＳＷ＿ｉ０，ＳＷ＿ｉ２，ＳＷ＿ｉ４，ＳＷ＿ｉ６となり、第２電圧スイッチはＳＷ＿ｉ１，ＳＷ＿ｉ３，ＳＷ＿ｉ５，ＳＷ＿ｉ７となる。ここで、第１電圧制御スイッチの個数／第２電圧制御スイッチの個数は上述のようにそれぞれ４個／４個であることもできるが、８個／０個、７個／１個、６個／２個、５個／３個、３個／５個、２個／６個、１個／７個及び０個／８個のうちいずれか１つであることもできる。さらに、第２電圧制御スイッチの形態は、第１電圧制御スイッチの形態と同一であってもかまわない。
第１バイアス電圧制御部Ｇ２は、温度情報生成部（図１の４２）から出力される温度センシング信号Ｐ＿ｉ０−Ｐ＿ｉｎを受けてバイアス信号ＢＩＡＳの電圧を制御する。このように第１バイアス電圧制御部Ｇ２は、バイアス信号ＢＩＡＳの電圧を制御することにより、結果的にメモリセルの仮想接地端Ｖｇｎｄの電圧を制御する。
例えば、温度センシング信号の個数が８個で、温度センシング信号Ｐ＿ｉ０だけがローレベルで、温度センシング信号Ｐ＿ｉ１，Ｐ＿ｉ２は全てハイレベルの場合、即ち、温度センシング信号の組合せが‘０１１１１１１１’の場合、ＰＭＯＳトランジスタＰＭ＿ｉ０及び第１電圧制御スイッチＳＷ＿ｉ２，ＳＷ＿ｉ４，ＳＷ＿ｉ６を構成するＮＭＯＳトランジスタＮＭ＿ｉ２，ＮＭ＿ｉ４，ＮＭ＿ｉ６はターンオンされる。ここで、第１電圧制御スイッチＳＷ＿ｉ４，ＳＷ＿ｉ６及びＮＭＯＳトランジスタＮＭ＿ｉ４，ＮＭ＿ｉ６は図示していないが、第１電圧制御スイッチＳＷ＿ｉ０と同一な形態である。従って、第２ノードＮＤ２の電圧は、ＰＭＯＳトランジスタＰＭ＿ｉ０及びＮＭＯＳトランジスタＮＭ＿ｉ２，ＮＭ＿ｉ４，ＮＭ＿ｉ６の動作抵抗により第１ノードＮＤ１と第３ノードＮＤ３の間の電圧が分配されて変わるようになる。
仮に、温度センシング信号の組合せが‘０１０１１１１１’の場合であれば、ＰＭＯＳトランジスタＰＭ＿ｉ０，ＰＭ＿ｉ２及びＮＭＯＳトランジスタＮＭ＿ｉ４，ＮＭ＿ｉ６がターンオンされる。温度センシング信号の組合せが‘１０００００００’であれば、ＰＭＯＳトランジスタＰＭ＿ｉ１−ＰＭ＿ｉ７及びＮＭＯＳトランジスタＮＭ＿ｉ０がターンオンされる。
上述の例のように、温度センシング信号の組合せにおいて論理‘０’のビットの温度センシング信号を受けるＰＭＯＳトランジスタはターンオンされ、ＮＭＯＳトランジスタはターンオフされる。そして、温度センシング信号の組合せにおいて論理‘１’のビットの温度センシング信号を受けるＰＭＯＳトランジスタはターンオフされ、ＮＭＯＳトランジスタはターンオンされる。このように、温度センシング信号の組合せにおいて論理‘０’の個数及び論理‘１’の個数に従い区別されるように第２ノードＮＤ２の電圧を制御することができる。
上述のように、第１バイアス電圧制御部Ｇ２は、温度センシング信号の組合せで第２ノードＮＤ２の電圧を制御することにより、バイアス信号ＢＩＡＳのレベルを調節する。
第２バイアス電圧制御部Ｇ３は、メモリセルの待機電流テストの結果によるヒューズトリミング信号Ｐ＿ｊ０−Ｐ＿ｊｌ（左記”１”はエル）を受けてバイアス信号ＢＩＡＳのレベルを制御する。ヒューズトリミング信号Ｐ＿ｊ０−Ｐ＿ｊｌ（左記”１”はエル）はヒューズトリミング部により生成される。
第２バイアス電圧制御部Ｇ３は、ヒューズトリミング信号Ｐ＿ｊ０，Ｐ＿ｊ２，．．．を受けてバイアス信号ＢＩＡＳのレベルを上昇または下降させる第３電圧制御スイッチＳＷ＿ｊ０，ＳＷ＿ｊ２，．．．、並びに、ヒューズトリミング信号Ｐ＿ｊ１，Ｐ＿ｊ３，．．．を受けてバイアス信号ＢＩＡＳのレベルを上昇または保持させる第４電圧制御スイッチＳＷ＿ｊ１，ＳＷ＿ｊ３，．．．を備える。
第３電圧制御スイッチＳＷ＿ｊ０，ＳＷ＿ｊ２，．．．は、ヒューズトリミング信号Ｐ＿ｊ０，Ｐ＿ｊ２，．．．に応じて動作し、バイアス信号ＢＩＡＳのレベルを上昇させるためのＰＭＯＳトランジスタＰＭ＿ｊ０，ＰＭ＿ｊ２，．．．を備える。即ち、ＰＭＯＳトランジスタＰＭ＿ｊ０，ＰＭ＿ｊ２，．．．のゲート端子に印加されるヒューズトリミング信号Ｐ＿ｊ０，Ｐ＿ｊ２，．．．により、ＰＭＯＳトランジスタＰＭ＿ｊ０，ＰＭ＿ｊ２，．．．はターンオンまたはターンオフされる。ＰＭＯＳトランジスタＰＭ＿ｊ０，ＰＭ＿ｊ２，．．．がターンオンされる場合にバイアス信号ＢＩＡＳのレベルが上昇される。
また、第３電圧制御スイッチＳＷ＿ｊ０，ＳＷ＿ｊ２，．．．は、ヒューズトリミング信号Ｐ＿ｊ０，Ｐ＿ｊ２，．．．に応じて動作し、バイアス信号ＢＩＡＳのレベルを下降させるためのＮＭＯＳトランジスタＮＭ＿ｊ０，ＮＭ＿ｊ２，．．．を備える。即ち、ＮＭＯＳトランジスタＮＭ＿ｊ０，ＮＭ＿ｊ２，．．．のゲート端子に印加されるヒューズトリミング信号Ｐ＿ｊ０，Ｐ＿ｊ２，．．．により、ＮＭＯＳトランジスタＮＭ＿ｊ０、ＮＭ＿ｊ２，．．．はターンオンまたはターンオフされる。ＮＭＯＳトランジスタＮＭ＿ｊ０，ＮＭ＿ｊ２，．．．がターンオンされる場合にバイアス信号ＢＩＡＳのレベルは下降される。
第４電圧制御スイッチＳＷ＿ｊ１，ＳＷ＿ｊ３，．．は、ヒューズトリミング信号Ｐ＿ｊ１，Ｐ＿ｊ３，．．．に応じて動作するＰＭＯＳトランジスタＰＭ＿ｊ１，ＰＭ＿ｊ３，．．．を備える。即ち、ＰＭＯＳトランジスタＰＭ＿ｊ１，ＰＭ＿ｊ３，．．．のゲート端子に印加されるヒューズトリミング信号Ｐ＿ｊ１，Ｐ＿ｊ３，．．．によりＰＭＯＳトランジスタＰＭ＿ｊ１，ＰＭ＿ｊ３，．．．はターンオンまたはターンオフされる。ＰＭＯＳトランジスタＰＭ＿ｊ１，ＰＭ＿ｊ３，．．．がターンオンされる場合にバイアス信号ＢＩＡＳのレベルは上昇される。反面、ＰＭＯＳトランジスタＰＭ＿ｊ１，ＰＭ＿ｊ３，．．．がターンオフされる場合にバイアス信号ＢＩＡＳのレベルは保持される。
ヒューズトリミング信号Ｐ＿ｊ０−Ｐ＿ｊｌ（左記”１”はエル）及び第３，４電圧制御スイッチＳＷ＿ｊ０−ＳＷ＿ｊｌ（左記”１”はエル）は使用者の要求に従い多様な個数に設計されることができる。ヒューズトリミング信号の個数が８個の場合、第３電圧制御スイッチの個数／第４電圧制御スイッチの個数は８個／０個、７個／１個、６個／２個、５個／３個、４個／４個、３個／５個、２個／６個、１個／７個、及び０個／８個のうちいずれか１つに設計されることができる。また、第４電圧制御スイッチＳＷ＿ｊ１，ＳＷ＿ｊ３，．．．は、第３電圧制御スイッチＳＷ＿ｊ０，ＳＷ＿ｊ２，．．．と同一な形態に設計されてもかまわない。
ヒューズトリミング信号が８個で、組合せが‘０１１１１１１１’の場合を仮定すると、ヒューズトリミング信号Ｐ＿ｊ０だけがハイレベルなので、ＰＭＯＳトランジスタＰＭ＿ｊ０、並びに、第３電圧制御スイッチＳＷ＿ｊ２、ＳＷ＿ｊ４、ＳＷ＿ｊ６を構成するＮＭＯＳトランジスタＮＭ＿ｊ２、ＮＭ＿ｊ４、ＮＭ＿ｊ６がターンオンされる。ここで、ＮＭＯＳトランジスタＮＭ＿ｊ４、ＮＭ＿ｊ６は図示されていないが、第３電圧制御スイッチＳＷ＿ｊ０を構成するＮＭＯＳトランジスタＮＭ＿ｊ０と同一な形態である。よって、第１ノードＮＤ１と第３ノードＮＤ３との間の電圧は、ＰＭＯＳトランジスタＰＭ＿ｊ０及びＮＭＯＳトランジスタＮＭ＿ｊ２、ＮＭ＿ｊ４、ＮＭ＿Ｊ６の動作抵抗により分配される。従って、第２ノードＮＤ２の電圧レベルは変わり、バイアス信号ＢＩＡＳのレベルも変わって、結果的にメモリセルの仮想接地端Ｖｇｎｄの電圧レベルが変わることにより、待機漏れ電流が制御されるようになる。
仮に、ヒューズトリミング信号の組合せが‘００１１１１１１’であれば、ＰＭＯＳトランジスタＰＭ＿ｊ０、ＰＭ＿ｊ１及びＮＭＯＳトランジスタＮＭ＿ｊ２、ＮＭ＿ｊ４、ＮＭ＿ｊ６がターンオンされる。仮に、ヒューズトリミング信号の組合せが‘１０００００００’であれば、ＰＭＯＳトランジスタＰＭ＿ｊ１−ＰＭ＿ｊ７及びＮＭＯＳトランジスタＮＭ＿ｊ０がターンオンされる。
上述の例のように、ヒューズトリミング信号の組合せにおいて論理‘０’のビットのヒューズトリミング信号を受けるＰＭＯＳトランジスタはターンオンされ、ＮＭＯＳトランジスタはターンオフされる。そして、ヒューズトリミング信号の組合せにおいて論理‘１’のビットのヒューズセンシング信号を受けるＰＭＯＳトランジスタはターンオフされ、ＮＭＯＳトランジスタはターンオンされる。このように、ヒューズトリミング信号の組合せにおいて論理‘０’の個数及び論理‘１’の個数に従い区別されるように第２ノードＮＤ２の電圧を制御することができる。
上述のように、前記第２バイアス電圧制御部Ｇ３は、ヒューズトリミング信号の組合せにより第２ノードＮＤ２の電圧を制御することにより、バイアス信号ＢＩＡＳのレベルを調節する。
ロー電源電圧マージン保持部Ｇ４は、ロー電源電圧ディテクター（ＬＶＣＣディテクター、図１の４４）の出力信号を受ける。したがって、ロー電源電圧マージン保持部Ｇ４は、バイアス信号ＢＩＡＳのレベルがＮＭＯＳトランジスタ（図１のＮＭ１−ＮＭｎ，ＮＭ１１−ＮＭｍ）がターンオン可能な電圧レベルに上昇されるようにする。ここで、バイアス信号ＢＩＡＳのレベルは、ＮＭＯＳトランジスタＮＭ１−ＮＭｎ、ＮＭ１１−ＮＭｍが飽和領域において動作するようにする電圧レベルに上昇されるのが好ましい。この飽和領域は、ＮＭＯＳトランジスタＮＭ１−ＮＭｎ、ＮＭ１１−ＮＭｍがターンオンされた状態においてＮＭＯＳトランジスタＮＭ１−ＮＭｎ、ＮＭ１１−ＮＭｍのゲート端子の電圧が変わってもソース端子に流れる電流は変わらない領域を意味する。
ロー電源電圧ディテクター（図１の４４）は、ターゲット電圧以下の電圧を検出して出力信号ＬＶＣＣＤを出力する。
例えば、電源電圧がターゲット電圧以下の場合、ロー電圧ディテクター（図１の４４）の出力信号ＬＶＣＣｄがハイレベルになり、インバータＩＮＶ５１により出力信号ＬＶＣＣＤの反転された信号がＰＭＯＳトランジスタＰＭ５３のゲート端子に印加される。したがって、ＰＭＯＳトランジスタＰＭ５３はターンオンされて、第２ノードＮＤ２の電圧は、第１ノードＮＤ１の電圧とほぼ同じくなる。ここで、第１ノードＮＤ１の電圧は、電源電圧ＶＣＣに近い電圧なので、第２ノードＮＤ２の電圧も電源電圧ＶＣＣに近い電圧となる。よって、バイアス信号ＢＩＡＳの電圧も電源電圧ＶＣＣに近い電圧となって、ＮＭＯＳトランジスタ（図１のＮＭ１−ＮＭｎ、ＮＭ１１−ＮＭｍ）がすべてターンオンされる。従って、メモリセルの仮想接地端Ｖｇｎｄの電圧はほぼ接地電圧ＶＳＳレベルとなる。このとき、メモリセルの仮想接地端Ｖｇｎｄの電圧と接地電圧ＶＳＳとの間の電圧差は２０ｍＶ以下であることが好ましい。
このように、ロー電源電圧マージン保持部Ｇ４は、電源電圧ＶＣＣがターゲット電圧以下の場合には温度情報または工程情報にかかわらずにＮＭＯＳトランジスタ（図１のＮＭ１−ＮＭｎ、ＮＭ１１−ＮＭｍ）をすべてターンオンさせて、メモリセルの仮想接地端Ｖｇｎｄの電圧が接地電圧ＶＳＳに近くなるようにして、ロー電源電圧のマージンを確保する。従って、ロー電源電圧下での半導体メモリ装置の動作特性が悪くなる短所を補完するようになる。
仮想接地端フローティングゲートＧ５は、ディープパワーダウンモードの際にＮＭＯＳトランジスタ（図１のＮＭ１−ＮＭｎ、ＮＭ１１−ＮＭｍ）がターンオフされるようにする。即ち、仮想接地端フローティングゲートＧ５は、ディープパワーダウン信号ＤＰＤがハイレベルの場合、第２ノードＮＤ２が接地電圧ＶＳＳに近くなるようにする。バイアス信号ＢＩＡＳのレベルはローレベルとなり、ＮＭＯＳトランジスタ（図１のＮＭ１−ＮＭｎ、ＮＭ１１−ＮＭｍ）はターンオフされる。即ち、ＮＭＯＳトランジスタ（図１のＮＭ１−ＮＭｎ、ＮＭ１１−ＮＭｍ）は、遮断領域にあるようになる。
ディープパワーダウンモードの際にメモリセルの仮想接地端（Ｖｇｎｄ）は、電源電圧ＶＣＣに近くなる。なぜならば、メモリセル自体の漏れがＮＭＯＳトランジスタ（図１のＮＭ１−ＮＭｎ、ＮＭ１１−ＮＭｍ）の漏れよりも大きいからである。
このようにディープパワーダウンモードの際にメモリセルの仮想接地端Ｖｇｎｄの電圧レベルを電源電圧ＶＣＣレベルにシフトさせることにより、メモリセルの漏れ電流はほとんどゼロ電流に近く保持される。
モード転換部Ｇ６は、テストモードにおいてメモリセルの仮想接地端Ｖｇｎｄの電圧が第１電圧を有するように制御してメモリセルの待機電流テストにおける誤差を減らす。この第１電圧は接地電圧に近い電圧である。例えば、第１電圧と接地電圧ＶＳＳとの間の差は１０ｍＶ以下である。また、モード転換部Ｇ６は、待機状態において第２ノードＮＤ２の電圧をバイアス信号出力端に提供する。したがって、モード転換部Ｇ６は、待機状態においてバイアス信号出力端のバイアス信号ＢＩＡＳを仮想接地制御部Ｖ＿Ｃ１，Ｖ＿Ｃ２に提供する。モード転換部Ｇ６は、ＮＯＲゲートＮＯＲ５１、インバータＩＮＶ５２、第１伝送ゲートＧＴ５１、及び第２伝送ゲートＧＴ５２を備える。
ＮＯＲゲートＮＯＲ５１は、バーンインテストイネーブル信号ＢＩ及び待機電流テストイネーブル信号ＤＦＴＩｓｂを受ける。参照符号ＤＦＴＩｓｂは、待機電流テストイネーブル信号ＤＦＴＩｓｂの反転信号である。半導体メモリ装置の正常的な動作モードであるノーマルモードにおいては、バーンインテストイネーブル信号ＢＩ及び待機電流テストイネーブル信号ＤＦＴＩｓｂはローレベルである。バーンインテストまたは待機電流テストの際、バーンインテストイネーブル信号ＢＩまたは待機電流テストイネーブル信号ＤＦＴＩｓｂはハイレベルである。
待機電流テストにおいて、ＮＯＲゲートＮＯＲ５１の出力はローレベルなので、伝送ゲートＧＴ５１はターンオフされ伝送ゲートＧＴ５２はターンオンされる。したがって、バイアス信号ＢＩＡＳの電圧は電源電圧ＶＣＣに近くなって、ＮＭＯＳトランジスタ（図１のＮＭ１−ＮＭｎ、ＮＭ１１−ＮＭｍ）は全てターンオンされ、メモリセルの仮想接地端Ｖｇｎｄの電圧と接地電圧ＶＳＳとの間の差は減少する。メモリセルの仮想接地端Ｖｇｎｄの電圧と接地電圧ＶＳＳとの差が減少してメモリセルの仮想接地端Ｖｇｎｄが接地電圧ＶＳＳに近い電圧となった状態において、待機電流テストが行われる。したがって、モード転換部Ｇ６は待機電流テストの際にメモリセルの仮想接地端Ｖｇｎｄの電圧が可変電圧でなく固定電圧（第１電圧）になるようにする。
メモリセルの仮想接地端Ｖｇｎｄの電圧と接地電圧ＶＳＳとの差が大きくなると、メモリセルの待機電流テストは不正確になりうる。従って、仮想接地端Ｖｇｎｄの電圧と接地電圧ＶＳＳとの差を減少させてメモリセルの待機電流テストを行うことにより、メモリセルの待機電流テストの誤差を減少させることができる。仮想接地端Ｖｇｎｄの電圧と接地電圧ＶＳＳの間の電圧差は１０ｍＶ以下であることが好ましい。
バーンインテストも待機電流テストでのそれと同様に、メモリセルの仮想接地端Ｖｇｎｄの電圧は可変電圧でなく接地電圧ＶＳＳに近い電圧となった状態において行われる。
図３Ａ及び図３Ｂは図１における温度情報信号を生成する温度情報生成部４２の一例を示す回路図であって、図３Ａは温度センサーで、図３Ｂはセンサー出力信号制御部である。
図３Ａを参照すると、温度センサーは、イネーブル信号ＥＮＢを受けて電源電圧ＶＣＣを伝達するＰＭＯＳトランジスタＰＭ６１、センシング温度電圧ＯＴａがゲート端子に印加されるＰＭＯＳトランジスタＰＭ６２、及び、基準電圧０ｒｅｆがゲート端子に印加されるＰＭＯＳトランジスタＰＭ６３，ＰＭ６４を含む。また、温度センサーは、ＰＭＯＳトランジスタＰＭ６４とＮＭＯＳトランジスタＮＭ６３の共通ドレイン端子の電圧が共通に印加されて駆動されるＮＭＯＳトランジスタＮＭ６１，ＮＭ６２，ＮＭ６３を含む。また、温度センサーは、クロックコーディング信号Ｔ０，Ｔ２０，Ｔ４０，．．．，Ｔｘが印加されるＮＭＯＳトランジスタＮＭ６４，ＮＭ６５，ＮＭ６６，ＮＭ６７及び抵抗部Ｒ６２を含み、ＮＭＯＳトランジスタＮＭ６２，ＮＭ６３の下部にそれぞれダイオードＤ６１，Ｄ６２が連結される。
ＰＭＯＳトランジスタＰＭ６１は、イネーブル信号ＥＮＢを受けて電源電圧ＶＣＣをＰＭＯＳトランジスタＰＭ６２，ＰＭ６３，ＰＭ６４に伝達する。
ＰＭＯＳトランジスタＰＭ６２は、センシング温度電圧ＯＴａにより制御されて電源電圧ＶＣＣを一方向のみに伝達する。ＰＭＯＳトランジスタＰＭ６２は、センシング温度電圧０Ｔａがローレベルからハイレベルになる場合にターンオンされる。
ＰＭＯＳトランジスタＰＭ６３，ＰＭ６４の動作もＰＭＯＳトランジスタＰＭ６２の動作と類似である。即ち、ＰＭＯＳトランジスタＰＭ６３，ＰＭ６４は、基準電圧０ｒｅｆにより制御されて電源電圧ＶＣＣを一方向のみに伝達し、基準電圧０ｒｅｆがローレベルからハイレベルになる場合にターンオフされる。
ＰＭＯＳトランジスタＭＰ６４とＮＭＯＳトランジスタＮＭ６３の共通ドレイン端子の電圧がローレベルからハイレベルになると、ＮＭＯＳトランジスタＮＭ６１，ＮＭ６２，ＮＭ６３はターンオンされて電源電圧ＶＣＣを次の端に伝達する。
ＮＭＯＳトランジスタＮＭ６１と抵抗部Ｒ６２の間の電圧はＶａに定義され、抵抗部Ｒ６２を流れる電流はＩａに定義される。
抵抗部Ｒ６２は、クロックコーディング信号Ｔ０、Ｔ２０，Ｔ４０，．．，Ｔｘにより大きさが調節される。したがって、ＮＭＯＳトランジスタＮＭ６１と抵抗部Ｒ６２との間の電圧Ｖａはｍクロックコーディング信号Ｔ０，Ｔ２０，Ｔ４０，．．．，Ｔｘにより変化される。
例えば、−２０℃〜１４０℃の範囲を８個の区間に分けると（この場合、Ｔｘ＝Ｔ１４０，Ｐ＿ｉｎ＝Ｐ＿ｉ７となる）、−２０℃〜０℃区間（−２０℃より高く−０℃より低い区間、以下同様）に対するクロックコーディング信号はＴ４０、０℃〜２０℃区間に対するクロックコーディング信号はＴ２０、２０℃〜４０℃区間に対するクロックコーディング信号はＴ４０、４０℃〜６０℃区間に対するクロックコーディング信号はＴ６０、６０℃〜８０℃区間に対するクロックコーディング信号はＴ８０、８０℃〜１００℃区間に対するクロックコーディング信号はＴ１００、１００℃〜１２０℃区間に対するクロックコーディング信号はＴ１２０、１２０℃〜１４０℃区間に対するクロックコーディング信号はＴ１４０である。
例えば、−２０℃〜０℃に対するクロックコーディング信号Ｔ０が印加される場合にはＮＭＯＳトランジスタＮＭ６４だけがターンオンされ、残りのＮＭＯＳトランジスタＮＭ６５，ＮＭ６６，ＮＭ６７はターンオフされる。従って、抵抗部Ｒ６２の抵抗が減って電流Ｉａは増加する。このようにセンシング温度電圧ＯＴａはクロックコーディング信号に従い変化する。
一方、ダイオードＤ６１とダイオードＤ６２の電流駆動能力の比はＭ：１である。そこで、ダイオードＤ６１に流れる電流Ｉｒは以下のようである。
Ｉｒ＝（ｋＴ／ｑ）ｌｎＭ／Ｒ
ダイオードＤ６１に流れる電流Ｉｒは電流駆動能力比Ｍと絶対温度Ｔに比例し、抵抗Ｒ６０と電荷量ｑには反比例することがわかる。前記電流Ｉｒの値に従い基準電圧Ｑｒｅｆが計算される。
温度センサーにおけるセンシング温度電圧０Ｔａと基準電圧０ｒｅｆは図３Ｂに示したセンサー出力信号制御部に提供される。
図３Ｂを参照すると、センサー出力信号制御部は、温度センサーから出力されるセンシング温度電圧０Ｔａと基準電圧０ｒｅｆを比較するための比較部６１を備える。また、センサー出力信号制御部は、イネーブル信号ＥＮにより制御される１つのＮＭＯＳトランジスタとイネーブル信号ＥＮＢにより制御される１つのＰＭＯＳトランジスタとで構成されて、比較部６１から提供された信号を次の端に伝送する伝送ゲート６２を備える。また、センサー出力信号制御部は、伝送ゲート６２から伝送された信号を反転及びラッチするラッチ部６３を備える。また、センサー出力信号制御部は、イネーブル信号ＥＮＢにより制御される１つのＮＭＯＳトランジスタとイネーブル信号ＥＮにより制御される１つのＰＭＯＳトランジスタとで構成され、ラッチ部６３の出力信号を次段に伝送する伝送ゲート６４を備える。また、センサー出力信号制御部は、伝送ゲート６４から伝送された信号をラッチするラッチ部６５を備える。
センサー出力信号制御部は、イネーブル信号ＥＮＢがローレベルとなって、温度センサーが作動される間は伝送ゲート６２だけがターンオンされる。したがって、ラッチ部６３は、比較部６１から出力された信号をラッチする。その後、イネーブル信号ＥＮＢがハイレベルになると、伝送ゲート６２はターンオフされ、伝送ゲート６４がターンオンされる。したがって、ラッチ部６３によりラッチされた信号が温度センシング信号Ｐ＿ｉｘとして第１バイアス電圧制御部（図２ＢのＧ２）に提供される。
このように、図３Ａの温度センサー部は、イネーブル信号ＥＮＢによりイネーブルされ、クロックコーディング信号Ｔ０，Ｔ２０，Ｔ４０，．．，Ｔｘを受けてセンシング温度電圧０Ｔａと基準電圧０ｒｅｆを出力する。そして、図３Ｂのセンサー出力信号制御部は、センシング温度電圧０Ｔａと基準電圧０ｒｅｆを印加されて温度センシング信号Ｐ＿ｉｘを出力する。
図３Ａ及び図３Ｂに示した温度センサー及びセンサー出力信号制御部は、本発明における温度情報生成部（図１の４２）の一例を示したものに過ぎない。従って、本発明における温度情報生成部（図１の４２）は多様な形態に具現できる。
図４は図１におけるヒューズトリミング信号Ｐ＿ｉｘを生成するためのヒューズトリミング部を示す回路図である。
図４を参照すると、ヒューズトリミング部は、ウェハレベルテスト経路７１及びヒューズトリミング信号生成経路７２を備える。ウェハレベルテスト経路７１は、インバータＩＮＶ７１，ＩＮＶ７２で構成されたバッファ部７３、及び、第１ヒューズＦ１を備える。ウェハレベルテスト経路７１には、ウェハ状態において、待機電流テストの際に印加されるテスト信号Ｓ＿ｊｘが印加される。テスト信号Ｓ＿ｊｘは、チップ内のパッドを通じて印加されることができる。バッファ部７３は、テスト信号Ｓ＿ｊｘを受けて、その信号をバッファーリングする。バッファ部７３によりバッファーリングされた信号Ｐ＿ｊｘは、第２バイアス電圧制御部（図２ＢのＧ３）に提供される。第１ヒューズＦ１は、テスト信号Ｓ＿ｊｘの入力端とバッファ部７３との間に配置され、待機電流テストの以後には切断される。
ヒューズトリミング信号生成経路７２は、パワーリセット信号ＰＷＲＥＳＥＴにより制御されるＰＭＯＳトランジスタＰＭ７２及びＮＭＯＳトランジスタＮＭ７５、ＮＭＯＳトランジスタＮＭ７５及びＰＭＯＳトランジスタＰＭ７２の共通ドレイン端子の信号を受けて反転させるインバータＩＮＶ７３、及び、インバータＩＮＶ７３の出力信号を反転させるインバータＩＮＶ７４を備える。また、ヒューズトリミング信号生成経路７２は、ＮＭＯＳトランジスタＮＭ７５とドレイン端子及びソース端子を共有し、インバータＩＮＶ７３の出力信号がゲート端子に印加されるＮＭＯＳトランジスタＮＭ７６を備える。また、ヒューズトリミング信号生成経路７２は、インバータＩＮＶ７４の出力信号により制御されるＰＭＯＳトランジスタＰＭ７１及びＮＭＯＳトランジスタＮＭ７５を備える。ＰＭＯＳトランジスタＰＭ７１及びＮＭＯＳトランジスタＮＭ７５の共通ドレイン端子はバッファ部７３の入力端に連結される。ＰＭＯＳトランジスタＰＭ７２のソース端子及びＰＭＯＳトランジスタＰＭ７１のソース端子には電源電圧ＶＣＣが印加される。ＮＭＯＳトランジスタＮＭ７５及びＮＭＯＳトランジスタＮＭ７６の共通ソース端子は接地される。ＮＭＯＳトランジスタＮＭ７１のソース端子は接地される。ＰＭＯＳトランジスタＰＭ７２のドレイン端子とインバータＩＮＶ７３との間には第２ヒューズＦ２が連結される。ＰＭＯＳトランジスタＰＭ７１とＮＭＯＳトランジスタＮＭ７１は、テスト信号Ｓ＿ｊｘの印加の際にＰＭＯＳトランジスタＰＭ７１及びＮＭＯＳトランジスタＮＭ７１の影響を少なく受けるようにするため、小さい幅と長い長さを有するトランジスタのほうが好ましい。
パワーリセット信号ＰＷＲＥＳＥＴは、一定電圧レベルに上昇した後に内部電圧レギュレータの出力電圧より低い電圧でローレベルに下降する特徴を有する信号である。第２ヒューズＦ２は、メモリセルの待機電流テストの結果に依存してトリミングされる。
バッファ部７３は印加されるパワーリセット信号ＰＷＲＥＳＥＴに応じて生成された信号、即ち、ＰＭＯＳトランジスタＰＭ７１及びＮＭＯＳトランジスタＮＭ７１の共通ドレイン端子の出力信号をバッファーリングする。したがって、バッファ部７３は、ヒューズトリミング信号Ｐ＿ｊｘを第２バイアス電圧制御部（図２ＢのＧ３）に提供する。
以下、第２ヒューズＦ２のトリミングの例を説明する。
メモリセルの待機電流テストの結果が基準値以上の場合には、バイアス信号ＢＩＡＳのレベルは下降されるべきである。なぜならば、アクティブ領域においてＮＭＯＳトランジスタ（図１のＮＭ１−ＮＭｎ、ＮＭ１１−ＮＭｍ）のゲート端子電圧であるバイアス信号ＢＩＡＳのレベルが下降されることにより、メモリセルの仮想接地端Ｖｇｎｄのレベルはシフトされ、その結果、メモリセルの待機電流漏れを減少させることができるからである。半面、メモリセルの待機電流テストの結果が基準値未満の場合には、バイアス信号ＢＩＡＳのレベルは上昇されるようになる。なぜならば、アクティブ領域においてＮＭＯＳトランジスタ（図１のＮＭ１−ＮＭｎ、ＮＭ１１−ＮＭｍ）のゲート端子電圧であるバイアス信号ＢＩＡＳのレベルが高くなってメモリセルの仮想接地端Ｖｇｎｄのレベルが低くなっても、メモリセルの待機電流漏れが基準値未満になる可能性があるからである。ここで、アクティブ領域は、前述したように、ＭＯＳトランジスタのゲート端子の電流に従いソース端子の電流が変化する動作領域である。
例えば、メモリセルの待機電流テストの結果が基準値以上の場合に、第２ヒューズＦ２は切断される。したがって、ＰＭＯＳトランジスタＰＭ７１はターンオンされて前記ヒューズトリミング信号Ｐ＿ｊｘはハイレベルとなる。
反面、メモリセルの待機電流テストの結果が基準値未満の場合に第２ヒューズＦ２は切断されない。したがって、パワーリセット信号ＰＷＲＥＳＥＴによりＰＭＯＳトランジスタＰＭ７２はターンオンされ、ＮＭＯＳトランジスタＮＭ７１もターンオンされる。従って、ヒューズトリミング信号Ｐ＿ｊｘはローレベルとなる。
このような方法により図２Ｂにおけるヒューズトリミング信号Ｐ＿ｊ０−Ｐ＿ｊ１（左記”１”はエル）が生成される。
図５は図１におけるロー電源電圧ディテクター４４の一例を示す回路図である。図５を参照すると、印加される電源電圧ＶＣＣは、第１抵抗Ｒ８２及び第２抵抗Ｒ８４により分配され、分配電圧ＩＮａは比較部８４の陰の入力端子に印加される。比較部８４の正の入力端子には基準電圧発生器８２で発生した基準電圧ＩＮｂが印加される。
比較部８４は、分配電圧ＩＮａと基準電圧ＩＮｂとを比較し、その結果に従う出力信号ＬＶＣＣＤを出力する。もし、電源電圧ＶＣＣが上昇すると、分配電圧ＩＮａも増加して分配電圧ＩＮａと基準電圧ＩＮｂとを比較する比較部８４は、ローレベルの信号を出力する。即ち、出力信号ＬＶＣＣＤはローレベルである。
反面、電源電圧ＶＣＣが低くなると分配電圧ＩＮａも低くなり、基準電圧ＩＮｂよりも分配電圧ＩＮａが低くなるポイントが検出される。このように、基準電圧ＩＮｂよりも分配電圧ＩＮａが低くなるポイントがロー電圧検出ポイントであって、これらを比較する比較部８４はハイレベルの信号を出力する。即ち、出力信号ＬＶＣＣＤはハイレベルである。この場合の電源電圧がターゲット電圧となる。
ロー電源電圧ＬＶＣＣ以下の電圧ではハイレベルの出力信号ＬＶＣＣＤは、ロー電源電圧マージン保持部（図２ＢのＧ４）のインバータＩＮＶ５１に印加されて反転される。出力信号ＬＶＣＣＤの反転信号は、ロー電源電圧マージン保持部Ｇ４に印加されてＰＭＯＳトランジスタ（図２ＢのＰＭ５３）をターンオンさせる。以後の動作については、前述の図１を参照して説明されたので省略する。
図６は図１のブロック制御信号ＢＬＫ＿ｆ１、ＢＬＫ＿ｆ２及びサブワードラインＳＷＬ１，ＳＷＬ２，．．．，ＳＷＬｎのイネーブル／ディスエーブルタイミングを説明するためのブロック図で、図７は図６におけるブロック制御信号及びサブワードラインのイネーブル／ディスエーブルタイミングを説明するためのタイミング図である。
図６を参照すると、メモリセルアレイＭＣＡ１，ＭＣＡ２におけるメモリセルに連結されたサブワードラインＳＷＬ１，ＳＷＬ２，．．．，ＳＷＬｎをイネーブルさせるローデコーダーＸＤＥＣ，ＸＤ１，ＸＤ２、メモリセルアレイＭＣＡ１，ＭＣＡ２におけるメモリセルに連結されたビットライン（図示せず）をイネーブルさせるコラムデコーダーＹＤＥＣ，ＹＤ１，ＹＤ２、及び、メモリセルアレイＭＣＡ１，ＭＣＡ２におけるメモリセルの仮想接地端Ｖｇｎｄの電圧を制御するための仮想接地制御部Ｖ＿Ｃ１，Ｖ＿Ｃ２が図示される。
図６及び図７を参照すると、仮想接地制御部Ｖ＿Ｃ１，Ｖ＿Ｃ２に印加されてアクティブの際に仮想接地端Ｖｇｎｄの電圧が接地電圧ＶＳＳになるようにするブロック制御信号（ＢＬＫ＿ｆｎ；ｎ＝１，２）のイネーブル時点は、ローデコーダーＸＤ１，ＸＤ２の選択信号（図６のＢＬＫ＿ｘｓｌ、ＢＬＫ＿ｘｓ２または図７のＢＬＫ＿ｓｎ）のイネーブル時点またはコラムデコーダー（ＹＤ１，ＹＤ２）の選択信号（図６のＢＬＫ＿ｙｓ１、ＢＬＫ＿ｙｓ２または図７のＢＬＫ＿ｓｎ）のイネーブル時点よりも先である。また、ブロック制御信号（ＢＬＫ＿ｆｎ；ｎ＝１，２）のイネーブル時点は、サブワードライン（図６のＳＷＬ１，ＳＷＬ２，．．．，ＳＷＬｎまたは図７のＳＷＬ）のイネーブル時点よりも先である。また、ブロック制御信号（ＢＬＫ＿ｆｎ；ｎ＝１，２）のディスエーブル時点は、ローデコーダーＸＤ１，ＸＤ２の選択信号（図６のＢＬＫ＿ｘｓｌ、ＢＬＫ＿ｘｓ２または図７のＢＬＫ＿ｓｎ）のディスエーブル時点またはコラムデコーダーＹＤ１，ＹＤ２の選択信号（図６のＢＬＫ＿ｙｓ１，ＢＬＫ＿ｙｓ２または図７のＢＬＫ＿ｓｎ）のディスエーブル時点よりも先である。また、ブロック制御信号（ＢＬＫ＿ｆｎ；ｎ＝１，２）のディスエーブル時点は、サブワードライン（図６のＳＷＬ，ＳＷＬ２，．．．，ＳＷＬｎまたは図７のＳＷＬ）のディスエーブル時点よりも先である。
従って、アクティブモードの際にサブワードラインＳＷＬ，ＳＷＬ２，．．．，ＳＷＬｎのうちいずれひとつがイネーブルされる前に前記仮想接地端Ｖｇｎｄが接地電圧ＶＳＳを有することにより、半導体メモリ装置の速度遅延または動作エラーが低減される。
また、本発明による待機電流低減回路を有する半導体メモリ装置の待機状態において、サブワードラインＳＷＬは接地電圧ＶＳＳを有し、メモリセルを構成するアクセストランジスタのソース端子（ビットラインに連結された端子をドレイン端子としてみる場合）は仮想接地端Ｖｇｎｄの電圧を有する。従って、負のＶｇｓ（Ｖｇｓはゲート端子とソース端子の間の電圧差）が形成されることにより、待機の際にビットラインへの漏れ電流が減少する。
図８ないし図１０は、半導体メモリ装置内において図１の仮想接地制御部Ｖ＿Ｃ１，Ｖ＿Ｃ２の配置構造を説明するためのブロック図である。図８は仮想接地制御部Ｖ＿Ｃ１，Ｖ＿Ｃ２がメモリセルアレイＭＣＡ１，ＭＣＡ２とコラムデコーダーＹＤ１，ＹＤ２の間に配置される構造で、図９は従来のメモリセルアレイＭＣＡ１，ＭＣＡ２の領域内に配置される構造で、図１０はメモリセルアレイＭＣＡ１，ＭＣＡ２を基準にコラムデコーダーＹＤ１，ＹＤ２が配置される反対方向に配置される構造である。
上述の例のように、仮想接地制御部Ｖ＿Ｃ１，Ｖ＿Ｃ２は、半導体メモリ装置内の多様な領域に配置されてメモリセルの仮想接地端Ｖｇｎｄの電圧を制御することができる。
図１１は本発明の待機電流低減回路を有する半導体メモリ装置における工程条件及び温度条件に従うバイアス信号ＢＩＡＳのレベルを示すグラフである。
図１１を参照すると、ｇ１は温度によるバイアス信号ＢＩＡＳのレベルを示すグラフで、ｇ２は工程ばらつきによるバイアス信号ＢＩＡＳのレベルを示すグラフである。
バイアス信号ＢＩＡＳのレベルはディープパワーダウンモードＤＰＤにおいて接地電圧ＶＳＳに近い電圧である。ディープパワーダウンモードＤＰＤにおいては工程条件及び温度条件にかまわずにバイアス信号ＢＩＡＳのレベルが接地電圧ＶＳＳに近い電圧として一定である。また、バイアス信号ＢＩＡＳのレベルはバーンインテストモードＢＩまたはロー電源電圧ＬＶＣＣ或いは待機漏れ電流テストモードの場合に最大となる。これらの場合にも工程条件及び温度条件にかかわらずに前記バイアス信号ＢＩＡＳのレベルは接地電圧ＶＳＳに近い電圧レベルとして一定である。
グラフｇ１を参照すると、温度が高くなるほど前記バイアス信号ＢＩＡＳのレベルは低くなり、その結果、メモリセルの仮想接地端Ｖｇｎｄの電圧が高くなって待機電流は減らすようになる。反面、温度が低くなるほど、前記バイアス信号ＢＩＡＳのレベルは高くなる。温度が低くなるほど、待機電流は少なくなる。従って、メモリセルの仮想接地端Ｖｇｎｄの電圧もそれほどもっと低くなることにより、バイアス信号ＢＩＡＳのレベルが高くなっても待機電流は基準値よりも低くなることができる。
グラフｇ２を参照すると、工程ばらつきによるメモリセルの待機電流テストの結果、待機電流の高い場合にはバイアス信号ＢＩＡＳのレベルは高くなる。それで、メモリセルの仮想接地端Ｖｇｎｄの電圧は低くなって待機電流は減らすようになる。反面、待機電流が低い場合にはバイアス信号ＢＩＡＳのレベルは高くなる。バイアス電圧レベルは待機電流の低い場合には前記バイアス電圧レベルが高くなっても、待機電流の基準値よりも低くなるマージンを有する。従って、バイアス電圧レベルがマージン範囲内で高くなっても待機電流は基準値よりも低くなることができる。
このように、本発明の待機電流低減回路を有する半導体メモリ装置はメモリセルの仮想接地端Ｖｇｎｄの電圧を制御することにより、待機電流を減らすことができる。
図１２は本発明の待機電流低減回路を有する半導体メモリ装置におけるチップ別の待機電流の分布を示すグラフである。
図１２を参照すると、ｇ３はメモリセルの仮想接地端Ｖｇｎｄを制御する以前の待機電流の分布を示すグラフで、ｇ４はメモリセルの仮想接地端Ｖｇｎｄを本発明の待機電流低減回路で制御した以後の待機電流のグラフである。
図１２に示すように、本発明の待機電流低減回路でメモリセルの仮想接地端Ｖｇｎｄの電圧を制御した以後の待機電流は、メモリセルの仮想接地端Ｖｇｎｄを制御する以前の待機電流に比べ顕著に減少されることがわかる。
上述したように、本発明の待機電流低減回路を有する半導体メモリ装置は、待機状態においてメモリセルの仮想接地端Ｖｇｎｄを制御することにより、待機電流を顕著に減らすことができる。特に、温度に関する情報または工程に関する情報を反映してメモリセルの仮想接地端Ｖｇｎｄを制御することにより、待機電流を顕著に減らすことができる。
上述したように、本発明の待機電流低減回路及びこれを備えた半導体メモリ装置は、前記実施例に限定されず、本発明の基本思想を外れない範囲内で多様に設計され且つ応用可能なのは本発明の属する技術分野で通常の知識を有したものにとっては自明な事実のことであるだろう。
本発明の一実施例による待機電流低減回路を備える半導体メモリ装置の概略図である。 図１におけるバイアス信号生成部の構成図である。 図２Ａの詳細回路図である。 図１における温度情報信号を生成する温度情報生成部の一例を示す回路図である。 図１における温度情報信号を生成する温度情報生成部の一例を示す回路図である。 図１におけるヒューズトリミング信号を生成するためのヒューズトリミング部を示す回路図である。 図１におけるロー電源電圧ディテクターの一例を示す回路図である。 図１のブロック制御信号及びサブワードラインのイネーブル／ディスエーブルタイミングを説明するためのブロック図である。 図１のブロック制御信号及びサブワードラインのイネーブル／ディスエーブルタイミングを説明するためのタイミング図である。 半導体メモリ装置内で図１の接地電圧制御部の配置構造を説明するためのブロック図である。 半導体メモリ装置内で図１の接地電圧制御部の配置構造を説明するためのブロック図である。 半導体メモリ装置内で図１の接地電圧制御部の配置構造を説明するためのブロック図である。 本発明の待機電流低減回路を有する半導体メモリ装置における工程条件及び温度条件に従うバイアス信号の電圧レベルを示すグラフである。 本発明の待機電流低減回路を有する半導体メモリ装置におけるチップ別の待機漏れ電流の分布を示すグラフである。 ディープパワーダウンモードの進入、ディープパワーダウンモードの終了の一例を示すタイミング図である。 ディープパワーダウンモードの進入、ディープパワーダウンモードの終了の一例を示すタイミング図である。 ＳＲＡＭにおける待機漏れ電流を説明するための回路図である。 従来のＳＲＡＭの一例を示す回路図である。
符号の説明
４０：バイアス信号生成部
４１：内部電圧レギュレータ
４２：温度情報生成部
４３：工程情報生成部
４４：ＬＶＣＣディテクター
４５：ＤＰＤセッティング部
ＸＤ１，ＸＤ２：ローデコーダー
ＭＣＡ１，ＭＣＡ２：メモリセルアレイ
ＢＩＡＳ：バイアス信号
Ｖｇｎｄ：接地連結端（仮想接地端）
Ｖ＿Ｃ１，Ｖ＿Ｃ２：接地電圧制御部（仮想接地制御部）
Ｂ＿Ｃ１，Ｂ＿Ｃ２：ブロック制御部
ＮＭ１−ＮＭｎ、ＮＭ１１−ＮＭｍ：ＮＭＯＳトランジスタ
ＢＬＫ＿ｆ１、ＢＬＫ＿ｆ２、ＢＬＫ＿ｆｎ：ブロック制御信号
Ｐ＿ｉｘ，Ｐ＿ｉ０−Ｐ＿ｉｎ：温度センシング信号
ＤＰＤ：ディープパワーダウン信号
Ｐ＿ｉｘ，Ｐ＿ｊ０−Ｐ＿ｊｌ：ヒューズトリミング信号
ＤＦＴＩｓｂ：待機電流テストイネーブル信号
ＢＩ：バーンインテストイネーブル信号
Ｇ１：デフォルト電圧セッティング部
Ｇ２：第１バイアス電圧制御部
Ｇ３：第２バイアス電圧制御部
Ｇ４：ロー電源電圧マージン保持部
Ｇ５：接地連結端フローティングゲート（仮想接地端フローティングゲート）
Ｇ６：モード転換部
６１，８４：比較部
６３，６５：ラッチ部
６２，６４：伝送ゲート
Ｆ１：第１ヒューズ
Ｆ２：第２ヒューズ
ＰＷＲＥＳＥＴ：パワーリセット信号
７１：ウェハレベルテスト経路
７２：ヒューズトリミング信号生成経路
７３：バッファ部
８２：基準電圧発生器
ＹＤ１，ＹＤ２：コラムデコーダー
ＢＬＫ＿ｘｓｌ、ＢＬＫ＿ｘｓ２：ローデコーダーの選択信号
ＢＬＫ＿ｙｓ１、ＢＬＫ＿ｙｓ２：コラムデコーダーの選択信号

Claims (28)

  1. 半導体メモリ装置における待機電流低減回路において、
    待機電流テストの結果信号に従い設定されたレベルを有するバイアス信号を生成するバイアス信号生成部と、
    前記半導体メモリ装置内のメモリセルの接地連結端と接地端との間に動作的に接続され、前記半導体メモリ装置の待機状態において前記設定されたバイアス信号のレベルに応じて前記接地連結端と接地端との間に流れる待機電流の大きさを調節する接地電圧制御部と、を備え、
    前記バイアス信号生成部は、アクティブモードのときに第１ノードに電源電圧を提供し、ディープパワーダウンモードのときにターンオフされる第１ＰＭＯＳトランジスタと、
    アクティブモードのときに前記バイアス信号の出力端の第２ノードにデフォルト電圧を提供する第２ＰＭＯＳトランジスタ及び第１ＮＭＯＳトランジスタと、
    アクティブモードのときに第３ノードに接地電圧を提供し、ディープパワーダウンモードのときにターンオフされる第２ＮＭＯＳトランジスタを有するデフォルト電圧セッティング部と、を備える
    ことを特徴とする待機電流低減回路。
  2. 前記待機電流テストは前記待機状態における漏れ電流を測定するテストである
    ことを特徴とする請求項１に記載の待機電流低減回路。
  3. 前記接地電圧制御部は前記設定されたバイアス信号のレベルに応じて動作する少なくとも１つのＮＭＯＳトランジスタを備える
    ことを特徴とする請求項１に記載の待機電流低減回路。
  4. 前記バイアス信号生成部はターゲット電圧以下の電源電圧を検出するロー電源電圧ディテクターの出力信号を受けて、前記ターゲット電圧以下の電源電圧で前記ＮＭＯＳトランジスタをターンオンさせる
    ことを特徴とする請求項３に記載の待機電流低減回路。
  5. 前記バイアス信号生成部はディープパワーダウンモードのときにディープパワーダウン信号を受けて前記接地連結端をフローティング状態にさせる
    ことを特徴とする請求項１に記載の待機電流低減回路。
  6. 前記接地電圧制御部はアクティブモードの際にブロック制御信号を受信して前記接地連結端が接地電圧を有するようにするブロック制御部をさらに備える
    ことを特徴とする請求項１に記載の待機電流低減回路。
  7. 前記ブロック制御部は前記ブロック制御信号がゲート端子に印加されるＮＭＯＳトランジスタを備える
    ことを特徴とする請求項６に記載の待機電流低減回路。
  8. 半導体メモリ装置における待機電流低減回路において、
    温度センサーから出力される温度センシング信号に従い設定されたレベルを有するバイアス信号を生成するバイアス信号生成部と、
    前記半導体メモリ装置内のメモリセルの接地連結端と接地端との間に動作的に接続され、前記半導体メモリ装置の待機状態において前記設定されたバイアス信号のレベルに応じて前記接地連結端と接地端との間に流れる待機電流の大きさを調節する接地電圧制御部と、を備え、
    前記バイアス信号生成部は、アクティブモードのときに第１ノードに電源電圧を提供し、ディープパワーダウンモードのときにターンオフされる第１ＰＭＯＳトランジスタと、
    アクティブモードのときに前記バイアス信号の出力端の第２ノードにデフォルト電圧を提供する第２ＰＭＯＳトランジスタ及び第１ＮＭＯＳトランジスタと、
    アクティブモードのときに第３ノードに接地電圧を提供し、ディープパワーダウンモードのときにターンオフされる第２ＮＭＯＳトランジスタを有するデフォルト電圧セッティング部と、を備える
    ことを特徴とする待機電流低減回路。
  9. 前記バイアス信号生成部は前記温度センシング信号に従い前記バイアス信号の電圧レベルが変更されるように制御するバイアス電圧制御部を備える
    ことを特徴とする請求項８に記載の待機電流低減回路。
  10. 前記接地電圧制御部は前記設定されたバイアス信号のレベルに応じて動作する少なくとも１つのＮＭＯＳトランジスタを備える
    ことを特徴とする請求項８に待機電流低減回路。
  11. 前記バイアス信号生成部はターゲット電圧以下の電源電圧を検出するロー電源電圧ディテクターの出力信号を受けて、前記ターゲット電圧以下の電源電圧で前記ＮＭＯＳトランジスタをターンオンさせる
    ことを特徴とする請求項１０に記載の待機電流低減回路。
  12. 前記バイアス信号生成部はディープパワーダウンモードのときにディープパワーダウン信号を受けて前記接地連結端をフローティング状態にさせる
    ことを特徴とする請求項８に記載の待機電流低減回路。
  13. 半導体メモリ装置において、
    温度センサーから出力される温度センシング信号及び待機電流テストの結果信号に従い設定されたレベルを有するバイアス信号を生成するバイアス信号生成部と、
    前記半導体メモリ装置内のメモリセルの接地連結端と接地端との間に動作的に接続され、前記半導体メモリ装置の待機状態において前記設定されたバイアス信号のレベルに応じて前記接地連結端と接地端との間に流れる待機電流の大きさを調節する接地電圧制御部と、を備え、
    前記バイアス信号生成部は、アクティブモードのときに第１ノードに電源電圧を提供し、ディープパワーダウンモードのときにターンオフされる第１ＰＭＯＳトランジスタと、
    アクティブモードのときに前記バイアス信号の出力端の第２ノードにデフォルト電圧を提供する第２ＰＭＯＳトランジスタ及び第１ＮＭＯＳトランジスタと、
    アクティブモードのときに第３ノードに接地電圧を提供し、ディープパワーダウンモードのときにターンオフされる第２ＮＭＯＳトランジスタを有するデフォルト電圧セッティング部と、を備える
    ことを特徴とする半導体メモリ装置。
  14. 前記バイアス信号生成部は前記温度センシング信号を受けて前記バイアス信号のレベルを制御する第１バイアス電圧制御部を備える
    ことを特徴とする請求項１３に記載の半導体メモリ装置。
  15. 前記第１バイアス電圧制御部は、前記温度センシング信号に応じて前記バイアス信号のレベルが上昇または下降されるようにする第１電圧制御スイッチと、
    前記温度センシング信号に応じて前記バイアス信号のレベルが上昇または保持されるようにする第２電圧制御スイッチと、を備える
    ことを特徴とする請求項１４に記載の半導体メモリ装置。
  16. 前記第１電圧制御スイッチは、前記温度センシング信号がローレベルの場合に前記バイアス信号のレベルを上昇させるＰＭＯＳトランジスタと、
    前記温度センシング信号がハイレベルの場合に前記バイアス信号のレベルを下降させるＮＭＯＳトランジスタと、を備える
    ことを特徴とする請求項１５に記載の半導体メモリ装置。
  17. 前記第２電圧制御スイッチは、前記温度センシング信号がローレベルの場合に前記バイアス信号のレベルを上昇させるＰＭＯＳトランジスタを備える
    ことを特徴とする請求項１５に記載の半導体メモリ装置。
  18. 前記バイアス信号生成部は、前記メモリセルの待機電流テストの結果によるヒューズトリミング信号を受けて前記バイアス信号のレベルを制御する第２バイアス電圧制御部を備える
    ことを特徴とする請求項１３に記載の半導体メモリ装置。
  19. 前記バイアス信号生成部は、前記メモリセルの待機電流テストの結果、前記待機電流が基準値以上の場合には前記バイアス信号のレベルを下降させ、前記待機電流が前記基準値未満の場合には前記バイアス信号のレベルを上昇させるためのヒューズトリミング信号を生成するヒューズトリミング部を備える
    ことを特徴とする請求項１８に記載の半導体メモリ装置。
  20. 前記ヒューズトリミング部は、ウェハレベルにおいて前記メモリセルの待機電流テストの際に印加されるテスト信号をバッファ部でバッファーリングして前記第２バイアス電圧制御部に提供し、前記テスト信号入力端と前記バッファ部の間には前記メモリセルの待機電流テストの以後に切断される第１ヒューズを有するウェハレベルテスト経路と、
    前記メモリセルの待機電流テストの結果に依存してトリミングされる第２ヒューズを有し、印加されるパワーリセット信号に応じて生成された信号を前記バッファ部でバッファーリングして前記第２バイアス電圧制御部に提供するヒューズトリミング信号生成経路と、を備える
    ことを特徴とする請求項１９に記載の半導体メモリ装置。
  21. 前記第２バイアス電圧制御部は、前記ヒューズトリミング信号を受信して前記バイアス信号のレベルを上昇または下降させる第３電圧制御スイッチと、
    前記ヒューズトリミング信号を受信して前記バイアス信号のレベルを上昇または保持させる第４電圧制御スイッチと、を備える
    ことを特徴とする請求項１９に記載の半導体メモリ装置。
  22. 前記第３電圧制御スイッチは、前記ヒューズトリミング信号に応じて動作し、前記バイアス信号のレベルを上昇させるためのＰＭＯＳトランジスタと、
    前記ヒューズトリミング信号に応じて動作し、前記バイアス信号のレベルを下降させるためのＮＭＯＳトランジスタと、を備える
    ことを特徴とする請求項２１に記載の半導体メモリ装置。
  23. 前記第４電圧制御スイッチは、前記ヒューズトリミング信号に応じて動作するＰＭＯＳトランジスタを備える
    ことを特徴とする請求項２１に記載の半導体メモリ装置。
  24. 前記バイアス信号生成部は、ターゲット電圧以下の電圧を検出するロー電源電圧ディテクターの出力信号を受けて、前記ターゲット電圧以下の電圧で前記バイアス信号のレベルが前記接地電圧制御部がターンオン可能なレベルに上昇されるようにするロー電源電圧マージン保持部を備える
    ことを特徴とする請求項１３に記載の半導体メモリ装置。
  25. 前記バイアス信号生成部は、ディープパワーダウンモードの際に前記接地電圧制御部がターンオフされるようにする接地連結端フローティングゲートを備える
    ことを特徴とする請求項１３に記載の半導体メモリ装置。
  26. 前記バイアス信号生成部は、テストのときに前記接地連結端が第１電圧になるように前記接地電圧制御部を制御し、待機のときに前記バイアス信号が前記接地電圧制御部に印加されるようにするモード転換部を備える
    ことを特徴とする請求項１３に記載の半導体メモリ装置。
  27. 前記接地電圧制御部はアクティブモードのときにブロック制御信号を受信して前記接地連結端が第２電圧を有するようにするブロック制御部を備える
    ことを特徴とする請求項１３に記載の半導体メモリ装置。
  28. 前記ブロック制御信号はアクティブモードにおいて前記メモリセルに連結されたワードラインがイネーブルされる時点よりも先立ってイネーブルされる
    ことを特徴とする請求項２７に記載の半導体メモリ装置。
JP2006308395A 2005-12-28 2006-11-14 待機電流低減回路及びこれを有する半導体メモリ装置 Active JP5085099B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2005-0131194 2005-12-28
KR1020050131194A KR100735677B1 (ko) 2005-12-28 2005-12-28 스탠바이 전류 저감 회로 및 이를 구비한 반도체 메모리장치

Publications (2)

Publication Number Publication Date
JP2007179719A JP2007179719A (ja) 2007-07-12
JP5085099B2 true JP5085099B2 (ja) 2012-11-28

Family

ID=38193533

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006308395A Active JP5085099B2 (ja) 2005-12-28 2006-11-14 待機電流低減回路及びこれを有する半導体メモリ装置

Country Status (3)

Country Link
US (1) US7397721B2 (ja)
JP (1) JP5085099B2 (ja)
KR (1) KR100735677B1 (ja)

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7259654B2 (en) * 2000-02-28 2007-08-21 Magellan Technology Pty Limited Radio frequency identification transponder
US7248145B2 (en) * 2000-02-28 2007-07-24 Magellan Technology Oty Limited Radio frequency identification transponder
US7227383B2 (en) * 2004-02-19 2007-06-05 Mosaid Delaware, Inc. Low leakage and data retention circuitry
KR100655076B1 (ko) * 2005-01-20 2006-12-08 삼성전자주식회사 반도체 메모리 장치의 내부 온도 데이터 출력 방법 및그에 따른 내부 온도 데이터 출력회로
US7586787B2 (en) * 2007-09-20 2009-09-08 Kilopass Technology Inc. Reducing bit line leakage current in non-volatile memories
US20090080276A1 (en) * 2007-09-23 2009-03-26 Jin Cai Temperature Dependent Bias for Minimal Stand-by Power in CMOS Circuits
US8164969B2 (en) * 2008-07-01 2012-04-24 Jeng-Jye Shau Ultra-low power hybrid circuits
US7782655B2 (en) * 2008-07-01 2010-08-24 Jeng-Jye Shau Ultra-low power hybrid sub-threshold circuits
AU2009273748A1 (en) * 2008-07-21 2010-01-28 Sato Holdings Corporation A device having data storage
KR100925395B1 (ko) 2008-10-21 2009-11-09 주식회사 하이닉스반도체 반도체 메모리 장치
JP5374120B2 (ja) * 2008-11-14 2013-12-25 ルネサスエレクトロニクス株式会社 半導体集積回路装置
KR20100107345A (ko) * 2009-03-25 2010-10-05 삼성전자주식회사 반도체 메모리 장치
US8203900B2 (en) 2009-07-09 2012-06-19 Micron Technology, Inc. Data serializers, output buffers, memory devices and methods of serializing
KR101053526B1 (ko) * 2009-07-30 2011-08-03 주식회사 하이닉스반도체 벌크 바이어스 전압 생성장치 및 이를 포함하는 반도체 메모리 장치
US7940550B2 (en) * 2009-09-14 2011-05-10 Synopsys, Inc. Systems and methods for reducing memory array leakage in high capacity memories by selective biasing
US8489906B2 (en) * 2010-05-25 2013-07-16 Freescale Semiconductor, Inc. Data processor having multiple low power modes
CN102394102B (zh) * 2011-11-30 2013-09-04 无锡芯响电子科技有限公司 一种采用虚拟地结构实现的近阈值电源电压sram单元
EP2915161B1 (en) 2012-11-05 2020-08-19 University of Florida Research Foundation, Inc. Brightness compensation in a display
WO2014085410A1 (en) * 2012-11-30 2014-06-05 University Of Florida Research Foundation, Inc. Ambipolar vertical field effect transistor
US8947967B2 (en) * 2012-12-21 2015-02-03 Advanced Micro Devices Inc. Shared integrated sleep mode regulator for SRAM memory
US9378803B2 (en) * 2013-03-15 2016-06-28 Qualcomm Incorporated System and method to regulate operating voltage of a memory array
WO2016204851A1 (en) 2015-06-19 2016-12-22 Adesto Technologies Corporation Ultra-deep power down mode control in a memory device
US10305471B2 (en) * 2016-08-30 2019-05-28 Micron Technology, Inc. Systems, methods, and apparatuses for temperature and process corner sensitive control of power gated domains
KR102532204B1 (ko) * 2017-09-15 2023-05-16 삼성전자 주식회사 레퍼런스 셀을 포함하는 저항성 메모리 장치 및 그것의 동작 방법
CN108922573B (zh) * 2018-05-30 2020-10-02 上海华力集成电路制造有限公司 Sram的字组线偏压产生器及方法
US11320322B2 (en) * 2019-04-09 2022-05-03 Winbond Electronics Corp. Temperature sensor evaluation method
KR20210019784A (ko) 2019-08-13 2021-02-23 삼성전자주식회사 신뢰성 향상을 위한 스토리지 장치의 구동 방법 및 이를 수행하는 스토리지 장치
US11681352B2 (en) 2019-11-26 2023-06-20 Adesto Technologies Corporation Standby current reduction in memory devices
TWI714475B (zh) * 2020-03-17 2020-12-21 華邦電子股份有限公司 控制裝置以及記憶體系統
TWI713039B (zh) * 2020-05-05 2020-12-11 華邦電子股份有限公司 半導體存儲裝置及快閃記憶體運行方法
US11307636B2 (en) 2020-05-26 2022-04-19 Winbond Electronics Corp. Semiconductor storing apparatus and flash memory operation method
WO2021243599A1 (zh) * 2020-06-03 2021-12-09 深圳市大疆创新科技有限公司 电量检测系统、信息获取系统、方法、装置和设备

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3645593B2 (ja) * 1994-09-09 2005-05-11 株式会社ルネサステクノロジ 半導体集積回路装置
JP3308460B2 (ja) * 1995-10-31 2002-07-29 松下電器産業株式会社 半導体記憶装置
JP2948553B2 (ja) * 1996-09-12 1999-09-13 松下電器産業株式会社 半導体回路
US6335891B1 (en) 1999-02-25 2002-01-01 Micron Technology, Inc. Device and method for reducing standby current in a memory device by disconnecting bit line load devices in unused columns of the memory device from a supply voltage
JP2002197867A (ja) * 2000-12-28 2002-07-12 Nec Corp 半導体装置
US6621726B2 (en) * 2001-11-13 2003-09-16 Intel Corporation Biasing technique for a high density SRAM
JP2003168735A (ja) * 2001-11-30 2003-06-13 Hitachi Ltd 半導体集積回路装置
US6611451B1 (en) 2002-06-28 2003-08-26 Texas Instruments Incorporated Memory array and wordline driver supply voltage differential in standby
US6977519B2 (en) * 2003-05-14 2005-12-20 International Business Machines Corporation Digital logic with reduced leakage
JP2005038482A (ja) * 2003-07-17 2005-02-10 Toshiba Microelectronics Corp 半導体装置
JP4651287B2 (ja) * 2004-02-19 2011-03-16 ルネサスエレクトロニクス株式会社 半導体集積回路
US7164616B2 (en) * 2004-12-20 2007-01-16 Intel Corporation Memory array leakage reduction circuit and method
US7271615B2 (en) * 2005-08-16 2007-09-18 Novelics, Llc Integrated circuits with reduced leakage current

Also Published As

Publication number Publication date
KR20070069279A (ko) 2007-07-03
KR100735677B1 (ko) 2007-07-04
US20070147159A1 (en) 2007-06-28
US7397721B2 (en) 2008-07-08
JP2007179719A (ja) 2007-07-12

Similar Documents

Publication Publication Date Title
JP5085099B2 (ja) 待機電流低減回路及びこれを有する半導体メモリ装置
US7564725B2 (en) SRAM bias for read and write
KR100566029B1 (ko) 내부 데이터 판독 타이밍을 내부에서 발생하는 반도체기억장치
US7738306B2 (en) Method to improve the write speed for memory products
US8559254B2 (en) Precharging circuit and semiconductor memory device including the same
JP2006309756A (ja) 温度依存電圧を生成する基準回路
US8699288B2 (en) Pre-charge voltage generation and power saving modes
JP2006085786A (ja) 半導体集積回路装置
US20120036315A1 (en) Morphing Memory Architecture
JP5262454B2 (ja) 半導体メモリ
US8416632B2 (en) Bitline precharge voltage generator, semiconductor memory device comprising same, and method of trimming bitline precharge voltage
KR100404228B1 (ko) 불휘발성 강유전체 메모리 장치의 레퍼런스 전압발생 회로
JP2010272148A (ja) ＳＲＡＭ（ＳｔａｔｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）、及びＳＲＡＭへのアクセス方法
US7773434B2 (en) Delay circuit and semiconductor memory device having the same
JP2005135451A (ja) 半導体記憶装置
JP4027577B2 (ja) 入出力ライン対等化回路及びこれを備えたメモリ装置
KR20180057811A (ko) 센스 앰프 구동 장치
JP4624727B2 (ja) センスアンプを備えた不揮発性半導体メモリ装置
US7596044B2 (en) Semiconductor memory device having sense amplifier operable as a semi-latch type and a full-latch type based on timing and data sensing method thereof
US7751268B2 (en) Sense amplifier power supply circuit
KR100948076B1 (ko) 지연회로 및 이를 포함하는 반도체 메모리장치
KR100418578B1 (ko) 반도체 메모리 장치의 비트라인 감지증폭기 제어회로
TWI786731B (zh) 電阻式隨機存取記憶體及用於製造電阻式隨機存取記憶體之方法
KR20060072515A (ko) 오픈 비트라인 구조를 갖는 반도체 메모리 장치의센스앰프 구동회로
JP2022178165A (ja) 半導体メモリおよび半導体メモリの動作方法

Legal Events

Date Code Title Description
RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20080201

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20080701

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090930

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100922

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120126

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120207

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120502

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120807

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120905

R150 Certificate of patent or registration of utility model

Ref document number: 5085099

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150914

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250