JP4624727B2

JP4624727B2 - センスアンプを備えた不揮発性半導体メモリ装置

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Publication number: JP4624727B2
Application number: JP2004181552A
Authority: JP
Inventors: 昇根李; 鎭城朴
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Current assignee: Samsung Electronics Co Ltd
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Description

本発明は、半導体メモリ装置に係るもので、詳しくは、センスアンプ(sense amplifier)を具備した不揮発性半導体メモリ装置に関する。

一般に、DRAM(Dynamic Random Access Memory)とSRAM(Static Random Access Memory)、またはフラッシュメモリのような半導体メモリ装置の基本的な動作はデータのリードとライトである。データをライトする動作にはメモリごとに少しずつの差があるが、データをリードする動作はほとんど類似である。一般的な半導体メモリ装置のデータリード動作は該当メモリセルまたはデータリード経路に存在するスイッチに印加されてデータをリードすることを知らせる信号、即ち、リードイネーブル信号により制御される。ここで、メモリセルの位置指定はイネーブルされるメモリセルと連結されたワードライン及びビットラインの指定でなされる。このとき、2次元的行列構造を用いたセル構造においてメモリセルトランジスタのゲートと連結される線はワードラインとして命名され、セルトランジスタのソースまたはドレインと連結された線はビットラインとして命名される。従って、メモリセルアレイで所望するデータのリードはワードラインとビットラインがそれぞれイネーブルされた後に可能となる。

特に、データをリードするにあたって、フラッシュメモリはDRAMの場合とは異なって、電流の量をセンシングしてデータを読み出す。従って、フラッシュメモリにおけるデータリードは電流の量をセンシングして増幅できる電流センスアンプを必要とする。

このような電流センスアンプの一例として電流ミラータイプのセンスアンプが用いられる。しかし、このような電流ミラータイプは高い雑音免疫性と低い動作電圧でも安定的な動作ができるが、多くの電流を消耗という短所がある。また、オンセルとオフセルのセンシング時間が長くなる短所を有する。従って、データセンシングにおいて電流消耗を減らすと共にセンシング時間を短縮できるように多くの努力を注いできた。

前記電流ミラータイプのセンスアンプの短所を一部だけ改善した従来技術のカイヨシヒデ（Yoshihide Kai）のほかに多数人を発明者として三菱（株）に特許査定された［特許文献１］米国特許第６，５０４，７６１号が題目「改良されたセンスアンプ構成を有する不揮発性半導体記憶装置（Non-volatile semiconductor memory device improved sense amplification configuration）」の下で開示され、これを図５に示した。

図５に示すように、不揮発性メモリセルMCはコラム選択トランジスタM5を経てセンスアンプ部１０に接続される。前記センスアンプ部１０はNMOSトランジスタM２、インバーターI１、PMOSトランジスタM１、M３、M６’及びNMOSダイオードM４を含む。

インバーターI１はビットラインBLの信号を反転する。NMOSトランジスタM２はノードN１とビットラインBLの間に接続されて、ゲートで前記インバーターI１の出力を受ける。PMOSトランジスタM１は電源電圧VｃｃとノードN１との間に接続され、ゲートがノードN１と接続される。PMOSトランジスタM３は電源電圧Vｃｃと出力ノードN２の間に接続され、ゲートがノードN１と接続される。PMOSトランジスタM１とPMOSトランジスタM３は電流ミラーを構成する。トランジスタM６’は電源電圧VｃｃとノードN１との間に接続され、制御信号PCによりターンオンまたはターンオフされる。NMOSダイオードM４はノードN２と接地ノードの間に接続される。PMOSトランジスタM３を経て流れるセンシング電流はNMOSダイオードM４により電圧に変換される。

ワードラインWLが選択されて、コラム選択信号YGによりコラム選択トランジスタM５がターンオンされると、センスアンプ部１０によりメモリセルMCの電流が検出され、また、センシング電流が電圧に変換される。センシングされたデータ（電圧）はノードN２から出力される。これによりメモリセルMCのデータ値が確定される。

センス動作前にビットラインをプリチャージするとき、制御信号PCが“Low”に印加されると、PMOSトランジスタM６’がターンオンされてノードN１を電源電圧Vｃｃレベルにプリチャージさせる。PMOSトランジスタM６’がターンオンされて動作が進行されると、PMOSトランジスタM３がターンオフされる。従って、PMOSトランジスタM３及びNMOSトランジスタM４を通じて電流が流れなくなるため、プリチャージ動作時間での消費電流を節減することができる。

しかし、このようなセンスアンプは電流消耗を減らすには寄与できるが、データをセンシングするにあたってセンシング時間を短縮させることはできない。従来のシングルエンド（single ended）方式のセンスアンプはメインセルとリファレンスセルに流れる電流を電流ミラーを通じてそのままセンシングノードに表われるようにして、電流差により変換された電圧をセンシングする方式により構成される。

メモリセルに貯蔵されたデータをセンシングする時間は感知される電流の量がいくら速く安定化された状態に到達するかにより影響を受ける。例えば、セルトランジスタがオン状態である場合、即ち、オンセルの場合にはデータをセンシングするための電流が所定リファレンス電流以上となるときにデータのセンシングが可能である。即ち、センシングされる電流が安定化された状態、即ち、正常状態に進入すると、オンセルの場合にセンシングされる電流がリファレンス電流よりも大きな量として維持される。反面、オフセルの場合にセンシングされる電流はリファレンス電流よりも少ない量として維持される。このとき、リファレンスセルに流れるリファレンス電流及びメモリセルに流れるセル電流がプリチャージ電流と同じくなる時間をプリチャージ時間と定義する。

センスアンプではメモリセルをセンシングするために、データラインにPMOSロードを通じて電流を供給してプリチャージを行う。プリチャージ電流の供給によりビットラインがチャージされてプリチャージ電圧までに上がることに従い、センシングしようとするメモリセルに電流が流れるようになる。このとき、高いしきい電圧を有するセルをセンシングするときはセルに流れる電流が非常に少なくて、プリチャージ時間が非常に長くなる。
図６はX軸を時間軸とし、Y軸を電流軸として、オンセルの場合とオフセルの場合のプリチャージ時間を示すグラフである。

図６に示すように、オフセルの場合のプリチャージ時間（ｔ２）がオンセルでの場合のプリチャージ時間（ｔ１）よりも長くなる問題点があることがわかる。そこで、オフセルの場合のプリチャージ時間（ｔ２）が全体センスアンプのプリチャージ時間になるため、このようなプリチャージ時間を減らすことがデータをセンシングする時間を減らし得る効果をもたせるようになる。

従って、センシング動作時の電流消耗を減らすとともにセンシングされる電流が速い時間内に正常状態に到達するようにしてプリチャージ時間を減らすことにより、データをセンシングする速度を速くすることができる半導体メモリ装置が必要とされる。
米国特許第６，５０４，７６１号

そこで、本発明の目的は、従来技術の問題点を克服できるセンスアンプを備えた半導体メモリ装置を提供することにある。
本発明の他の目的は、追加的な電流消耗なしにデータセンシング速度を速くすることができる半導体メモリ装置を提供することにある。
本発明のまた他の目的は、メモリセルの状態に従いセンシング電流を可変的に制御することができる半導体メモリ装置を提供することにある。

このような目的を達成するため本発明による半導体メモリ装置は、リファレンスセルとのセル電流差を比較することにより、選択されたメモリセルに貯蔵されたデータをセンシングするセンスアンプを備えた不揮発性半導体メモリ装置において、前記リファレンスセルと前記センスアンプを連結するリファレンスライン及び前記選択されたメモリセルと前記センスアンプを連結するデータラインに並列に連結されて、前記リファレンスライン及び前記データラインの電流を一緒に増加させるための電流シンク部と、前記電流シンク部とともに電流ミラーを構成し、スイッチングユニットを備えて前記電流シンク部のシンク電流を制御するシンク電流制御部と、を備えることを特徴とする。

また、本発明による半導体メモリ装置は、リファレンスセルとのセル電流差を比較することにより選択されたメモリセルに貯蔵されたデータをセンシングするセンスアンプを備えた不揮発性半導体メモリ装置において、スイッチングユニットを具備してシンク電流を制御する制御信号を発生させるシンク電流制御部と、前記リファレンスセルと前記センスアンプを連結するリファレンスライン及び前記選択されたメモリセルと前記センスアンプを連結するデータラインに並列に連結され、前記シンク電流制御部とともに電流ミラーを構成し、前記シンク電流制御部の制御信号に応じて前記リファレンスライン及び前記データラインの電流をともに増加させるための電流シンク部と、を備えることを特徴とする。

好ましくは、前記電流シンク部は、前記リファレンスセルとセンスアンプを連結するリファレンスラインに並列に連結されて前記リファレンスラインの電流を増加させるための第１電流シンク部と、前記選択されたメモリセルとセンスアンプを連結するデータラインに並列に連結されて前記データラインの電流を増加させるための第２電流シンク部と、から構成され、また、前記シンク電流制御部はNMOSトランジスタ、複数個の抵抗素子、前記抵抗素子の連結状態を調節するスイッチングユニット、及び前記スイッチングユニットを制御するスイッチング制御部から構成される。前記スイッチング制御部はヒューズの開閉を用いることにより前記抵抗素子のそれぞれの連結状態を調節できるし、前記センスアンプは電流ミラータイプであることができる。

このような本発明の構成によると、センスアンプのセンシング速度を速くし、メモリセルの状態に従いセンシング電流を調節することができる。

以下、本発明の好ましい実施例を、本発明が属する技術分野において通常の知識を有する者に本発明の徹底した理解を提供する意図のほかに別の意図なしで、図１乃至図４を参照して説明する。

図１は本発明の一実施例によるセンスアンプを備えた半導体メモリ装置の構成を示す。
図１に示すように、本発明の一実施例による半導体メモリ装置はセンスアンプ部５００、電流シンク部１００、２００及びシンク電流制御部４００から構成される。前記電流シンク部１００、２００は第１電流シンク部１００及び第２電流シンク部２００から構成される。

センスアンプ部５００はデータラインDL_mainを通じてコラム選択トランジスタN２０６と連結され、前記コラム選択信号N２０６はワードライン選択信号Main_WL及びコラム選択信号Y-Passにより特定されたメモリセルMain Cellと連結される。また、リファレンスセルRef_Cellはリファレンスコラム選択トランジスタN１０６を経て、前記リファレンスコラム選択トランジスタN１０６と連結されたリファレンスラインDL_refを通じてセンスアンプ部５００と連結される。第１電流シンク部１００は前記センスアンプ部５００とリファレンスセルRef_Cellを連結するリファレンスラインDL_refに並列に連結され、第２電流シンク部２００は前記センスアンプ部５００とメモリセルMain Cellを連結するデータラインDL_mainに並列に連結される。シンク電流制御部４００は前記第１電流シンク部１００または前記第２電流シンク部２００と電流ミラー形態に連結されてシンク電流を制御する。

センスアンプ部５００はそれぞれの機能を行うPMOSトランジスタP１０１、P１０２、P１０３、P１０４、P２０１、P２０２、P２０４、NMOSトランジスタN１０１、N１０２、N２０１、N２０２及びインバーター２１０から構成される。

NMOSトランジスタN２０１はコラム選択トランジスタN２０６が連結されたデータラインDL_mainとPMOSトランジスタP２０２間に連結され、バイアス信号Biasに応じてデータラインDL_mainの電圧を一定電圧に維持させる。また、PMOSトランジスタP２０２はNMOSトランジスタN２０１とPMOSトランジスタP２０１間に連結され、PMOSトランジスタP２０３と電流ミラー形態に構成されて、データラインDL_mainのプリチャージを行う。PMOSトランジスタP２０１は前記PMOSトランジスタP２０２と電源電圧Vｃｃ間に連結されプリチャージ信号ｎPREをゲートに受信する。また、PMOSトランジスタP２０４は電源電圧VｃｃとPMOSトランジスタP２０３間に連結されプリチャージ信号ｎPREをゲートに受信する。PMOSトランジスタP２０３はPMOSトランジスタP２０４とNMOSトランジスタN２０２間に連結され、前記PMOSトランジスタP２０２と電流ミラーを構成する。NMOSトランジスタN２０２は前記PMOSトランジスタP２０３とグラウンド間に連結され、NMOSトランジスタN１０２と電流ミラー形態に構成される。NMOSトランジスタN１０１はリファレンスコラム選択トランジスタN１０６が連結されたリファレンスラインDL_refとPMOSトランジスタP１０２間に連結され、バイアス信号に応じてリファレンスラインDL_refの電圧を制御する。また、PMOSトランジスタP１０２は前記NMOSトランジスタN１０１とPMOSトランジスタP１０１間に連結され、PMOSトランジスタP１０３と電流ミラー形態に構成されてリファレンスラインDL_refのプリチャージを行う。PMOSトランジスタP１０１は前記PMOSトランジスタP１０２と電源電圧Vｃｃ間に連結され、プリチャージ信号ｎPREをゲートに受信する。また、PMOSトランジスタP１０４は電源電圧VｃｃとPMOSトランジスタP１０３間に連結され、プリチャージ信号ｎPREをゲートに受信する。PMOSトランジスタP１０３はPMOSトランジスタP１０４とNMOSトランジスタN１０２間に連結され、前記PMOSトランジスタP１０２と電流ミラーを構成する。NMOSトランジスタN１０２は前記PMOSトランジスタP１０３とグラウンド間に連結され、NMOSトランジスタN２０２と電流ミラーを構成する。

第１電流シンク部１００は第１及び第２NMOSトランジスタN１０３、N１０４から構成される。第１NMOSトランジスタN１０３はリファレンスラインDL_refと第２NMOSトランジスタN１０４間に連結され、シンクイネーブル信号En_sinkをゲートに受信する。第２NMOSトランジスタN１０４は第１NMOSトランジスタN１０３とグラウンド間に連結され、後述のシンク電流制御部４００の第５NMOSトランジスタN２０５と電流ミラーを構成する。

第２電流シンク部２００は第３及び第４NMOSトランジスタN２０３、N２０４から構成される。第３NMOSトランジスタN２０３はデータラインDL_mainと第４NMOSトランジスタN２０４間に連結され、シンクイネーブル信号En_sinkをゲートに受信する。第４NMOSトランジスタN２０４は第３NMOSトランジスタN２０３とグラウンドとの間に連結され、後述のシンク電流制御部４００の第５NMOSトランジスタN２０５と電流ミラーを構成する。

ここで、前記第１NMOSトランジスタN１０３及び第３NMOSトランジスタN２０３は互いに同一な特性及びサイズを有するトランジスタから構成され、前記第２NMOSトランジスタN１０４、第４NMOSトランジスタN２０４及び第５NMOSトランジスタN２０５は互いに同一な特性及びサイズを有するトランジスタから構成される。
シンク電流制御部４００は第５NMOSトランジスタN２０５、抵抗素子R、R1、R2、スイッチングユニットSW1、SW2及びスイッチング制御部３００から構成される。

第５NMOSトランジスタN２０５は前記第１電流シンク部１００の第２NMOSトランジスタN１０４及び前記第２電流シンク部２００の第４NMOSトランジスタN２０４と電流ミラー形態に構成され、抵抗素子R２とグラウンド間に連結される。抵抗素子R、R１、R２は電源電圧と第５NMOSトランジスタN２０５の間に順次直列に連結されて構成される。スイッチングユニットSW１はNMOSトランジスタから構成され、抵抗素子R１の両端子に連結され、スイッチ制御部３００のスイッチング信号C１をゲートに受信する。スイッチングユニットSW２はNMOSトランジスタから構成され、抵抗素子R２の両端子に連結され、スイッチング信号C２をゲートに受信する。スイッチング制御部３００は多様な形態に構成され、図２は前記スイッチング制御部の構成の一例を示す。

図２に示すように、スイッチング制御部３００は第１スイッチングユニット（図１のSW１）を制御する第１スイッチング制御部３１０及び第２スイッチングユニット（図１のSW２）を制御する第２スイッチング制御部３２０から構成される。第１スイッチング制御部３１０はPMOSトランジスタP３１１、NMOSトランジスタN３１２、N３１３、ヒューズ３１７、NORゲート３１４及びインバーター３１５、３１６から構成される。また、第２スイッチング制御部３２０はPMOSトランジスタP３２１、NMOSトランジスタN３２２、N３２３、ヒューズ３２７、NORゲート３２４及びインバーター３２５から構成される。

PMOSトランジスタP３１１は電源電圧Vｃｃとヒューズ３１７の間に連結され、ゲートにスイッチング開始信号Power_upを受信する。NMOSトランジスタN３１２は前記ヒューズ３１７とグラウンドの間に連結され、ゲートにスイッチング開始信号Power_upを受信する。NORゲート３１４はスイッチ開始信号Power_upを一つの入力端に受信し、他の入力端はヒューズ３１７とNMOSトランジスタN３１２が連結されるノードに連結される。インバーター３１５は前記NORゲート３１４の出力端と入力端が連結され、出力端はインバーター３１６の入力端と連結される。また、NMOSトランジスタN３１３はヒューズ３１７と連結された前記NORゲート３１４の入力端とグラウンドとの間に連結され、ゲートが前記NORゲート３１４の出力端と連結される。インバーター３１６は前記インバーター３１５の出力端と入力端が連結され、スイッチング信号C１を出力端に出力する。

PMOSトランジスタP３２１は電源電圧Vｃｃとヒューズ３２７間に連結され、ゲートにスイッチング開始信号Power_upを受信する。NMOSトランジスタN３２２は前記ヒューズ３２７とグラウンド間に連結され、ゲートにスイッチング開始信号Power_upを受信する。NORゲート３２４はスイッチ開始信号Power_upを一つの入力端に受信し、他の入力端はヒューズ３２７とNMOSトランジスタN３２２が連結されるるノードに連結される。NMOSトランジスタN３２３はヒューズ３２７と連結された前記NORゲート３２４の入力とグラウンド間に連結され、ゲートが前記NORゲート３２４の出力端と連結される。インバーター３２５は前記NORゲート３２４の出力端と入力端が連結され、スイッチング信号C２を出力端に出力する。
このような構成を有するセンスアンプを備えた半導体メモリ装置は以下のように動作する。

図１に示すように、プリチャージ信号ｎPREが“ロー”として印加されると、PMOSトランジスタP１０１、P２０１がターンオンされ、PMOSトランジスタP１０２、P２０２を通じてリファレンスラインDL_ref及びデータラインDL_mainのプリチャージを開始する。プリチャージが継続して進行されるに従い、前記リファレンスラインDL_ref及びデータラインDL_mainの電圧がバイアス印加電圧BiasからNMOSトランジスタN１０１、N２０１のしきい電圧Vtを引いただけの電圧と同じくなり、これを正常状態(steady-state)という。前記リファレンスラインDL_ref及びデータラインDL_mainの電圧が正常状態に至ると、前記PMOSトランジスタP１０２を通じて流れる電流Ipre_refはリファレンスセルRef_Cellに流れる電流Icell_refと、プリチャージ信号ｎPREと同時に印加されるシンクイネーブル信号En_sinkにより動作される第１電流シンク部１００の第１シンク電流Isink_refとを和しただけの電流と同じくなる。また、前記PMOSトランジスタP２０２を通じて流れる電流Ipre_mainはメモリセルMain Cellに流れる電流Icell_mainと前記シンクイネーブル信号En_sinkにより動作される第２電流シンク部２００の第２シンク電流Isink_mainとを和しただけの電流と同じくなる。従って、従来よりもリファレンスラインDL_REF及びデータラインDL_mainに流れる電流が第１シンク電流Isink_ref及び第２シンク電流Isink_main程度だけ増加されるため、増加した電流量に該当するプリチャージ時間だけのプリチャージ時間が短くなる。

前記リファレンスセルRef_Cellに流れる電流Icell_refと第１シンク電流Isink_refとを和しただけの電流はNMOSトランジスタN１０２を通じて流れる電流と同じく、電流ミラーによりNMOSトランジスタN２０２を通じて流れる電流と同じくなる。また、メモリセルMain Cellに流れる電流Icell_mainと第２シンク電流Isink_mainとを和しただけの電流は電流ミラーによりPMOSトランジスタP２０３を通じて流れる電流と同じくなる。従って、リファレンスセルRef_Cellに流れる電流Icell_refとメモリセルMain Cellに流れる電流Icell_mainとの差によるセンシングノードSo_nodeの電圧の変動を用いてメモリセルMain Cellのデータをインバーター２１０に出力することによりセンシングする。

前記センスアンプの正確な動作のためにはシンク電流を調節することが重要である。前記第１電流シンク部１００及び第２電流シンク部２００はシンクイネーブル信号En_sinkにより動作され、センスアンプが動作される区間だけを動作させることにより追加的な電流消耗を防止することができる。

第１電流シンク部１００の第２NMOSトランジスタN１０４及び第２電流シンク部２００の第４NMOSトランジスタN２０４と電流ミラーを形成するシンク電流制御部４００の第５NMOSトランジスタN２０５に流れる第３シンク電流Isinkを調節することにより、第１シンク電流Isink_refと第２シンク電流Isink_mainは同時に調節され、同一な電流量に調節される。

前記第３シンク電流IsinkはスイッチングユニットSW１、SW２の開閉を通じてその電流量が増加または減少され、前記スイッチングユニットSW１、SW２はスイッチング制御部３００により出力される制御信号C１、C２の組合せにより開閉が調節される。スイッチング制御部３００では、図２に示すように、ヒューズを用いて前記スイッチング制御信号C１、C２を発生させることができる。入力信号power_upは半導体チップの全体にパワーオンとなるときに発生するパルスで、一応パワーオンとなった後には“ロー”状態を維持する。前記スイッチング制御部３００の第１スイッチング制御部３１０においてヒューズ３１７が閉じられた状態で出力信号C１は“ロー”として維持され、ヒューズ３１７が開けられた状態で出力信号C１は“ハイ”として維持される。また、第２スイッチング制御部３２０においてヒューズ３２７が閉じられた状態で出力信号C２は“ハイ”として維持され、ヒューズ３２７が開けられた状態で出力信号C２は“ロー”として維持される。このようなスイッチング制御部３００の構成によりメモリセルの状態に従い第３シンク電流Isinkを増加または減少させることができる。

図３はX軸を時間軸とし、Y軸を電流軸にして制御信号C１、C２のレベル変化による第３シンク電流の変化を示す。図３に示すように、前記制御信号C１、C２のレベルが全て“ロー”状態を有する場合には一番少ない電流が流れ、制御信号C１、C２のレベルが全て“ハイ”状態を有する場合には一番多くの電流が流れる。また、制御信号C１、C２のレベルが互いに相異した場合には中間程度の電流が流れる。

図３に示した論理構成は前記図２に示したスイッチング制御部３００の構成の一例を示したものである。従って、スイッチング制御部の多様な設計によりこれと異なる多様な論理構成が形成されることができる。

図４は、X軸を時間軸とし、Y軸を電流軸として、プリチャージ時間の基準となるオフセルの場合、従来技術によるプリチャージ時間と本発明の一実施例によるプリチャージ時間を示したグラフである。

図４に示すように、本発明ではセンスアンプにシンク電流を発生させる電流シンク部を構成することにより、データラインに流れる電流（Ioff+Isink_main）が電流シンク部を構成していない場合のデータラインの電流Ioffよりも増加される。これによりプリチャージ時間ｔ３が電流シンク部を構成していない場合のプリチャージ時間ｔ４よりも短縮されることがわかる。

このような実施例の構成に従い、メモリセルの状態が変わる場合でも前記シンク電流を適切に制御することによりセンシング速度を改善することが可能である。

上述の実施例の説明は、本発明の徹底した理解のため図面を参照として例上げたものに過ぎないため、本発明を限定する意味で解釈してはならない。また、本発明が属する技術分野で通常の知識を有するものが本発明の基本的原理を外れない範囲内で多様な変化と変更できるのは明白なことである。例えば、思案の異なった場合に回路の内部構成を変更するか、または回路の内部構成素子を他の等価的素子に対置できることは明白なものである。

本発明の一実施例による半導体メモリ装置の概略的構成図である。図１のスイッチング制御部の概略的構成図である。図２によるスイッチングに従うシンク電流の変化を示したグラフである。図１によるプリチャージ時間を示したグラフである。従来技術によるセンスアンプの概略的構成図である。従来のセンスアンプにおいてプリチャージ時間を示したグラフである。

符号の説明

１００第１電流シンク部
２００第２電流シンク部
３００スイッチング制御部
４００シンク電流制御部
５００センスアンプ部

Claims

リファレンスセルとのセル電流差を比較することにより選択されたメモリセルに貯蔵されたデータをセンシングするセンスアンプを備えた不揮発性半導体メモリ装置において、
前記リファレンスセルと前記センスアンプとを連結するリファレンスライン及び前記選択されたメモリセルと前記センスアンプとを連結するデータラインに並列に連結されて、プリチャージ時に前記リファレンスライン及び前記データラインの電流を同時に増加させるためのシンク電流を発生する電流シンク部と、
前記シンク電流を調節するためのスイッチングユニットを備え、前記電流シンク部とともに電流ミラーを構成するシンク電流制御部と、を具備し、
前記電流シンク部は、前記リファレンスラインに並列に連結されて前記リファレンスラインの電流を増加させるための第１電流シンク部と、前記データラインに並列に連結されて前記データラインの電流を増加させるための第２電流シンク部と、から構成され、
前記第１電流シンク部は、前記リファレンスラインと連結され、前記電流シンク部を作動させるシンク電流イネーブル信号に応答する第１NMOSトランジスタと、前記第１NMOSトランジスタと直列に連結される第２NMOSトランジスタと、から構成され、
前記第２電流シンク部は、前記データラインと連結され、前記シンク電流イネーブル信号に応答する第３NMOSトランジスタと、前記第３NMOSトランジスタと直列に連結される第４NMOSトランジスタと、から構成され、
前記シンク電流制御部は、前記第２NMOSトランジスタ及び第４NMOSトランジスタと電流ミラー形態を構成する第５NMOSトランジスタと、前記第５NMOSトランジスタと電源電圧間に連結された複数の抵抗素子と、前記抵抗素子の連結状態を調節する前記スイッチングユニットと、前記スイッチングユニットを制御するスイッチング制御部とから構成されることを特徴とする半導体メモリ装置。
前記スイッチング制御部はヒューズの開閉を用いることにより前記抵抗素子のそれぞれの連結状態を調節することを特徴とする請求項１に記載の半導体メモリ装置。
前記第１NMOSトランジスタ及び第３NMOSトランジスタは同一な特性及びサイズを有するトランジスタであることを特徴とする請求項２に記載の半導体メモリ装置。
前記第２NMOSトランジスタ、第４NMOSトランジスタ及び第５NMOSトランジスタは同一な特性及びサイズを有するトランジスタであることを特徴とする請求項２に記載の半導体メモリ装置。
前記センスアンプは電流ミラータイプであることを特徴とする請求項１に記載の半導体メモリ装置。
リファレンスセルとのセル電流差を比較することにより選択されたメモリセルに貯蔵されたデータをセンシングするセンスアンプを備えた不揮発性半導体メモリ装置において、
前記リファレンスセルと前記センスアンプとを連結するリファレンスライン及び前記選択されたメモリセルと前記センスアンプとを連結するデータラインに並列に連結される電流シンク部と、
前記電流シンク部のシンク電流を調節するためのスイッチングユニットを備えて前記シンク電流を制御する制御信号を発生させるシンク電流制御部と、を備え、
前記電流シンク部は、
前記シンク電流制御部とともに電流ミラーを構成し、プリチャージ時に前記シンク電流制御部の制御信号に応じて前記リファレンスライン及び前記データラインの電流を同時に増加させ、
前記リファレンスラインに並列に連結されて前記リファレンスラインの電流を増加させるための第１電流シンク部と、前記データラインに並列に連結されて前記データラインの電流を増加させるための第２電流シンク部と、から構成され、
前記第１電流シンク部は、前記リファレンスラインと連結され前記電流シンク部を作動させるシンク電流イネーブル信号に応答する第１NMOSトランジスタ及び前記第１NMOSトランジスタと直列に連結される第２NMOSトランジスタから構成され、
前記第２電流シンク部は、前記データラインと連結され前記シンク電流イネーブル信号に応答する第３NMOSトランジスタ及び前記第３NMOSトランジスタと直列に連結される第４NMOSトランジスタから構成され、
前記シンク電流制御部は、前記第２NMOSトランジスタ及び前記第４NMOSトランジスタと電流ミラー形態を構成する第５NMOSトランジスタと、前記第５NMOSトランジスタと電源電圧間に連結された複数個の抵抗素子と、前記抵抗素子の連結状態を調節する前記スイッチングユニットと、前記スイッチングユニットを制御するスイッチング制御部とから構成されることを特徴とする半導体メモリ装置。
前記スイッチング制御部はヒューズの開閉を用いることにより前記抵抗素子のそれぞれの連結状態を調節することを特徴とする請求項６に記載の半導体メモリ装置。
前記第１NMOSトランジスタ及び第３NMOSトランジスタは同一な特性及びサイズを有するトランジスタであることを特徴とする請求項７に記載の半導体メモリ装置。
前記第２NMOSトランジスタ、第４NMOSトランジスタ及び第５NMOSトランジスタは同一な特性及びサイズを有するトランジスタであることを特徴とする請求項７に記載の半導体メモリ装置。
前記センスアンプは電流ミラータイプであることを特徴とする請求項６に記載の半導体メモリ装置。