JPH08510079A - メモリコア編成 - Google Patents

Abstract

(57)【要約】 半導体メモリ（１０）に接続されたセンス増幅器回路（２４）においてセンス増幅器の性能が向上する。カレントミラー回路（３４１）は、コアメモリに隣接したパストランジスタ（３３１）の側のデータノード（３４０）に接続される。カレントミラー回路（４４０）の他方の側は、メモリ基準セル（４４１）から与えられる電流を変化させるように接続される。これは、潤滑電流をパストランジスタに与え、コアメモリセルからの電流がない場合にそれが遮断されないのを確実にする。パストランジスタにおけるトランスコンダクタンスレベルがより高いことによって、センス増幅器の速度が向上する。バッファ回路（６０１、６０２、６０３）を介してセンスノードキャパシタンスを減少することによって、速度が向上する。コア内の分散された位置に散在している基準列によって、コア性能が向上する。

Description

【発明の詳細な説明】 メモリコア編成 技術分野 この発明は、半導体メモリ装置および方法に関し、より特定的には半導体セン ス増幅器回路装置および方法に関する。 背景技術 センス増幅器は、半導体メモリアレイ内の記憶トランジスタ、すなわちコアメ モリからデータを読出す際に用いられる回路である。既知のセンス増幅器装置の 一例は、「紫外線消去可能不揮発性メモリ（Ultraviolet Erasable Nonvolatile Memory）」と題された、エイチ・アラカワ（H.Arakawa）への米国特許第５，１ ９８，９９７号に記載されている。この特許に記載された装置は、それがカレン トミラー構成を介して別の列のコアメモリ検知回路に接続される基準セルを含む センス増幅器装置に向けられるという点で、特に重要である。 図３は、アラカワと異なる、先行技術に従う別のセンス増幅器装置を示す。具 体的には、図３は、選択された半導体メモリチップのコアメモリ内の選択された メモリセルの導通状態を検出するのに効果的なセンス増幅器回路３００を示す。 示された特定のセンス増幅器回路３００は、可変しきい値メモリデバイスの分野 に特に適用できる、一般に 知られているアプローチである。そのようなデバイスの分野は、ＥＰＲＯＭ、す なわち電気的に書込可能かつ紫外線（ＵＶ）で消去可能な読出専用メモリ、およ びＥＥＰＲＯＭ、すなわち電気的に書込消去可能な読出専用メモリの副分野を含 む。 ここでの目的のために、および慣例によって、可変しきい値デバイスを含むメ モリセルの導通状態は、セルが導通しているかまたは「オン」である場合、「ロ ー」と定義され、セルが非導通であるかまたは「オフ」である場合、「ハイ」と 定義される。 チップメモリ内の特定のコアセル３１０の導通状態に関する情報は、ビット線 ３２０に沿って流れる電流によって伝送され、ビット線３２０はいくつかの付加 的なデバイスを介してセンスノード３４０に接続され、これは１つ以上のインバ ータ３５０の入力側に接続され、インバータ３５０はセンスノード３４０で発生 された電圧を増幅し、図示されていない出力装置を適切に駆動する。 よく知られているように、コアセル３１０は１つ以上のトランジスタを含むこ とができ、たとえばコアセル３１０は、そのドレインでビット線３２０に接続さ れ、そのソースで可変しきい値トランジスタ３１２のドレインに接続され、その ゲートでワード線３１３によって駆動される選択トランジスタ３１１と、そのゲ ートでセンス線３１４によって駆動される可変しきい値トランジスタ３１２とを 含み 得る。特定のコアセルは、適切なバイアス電圧をワード線３１３およびセンス線 ３１４に印加し、かつコア選択トランジスタ３２１などの、１つ以上のコア選択 トランジスタをオンにすることによって、読出モードにおいて選択される。バイ アス条件のそのような組合せは、コアセル３１０をデータバス３３０に効果的に 接続し、これはセンス増幅器３００へのコア側入力として作用する。さらに、セ ンス増幅器３００は、基準側入力線４３０を有し、これはコアセル３１０と類似 した基準セル４１０にさらに接続される。基準セル４１０は、基準セル選択トラ ンジスタ４１１のゲートで基準セル選択線４１３によって駆動され、基準セル可 変しきい値トランジスタ４１２のゲートで基準センス線４１４によって駆動され る。 センス増幅器のコア側入力、すなわちデータバス３３０は、差動増幅器３３３ への反転入力として作用し、第１のパストランジスタ３３１のソースにも接続さ れる。第１のパストランジスタ３３１のドレインは、センスノード３４０に接続 され、これは第２のパストランジスタ３４２のソースと、カレントミラートラン ジスタ３４１のドレインと、増幅インバータ３５０の入力と、クランプトランジ スタ３６０のドレインおよびゲートとに接続される。 センス増幅器の基準側入力、すなわち基準データノード４３０は、第３のパス トランジスタ４３１のソースに接続される。第３のパストランジスタ４３１のド レインは、基 準ノード４４０に接続され、これはまた、カレントミラートランジスタ４４１の ゲートおよびドレインと、カレントミラートランジスタ３４１のゲートとに接続 される。 さらに、差動増幅器３３３の非反転入力はノード３３２でバイアス電圧源ＶＢ に接続され、第１のパストランジスタ３３１のゲートは差動増幅器３３３の出力 ３３４に接続され、第２のパストランジスタ３４２のゲートはバイアス電圧源Ｖ Ｄの正の側３３５に接続され、バイアス電圧源ＶＤはその負の側で差動増幅器３ ３３の出力３３４に接続される。さらに、クランプトランジスタ３６０はそのソ ース３７０でクランプ電圧源ＶＣに接続される。 このセンス増幅器装置の実現の際に、差動増幅器３３３およびさまざまな電圧 源ＶＢ、ＶＤ、およびＶＣがトランジスタの組合せとともに実現される。それら は、センス増幅器の動作を説明するために理想的な構成要素としてここに示され る。 差動増幅器３３３はバイアス電圧源ＶＢと関連して、強制的に、データバス３ ３０上の電圧電位を、コアセルの端子に接続されたビット線をバイアスするのに 効果的な制御されたレベルにする。このバイアスは、約２Ｖの典型的な値のＶＢ とほぼ等しい。第１および第２のパストランジスタ３３１および３４２の機能は 、ＶＢと等しいデータバス３３０上の電圧電位を維持するための電流経路を与え ることである。特定のコアセルの状態に関して問合せるプロセ スにおいてデータバス３３０が放電されると、第１および第２のパストランジス タ３３１および３４２の組合せは、データバス３３０上の電圧電位をほぼＶＢに リストアするための電流経路を与える。電圧源ＶＤは、定常状態のバイアス条件 下で、すなわちデータバス３３０がＶＢと本質的に等しいレベルに充電されると きに、第１のパストランジスタ３３１を飽和状態に保つのに適切なドレイン−ゲ ート間バイアスを与える。したがって、第１のパストランジスタ３３１は、電流 がゲート−ソース間バイアスに２次依存する動作領域に維持され、これは回路に よる動作上のより高速の応答時間のために好都合な状態である。 第３のパストランジスタ４３１の機能は、基準データノード４３０の電圧電位 を、データバス３３０上の電圧電位と本質的に等しい値に制限することである。 この装置は、選択されたコアセル３１０および基準セル４１０の両方に、ほぼ同 じドレインバイアス条件を与える。基準セル選択線４１３および基準センス線４ １４に適切なバイアス電圧を印加すると、電流Ｉ_REFが基準セルを流れる。この 基準電流は、２つのカレントミラー接続されたトランジスタ４４１および３４１ によって反射され、センスノード３４０で電流Ｉ_SENSEとして反映される。 さまざまなデバイスサイズおよびバイアスレベルは、典型的には、Ｉ_COREの約 半分と本質的に等しい電流Ｉ_SENSEを得るような態様で選択され、ここでＩ_CORE は「ロー」状 態のコアセルの電流に対応する。したがって、導通セルの内容を読出す場合、セ ンスノード３４０での電流の和は、第１および第２のパストランジスタ３３１お よび３４２を導通状態にかつ電圧電位を比較的低く保つようなものであり、一方 、非導通セルを読出す場合、センスノード３４０での電流の和は、センスノード を、前に説明された導通コアセルの場合に対応するものより高い電圧電位に充電 するようなものである。前に説明されたように、センスノード３４０の電圧電位 は、低い限界がＶＢ＋ＶＤに近い値に制限され、高い値が、クランプトランジス タ３６０とノード３７０でクランプトランジスタ３６０のソースに接続されるク ランプ電圧源ＶＣとの組合せによって制限される。センスノード３４０の電圧の 振れが小さいことが望ましい。なぜなら、それにより電荷転送が減少し、したが って応答時間がより高速になるからである。さらに、インバータ３５０のトリッ プポイントは、最低のセンスノード電位、すなわちＶＢ＋ＶＤより高く、クラン プトランジスタ３６０およびクランプ電圧源ＶＣによって決定される最高のセン スノード電位より低くなければならない。 上で説明された装置はコアセルの導通状態を検知する。しかしながら、その性 能はいくつかの要因により制限される。異なる電圧および温度条件下でプログラ ムされた多数のコアセルと関連して、センス増幅器と関連する、個々の、典型的 にＵＶ消去された基準セルを用いると、広い温度お よび電圧範囲にわたって、基準セルＩ_REFの電流とコアセルＩ_COREの電流との間 で最適な一致を得ることが困難である。 さらに、「ハイ」状態の読出しから「ロー」状態の読出しに切換わると、デー タバス３３０が、完全に充電されたところから始まり、第１のパストランジスタ ３３１がＩ_SENSEよりいくぶん大きい電流を導通するのに十分なだけ放電されな ければならず、したがってセンスノード３４０の下方への動きが始まる。第１の パストランジスタ３３１をオンにするのに必要とされる電圧変化をもたらすには 、導通コアセルが初めは完全に充電されているデータバス３３０を放電しなけれ ばならない。これは典型的に、応答時間における制限要因である。なぜなら、比 較的小さいセル電流がデータバスの比較的大きい容量性負荷と「対抗する」から である。 さらに、クランプトランジスタ３６０は、センスノード３４０の電圧の振れを 制限することを意図したものであるが、一方でこれはまた、電圧の振れが小さい という利点を打消す容量性負荷を加える。 さらに、インバータ３５０が、高利得領域において動作するので、固有のゲー トキャパシタンスおよびミラー反射キャパシタンスのために、比較的大きい容量 性負荷をセンスノード３４０に与える。 したがって、この発明の目的は、上で示された制限要因 を向上させるかまたはなくすことによって、コアメモリを読出す速度を増すこと である。 発明の概要 上の目的は、個々の基準セルを、同じ「ワード線」を共有するコアセルと同時 にプログラムされる基準セルの「列」と取替えることによって、達成されている 。センス増幅器において、データバスをセンスノードから分けている第１のパス トランジスタは、コアセル電流に関係なく導通状態に維持される。センスノード クランプダイオードが除去され、「アクティブ」クランプ装置と取替えられ、セ ンスノードは、第１の反転段から、入力キャパシタンスが小さく出力駆動が比較 的高いバッファ段を介してバッファされる。 コアセルと同じワード線および場合によってはセンス線を共有する基準セルの 「列」を用いると、基準セル電流とコアセル電流との非常に良好な一致を達成で きる。なぜなら、同じワード線を共有するコアおよび基準セルが類似した温度お よび電圧条件下で同時にプログラムされるからである。さらに、基準セルをコア 内に分散して物理的に置くことにより、コアセルに対する基準セルの非常に良好 な寸法の一致を達成する。したがって、導通メモリセルの電流が基準セルの電流 と本質的に等しい。 センスノードをデータバスから分けているパストランジスタは、検知されてい るコアセルの導通状態に関係なく、 導通状態に維持されることによって「潤滑にされる」。したがって、パストラン ジスタを流れる電流は、ゼロ（非導通セル）からＩ_CORE（導通コアセル）に変わ るのではなく、有限値Ｉ_LUBからＩ_LUB＋Ｉ_COREと等しい値に変わる。この電流変 化をもたらすのに必要とされるゲート−ソース間の電圧変化は、トランジスタの 電流とゲート−ソース間の電圧との２次関係に起因して、「非潤滑」パストラン ジスタの場合よりも小さい。したがって、非導通セルの検知から導通セルの検知 への変化をもたらすのにデータバス上で必要とされる電圧の振れが小さく、応答 時間が向上する。コアセル電流と基準セル電流との間の所望の関係を維持するた めに、「潤滑」電流が反射され、センスノードで相殺する。回路動作の速度は、 用いられるバッファ回路を介してセンスノードキャパシタンスを小さくすること によって向上する。 図面の簡単な説明 図１は、コア内に分散された散在している基準列を含む、この発明に従う改良 されたコア装置を示すメモリの平面図である。 図２は、データバスをセンスノードに接続しているパストランジスタを「潤滑 にする」ことによって、かつ、入力キャパシタンスが小さい／出力駆動が高い段 を用いることによってセンスノードを第１のインバータからバッファすることに よって、センス増幅器の性能を向上させるのに効 果的である、この発明に従う回路装置を示す。 図３は、先行技術に従うセンス増幅器装置を示す。 発明を実施するためのベストモード 図１は、この発明に従うコア装置を示す。具体的には、１つの実施例に従って 、上で述べられたように、選択トランジスタおよびフローティングゲートトラン ジスタを含む予め定められた数のコアセルと各々関連する２０４８のアクティブ メモリコア列（およびさらに３２の冗長メモリコア列）を含むメモリコア１０が 示される。メモリコア１０は、この発明に従って、複数個のコアメモリ列セット １０ａないし１０ｎおよび基準列１５ａないし１５ｎに編成される。１つのバー ジョンに従うと、各メモリ列セット１０ａ…１０ｎは、１２８のアクティブメモ リコア列（およびさらに２つの冗長メモリコア列）を含み、これらはデータノー ド１８の１つに選択的に接続可能であり、データノードはセンス増幅器回路２４ の１つへの入力点として働く。合計で、「ｎ個の」データノード１８ａ…１８ｎ がある。さらに、センス増幅器回路２４の各々は、その入力で関連する基準列ノ ード２５ａ…２５ｎに接続され、これらは基準列１５ａ…１５ｎのそれぞれ１つ に接続される。したがって、センス増幅器回路２４ａに関しては、対応する対の 入力ノード、それぞれ１８ａおよび２５ａが設けられ、これらはその順にデータ ノードおよび基準列ノード入力である。したがって、メモリコア１０が、基準列 ノード２５ａ …２５ｎを有する対応する基準列１５ａ…１５ｎと各々関連する複数個の列セッ ト１０ａ…１０ｎを含むことが明らかである。基準列は、列セット１０ａ…１０ ｎの間で散在しており、メモリコア１０内に分散される。メモリコア１０内のこ の分散の結果、全有効電圧および温度範囲にわたってコアセルパラメータと基準 セルパラメータとが自動的に一致する。メモリおよび基準コアセルの各行は、特 定の電圧および温度でプログラムされる。したがって、適用可能な基準列の基準 セルは、メモリコア１０内の特定の行で対応するメモリコアセルの状態と一致す るように自動的にプログラムされる。メモリ列セット１０ａ…１０ｎおよび基準 列１５ａ…１５ｎはワード線１９ａ…１９ｎによって相互接続される。 図２は、以下でより詳細に説明される、トランジスタ５０１および５０２を有 する「潤滑」段と、トランジスタ６０１、６０２、６０３および６０４の配置を 含む入力キャパシタンスが小さいバッファ段６００とを含む、この発明に従うセ ンス増幅器回路２４を示す。図２にさらに示されるのは、センス増幅器への入力 、すなわちデータ入力ノード３３０および基準入力ノード４３０で本質的に安定 したバイアス電圧を維持するのに効果的なネットワークを形成するそれぞれのト ランジスタ３３６、３３７、３３８および３３９である。トランジスタ３３６お よび３３７のゲートはデータ入力ノード３３０に接続され、これは第１のパ ストランジスタ３３１のソースと、「ダイオード」接続された「潤滑」トランジ スタ５０１のドレインおよびゲートとに接続される。トランジスタ３３６のソー スは接地端子に接続され、トランジスタ３３７のソースは正電圧源端子に接続さ れる。トランジスタ３３７のドレインは第２のバイアスノード３３５に接続され 、これはまた第２のパストランジスタ３４２のゲートとトランジスタ３３９のド レインおよびゲートとに接続される。トランジスタ３３９のソースは第１のバイ アスノード３３４に接続され、これはまた、トランジスタ３３６のドレインと、 トランジスタ３３８のドレインおよびゲートと、第１のパストランジスタ３３１ のゲートと、第３のパストランジスタ４３１のゲートとに接続される。トランジ スタ３３８のソースは接地端子に接続される。トランジスタ３３６、３３７、３ ３８および３３９は、データ入力ノード３３０で入力を有しかつ第１のバイアス ノード３３４および第２のバイアスノード３３５で２つの出力を有する変更され たインバータを構成する。第１のパストランジスタ３３１がそれを流れる電流に 対して比較的大きく、「０」しきい値トランジスタである場合、定常状態で、第 １のバイアスノード３３４の電圧レベルがデータ入力ノード３３０の電圧レベル よりほんのわずかに高い。トランジスタ３３９を流れる電流の結果としてトラン ジスタ３３９にかかる電圧降下に起因して、第２のバイアスノード３３５の電圧 レベルが第１のバイアスノ ード３３４の電圧レベルよりもっと高い。第２のパストランジスタ３４２が「０ 」しきい値トランジスタを用いて組立てられ、それを流れる電流に対して十分に 大きい場合、第１のパストランジスタ３３１のドレインの電圧レベルが第２のバ イアスノード３３５の電圧レベルに近い。したがって、第１のパストランジスタ ３３１のドレインの電圧がそのトランジスタのゲートの電圧より高く、トランジ スタは飽和状態に保たれ、これはより大きいトランスコンダクタンスに望ましい 状態である。 定常状態では、データ入力ノード３３０および基準入力ノード４３０の両方が 、導通または非導通コアセルのいずれかの検知に対応する安定レベルである。可 変しきい値コアセルおよび可変しきい値基準セルは、図１に示されるように、２ つのセンス増幅器入力３３０および４３０に接続される。 「ロー」状態、すなわち導通セルを検知すると、電流Ｉ_COREがデータ入力３３ ０から選択されたコアセルの方向に流れ、電流Ｉ_REFが基準ノード４３０から選 択された基準セルに流れる。１つのメモリ出力内のすべてのコアセルが、同じワ ード線および／またはセンス線によって駆動されかつアクティブコアセルと大き さも同様の基準セルを共有する、図１に示されたコアセル／基準セル装置の場合 、Ｉ_COREがＩ_REFと実質的に等しい。 第１のパストランジスタ３３１、第２のパストランジス タ３４２、ならびに変更されたインバータトランジスタ３３６、３３７、３３８ および３３９によって形成されるデバイスの組合せは、変更されたインバータの トリップポイントに近い値を有する電圧レベルを、データ入力ノード３３０へ強 制し、ここでトリップポイントは、第１のバイアスノード３３４で等しい電圧レ ベルをもたらす、データ入力ノード３３０で印加される電圧と定義される。デー タ入力ノードに「強制された」電圧により、電流Ｉ_LUBEが「潤滑ダイオード」接 続されたトランジスタ５０１を流れるように決定される。電流Ｉ_LUBEの「ミラー 」イメージは、ゲートがデータ入力ノード３３０に接続され、ドレインが基準入 力ノード４３０に接続され、ソースが接地端子に接続されるトランジスタ５０２ を流れる。Ｉ_FORCE、すなわちトランジスタ５０２を流れる反射された電流の大 きさは、トランジスタ５０１の物理的な大きさとトランジスタ５０２の物理的な 大きさとの比に依存する。「潤滑」トランジスタ５０２と「潤滑」 トランジス タ５０１との大きさ比は、好ましくは「トップ」カレントミラートランジスタ４ ４１と「トップ」カレントミラートランジスタ３４１との大きさ比と同じであり 、そのため、センスノード３４０で「潤滑」電流が相殺される。 センス増幅器の好ましい実施例において、トランジスタ５０２とトランジスタ ５０１との大きさ比ならびにトランジスタ４４１とトランジスタ３４１との大き さ比は約２対 １であり、すなわち、同様の電圧バイアスで、より大きいトランジスタがより小 さいトランジスタの電流の２倍を導通する。したがって、基準分岐、すなわちト ップミラートランジスタ４４１および第３のパストランジスタ４３１を流れる電 流は、 Ｉ_RB＝Ｉ_FORCE＋Ｉ_REF＝２ｘＩ_LUBE＋Ｉ_CORE であり、トップミラートランジスタ３４１を流れる電流は、 Ｉ_SENSE＝Ｉ_RB／２＝Ｉ_LUBE＋Ｉ_CORE／２になりがちである。 したがって、導通メモリセルがある場合、Ｉ_COREがデータ入力ノード３３０か らアクティブコアに流れると、第１のパストランジスタ３３１のソースから流れ る電流は以下のとおりとなる。 Ｉ_TOT＝Ｉ_CORE＋Ｉ_LUBE Ｉ_SENSE＝Ｉ_CORE／２＋Ｉ_LUBEであるので、第２のパストランジスタ３４２は 、オンであり、Ｉ_CORE／２と等しい電流を与え、センスノード３４０で電流平衡 を維持する。第２のパストランジスタ３４２がオンである場合、センスノード３ ４０の電圧レベルは比較的「ロー」である。 逆に、非導通コアセルが読出されており、データ入力ノード３３０からコアの 方向に流れる電流が０である場合、第１のパストランジスタ３３１のソースから 流れる電流は以下のとおりである。 Ｉ_TOT＝０＋Ｉ_LUBE＝Ｉ_LUBE Ｉ_SENSEが、Ｉ_CORE／２＋Ｉ_LUBEと等しくなろうとし、Ｉ_LUBEより大きくはな り得ないのて、当然、トランジスタ３４１のドレインが十分ハイになって、Ｉ_{LU BE} と等しい電流がトランジスタ３４１を流れるまで、センスノード３４０の電圧 レベルが上昇する。これは、トランジスタ３４１が線形領域に入る場合のみ起こ り得る。その結果、センスノード３４０が比較的「ハイ」レベルに充電されるが 、このレベルは正の電源電圧より低く、すなわち、電流がなおもトランジスタ３ ４１を流れ、したがって、センスノード３４０を正電圧源より低いレベルでアク ティブにクランプする。このアクティブなクランプ作用はセンスノードの電圧の 振れを制限し、したがって、「非クランプ」アプローチと比較すると、図３に見 られる先行技術で用いられた付加的なクランプデバイスでセンスノードに負担を かけずに、速度を向上させる。 当然、定常状態では、第１のパストランジスタ３３１を流れる電流が、Ｉ_LUBE と等しい低い値からＩ_LUBE＋Ｉ_COREと等しい高い値に変わる。データ入力ノード ３３０の電圧レベルもそれに従って変わる。第１のパストランジスタ３３１を流 れる電流がより大きい場合、この電圧はいくぶん低い。Ｉ_LUBEがある場合、「ハ イ」状態とそれぞれの「ロー」状態との間のデータ入力ノード３３０の電圧差は より小さくなり、したがって、Ｉ_LUBEがない場合と比較してより高速の切換え時 間をもたらす。これは、ＭＯＳトランジ スタが飽和状態である場合の、トランジスタの電流の、ゲート−ソース間の電圧 への２次依存の結果である。 「潤滑ダイオード」接続されたトランジスタ５０１はまた、センス増幅器の過 渡動作において重要な役割を果たす。したがって、センス増幅器がそれまでは放 電されていたデータ入力ノード３３０を充電する場合、第１のバイアスノード３ ３４とデータ入力ノード３３０との間の有限の位相遅れに起因して、第１のパス トランジスタ３３１が、第１のパストランジスタ３３１が実際に遮断されるポイ ントまでデータ入力ノード３３０を「過充電する」ことがあり得る。データ入力 ノード充電プロセスの間に第１のパストランジスタ３３１が遮断され、かつ導通 セルが検知されると、第１のパストランジスタ３３１がオンとなるまでデータ入 力ノード３３０が再び放電されなければならず、したがって、データ入力ノード ３３０をセンスノード３４０と通じさせる。Ｉ_LUBEがある場合、過充電されたデ ータ入力ノード３３０はより高速に放電され、したがって、再びより高速の応答 時間に寄与する。この過充電シナリオはまた、供給電圧レベルにおける突然の降 下の場合にもあてはまり、この場合第１のバイアスノード３３４の電圧が降下し て、第１のパストランジスタ３３１を遮断するおそれがある。そのような場合、 Ｉ_LUBEにより、実質的に回復の速度が増す。ダイオード接続されたトランジスタ ３３８は、変更されたバイアスインバータの利得を制御し、その応答時間を 向上させるように用いられる。 センスノード３４０がインバータ３５０の入力に直接接続された先行技術とは 対照的に、この発明において、センスノードは第１の反転段からバッファされる 。具体的には、センスノード３４０が、「フォロワ」接続されたトランジスタ６ ０１のゲートと、「０」しきい値および「フォロワ」接続トランジスタ６０２の ゲートとに接続される。内部基準ノード４４０は、電流スイッチとして作用する トランジスタ６０３のゲートに接続される。トランジスタ６０３のドレインは、 ノード６５０でインバータ３５０の入力と「フォロワ」トランジスタ６０２のソ ースとに接続される。トランジスタ６０３のソースは、「フォロワノード」６４ ０で「フォロワ」トランジスタ６０１のソースと「電流源」接続されたトランジ スタ６０４のドレインとに接続される。トランジスタ６０１および６０２のドレ インは正電圧源に接続され、トランジスタ６０４のソースは接地端子に接続され る。「電流源」接続されたトランジスタ６０４のゲートは第１のバイアスノード ３３４に接続される。センスノード３４０が「フォロワ」型入力を駆動している ので、当然、「追従」ノード６４０および６５０が駆動センスノードと「同相に 」移動することとなり、したがって、センスノード３４０に与えられる容量性負 荷が、センスノードがインバータ入力を直接駆動する場合と比較して、軽い。 「ロー」状態、すなわち導通コアセル、が検出される場合、センスノード３４ ０の電圧レベルが内部基準ノード４４０の電圧レベルより低い。したがって、「 電流源」接続されたトランジスタ６０４を流れる電流が、トランジスタ６０１で はなくトランジスタ６０３を介して進み、「フォロワ」トランジスタ６０２が弱 いかまたは「オフ」である。これは、インバータ入力ノード６５０が、インバー タ３５０のトリップポイントより低いはずの低いレベルに放電するのを可能にす る。逆に、「ハイ」状態が検出される場合、センスノード３４０は、内部基準ノ ード４４０の電圧レベルより高い、比較的高いレベルである。したがって、「電 流源」接続されたトランジスタ６０４を流れる電流が、トランジスタ６０３では なく「フォロワ」トランジスタ６０１を介して進む。また、「フォロワ」トラン ジスタ６０２は、「電流スイッチ」トランジスタ６０３からの重要な「反対」な しにインバータ入力ノード６５０をハイにする。したがって、インバータ３５０ への入力が、センスノード３４０の最も高いレベルより低い「ハイ」にクランプ され、内部基準ノード４４０の比較的安定したレベルより約１エンハンスメント しきい値低いバイアスの「ロー」にクランプされる。センスノード３４０を移動 させる電流は、静止状態に近い場合約Ｉ_CORE／２であり、一方、インバータ３５ ０の入力を移動させる電流ははるかに強いこともあり得るので、したがってより 高速の応答時間をもたらす。電流 源トランジスタ６０４をバイアスノード３３４から駆動することによって付加的 な利得が与えられる。したがって、「ロー」状態を検出する場合、バイアスノー ド３３４が比較的ハイであり、より強い電流が強制的にトランジスタ６０４を通 され、したがって、定電流によってなされるよりも高速にバッファ出力ノード６ ５０を放電する。逆に、「ハイ」状態を検出する場合、バイアスノード３３４が 比較的ローであり、より弱い電流が強制的にトランジスタ６０４を通され、した がってノード６５０の上方への動きに対する反対がより小さい。 要約すると、この発明の装置に従うと、パストランジスタにおいて比較的大き いトランスコンダクタンスを維持することによって、センスノードおよびインバ ータ入力の電圧の振れの両方をアクティブにクランプすることによって、ならび にフォロワバッファ回路を介してセンスノード容量性負荷を減少させることによ って、コア列のグループと関連する基準列を用いることを通して検知時間が向上 されている。

【手続補正書】特許法第１８４条の７第１項 【提出日】１９９５年３月２日 【補正内容】 請求の範囲 １．（ａ） 選択されたコアメモリセルからそのメモリ状態を示す電流を受取る ためのデータノード手段と、 （ｂ） 前記データノード手段から、前記データノード手段によって受取られ た電流を反映する電流を受取るためのセンスノード手段と、 （ｃ） 選択された基準セルから、前記基準セルの状態を示す基準電流を受取 るための基準ノード手段と、 （ｄ） 第１および第２の基準トランジスタを含む基準カレントミラー回路と を含み、各基準トランジスタは、それぞれのゲート、ドレイン、およびノースノ ードを有し、前記基準トランジスタのソースノードの各々は、選択された電源電 圧に接続され、前記第１および第２の基準トランジスタのゲートノードは、互い に電気的に接続され、前記第１の基準トランジスタのドレインノードは、前記セ ンスノード手段に接続され、前記第２の基準トランジスタのドレインノードは、 そのゲートノードに接続され、前記基準ノード手段から、前記基準ノード手段に よって受取られた電流を反映する電流が与えられ、前記基準カレントミラー回路 は、前記センスノード手段に、前記基準ノード手段から前記第２の基準トランジ スタに与えられる電流に比例して基準電流を与えるのに効果的であり、さらに （ｅ） 前記データノード手段の電圧を制限するためのパストランジスタ手段 を含み、前記パストランジスタ手段 はソースとドレインとを有し、前記ドレインは前記センスノード手段に接続され 、前記ソースは前記データノード手段に接続され、さらに （ｆ） 第１および第２の潤滑トランジスタを含む潤滑カレントミラー回路を 含み、前記潤滑トランジスタの各々は、それぞれのゲート、ドレイン、およびソ ースノードを有し、前記潤滑トランジスタのソースノードの各々は、共通ノード に接続され、前記第１および第２の潤滑トランジスタのゲートノードは、互いに 電気的に接続され、前記第１の潤滑トランジスタのドレインノードは、前記デー タノード手段に接続され、前記データノード手段から電流が与えられ、前記第１ の潤滑トランジスタのドレインノードは、そのゲートノードと前記データノード 手段とに接続され、前記潤滑カレントミラー回路は、前記基準ノード手段および 前記基準カレントミラー回路に、前記データノード手段から前記第１の潤滑トラ ンジスタに与えられる潤滑電流に比例して電流を与えるのに効果的であり、さら に、予め定められた量の電流を前記パストランジスタ手段に与えるのに効果的で あり、それにより、前記パストランジスタ手段は、コアメモリセルからの電流が ない場合でも開いたままである、半導体メモリに接続されたセンス増幅器回路。 ２．前記第１および第２の基準トランジスタならびに前記第１および第２の潤滑 トランジスタはＭＯＳトランジスタである、請求項１に記載のセンス増幅器回路 。 ３．前記第１および第２のトランジスタの各々は共通ノードで接続される、請求 項２に記載のセンス増幅器回路。 ４．前記第１および第２のトランジスタの各々はそれらのそれぞれのゲートで接 続される、請求項２に記載のセンス増幅器回路。 ５．前記第１および第２のトランジスタは、互いに対して異なる大きさのチャネ ルを有する、請求項２に記載のセンス増幅器回路。 ６．前記センスノード手段は、出力増幅インバータを含む、請求項１に記載のセ ンス増幅器回路。 ７．前記センスノード手段は、前記センスノード手段から見たキャパシタンスを 減少するためのバッファ回路を含む、請求項１に記載のセンス増幅器回路。 ８．前記バッファ回路は、前記センスノード手段によって別々に駆動される第１ および第２のトランジスタ分岐を含む、請求項７に記載のセンス増幅器回路。 ９．前記第１および第２のトランジスタ分岐は、電流源に接続される、請求項８ に記載のセンス増幅器回路。 １０．前記第１および第２のトランジスタ分岐は、ｎ個のＭＯＳトランジスタだ けを含む、請求項８に記載のセンス増幅器回路。 １１．前記センスノード手段で電圧の振れを小さくするためのクランプ手段をさ らに含む、請求項１に記載のセンス増幅器回路。 １２．前記クランプ手段は、ローからハイへの遷移が完了した後、センスノード にプルダウン電流を与えるためのカレントミラー装置を含む、請求項１１に記載 のセンス増幅器回路。 １３．選択された半導体メモリセルのメモリ状態の検知表示を、電流を基準セル からセンスノードに供給する第１のカレントミラー回路に接続されるセンスノー ドに与える方法であって、前記センスノードはさらに、それを選択されたメモリ セルから分けるパストランジスタに接続され、前記パストランジスタは、その他 方の側で前記メモリセルに接続され、前記方法は、 （ａ） 第２のカレントミラー回路を、前記選択されたメモリセルの側にある パストランジスタの側に接続するステップと、 （ｂ） 前記第２のカレントミラー回路の他方の側を、前記基準セルから前記 第１のカレントミラー回路に与えられる電流を変えるように接続する、ステップ とを含み、 それにより、潤滑電流を第１のカレントミラー手段に与え、電流をパストラン ジスタに効果的に与え、コアメモリセルからの電流がない場合にそれが遮断され ないのを確実にする、方法。

Claims (1)

1. 【特許請求の範囲】 １．（ａ） 選択されたコアメモリセルからそのメモリ状態を示す電流を受取る ためのデータノード手段と、 （ｂ） 前記データノード手段から、前記データノード手段によって受取られ た電流を反映する電流を受取るためのセンスノード手段と、 （ｃ） 選択された基準セルから、前記基準セルの状態を示す基準電流を受取 るための基準ノード手段と、 （ｄ） 第１および第２の基準トランジスタを含む基準カレントミラー回路と を含み、各基準トランジスタは、それぞれのゲート、ドレイン、およびソースノ ードを有し、前記基準トランジスタのソースノードの各々は、選択された電源電 圧に接続され、前記第１および第２の基準トランジスタのゲートノードは、互い に電気的に接続され、前記第１の基準トランジスタのドレインノードは、前記セ ンスノード手段に接続され、前記第２の基準トランジスタのドレインノードは、 そのゲートノードに接続され、前記基準ノード手段から、前記基準ノード手段に よって受取られた電流を反映する電流が与えられ、前記基準カレントミラー回路 は、前記センスノード手段に、前記基準ノード手段から前記第２の基準トランジ スタに与えられる電流に比例して基準電流を与えるのに効果的であり、さらに （ｅ） 前記データノード手段の電圧を制限するためのパストランジスタ手段 を含み、前記パストランジスタ手段 はソースとドレインとを有し、前記ドレインは前記センスノード手段に接続され 、前記ソースは前記データノード手段に接続され、さらに （ｆ） 第１および第２の潤滑トランジスタを含む潤滑カレントミラー回路を 含み、前記潤滑トランジスタの各々は、それぞれのゲート、ドレイン、およびソ ースノードを有し、前記潤滑トランジスタのソースノードの各々は、共通ノード に接続され、前記第１および第２の潤滑トランジスタのゲートノードは、互いに 電気的に接続され、前記第１の潤滑トランジスタのドレインノードは、前記デー タノード手段に接続され、前記データノード手段から電流が与えられ、前記第１ の潤滑トランジスタのドレインノードは、そのゲートノードと前記データノード 手段とに接続され、前記潤滑カレントミラー回路は、前記基準ノード手段および 前記基準カレントミラー回路に、前記データノード手段から前記第１の潤滑トラ ンジスタに与えられる潤滑電流に比例して電流を与えるのに効果的であり、さら に、予め定められた量の電流を前記パストランジスタ手段に与えるのに効果的で あり、それにより、前記パストランジスタ手段は、コアメモリセルからの電流が ない場合でも開いたままである、半導体メモリに接続されたセンス増幅器回路。 ２．前記第１および第２の基準トランジスタならびに前記第１および第２の潤滑 トランジスタはＭＯＳトランジスタである、請求項１に記載のセンス増幅器回路 。 ３．前記第１および第２のトランジスタの各々は共通ノードで接続される、請求 項２に記載のセンス増幅器回路。 ４．前記第１および第２のトランジスタの各々はそれらのそれぞれのゲートで接 続される、請求項２に記載のセンス増幅器回路。 ５．前記第１および第２のトランジスタは、互いに対して異なる大きさのチャネ ルを有する、請求項２に記載のセンス増幅器回路。 ６．前記センスノード手段は、出力増幅インバータを含む、請求項１に記載のセ ンス増幅器回路。 ７．前記センスノード手段は、前記センスノード手段から見たキャパシタンスを 減少するためのバッファ回路を含む、請求項１に記載のセンス増幅器回路。 ８．前記バッファ回路は、前記センスノード手段によって別々に駆動される第１ および第２のトランジスタ分岐を含む、請求項７に記載のセンス増幅器回路。 ９．前記第１および第２のトランジスタ分岐は、電流源に接続される、請求項８ に記載のセンス増幅器回路。 １０．前記第１および第２のトランジスタ分岐は、ｎ個のＭＯＳトランジスタだ けを含む、請求項８に記載のセンス増幅器回路。 １１．前記センスノード手段で電圧の振れを小さくするためのクランプ手段をさ らに含む、請求項１に記載のセンス増幅器回路。 １２．前記クランプ手段は、ローからハイへの遷移が完了した後、センスノード にプルダウン電流を与えるためのカレントミラー装置を含む、請求項１１に記載 のセンス増幅器回路。 １３．選択された半導体メモリセルのメモリ状態の検知表示を、電流を基準セル からセンスノードに供給する第１のカレントミラー回路に接続されるセンスノー ドに与える方法であって、前記センスノードはさらに、それを選択されたメモリ セルから分けるパストランジスタに接続され、前記パストランジスタは、その他 方の側で前記メモリセルに接続され、前記方法は、 （ａ） 第２のカレントミラー回路を、前記選択されたメモリセルの側にある パストランジスタの側に接続するステップと、 （ｂ） 前記第２のカレントミラー回路の他方の側を、前記基準セルから前記 第１のカレントミラー回路に与えられる電流を変えるように接続する、ステップ とを含み、 それにより、潤滑電流を第１のカレントミラー手段に与え、電流をパストラン ジスタに効果的に与え、コアメモリセルからの電流かない場合にそれが遮断され ないのを確実にする、方法。 １４．情報をストアするためのメモリ手段を含む半導体メモリ装置であって、前 記メモリ手段は、 （ａ） 列の複数個のグループを含み、列の各々は、予 め定められた複数個のコアメモリセルを含み、さらに （ｂ） 対応する複数個の基準列を含み、各基準列は、列の前記グループの対 応する１つと関連し、予め定められた対応する複数個の基準メモリセルを含み、 さらに （ｃ） 前記コアメモリセルのメモリ内容の出力信号表示を選択可能に発生す るための、対応する複数個のセンス増幅器手段を含み、前記対応する複数個のセ ンス増幅器手段の各々は、その入力で、列の前記複数個のグループのうち対応す る１つの中のメモリ列の選択された１つとの電気的伝達のための接続と、前記基 準列のうち対応する１つとの電気的伝達のための接続とを有し、それにより、前 記複数個の基準列は、列の前記グループの間で分散され、散在する、半導体メモ リ装置。