JP2637841B2 - センスアンプ回路 - Google Patents
センスアンプ回路Info
- Publication number
- JP2637841B2 JP2637841B2 JP28882990A JP28882990A JP2637841B2 JP 2637841 B2 JP2637841 B2 JP 2637841B2 JP 28882990 A JP28882990 A JP 28882990A JP 28882990 A JP28882990 A JP 28882990A JP 2637841 B2 JP2637841 B2 JP 2637841B2
- Authority
- JP
- Japan
- Prior art keywords
- mos transistor
- type mos
- power supply
- sense amplifier
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Read Only Memory (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はセンスアンプ回路に関し、特に半導体集積回
路により構成される高速ROM等に使用されるセンスアン
プ回路に関する。
路により構成される高速ROM等に使用されるセンスアン
プ回路に関する。
従来のセンスアンプ回路は、その一例が第２図を示さ
れるように、カレントミラー回路を形成するＰチャネル
MOSトランジスタ17および19と、センスアンプ待機中
に、ＰチャネルMOSトランジスタ17および19のゲートを
電源電圧にプリチャージするためのプリチャージ用のＰ
チャネルMOSトランジスタ18と、センスアンプ待機時に
センス入力を遮断するためのＮチャネルMOSトランジス
タ20と、端子63から供給される基準電圧入力を受けるた
めのＮチャネルMOSトランジスタ21と、メモリー回路15
と、基準電源側と対比させるための基準源ダミー回路16
と、出力バッファ22とを備えて構成される。なお、端子
64,65および66は電源端子、端子60および61はセンスア
ンプ動作信号入力端子、端子62は出力端子、端子63は基
準電圧入力端子である。
れるように、カレントミラー回路を形成するＰチャネル
MOSトランジスタ17および19と、センスアンプ待機中
に、ＰチャネルMOSトランジスタ17および19のゲートを
電源電圧にプリチャージするためのプリチャージ用のＰ
チャネルMOSトランジスタ18と、センスアンプ待機時に
センス入力を遮断するためのＮチャネルMOSトランジス
タ20と、端子63から供給される基準電圧入力を受けるた
めのＮチャネルMOSトランジスタ21と、メモリー回路15
と、基準電源側と対比させるための基準源ダミー回路16
と、出力バッファ22とを備えて構成される。なお、端子
64,65および66は電源端子、端子60および61はセンスア
ンプ動作信号入力端子、端子62は出力端子、端子63は基
準電圧入力端子である。
センスアンプの待機時においては、プリチャージ用の
ＰチャネルMOSトランジスタ18のゲートに、端子61から
接地電位のセンスアンプ動作信号が入力され、同様に、
ＮチャネルMOSトランジスタ20のゲートにもセンスアン
プ動作信号が入力される。従って、ＮチャネルMOSトラ
ンジスタ20はOFFとなり、プリチャージ用のＰチャネルM
OSトランジスタ18はONとなるため、定常状態において
は、ＰチャネルMOSトランジスタ17および19のゲートの
電位は電源電圧に等しくなる。このため、ＰチャネルMO
Sトランジスタ19はOFFとなり、定常電流が流れなくな
る。
ＰチャネルMOSトランジスタ18のゲートに、端子61から
接地電位のセンスアンプ動作信号が入力され、同様に、
ＮチャネルMOSトランジスタ20のゲートにもセンスアン
プ動作信号が入力される。従って、ＮチャネルMOSトラ
ンジスタ20はOFFとなり、プリチャージ用のＰチャネルM
OSトランジスタ18はONとなるため、定常状態において
は、ＰチャネルMOSトランジスタ17および19のゲートの
電位は電源電圧に等しくなる。このため、ＰチャネルMO
Sトランジスタ19はOFFとなり、定常電流が流れなくな
る。
また、このセンスアンプ待機期間においては、センス
入力に接続されているメモリー回路15内において、セン
ス入力と接地点との間にアドレスにより選択される１個
のメモリ・セルのソースとドレインが接続され、選択さ
れたメモリ・セルがONの状態にあればセンス入力は接地
電位となり、OFFの状態にあればハイ・インピーダンス
状態となる。
入力に接続されているメモリー回路15内において、セン
ス入力と接地点との間にアドレスにより選択される１個
のメモリ・セルのソースとドレインが接続され、選択さ
れたメモリ・セルがONの状態にあればセンス入力は接地
電位となり、OFFの状態にあればハイ・インピーダンス
状態となる。
センス期間においては、セスアンプ動作信号が電源電
圧のレベルで入力されるため、ＮチャネルMOSトランジ
スタ20はONとなり、プリチャージ用のＰチャネルMOSト
ランジスタ18はOFFとなって、メモリ回路15の状態によ
りセンス入力がハイ・インピーダンス状態にあれば、Ｐ
チャネルMOSトランジスタ17および19のゲートの電位は
電源電圧のレベルを保持したままの状態となり、この場
合においては、出力端子62におけるセンスアンプ出力は
変化しないままの状態で保持される。
圧のレベルで入力されるため、ＮチャネルMOSトランジ
スタ20はONとなり、プリチャージ用のＰチャネルMOSト
ランジスタ18はOFFとなって、メモリ回路15の状態によ
りセンス入力がハイ・インピーダンス状態にあれば、Ｐ
チャネルMOSトランジスタ17および19のゲートの電位は
電源電圧のレベルを保持したままの状態となり、この場
合においては、出力端子62におけるセンスアンプ出力は
変化しないままの状態で保持される。
また、センス入力が接地電位である場合には、Ｐチャ
ネルMOSトランジスタ17にはIP17という電流が流れる
が、この電流IP17は、或るミラー比によりＰチャネルMO
Sトランジスタ19の電流に移され、端子63から供給され
る基準電源値によって決定される、ＮチャネルMOSトラ
ンジスタ21に流れる電流IN21と比較されて、IP17＞IN21
ならば、出力端子62におけるセンスアンプ出力は電源電
圧のレベルに等しくなり、IP17＜IN21ならばセンスアン
プ出力は接地電位となる。
ネルMOSトランジスタ17にはIP17という電流が流れる
が、この電流IP17は、或るミラー比によりＰチャネルMO
Sトランジスタ19の電流に移され、端子63から供給され
る基準電源値によって決定される、ＮチャネルMOSトラ
ンジスタ21に流れる電流IN21と比較されて、IP17＞IN21
ならば、出力端子62におけるセンスアンプ出力は電源電
圧のレベルに等しくなり、IP17＜IN21ならばセンスアン
プ出力は接地電位となる。
上述した従来のセンスアンプ回路においては、センス
アンプの待機時において、カレントミラー回路のゲート
電圧を電源電圧にプリチャージして、定常電流を遮断し
ているため、センス期間において、電源電圧にプリチャ
ージされた電圧レベルがメモリー回路を経由して接地点
にディスチャージされ、ＰチャネルMOSトランジスタの
しきい値電圧VTPよりも低下する時点において、出力バ
ッファのゲートの電位が接地電位から電源電圧にチャー
ジアップされるので、［電源電圧−VTP］までディスチ
ャージするのに、次式に示される時間tpd分のセンス時
間が多くかかることになる。
アンプの待機時において、カレントミラー回路のゲート
電圧を電源電圧にプリチャージして、定常電流を遮断し
ているため、センス期間において、電源電圧にプリチャ
ージされた電圧レベルがメモリー回路を経由して接地点
にディスチャージされ、ＰチャネルMOSトランジスタの
しきい値電圧VTPよりも低下する時点において、出力バ
ッファのゲートの電位が接地電位から電源電圧にチャー
ジアップされるので、［電源電圧−VTP］までディスチ
ャージするのに、次式に示される時間tpd分のセンス時
間が多くかかることになる。
tpd＝Ｑ・Ｉ 上式において、Ｑはカウントミラー回路のゲート・レ
ベルが、［電源電圧−VTP］になるまでにデスチャージ
しなければならない電荷量であり、Ｉはディスチャージ
電流である。
ベルが、［電源電圧−VTP］になるまでにデスチャージ
しなければならない電荷量であり、Ｉはディスチャージ
電流である。
従って、高速動作のROM等においては、センス時間が
長くなることにより、データ出力が反転する前における
データの読出し、ひいてはシステム全般に亘る誤動作を
招来するという欠点がある。
長くなることにより、データ出力が反転する前における
データの読出し、ひいてはシステム全般に亘る誤動作を
招来するという欠点がある。
本発明のセンスアンプ回路は、ソースがそれぞれ第１
の電源に接続され、ゲートが相互に連結されてカレント
ミラー回路を構成する第１および第２の第一種導電型MO
Sトランジスタと、ドレインが前記第１および第２の第
一種導電型MOSトランジスタのゲートに接続され、ソー
スが第１の電源に接続される第３の第一種導電型MOSト
ランジスタと、ドレインが前記第１の第一種導電型MOS
トランジスタのドレインならびにゲートに接続され、ソ
ースが所定のメモリー回路に接続されるとともに、ゲー
トに所定のセンスアンプ動作信号が入力される第１の第
二種導電型MOSトランジスタと、ドレインが前記第２の
第一種導電型MOSトランジスタのドレインに接続され、
ソースが所定の基準源ダミー回路に接続されるととも
に、ゲートに所定の基準電圧が供給される第２の第二種
導電型MOSトランジスタと、ゲートが前記第１および第
２の第一種導電型MOSトランジスタのゲートに接続さ
れ、ドレインが第１の電源に接続されるとともに、ソー
スが第１の抵抗を介して第２の電源に接続される第３の
第二種導電型MOSトランジスタと、ゲートが前記第３の
第二種導電型MOSトランジスのソースに接続され、ソー
スが第１の電源に接続されるとともに、ドレインが第２
の抵抗を介して第２の電源に接続される第４の第一種導
電型MOSトランジスタと、前記第４の第一種導電型MOSト
ランジスタのドレインの出力と、前記センスアンプ動作
信号の反転信号とを入力し、出力端を前記第３の第一種
導電型MOSトランジスタのゲートに接続するするNAND回
路と、を備えて構成される。
の電源に接続され、ゲートが相互に連結されてカレント
ミラー回路を構成する第１および第２の第一種導電型MO
Sトランジスタと、ドレインが前記第１および第２の第
一種導電型MOSトランジスタのゲートに接続され、ソー
スが第１の電源に接続される第３の第一種導電型MOSト
ランジスタと、ドレインが前記第１の第一種導電型MOS
トランジスタのドレインならびにゲートに接続され、ソ
ースが所定のメモリー回路に接続されるとともに、ゲー
トに所定のセンスアンプ動作信号が入力される第１の第
二種導電型MOSトランジスタと、ドレインが前記第２の
第一種導電型MOSトランジスタのドレインに接続され、
ソースが所定の基準源ダミー回路に接続されるととも
に、ゲートに所定の基準電圧が供給される第２の第二種
導電型MOSトランジスタと、ゲートが前記第１および第
２の第一種導電型MOSトランジスタのゲートに接続さ
れ、ドレインが第１の電源に接続されるとともに、ソー
スが第１の抵抗を介して第２の電源に接続される第３の
第二種導電型MOSトランジスタと、ゲートが前記第３の
第二種導電型MOSトランジスのソースに接続され、ソー
スが第１の電源に接続されるとともに、ドレインが第２
の抵抗を介して第２の電源に接続される第４の第一種導
電型MOSトランジスタと、前記第４の第一種導電型MOSト
ランジスタのドレインの出力と、前記センスアンプ動作
信号の反転信号とを入力し、出力端を前記第３の第一種
導電型MOSトランジスタのゲートに接続するするNAND回
路と、を備えて構成される。
次に、本発明について図面を参照して説明する。第１
図は、本発明の一実施例を示す回路図である。第１図に
示されるように、本実施例は、電源端子55,56,57,58お
よび59、センスアンプ動作信号入力端子51および53、出
力端子52および基準電圧入力端子54に対応して、メモリ
ー回路１と、基準源ダミー回路２と、ＮチャネルMOSト
ランジスタ３〜４と、低しきい値のＮチャネルMOSトラ
ンジスタ５と、ＰチャネルMOSトランジスタ６〜９と、
抵抗10および11と、インバータ12と、NAND回路13と、出
力バッファ14と、を備えて構成される。
図は、本発明の一実施例を示す回路図である。第１図に
示されるように、本実施例は、電源端子55,56,57,58お
よび59、センスアンプ動作信号入力端子51および53、出
力端子52および基準電圧入力端子54に対応して、メモリ
ー回路１と、基準源ダミー回路２と、ＮチャネルMOSト
ランジスタ３〜４と、低しきい値のＮチャネルMOSトラ
ンジスタ５と、ＰチャネルMOSトランジスタ６〜９と、
抵抗10および11と、インバータ12と、NAND回路13と、出
力バッファ14と、を備えて構成される。
第１図において、センスアンプ待機時においては、Ｎ
チャネルMOSトランジスタ３のゲートに、端子51から入
力されるプリチャージ動作信号が接地電位レベルにある
ため、ＮチャネルMOSトランジスタ３はOFFとなり、セン
ス入力は受付けられない。この状態において、カレント
ミラー回路を形成するＰチャネルMOSトランジスタ６お
よび８のゲートの電位VGPは、プリチャージ用のＰチャ
ネルMOSトランジスタ７によって、接地電位から電源電
圧のレベル方向に向ってチャージアップされる。
チャネルMOSトランジスタ３のゲートに、端子51から入
力されるプリチャージ動作信号が接地電位レベルにある
ため、ＮチャネルMOSトランジスタ３はOFFとなり、セン
ス入力は受付けられない。この状態において、カレント
ミラー回路を形成するＰチャネルMOSトランジスタ６お
よび８のゲートの電位VGPは、プリチャージ用のＰチャ
ネルMOSトランジスタ７によって、接地電位から電源電
圧のレベル方向に向ってチャージアップされる。
次に、チャージアップの結果、電位VGPが更にVDDに接
近すると、低しきい値のＮチャネルMOSトランジスタ５
のしきい値電圧VTN5およびＰチャネルMOSトラジスタ９
のしきい値電圧VTP9に対応して、VTP9＋VTN5≧VDD−VGP
（但し、VTP8≒VTP9＞TTNS）が成立つ時点においては、
ＮチャネルMOSトランジスタ５のソースの電位は、VGP−
VTN5となるため、ＰチャネルMOSトンランジスタ９はOFF
となり、そのソースの電位は高い抵抗値を有する抵抗10
を介して接地電位となる。従って、NAND回路13を介して
出力される電位はVDDとなり、プリチャージ用のＰチャ
ネルMOSトランジスタ７のゲートに入力されるため、Ｐ
チャネルMOSトランジスタ７はOFFの状態となる。
近すると、低しきい値のＮチャネルMOSトランジスタ５
のしきい値電圧VTN5およびＰチャネルMOSトラジスタ９
のしきい値電圧VTP9に対応して、VTP9＋VTN5≧VDD−VGP
（但し、VTP8≒VTP9＞TTNS）が成立つ時点においては、
ＮチャネルMOSトランジスタ５のソースの電位は、VGP−
VTN5となるため、ＰチャネルMOSトンランジスタ９はOFF
となり、そのソースの電位は高い抵抗値を有する抵抗10
を介して接地電位となる。従って、NAND回路13を介して
出力される電位はVDDとなり、プリチャージ用のＰチャ
ネルMOSトランジスタ７のゲートに入力されるため、Ｐ
チャネルMOSトランジスタ７はOFFの状態となる。
従って、本実施例においては、プリチャージの電圧レ
ベルVGPが、VDD−VGP≒VTP9＋VTN5が成立つ電位になる
時点において、プリチャージ作用が停止されるため、電
圧VGPが電源電圧VDDまでチャージアップすることなく、
VTP9＋VTN5の電圧分までにチャージアップされる電荷
Ｑ′が、センスアンプ動作時に接地電位にディスチャー
ジされるのに要する時間はtpd′（＝Ｑ′・Ｉ）とな
り、この時間分だけセンス時間が短縮される。
ベルVGPが、VDD−VGP≒VTP9＋VTN5が成立つ電位になる
時点において、プリチャージ作用が停止されるため、電
圧VGPが電源電圧VDDまでチャージアップすることなく、
VTP9＋VTN5の電圧分までにチャージアップされる電荷
Ｑ′が、センスアンプ動作時に接地電位にディスチャー
ジされるのに要する時間はtpd′（＝Ｑ′・Ｉ）とな
り、この時間分だけセンス時間が短縮される。
以上、詳細に説明したように、本発明は、センスアン
プ待機時においてチャージアップされる電荷量を抑制し
て、センス期間におけるディスチャージ時間を短縮し、
センス期間の有効化を図ることにより、ROM等における
高速動作時における誤動作を防止することができるとい
う効果がある。
プ待機時においてチャージアップされる電荷量を抑制し
て、センス期間におけるディスチャージ時間を短縮し、
センス期間の有効化を図ることにより、ROM等における
高速動作時における誤動作を防止することができるとい
う効果がある。
第１図は、本発明の一実施例の回路図、第２図は従来例
の回路図である。 図において、1,12……メモリー回路、2,16……基準源ダ
ミー回路、３〜5,20〜21……ＮチャネルMOSトランジス
タ、６〜9,17〜19……ＰチャネルMOSトランジスタ、10
〜11……抵抗、13……NAND回路、14,22……出力バッフ
ァ。
の回路図である。 図において、1,12……メモリー回路、2,16……基準源ダ
ミー回路、３〜5,20〜21……ＮチャネルMOSトランジス
タ、６〜9,17〜19……ＰチャネルMOSトランジスタ、10
〜11……抵抗、13……NAND回路、14,22……出力バッフ
ァ。
Claims (1)
- 【請求項１】ソースがそれぞれ第１の電源に接続され、
ゲートが相互に連結されてカレントミラー回路を構成す
る第１および第２の第一種導電型MOSトランジスタと、 ドレインが前記第１および第２の第一種導電型MOSトラ
ンジスタのゲートに接続され、ソースが第１の電源に接
続される第３の第一種導電型MOSトランジスタと、 ドレインが前記第１の第一種導電型MOSトランジスタの
ドレインならびにゲートに接続され、ソースが所定のメ
モリー回路に接続されるとともに、ゲートに所定のセン
スアンプ動作信号が入力される第１の第二種導電型MOS
トランジスタと、 ドレインが前記第２の第一種導電型MOSトランジスタの
ドレインに接続されてセンスアンプ出力端を形成すると
ともに、ソースが所定の基準源ダミー回路に接続され、
ゲートに対し所定の基準電圧が供給される第２の第二種
導電型MOSトランジスタと、 ゲートが前記第１および第２の第一種導電型MOSトラン
ジスタのゲートに接続され、ドレインが第１の電源に接
続されるとともに、ソースが第１の抵抗を介して第２の
電源に接続される第３の第二種導電型MOSトランジスタ
と、 ゲートが前記第３の第二種導電か型MOSトランジスタの
ソースに接続され、ソースが第１の電源に接続されると
ともに、ドレインが第２の抵抗を介して第２の電源に接
続される第４の第一種導電型MOSトランジスタと、 前記第４の第一種導電型MOSトランジスタのドレインの
出力と、前記センスアンプ動作信号の反転信号とを入力
し、出力端を前記第３の第一種導電型MOSトランジスタ
のゲートに接続するするNAND回路と、 を備えることを特徴とするセンスアンプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28882990A JP2637841B2 (ja) | 1990-10-25 | 1990-10-25 | センスアンプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28882990A JP2637841B2 (ja) | 1990-10-25 | 1990-10-25 | センスアンプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04162298A JPH04162298A (ja) | 1992-06-05 |
| JP2637841B2 true JP2637841B2 (ja) | 1997-08-06 |
Family
ID=17735284
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28882990A Expired - Lifetime JP2637841B2 (ja) | 1990-10-25 | 1990-10-25 | センスアンプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2637841B2 (ja) |
-
1990
- 1990-10-25 JP JP28882990A patent/JP2637841B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04162298A (ja) | 1992-06-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3801760B2 (ja) | 半導体装置の高電圧発生回路 | |
| JP3416062B2 (ja) | 連想メモリ（ｃａｍ） | |
| US6608785B2 (en) | Method and apparatus to ensure functionality and timing robustness in SOI circuits | |
| JPH06152334A (ja) | リングオシレータおよび定電圧発生回路 | |
| JPH0666115B2 (ja) | 半導体記憶装置 | |
| EP0218238A1 (en) | Differential amplifier circuit | |
| EP0623930A1 (en) | Semiconductor integrated circuit having a function of reducing a consumed current | |
| JPH07202665A (ja) | ドライバ／レシーバ回路 | |
| KR100203717B1 (ko) | 반도체 기억장치의 데이터버스 클램프회로 | |
| JPH04238197A (ja) | センスアンプ回路 | |
| US20040100844A1 (en) | Differential charge transfer sense amplifier | |
| US5729499A (en) | Sense amplifier and reading circuit with sense amplifier | |
| KR100267012B1 (ko) | 반도체 메모리 장치의 감지 증폭기 | |
| JP2637841B2 (ja) | センスアンプ回路 | |
| KR940004516B1 (ko) | 반도체 메모리의 고속 센싱장치 | |
| CN109920454B (zh) | 单端操作的灵敏放大器 | |
| US6392855B1 (en) | Floating body charge monitor circuit for partially depleted SOI CMOS technology | |
| JPH0563967B2 (ja) | ||
| US6456121B2 (en) | Sense amplifier for integrated circuits using PMOS transistors | |
| JPH08279296A (ja) | センスアンプ | |
| JP2604873B2 (ja) | センスアンプ回路 | |
| JP2895500B2 (ja) | Ｍｏｓ型出力バッファ回路 | |
| JPH07244995A (ja) | リードオンリメモリのセンス回路 | |
| US6433590B1 (en) | Current mirror type sense amplifier circuits for semiconductor memory devices and methods of operating same | |
| JP2990065B2 (ja) | センスアンプ回路 |