JPH08279296A - センスアンプ - Google Patents
センスアンプInfo
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- JPH08279296A JPH08279296A JP8127495A JP8127495A JPH08279296A JP H08279296 A JPH08279296 A JP H08279296A JP 8127495 A JP8127495 A JP 8127495A JP 8127495 A JP8127495 A JP 8127495A JP H08279296 A JPH08279296 A JP H08279296A
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- sense amplifier
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- circuit
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Abstract
(57)【要約】
【目的】 低消費電力でアクセス時間の短いセンスアン
プを提供することを目的とする。 【構成】 センスアンプ部１の活性化状態と非活性化状
態とを切り替えるトランジスタＴｒ4 と、センスアンプ
部１内で電源から接地へのパスが形成されるとともにセ
ンスアンプ部の出力が反転したことを前記トランジスタ
Ｔｒ4 にフィードバックして当該トランジスタＴｒ4 に
センスアンプ部１の非活性化を行わせるフィードバック
手段（フィードバック経路４及びアンド回路ＡＮＤから
成る）３と、センスアンプ部１の前記反転した出力を保
持するラッチ回路５とを備えた。
プを提供することを目的とする。 【構成】 センスアンプ部１の活性化状態と非活性化状
態とを切り替えるトランジスタＴｒ4 と、センスアンプ
部１内で電源から接地へのパスが形成されるとともにセ
ンスアンプ部の出力が反転したことを前記トランジスタ
Ｔｒ4 にフィードバックして当該トランジスタＴｒ4 に
センスアンプ部１の非活性化を行わせるフィードバック
手段（フィードバック経路４及びアンド回路ＡＮＤから
成る）３と、センスアンプ部１の前記反転した出力を保
持するラッチ回路５とを備えた。
Description
【０００１】
【産業上の利用分野】本発明は、ＲＯＭやＲＡＭなどの
半導体記憶装置に用いられるデータ読み出し用のセンス
アンプに関する。
半導体記憶装置に用いられるデータ読み出し用のセンス
アンプに関する。
【０００２】
【従来の技術】図６は、従来のＲＯＭ用のセンスアンプ
を示した回路図である。このセンスアンプは、メモリセ
ル５０及びメモリ選択用トランジスタ５１から成るメモ
リセル部２の出力接点の電位を反転するインバータＩＮ
1 と、このインバータＩＮ1 の出力をゲート入力し、ソ
ース側がメモリセル部２の出力接点に接続されたＮチャ
ネルのトランジスタＴｒ1 と、このトランジスタＴｒ1
のドレイン側に接続されたロード用のＰチャネルトのラ
ンジスタＴｒ2 とを備えて構成される。このセンスアン
プでは、トランジスタＴｒ1 とトランジスタＴｒ2 との
接続点が出力ＯＵＴとなる（特公平５−４４７５９号公
報参照）。なお、この種のセンスアンプはタイミングク
ロックが不要である。
を示した回路図である。このセンスアンプは、メモリセ
ル５０及びメモリ選択用トランジスタ５１から成るメモ
リセル部２の出力接点の電位を反転するインバータＩＮ
1 と、このインバータＩＮ1 の出力をゲート入力し、ソ
ース側がメモリセル部２の出力接点に接続されたＮチャ
ネルのトランジスタＴｒ1 と、このトランジスタＴｒ1
のドレイン側に接続されたロード用のＰチャネルトのラ
ンジスタＴｒ2 とを備えて構成される。このセンスアン
プでは、トランジスタＴｒ1 とトランジスタＴｒ2 との
接続点が出力ＯＵＴとなる（特公平５−４４７５９号公
報参照）。なお、この種のセンスアンプはタイミングク
ロックが不要である。
【０００３】上記の構成を有するセンスアンプは、メモ
リセル５０がＯＦＦのとき、Ｖ(A)の電位は徐々に上が
り、Ｖ(A) ＝Ｖ(B) −ＶTH（ＶTHはトランジスタＴｒ1
の動作電位）になると、トランジスタＴｒ1 がＯＦＦす
る。トランジスタＴｒ1 がＯＦＦすると、出力ＯＵＴに
はＨｉｇｈレベルの電位が出力され、メモリの内容が読
み出される。一方、メモリセルがＯＮのときはＶ(A) の
電位が下がり、Ｖ(A)＜Ｖ(B) −ＶTHになると、トラン
ジスタＴｒ1 はＯＮし、出力ＯＵＴにはＬｏｗレベルの
電位が出力されてメモリの内容が読み出されることにな
る。
リセル５０がＯＦＦのとき、Ｖ(A)の電位は徐々に上が
り、Ｖ(A) ＝Ｖ(B) −ＶTH（ＶTHはトランジスタＴｒ1
の動作電位）になると、トランジスタＴｒ1 がＯＦＦす
る。トランジスタＴｒ1 がＯＦＦすると、出力ＯＵＴに
はＨｉｇｈレベルの電位が出力され、メモリの内容が読
み出される。一方、メモリセルがＯＮのときはＶ(A) の
電位が下がり、Ｖ(A)＜Ｖ(B) −ＶTHになると、トラン
ジスタＴｒ1 はＯＮし、出力ＯＵＴにはＬｏｗレベルの
電位が出力されてメモリの内容が読み出されることにな
る。
【０００４】また、図７は従来のカレントミラー型のセ
ンスアンプを示した回路図である。このセンスアンプに
おいて、図示しないメモリセルから読み出される互いに
相補な出力信号を受けるラインＢＬ，ＢＬＢには、Ｎチ
ャネルのトランジスタＭ3 ，Ｍ4 のゲートが接続されて
いる。そして、トランジスタＭ3 ，Ｍ4 は、ベースにＳ
ＩＮ（チップイネーブル信号）が入力されるトランジス
タＭ5 を介して接地される。前記トランジスタＭ3 のド
レインはＰチャネルのトランジスタＭ1 のゲート及びド
レインに、トランジスタＭ4 のドレインはＰチャネルの
トランジスタＭ2 のドレインにそれぞれ接続される。前
記トランジスタＭ1 ，Ｍ2 は、それぞれ電源に接続され
る。そして、このセンスアンプ部１において、トランジ
スタＭ2とトランジスタＭ4 の接続点が出力ＯＵＴとな
る（特開昭６３−１８４９９０号公報参照）。
ンスアンプを示した回路図である。このセンスアンプに
おいて、図示しないメモリセルから読み出される互いに
相補な出力信号を受けるラインＢＬ，ＢＬＢには、Ｎチ
ャネルのトランジスタＭ3 ，Ｍ4 のゲートが接続されて
いる。そして、トランジスタＭ3 ，Ｍ4 は、ベースにＳ
ＩＮ（チップイネーブル信号）が入力されるトランジス
タＭ5 を介して接地される。前記トランジスタＭ3 のド
レインはＰチャネルのトランジスタＭ1 のゲート及びド
レインに、トランジスタＭ4 のドレインはＰチャネルの
トランジスタＭ2 のドレインにそれぞれ接続される。前
記トランジスタＭ1 ，Ｍ2 は、それぞれ電源に接続され
る。そして、このセンスアンプ部１において、トランジ
スタＭ2とトランジスタＭ4 の接続点が出力ＯＵＴとな
る（特開昭６３−１８４９９０号公報参照）。
【０００５】この図７のセンスアンプは、以下の表１の
ＳＡ１に示すように動作する。即ち、図示しないメモリ
セルのデータ“１”を読み出すとき、ラインＢＬにはＨ
ｉｇｈレベルの信号が、ＢＬＢにはＬｏｗレベルの信号
がそれぞれ入力され、ＳＯＵＴにはＨｉｇｈレベルが出
力される。一方、データ“０”を読み出すとき、ライン
ＢＬにはＬｏｗレベルの信号が、ＢＬＢにはＨｉｇｈレ
ベルの信号がそれぞれ入力され、ＳＯＵＴにはＬｏｗレ
ベルが出力される。
ＳＡ１に示すように動作する。即ち、図示しないメモリ
セルのデータ“１”を読み出すとき、ラインＢＬにはＨ
ｉｇｈレベルの信号が、ＢＬＢにはＬｏｗレベルの信号
がそれぞれ入力され、ＳＯＵＴにはＨｉｇｈレベルが出
力される。一方、データ“０”を読み出すとき、ライン
ＢＬにはＬｏｗレベルの信号が、ＢＬＢにはＨｉｇｈレ
ベルの信号がそれぞれ入力され、ＳＯＵＴにはＬｏｗレ
ベルが出力される。
【０００６】
【表１】
【０００７】
【発明が解決しようとする課題】しかしながら、前記図
６に示した従来のセンスアンプでは、メモリセルがＯＦ
Ｆのときは、トランジスタＴｒ1 がＯＦＦしていること
により、トランジスタＴｒ2 →トランジスタＴｒ1 →ト
ランジスタ５１→メモリセル５０→接地に至る経路で貫
通電流は殆ど流れることがないが、メモリセルがＯＮの
ときは、トランジスタＴｒ1 がＯＮするため、トランジ
スタＴｒ2 →トランジスタＴｒ1 →トランジスタ５１→
メモリセル５０→接地に至る経路で貫通電流が流れ、消
費電力が大きくなるという欠点を有している。
６に示した従来のセンスアンプでは、メモリセルがＯＦ
Ｆのときは、トランジスタＴｒ1 がＯＦＦしていること
により、トランジスタＴｒ2 →トランジスタＴｒ1 →ト
ランジスタ５１→メモリセル５０→接地に至る経路で貫
通電流は殆ど流れることがないが、メモリセルがＯＮの
ときは、トランジスタＴｒ1 がＯＮするため、トランジ
スタＴｒ2 →トランジスタＴｒ1 →トランジスタ５１→
メモリセル５０→接地に至る経路で貫通電流が流れ、消
費電力が大きくなるという欠点を有している。
【０００８】更に、メモリセルがＯＮの読み出し状態か
らＯＦＦの読み出し状態に移行する場合には、Ｖ(A) の
電位が徐々に上昇してＶ(B) の電位が下がり、Ｖ(B) ＝
Ｖ(A) ＋ＶTHにならないとトランジスタＴｒ1 がＯＦＦ
しないため、アクセスタイムが長くなるという欠点も有
している。
らＯＦＦの読み出し状態に移行する場合には、Ｖ(A) の
電位が徐々に上昇してＶ(B) の電位が下がり、Ｖ(B) ＝
Ｖ(A) ＋ＶTHにならないとトランジスタＴｒ1 がＯＦＦ
しないため、アクセスタイムが長くなるという欠点も有
している。
【０００９】また、前記図７に示した従来のカレントミ
ラー型のセンスアンプにおいても、データ“１”を読み
出すときには、貫通電流が流れ、消費電力が大きくなる
という欠点がある。
ラー型のセンスアンプにおいても、データ“１”を読み
出すときには、貫通電流が流れ、消費電力が大きくなる
という欠点がある。
【００１０】本発明は、上記の事情に鑑み、低消費電力
でアクセス時間の短いセンスアンプを提供することを目
的とする。
でアクセス時間の短いセンスアンプを提供することを目
的とする。
【００１１】
【課題を解決するための手段】本発明のセンスアンプ
は、上記の課題を解決するために、センスアンプ部の活
性化状態と非活性化状態とを切り替える活性化制御手段
と、センスアンプ部内で電源から接地へのパスが形成さ
れたことを前記活性化制御手段にフィードバックして当
該活性化制御手段にセンスアンプ部の非活性化を行わせ
るフィードバック手段と、前記センスアンプ部内で前記
パスが形成された時点のセンスアンプ部の出力を保持す
るラッチ回路とを備えたことを特徴とする。
は、上記の課題を解決するために、センスアンプ部の活
性化状態と非活性化状態とを切り替える活性化制御手段
と、センスアンプ部内で電源から接地へのパスが形成さ
れたことを前記活性化制御手段にフィードバックして当
該活性化制御手段にセンスアンプ部の非活性化を行わせ
るフィードバック手段と、前記センスアンプ部内で前記
パスが形成された時点のセンスアンプ部の出力を保持す
るラッチ回路とを備えたことを特徴とする。
【００１２】また、活性化制御手段がスイッチ素子であ
るトランジスタにて構成され、前記フィードバック手段
が前記センスアンプ部の出力と検出回路からのクロック
とから制御信号を生成してこれを前記スイッチ素子であ
るトランジスタに供給する回路にて構成されていてもよ
いし、更に、この構成において、前記スイッチ素子とし
てのトランジスタと電源との間に、プリチャージ用のト
ランジスタが接続されていてもよい。
るトランジスタにて構成され、前記フィードバック手段
が前記センスアンプ部の出力と検出回路からのクロック
とから制御信号を生成してこれを前記スイッチ素子であ
るトランジスタに供給する回路にて構成されていてもよ
いし、更に、この構成において、前記スイッチ素子とし
てのトランジスタと電源との間に、プリチャージ用のト
ランジスタが接続されていてもよい。
【００１３】また、前記活性化制御手段がスイッチ素子
であるトランジスタにて構成され、前記フィードバック
手段が前記センスアンプ部の出力とチップイネーブル信
号とから制御信号を生成してこれを前記スイッチ素子で
あるトランジスタに供給する回路にて構成されていてい
てもよい。
であるトランジスタにて構成され、前記フィードバック
手段が前記センスアンプ部の出力とチップイネーブル信
号とから制御信号を生成してこれを前記スイッチ素子で
あるトランジスタに供給する回路にて構成されていてい
てもよい。
【００１４】
【作用】上記の構成によれば、例えば、センスアンプ部
が活性化されている状態で、ＯＮ状態のメモリセルが選
択されることでセンスアンプ部の出力がＬｏｗレベルに
転じると、フィードバック手段の制御によって活性化制
御手段がセンスアンプ部を非活性化状態に切り替えるた
め、センスアンプ部には貫通電流が流れなくなる。これ
と同時に、センスアンプ部の出力Ｌｏｗレベルがラッチ
回路にて保持されるので、メモリの読み出しのための時
間は十分に与えられる。
が活性化されている状態で、ＯＮ状態のメモリセルが選
択されることでセンスアンプ部の出力がＬｏｗレベルに
転じると、フィードバック手段の制御によって活性化制
御手段がセンスアンプ部を非活性化状態に切り替えるた
め、センスアンプ部には貫通電流が流れなくなる。これ
と同時に、センスアンプ部の出力Ｌｏｗレベルがラッチ
回路にて保持されるので、メモリの読み出しのための時
間は十分に与えられる。
【００１５】
（実施例１）以下、本発明をその実施例を示す図に基づ
いて説明する。なお、この実施例では、従来例で示した
図６の回路構成のセンスアンプと共通する機能部分には
共通の符号を付記して説明している。
いて説明する。なお、この実施例では、従来例で示した
図６の回路構成のセンスアンプと共通する機能部分には
共通の符号を付記して説明している。
【００１６】図１は、本実施例のセンスアンプの概略構
成を示したブロック図であり、図２はその具体的構成を
示した回路図である。このセンスアンプにおけるセンス
アンプ部１は、図６に示した従来回路と同様、メモリセ
ル５０及びメモリ選択用トランジスタ５１から成るメモ
リセル出力部２、入力信号を反転するインバータＩ
Ｎ1 、このインバータＩＮ1 の出力をゲート入力し、ソ
ース側がメモリセル出力部２の出力接点に接続されたＮ
チャネルのトランジスタＴｒ1 、及びこのトランジスタ
Ｔｒ1 のドレイン側に接続されたロード用のＰチャネル
トのランジスタＴｒ2 を備え、前記トランジスタＴｒ1
とトランジスタＴｒ2 との接続点をセンスアンプ部１の
出力ＯＵＴとするように構成されている。
成を示したブロック図であり、図２はその具体的構成を
示した回路図である。このセンスアンプにおけるセンス
アンプ部１は、図６に示した従来回路と同様、メモリセ
ル５０及びメモリ選択用トランジスタ５１から成るメモ
リセル出力部２、入力信号を反転するインバータＩ
Ｎ1 、このインバータＩＮ1 の出力をゲート入力し、ソ
ース側がメモリセル出力部２の出力接点に接続されたＮ
チャネルのトランジスタＴｒ1 、及びこのトランジスタ
Ｔｒ1 のドレイン側に接続されたロード用のＰチャネル
トのランジスタＴｒ2 を備え、前記トランジスタＴｒ1
とトランジスタＴｒ2 との接続点をセンスアンプ部１の
出力ＯＵＴとするように構成されている。
【００１７】前記インバータＩＮ1 の入力側と前記トラ
ンジスタＴｒ1 のソース側との間には、活性化制御手段
であるＮチャネルのトランジスタＴｒ4 がそのソース及
びドレインを接続させて組み込まれている。トランジス
タＴｒ4 のゲートには、クロックＣＫが入力される。こ
のクロックＣＫは、フィードバック手段３を構成してい
るアンド回路ＡＮＤから出力される。
ンジスタＴｒ1 のソース側との間には、活性化制御手段
であるＮチャネルのトランジスタＴｒ4 がそのソース及
びドレインを接続させて組み込まれている。トランジス
タＴｒ4 のゲートには、クロックＣＫが入力される。こ
のクロックＣＫは、フィードバック手段３を構成してい
るアンド回路ＡＮＤから出力される。
【００１８】フィードバック手段３は、ダミー回路（検
出回路）７からのダミークロックＤＣＫおよびセンスア
ンプ部１の出力ＯＵＴ（フィードバック信号）の２つを
入力信号とする２入力のアンド回路ＡＮＤと、前記セン
スアンプ部１の出力ＯＵＴをフィードバック信号として
前記アンド回路ＡＮＤの一方の入力端に導くフィードバ
ック経路４とから構成される。
出回路）７からのダミークロックＤＣＫおよびセンスア
ンプ部１の出力ＯＵＴ（フィードバック信号）の２つを
入力信号とする２入力のアンド回路ＡＮＤと、前記セン
スアンプ部１の出力ＯＵＴをフィードバック信号として
前記アンド回路ＡＮＤの一方の入力端に導くフィードバ
ック経路４とから構成される。
【００１９】ラッチ回路５は、前記センスアンプ部１の
出力ＯＵＴをデータ入力とし、前記クロックＣＫをラッ
チ制御信号とするように接続されている。そして、クロ
ックＣＫの立ち下がりで入力を保持して図示しない出力
バッファに出力する一方、クロックＣＫがＨｉｇｈのと
きには入力信号をそのまま出力バッファに出力するよう
に構成されている。
出力ＯＵＴをデータ入力とし、前記クロックＣＫをラッ
チ制御信号とするように接続されている。そして、クロ
ックＣＫの立ち下がりで入力を保持して図示しない出力
バッファに出力する一方、クロックＣＫがＨｉｇｈのと
きには入力信号をそのまま出力バッファに出力するよう
に構成されている。
【００２０】前記トランジスタＴｒ4 における前記イン
バータＩＮ1 との接続点は、Ｐチャネルのトランジスタ
Ｔｒ3 を介して電源に接続されている。このトランジス
タＴｒ3 のプリチャージ用に設けられたもので、そのゲ
ートは接地されている。
バータＩＮ1 との接続点は、Ｐチャネルのトランジスタ
Ｔｒ3 を介して電源に接続されている。このトランジス
タＴｒ3 のプリチャージ用に設けられたもので、そのゲ
ートは接地されている。
【００２１】図３は、上記構成のセンスアンプにおい
て、図２中の各点についての電位変化を示したタイムチ
ャートである。この図３を用いて、当該センスアンプの
動作を説明する。
て、図２中の各点についての電位変化を示したタイムチ
ャートである。この図３を用いて、当該センスアンプの
動作を説明する。
【００２２】オン状態のメモリセルを選択し、センスア
ンプ部１が非活性（プリチャージ）状態（ダミークロッ
クＤＣＫがＬｏｗ）のとき、トランジスタＴｒ4 は、Ｏ
ＦＦする。トランジスタＴｒ4 がＯＦＦすると、インバ
ータＩＮ1 の入力点の電位Ｖ(c) は、Ｈｉｇｈレベルに
なる。電位Ｖ(c) がＨｉｇｈレベルになると、インバー
タＩＮ1 の出力点の電位Ｖ(B) がＬｏｗレベルになると
ともに、トランジスタＴｒ1 のソース側の電位Ｖ(A) が
ディスチャージされることから、トランジスタＴｒ1 は
ＯＦＦし、出力ＯＵＴの電位Ｖ(D) はＨｉｇｈレベルと
なる。従って、アンド回路ＡＮＤの一方の入力がＨｉｇ
ｈとなる。また、ラッチ回路５の信号入力端子にはＨｉ
ｇｈレベルが入力される。
ンプ部１が非活性（プリチャージ）状態（ダミークロッ
クＤＣＫがＬｏｗ）のとき、トランジスタＴｒ4 は、Ｏ
ＦＦする。トランジスタＴｒ4 がＯＦＦすると、インバ
ータＩＮ1 の入力点の電位Ｖ(c) は、Ｈｉｇｈレベルに
なる。電位Ｖ(c) がＨｉｇｈレベルになると、インバー
タＩＮ1 の出力点の電位Ｖ(B) がＬｏｗレベルになると
ともに、トランジスタＴｒ1 のソース側の電位Ｖ(A) が
ディスチャージされることから、トランジスタＴｒ1 は
ＯＦＦし、出力ＯＵＴの電位Ｖ(D) はＨｉｇｈレベルと
なる。従って、アンド回路ＡＮＤの一方の入力がＨｉｇ
ｈとなる。また、ラッチ回路５の信号入力端子にはＨｉ
ｇｈレベルが入力される。
【００２３】そして、センスアンプ部１が活性状態（ダ
ミークロックＤＣＫがＨｉｇｈ）になると、アンド回路
ＡＮＤの２入力のいずれもがＨｉｇｈレベルとなり、ア
ンド回路ＡＮＤの出力であるクロックＣＫはＨｉｇｈレ
ベルになる。クロックＣＫがＨｉｇｈレベルになると、
トランジスタＴｒ4 はＯＮし、電位Ｖ(A) 及び電位Ｖ
(c) がＬｏｗレベルになり、電位Ｖ(B) はＨｉｇｈレベ
ルになる。電位Ｖ(B) がＨｉｇｈレベルになると、トラ
ンジスタＴｒ1 がＯＮするので、電位Ｖ(D) は電位Ｖ
(A) のレベルに落ちる。従って、センスアンプ部１の出
力ＯＵＴとしてＬｏｗレベルが出力される。また、これ
により、ラッチ回路５の信号入力端子にはＬｏｗレベル
が入力される。
ミークロックＤＣＫがＨｉｇｈ）になると、アンド回路
ＡＮＤの２入力のいずれもがＨｉｇｈレベルとなり、ア
ンド回路ＡＮＤの出力であるクロックＣＫはＨｉｇｈレ
ベルになる。クロックＣＫがＨｉｇｈレベルになると、
トランジスタＴｒ4 はＯＮし、電位Ｖ(A) 及び電位Ｖ
(c) がＬｏｗレベルになり、電位Ｖ(B) はＨｉｇｈレベ
ルになる。電位Ｖ(B) がＨｉｇｈレベルになると、トラ
ンジスタＴｒ1 がＯＮするので、電位Ｖ(D) は電位Ｖ
(A) のレベルに落ちる。従って、センスアンプ部１の出
力ＯＵＴとしてＬｏｗレベルが出力される。また、これ
により、ラッチ回路５の信号入力端子にはＬｏｗレベル
が入力される。
【００２４】ここで、上記のごとくトランジスタＴｒ1
とトランジスタＴｒ4 とがＯＮした状態では、貫通電流
が流れることになるが、電位Ｖ(D) がＬｏｗになると、
アンド回路ＡＮＤの出力であるクロックＣＫがＬｏｗレ
ベルになるため、センスアンプ部１の活性化状態が解除
され、貫通電流が流れなくなる。また、このクロックＣ
ＫのＬｏｗがラッチ回路５に入力されたタイミングでラ
ッチ回路５において電位Ｖ(D) の出力Ｌｏｗレベルが保
持される。従って、上記のごとく活性化状態が解除され
てもセンスアンプ部１の出力ＯＵＴはＬｏｗレベルに保
持される。
とトランジスタＴｒ4 とがＯＮした状態では、貫通電流
が流れることになるが、電位Ｖ(D) がＬｏｗになると、
アンド回路ＡＮＤの出力であるクロックＣＫがＬｏｗレ
ベルになるため、センスアンプ部１の活性化状態が解除
され、貫通電流が流れなくなる。また、このクロックＣ
ＫのＬｏｗがラッチ回路５に入力されたタイミングでラ
ッチ回路５において電位Ｖ(D) の出力Ｌｏｗレベルが保
持される。従って、上記のごとく活性化状態が解除され
てもセンスアンプ部１の出力ＯＵＴはＬｏｗレベルに保
持される。
【００２５】ＯＦＦ状態のメモリセルを選択した場合で
も、センスアンプ部１が非活性状態のときは、電位Ｖ
(D) はＨｉｇｈレベルとなり、ＯＮ状態のメモリセルを
選択した場合におけるセンスアンプ部１が非活性状態の
ときと同様である。ここで、電位Ｖ(A) は、以前にＯＦ
Ｆ状態のメモリセルを選択していたときだけ、中間電位
になっている。そして、センスアンプ部１が活性状態に
なったとき（ダミークロックＤＣＫがＨｉｇｈレベ
ル）、トランジスタＴｒ4 がＯＮし、電位Ｖ(A) ，Ｖ
(c) が一瞬下がることになるが、プリチャージ用のトラ
ンジスタＴｒ3 とロード用トランジスタＴｒ２によって
電位Ｖ(A) ，Ｖ(c) が比較的早期にに上昇し、Ｖ(B) ＝
Ｖ(A) ＋ＶTHになった時点でトランジスタＴｒ1 がＯＦ
Ｆし、電位Ｖ(D)がＨｉｇｈレベルになる。なお、この
場合には、貫通電流は殆ど流れない。
も、センスアンプ部１が非活性状態のときは、電位Ｖ
(D) はＨｉｇｈレベルとなり、ＯＮ状態のメモリセルを
選択した場合におけるセンスアンプ部１が非活性状態の
ときと同様である。ここで、電位Ｖ(A) は、以前にＯＦ
Ｆ状態のメモリセルを選択していたときだけ、中間電位
になっている。そして、センスアンプ部１が活性状態に
なったとき（ダミークロックＤＣＫがＨｉｇｈレベ
ル）、トランジスタＴｒ4 がＯＮし、電位Ｖ(A) ，Ｖ
(c) が一瞬下がることになるが、プリチャージ用のトラ
ンジスタＴｒ3 とロード用トランジスタＴｒ２によって
電位Ｖ(A) ，Ｖ(c) が比較的早期にに上昇し、Ｖ(B) ＝
Ｖ(A) ＋ＶTHになった時点でトランジスタＴｒ1 がＯＦ
Ｆし、電位Ｖ(D)がＨｉｇｈレベルになる。なお、この
場合には、貫通電流は殆ど流れない。
【００２６】以上のように、センスアンプ部１を非活性
状態としたときは、出力電位Ｖ(D)は固定されるととも
に、貫通電流は流れない。また、ＯＦＦ状態のメモリセ
ルを選択し、センスアンプ部１が活性化状態になったと
き、プリチャージ用のトランジスタＴｒ3 により電位Ｖ
(A) を充電するのが速められる。
状態としたときは、出力電位Ｖ(D)は固定されるととも
に、貫通電流は流れない。また、ＯＦＦ状態のメモリセ
ルを選択し、センスアンプ部１が活性化状態になったと
き、プリチャージ用のトランジスタＴｒ3 により電位Ｖ
(A) を充電するのが速められる。
【００２７】ここで、センスアンプ部１の活性化制御
を、ダミー回路（検出回路）７からの信号（ＤＣＫ）だ
けで行うことも可能である。しかし、上記検出回路から
の信号のＨｉｇｈ期間は、全てのセンスアンプにおいて
リードできる時間が必要であるため、ある程度のマージ
ンを持たせているので、これをそのままセンスアンプ部
１への活性化制御信号としたのでは、ＯＮ状態のメモリ
セルを選択したときの貫通電流が流れる期間が長くな
る。
を、ダミー回路（検出回路）７からの信号（ＤＣＫ）だ
けで行うことも可能である。しかし、上記検出回路から
の信号のＨｉｇｈ期間は、全てのセンスアンプにおいて
リードできる時間が必要であるため、ある程度のマージ
ンを持たせているので、これをそのままセンスアンプ部
１への活性化制御信号としたのでは、ＯＮ状態のメモリ
セルを選択したときの貫通電流が流れる期間が長くな
る。
【００２８】本実施例のセンスアンプでは、前述したよ
うに、ＯＦＦ状態のメモリセルの読み出しをするとき
は、上記ダミー回路７からの信号をそのまま用いるが、
ＯＮ状態のメモリセルの読み出しをするときは、出力Ｏ
ＵＴがＬｏｗレベルに転じたときにアンド回路ＡＮＤに
よってトランジスタＴｒ4 にＬｏｗレベルを入力させる
ため、個々のセンスアンプの活性化信号を、メモリセル
のデータ読み出しに必要な最小限の時間に抑えること
で、貫通電流を最小限に抑えている。
うに、ＯＦＦ状態のメモリセルの読み出しをするとき
は、上記ダミー回路７からの信号をそのまま用いるが、
ＯＮ状態のメモリセルの読み出しをするときは、出力Ｏ
ＵＴがＬｏｗレベルに転じたときにアンド回路ＡＮＤに
よってトランジスタＴｒ4 にＬｏｗレベルを入力させる
ため、個々のセンスアンプの活性化信号を、メモリセル
のデータ読み出しに必要な最小限の時間に抑えること
で、貫通電流を最小限に抑えている。
【００２９】（実施例２）以下、本発明の他の実施例に
ついて説明する。
ついて説明する。
【００３０】図４は、本実施例のセンスアンプを示した
回路図である。実施例１におけるプリチャージ用のトラ
ンジスタは設けられておらず、また、実施例１のトラン
ジスタＴｒ4 に相当するものは、当該図４では、Ｐチャ
ネルのトランジスタＴｒ11とトランジスタＴｒ14であ
る。そして、図４のセンスアンプ部１は、ＯＦＦ状態の
メモリセルを選択するときに貫通電流が流れるものであ
り、本実施例では、その貫通電流の低減を図っている。
回路図である。実施例１におけるプリチャージ用のトラ
ンジスタは設けられておらず、また、実施例１のトラン
ジスタＴｒ4 に相当するものは、当該図４では、Ｐチャ
ネルのトランジスタＴｒ11とトランジスタＴｒ14であ
る。そして、図４のセンスアンプ部１は、ＯＦＦ状態の
メモリセルを選択するときに貫通電流が流れるものであ
り、本実施例では、その貫通電流の低減を図っている。
【００３１】センスアンプ部１は、メモリセル５０及び
メモリ選択用のトランジスタ５１から成るメモリセル出
力部２、プリディスチャージ用のＮチャネルのトランジ
スタＴｒ16、電源から前記トランジスタＴｒ16に至る経
路に順に配置されたＰチャネルのトランジスタＴｒ11と
ＰチャネルのトランジスタＴｒ12とＮチャネルのトラン
ジスタＴｒ13、同じく電源から前記トランジスタＴｒ16
に至る経路に順に配置されたＰチャネルのトランジスタ
Ｔｒ14とＮチャネルのトランジスタＴｒ15、電源から接
地に至る経路に順に配置されたＰチャネルのトランジス
タＴｒ17とＮチャネルのトランジスタＴｒ18を備えて構
成される。そして、前記トランジスタＴｒ12とトランジ
スタＴｒ13との接続点がセンスアンプ部１の出力点とさ
れる。
メモリ選択用のトランジスタ５１から成るメモリセル出
力部２、プリディスチャージ用のＮチャネルのトランジ
スタＴｒ16、電源から前記トランジスタＴｒ16に至る経
路に順に配置されたＰチャネルのトランジスタＴｒ11と
ＰチャネルのトランジスタＴｒ12とＮチャネルのトラン
ジスタＴｒ13、同じく電源から前記トランジスタＴｒ16
に至る経路に順に配置されたＰチャネルのトランジスタ
Ｔｒ14とＮチャネルのトランジスタＴｒ15、電源から接
地に至る経路に順に配置されたＰチャネルのトランジス
タＴｒ17とＮチャネルのトランジスタＴｒ18を備えて構
成される。そして、前記トランジスタＴｒ12とトランジ
スタＴｒ13との接続点がセンスアンプ部１の出力点とさ
れる。
【００３２】センスアンプ部１の出力は、２入力タイプ
のナンド回路１０の一方の入力端子に入力される。ま
た、当該ナンド回路１０の他方の入力端子には、Ｈｉｇ
ｈレベルが入力される。そして、ナンド回路１０の出力
は、インバーター１１を介してラッチ回路５のデータ入
力端子に入力される。また、ナンド回路１０の出力は、
２入力タイプのナンド回路１２の一方の入力端子に入力
される。また、当該ナンド回路１２の他方の入力端子に
は、図示しない検出回路からのダミークロックが入力さ
れる。そして、ナンド回路１２の出力は、前記ラッチ回
路５のラッチ制御端子に入力されるとともに、トランジ
スタＴｒ11、トランジスタＴｒ14、及びトランジスタＴ
ｒ16の各々のゲートに入力される。
のナンド回路１０の一方の入力端子に入力される。ま
た、当該ナンド回路１０の他方の入力端子には、Ｈｉｇ
ｈレベルが入力される。そして、ナンド回路１０の出力
は、インバーター１１を介してラッチ回路５のデータ入
力端子に入力される。また、ナンド回路１０の出力は、
２入力タイプのナンド回路１２の一方の入力端子に入力
される。また、当該ナンド回路１２の他方の入力端子に
は、図示しない検出回路からのダミークロックが入力さ
れる。そして、ナンド回路１２の出力は、前記ラッチ回
路５のラッチ制御端子に入力されるとともに、トランジ
スタＴｒ11、トランジスタＴｒ14、及びトランジスタＴ
ｒ16の各々のゲートに入力される。
【００３３】また、トランジスタＴｒ12及びトランジス
タＴｒ17のゲートにはＬｏｗレベルが入力され、トラン
ジスタＴｒ17とトランジスタＴｒ18との接続点の電位
は、トランジスタＴｒ15とトランジスタＴｒ13のゲート
にそれぞれ入力される。また、トランジスタＴｒ18のゲ
ートには、トランジスタＴｒ13とトランジスタＴｒ15と
トランジスタＴｒ16との接点の電位が入力される。
タＴｒ17のゲートにはＬｏｗレベルが入力され、トラン
ジスタＴｒ17とトランジスタＴｒ18との接続点の電位
は、トランジスタＴｒ15とトランジスタＴｒ13のゲート
にそれぞれ入力される。また、トランジスタＴｒ18のゲ
ートには、トランジスタＴｒ13とトランジスタＴｒ15と
トランジスタＴｒ16との接点の電位が入力される。
【００３４】上記の構成において、図示しない検出回路
からの信号（ＤＣＫ）がＬｏｗレベルのとき、ＣＫＢは
Ｈｉｇｈレベルとなり、センスアンプ部１は、非活性化
状態となる。このとき、トランジスタＴｒ16がＯＮし、
トランジスタＴｒ14、トランジスタＴｒ11、及びトラン
ジスタＴｒ18がＯＦＦとなり、貫通電流は流れない。ま
た、電位Ｖ(G) はＬｏｗレベルに保持される。また、こ
のように電位Ｖ(G) がＬｏｗレベルに保持されると、ナ
ンド回路５３の出力ＣＫＢは、検出回路からのＤＣＫで
定まることになる。
からの信号（ＤＣＫ）がＬｏｗレベルのとき、ＣＫＢは
Ｈｉｇｈレベルとなり、センスアンプ部１は、非活性化
状態となる。このとき、トランジスタＴｒ16がＯＮし、
トランジスタＴｒ14、トランジスタＴｒ11、及びトラン
ジスタＴｒ18がＯＦＦとなり、貫通電流は流れない。ま
た、電位Ｖ(G) はＬｏｗレベルに保持される。また、こ
のように電位Ｖ(G) がＬｏｗレベルに保持されると、ナ
ンド回路５３の出力ＣＫＢは、検出回路からのＤＣＫで
定まることになる。
【００３５】一方、図示しない検出回路からの信号（Ｄ
ＣＫ）がＨｉｇｈレベルになると、ＣＫＢはＬｏｗにな
り、センスアンプ部１は活性化状態となる。
ＣＫ）がＨｉｇｈレベルになると、ＣＫＢはＬｏｗにな
り、センスアンプ部１は活性化状態となる。
【００３６】この活性化状態においてメモリセルがＯＮ
であると、電位Ｖ(G) はＬｏｗのままである。この場合
も、センスアンプ部１の活性化制御を行う信号ＣＫＢ
は、検出回路からのＤＣＫだけで決定される。
であると、電位Ｖ(G) はＬｏｗのままである。この場合
も、センスアンプ部１の活性化制御を行う信号ＣＫＢ
は、検出回路からのＤＣＫだけで決定される。
【００３７】そして、活性化状態においてメモリセルが
ＯＦＦであると、電位Ｖ(F) において充電がなされ、Ｖ
(E) ＝Ｖ(F) ＋ＶTHになったときに、トランジスタＴｒ
13がＯＦＦし、電位Ｖ(G) がＨｉｇｈレベルになる。ま
た、このとき、トランジスタＴｒ18がＯＮし、トランジ
スタＴｒ17からの貫通電流が生じる。
ＯＦＦであると、電位Ｖ(F) において充電がなされ、Ｖ
(E) ＝Ｖ(F) ＋ＶTHになったときに、トランジスタＴｒ
13がＯＦＦし、電位Ｖ(G) がＨｉｇｈレベルになる。ま
た、このとき、トランジスタＴｒ18がＯＮし、トランジ
スタＴｒ17からの貫通電流が生じる。
【００３８】しかし、上記のごとく電位Ｖ(G) がＨｉｇ
ｈレベルになると、ＤＣＫがＬｏｗレベルに立ち下がっ
ていないときでも、ＣＫＢはＨｉｇｈレベルになり、セ
ンスアンプ部１は非活性化状態になる。そして、センス
アンプ部１が上記のごとく非活性状態になっても、上記
ＣＫＢによってラッチ回路５が活性化状態のときの電位
Ｖ(G) に対応する値を保持し出力バッファに出力する。
従って、センスアンプ部１の活性化時間を読み出し可能
な最小限の値にすることができ、貫通電流が抑制され
る。
ｈレベルになると、ＤＣＫがＬｏｗレベルに立ち下がっ
ていないときでも、ＣＫＢはＨｉｇｈレベルになり、セ
ンスアンプ部１は非活性化状態になる。そして、センス
アンプ部１が上記のごとく非活性状態になっても、上記
ＣＫＢによってラッチ回路５が活性化状態のときの電位
Ｖ(G) に対応する値を保持し出力バッファに出力する。
従って、センスアンプ部１の活性化時間を読み出し可能
な最小限の値にすることができ、貫通電流が抑制され
る。
【００３９】（実施例３）以下、本発明の他の実施例に
ついて説明する。
ついて説明する。
【００４０】図５は、本実施例のカレントミラー型のセ
ンスアンプを示した回路図である。センスアンプ部１に
おいて、図示しないメモリセルから読み出される互いに
相補な出力信号を受けるラインＢＬ，ＢＬＢには、Ｎチ
ャネルのトランジスタＭ9 ，Ｍ10のゲートが接続されて
いる。そして、トランジスタＭ9 ，Ｍ10のソースは接地
され、トランジスタＭ9 のドレインはＰチャネルのトラ
ンジスタＭ7 のゲート及びドレインに、トランジスタＭ
10のドレインはＰチャネルのトランジスタＭ8のドレイ
ンにそれぞれ接続される。前記トランジスタＭ7 ，Ｍ8
は、活性化制御手段である一つのＰチャネルのトランジ
スタＭ6 を介して電源に接続される。そして、このセン
スアンプ部１において、トランジスタＭ10とトランジス
タＭ8 の接続点が出力ＯＵＴとなる。
ンスアンプを示した回路図である。センスアンプ部１に
おいて、図示しないメモリセルから読み出される互いに
相補な出力信号を受けるラインＢＬ，ＢＬＢには、Ｎチ
ャネルのトランジスタＭ9 ，Ｍ10のゲートが接続されて
いる。そして、トランジスタＭ9 ，Ｍ10のソースは接地
され、トランジスタＭ9 のドレインはＰチャネルのトラ
ンジスタＭ7 のゲート及びドレインに、トランジスタＭ
10のドレインはＰチャネルのトランジスタＭ8のドレイ
ンにそれぞれ接続される。前記トランジスタＭ7 ，Ｍ8
は、活性化制御手段である一つのＰチャネルのトランジ
スタＭ6 を介して電源に接続される。そして、このセン
スアンプ部１において、トランジスタＭ10とトランジス
タＭ8 の接続点が出力ＯＵＴとなる。
【００４１】前記トランジスタＭ6 のゲート及びトラン
ジスタＭ11のゲートには、フィードバック信号が入力さ
れる。２入力構成のナンド回路Ｍ12は、ＳＩＮ（例え
ば、ライトイネーブル信号）と後述のラッチ回路５から
の出力をインバータＭ13にて反転した信号とを入力して
前記フィードバック信号を生成する。ラッチ回路５は、
素子Ｍ15〜Ｍ18を備えて構成され、前記出力ＯＵＴを入
力して信号ＳＯＵＴを出力する。また、２入力構成のナ
ンド回路Ｍ19は、前記ＳＩＮとラッチ回路５の出力とを
入力して前記ラッチ回路５へラッチ制御信号を出力する
ようになっている。また、前記のトランジスタＭ11は、
出力ＯＵＴと接地との間に介挿され、そのゲートに前記
フィードバック信号を受けることより、トランジスタＭ
6 がＯＮされたときには、出力ＯＵＴをラッチ回路５へ
供給し、トランジスタＭ6 がＯＦＦされたときには、Ｌ
ｏｗレベルをラッチ回路５へ供給する。
ジスタＭ11のゲートには、フィードバック信号が入力さ
れる。２入力構成のナンド回路Ｍ12は、ＳＩＮ（例え
ば、ライトイネーブル信号）と後述のラッチ回路５から
の出力をインバータＭ13にて反転した信号とを入力して
前記フィードバック信号を生成する。ラッチ回路５は、
素子Ｍ15〜Ｍ18を備えて構成され、前記出力ＯＵＴを入
力して信号ＳＯＵＴを出力する。また、２入力構成のナ
ンド回路Ｍ19は、前記ＳＩＮとラッチ回路５の出力とを
入力して前記ラッチ回路５へラッチ制御信号を出力する
ようになっている。また、前記のトランジスタＭ11は、
出力ＯＵＴと接地との間に介挿され、そのゲートに前記
フィードバック信号を受けることより、トランジスタＭ
6 がＯＮされたときには、出力ＯＵＴをラッチ回路５へ
供給し、トランジスタＭ6 がＯＦＦされたときには、Ｌ
ｏｗレベルをラッチ回路５へ供給する。
【００４２】上記の構成において、前記トランジスタＭ
6 のゲートにナンド回路Ｍ12からＬｏｗレベルが入力さ
れる（ラッチ出力ＬｏｗでＳＩＮがＨｉｇｈのとき）こ
とにより、トランジスタＭ6 がＯＮし、読み出し状態と
なる。
6 のゲートにナンド回路Ｍ12からＬｏｗレベルが入力さ
れる（ラッチ出力ＬｏｗでＳＩＮがＨｉｇｈのとき）こ
とにより、トランジスタＭ6 がＯＮし、読み出し状態と
なる。
【００４３】そして、メモリセルに記憶されているデー
タ“１”を読み出す場合において、前記トランジスタＭ
6 がＯＮすると、ラインＢＬにおけるＨｉｇｈレベルな
信号と、これと相補な関係を有するラインＢＬＢにおけ
るＬｏｗレベルの信号がトランジスタＭ9 ，Ｍ10にそれ
ぞれ入力される。これにより、トランジスタＭ9 がＯＮ
し、トランジスタＭ10がＯＦＦし、トランジスタＭ7 ，
Ｍ8 がＯＮする。このとき、センスアンプ部１の出力Ｏ
ＵＴがＬｏｗレベルからＨｉｇｈレベルに転じるととも
に、トランジスタＭ6 ，Ｍ7 ，Ｍ9 を介して、電源ＶＣ
Ｃから接地へのパスができあがるため、貫通電流が流れ
ることになる。
タ“１”を読み出す場合において、前記トランジスタＭ
6 がＯＮすると、ラインＢＬにおけるＨｉｇｈレベルな
信号と、これと相補な関係を有するラインＢＬＢにおけ
るＬｏｗレベルの信号がトランジスタＭ9 ，Ｍ10にそれ
ぞれ入力される。これにより、トランジスタＭ9 がＯＮ
し、トランジスタＭ10がＯＦＦし、トランジスタＭ7 ，
Ｍ8 がＯＮする。このとき、センスアンプ部１の出力Ｏ
ＵＴがＬｏｗレベルからＨｉｇｈレベルに転じるととも
に、トランジスタＭ6 ，Ｍ7 ，Ｍ9 を介して、電源ＶＣ
Ｃから接地へのパスができあがるため、貫通電流が流れ
ることになる。
【００４４】しかし、上記のごとく、センスアンプ部１
の出力がＬｏｗレベルからＨｉｇｈレベルに転じると、
ラッチ回路５を経てインバータＭ13及びナンド回路Ｍ19
に入力される信号もＨｉｇｈレベルとなる。インバータ
Ｍ13にＨｉｇｈレベルが入力されると、ナンド回路Ｍ12
の出力はＨｉｇｈレベルになり、トランジスタＭ6 がＯ
ＦＦする。よって、電源ＶＣＣから接地へのパスがなく
なり、貫通電流は流れなくなる。また、ナンド回路Ｍ19
にＨｉｇｈレベルが入力されると、ナンド回路19の出力
はＬｏｗに立ち下がるので、ラッチ回路５はＨｉｇｈレ
ベルを出力し続ける。
の出力がＬｏｗレベルからＨｉｇｈレベルに転じると、
ラッチ回路５を経てインバータＭ13及びナンド回路Ｍ19
に入力される信号もＨｉｇｈレベルとなる。インバータ
Ｍ13にＨｉｇｈレベルが入力されると、ナンド回路Ｍ12
の出力はＨｉｇｈレベルになり、トランジスタＭ6 がＯ
ＦＦする。よって、電源ＶＣＣから接地へのパスがなく
なり、貫通電流は流れなくなる。また、ナンド回路Ｍ19
にＨｉｇｈレベルが入力されると、ナンド回路19の出力
はＬｏｗに立ち下がるので、ラッチ回路５はＨｉｇｈレ
ベルを出力し続ける。
【００４５】このように、本実施例の構成においても、
貫通電流を低減してセンスアンプの低消費電力化を図る
ことができる。
貫通電流を低減してセンスアンプの低消費電力化を図る
ことができる。
【００４６】
【発明の効果】以上のように、本発明によれば、センス
アンプの低消費電力化を図ることができる。また、プリ
チャージ用のトランジスタを設けることにより、アクセ
ス時間の短縮化が図れるという効果を奏する。
アンプの低消費電力化を図ることができる。また、プリ
チャージ用のトランジスタを設けることにより、アクセ
ス時間の短縮化が図れるという効果を奏する。
【図１】本発明のセンスアンプの概略構成を示すブロッ
ク図である。
ク図である。
【図２】図１のセンスアンプの具体的構成を示す回路図
である。
である。
【図３】図２の回路の各点の電位変化を示すタイムチャ
ートである。
ートである。
【図４】本発明の第２の実施例に係るセンスアンプを示
す回路図である。
す回路図である。
【図５】本発明の第３の実施例に係るセンスアンプを示
す回路図である。
す回路図である。
【図６】従来のセンスアンプを示す回路図である。
【図７】従来のカレントミラー型のセンスアンプを示す
回路図である。
回路図である。
１ センスアンプ部 ３ フィードバック手段 ４ フィードバック経路 ５ ラッチ回路 ７ ダミー回路（検出回路） Ｔｒ4 トランジスタ（活性化制御手段） Ｔｒ11トランジスタ（活性化制御手段） Ｔｒ14トランジスタ（活性化制御手段） Ｍ6 トランジスタ（活性化制御手段）
Claims (4)
- 【請求項１】 センスアンプ部の活性化状態と非活性化
状態とを切り替える活性化制御手段と、センスアンプ部
内で電源から接地へのパスが形成されたことを前記活性
化制御手段にフィードバックして当該活性化制御手段に
センスアンプ部の非活性化を行わせるフィードバック手
段と、前記センスアンプ部内で前記パスが形成された時
点のセンスアンプ部の出力を保持するラッチ回路とを備
えたことを特徴とするセンスアンプ。 - 【請求項２】 活性化制御手段がスイッチ素子であるト
ランジスタにて構成され、前記フィードバック手段が前
記センスアンプ部の出力と検出回路からのクロックとか
ら制御信号を生成してこれを前記スイッチ素子であるト
ランジスタに供給する回路にて構成されていることを特
徴とする請求項１に記載のセンスアンプ。 - 【請求項３】 前記スイッチ素子であるトランジスタと
電源との間に、プリチャージ用のトランジスタが接続さ
れていることを特徴とする請求項２に記載のセンスアン
プ。 - 【請求項４】 前記活性化制御手段がスイッチ素子とし
てのトランジスタにて構成され、前記フィードバック手
段が前記センスアンプ部の出力とチップイネーブル信号
とから制御信号を生成してこれを前記スイッチ素子とし
てのトランジスタに供給する回路にて構成されていてい
ることを特徴とする請求項１に記載のセンスアンプ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8127495A JPH08279296A (ja) | 1995-04-06 | 1995-04-06 | センスアンプ |
| US08/630,929 US5737273A (en) | 1995-04-06 | 1996-04-05 | Sense amplifier and reading circuit with sense amplifier |
| US08/790,953 US5729499A (en) | 1995-04-06 | 1997-01-29 | Sense amplifier and reading circuit with sense amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8127495A JPH08279296A (ja) | 1995-04-06 | 1995-04-06 | センスアンプ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08279296A true JPH08279296A (ja) | 1996-10-22 |
Family
ID=13741799
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8127495A Pending JPH08279296A (ja) | 1995-04-06 | 1995-04-06 | センスアンプ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08279296A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003512697A (ja) * | 1999-10-19 | 2003-04-02 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 同時動作フラッシュメモリデバイスのためのメタルオプション無しで異なるバンクの組合せが可能な２ｖ／３ｖ用の低電圧読出しカスコード |
| KR100732389B1 (ko) * | 2001-12-29 | 2007-06-27 | 매그나칩 반도체 유한회사 | 반도체 메모리의 입출력 센스 앰프 |
| JP2015204128A (ja) * | 2014-04-10 | 2015-11-16 | インフィネオン テクノロジーズ アーゲーＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｇ | メモリ・タイミング回路 |
| JP2018174013A (ja) * | 2017-02-23 | 2018-11-08 | サンディスク テクノロジーズ エルエルシー | ダイナミックストローブタイミング |
-
1995
- 1995-04-06 JP JP8127495A patent/JPH08279296A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003512697A (ja) * | 1999-10-19 | 2003-04-02 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 同時動作フラッシュメモリデバイスのためのメタルオプション無しで異なるバンクの組合せが可能な２ｖ／３ｖ用の低電圧読出しカスコード |
| KR100732389B1 (ko) * | 2001-12-29 | 2007-06-27 | 매그나칩 반도체 유한회사 | 반도체 메모리의 입출력 센스 앰프 |
| JP2015204128A (ja) * | 2014-04-10 | 2015-11-16 | インフィネオン テクノロジーズ アーゲーＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｇ | メモリ・タイミング回路 |
| US9489994B2 (en) | 2014-04-10 | 2016-11-08 | Infineon Technologies Ag | Memory timing circuit |
| JP2018174013A (ja) * | 2017-02-23 | 2018-11-08 | サンディスク テクノロジーズ エルエルシー | ダイナミックストローブタイミング |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040518 |