JP2015204128A - メモリ・タイミング回路 - Google Patents

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ミハイル エフレーモフ，
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Backhausen Ulrich
ウルリヒ バックハウゼン，
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Kern Thomas
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Abstract

【課題】 メモリ・タイミング回路を提供する。
【解決手段】 関連するビット線に、電荷、電圧、または電流を供給するように構成されたメモリ・セルと、ビット線上の電荷、電圧、または電流を検知するように構成されたセンス増幅器と、メモリ・セルのワード線を制御するように構成されたワード線回路と、メモリ回路の１つまたは複数の状態を追跡し、ワード線回路を適応制御するよう動作可能なタイミング制御信号を出力端から供給するように構成された追跡回路とを備える、メモリ回路。
【選択図】図１

Description

現代の電子メモリは数百万ものメモリ・セルを備え、各セルそれぞれが、データの１つまたは複数のビットを（たとえば電荷として）記憶するように構成されている。メモリ・セルからのデータの取得は読取り動作によって実現することができ、メモリ・セルに蓄えられた電荷が、ビット線に直接供給されるか、または電荷によって制御されるトランジスタの電流を介して間接的に検知される。節電するために、一実施形態では、電荷によってビット線にわずかな電圧を発生させ、その後、このビット線のわずかな電圧の変化をセンス増幅器で大幅に増幅して、論理電圧いっぱいの振幅（たとえばＤＲＡＭ用途においては、たとえば２．５Ｖ）にすることにより、「１」または「０」になる。
通常、様々なメモリ技術では、その読取りサイクルや書込みサイクルはプロセッサのクロックに同期している。メモリ制御装置によって、ワード線やビット線のタイミングが規定される。アドレスに基づいて、ワード線デコーダを介して一方の行（すなわちワード線）が（たとえば適切な電圧を加えることによって）選択され、その他の全ての非選択ワード線は０Ｖのままである。選択されたワード線の各セルは、（１次）センス増幅器に直接結合されるか、または、センス増幅器に対する１：Ｎの多重化装置によって選択される。センス増幅器は、メモリ・セル内に電荷が蓄えられたかどうか認識し、この電荷または電荷の欠落を、それぞれ１または０に変換することができる回路である。
センス増幅器の数は、メモリ・アレイのワード線上のメモリ・セルと同数であってよい。各センス増幅器は、列（すなわちビット線）に接続されている。実装形態によっては、多重化装置を用いて、いくつかのビット線が同じセンス増幅器を共用する。所定の時間の後、ワード線全体の全てのセルが、センス増幅器によって読み取られる。このステップは長い時間を要するが、それというのも、ワード線に接続される可能性のあるメモリ・セルの数が多いので、ワード線の時定数が大きくなるからである。続いて、電圧センス増幅器は通常、ビット線上の電圧と基準バイアス電圧とを比較し、供給レベルいっぱい（たとえばＶＤＤ電圧）にまで、この電圧差を増幅する。（電流センス増幅器のような）別のタイプのセンス増幅器は、メモリ・セルの実効電流と電流源からの基準電流とを比較する。たとえば、浮遊ゲートメモリ・セルに基づく不揮発性メモリにおいては、浮遊ゲートに蓄えられた電荷がメモリ・セル・トランジスタの閾値電圧を決定しメモリ・セルを流れる電流を決定する。
ワード線を起動し、続いてセンス増幅器をＯＮおよびＯＦＦにする時間（および、それぞれの状態での持続時間）は、所定のタイミング・シーケンスに基づいてもよい。これらのタイミング・シーケンスは通常、最悪ケースの状態を想定することに基づいて、十分な余裕を実現する。たとえば、読取りタイミングを、２５℃で動作するときの公称読取りアクセス時間を基準とする代わりに、温度、電源、トランジスタのパラメータ、経時変化などの１つまたは複数の変動に対して、１つまたは複数のガードバンドを設けてもよい。
最悪ケースの状況に基づいてメモリ・タイミング動作を制御すると、消費電力がさらに増え、信頼性の問題につながる。たとえば、必要以上に回路をＯＮ状態に保っていると、消費電力がさらに増え、最悪ケースでの余裕に対応するには不必要なほどの長時間にわたって比較的高い電圧および／または電流にこれらの回路を曝すことによって、構成部品の信頼性が低下することがある。また、検知システムによっては、クロック・システムによって制御され、このシステムでは、低価格帯製品のクロック・サイクル時間が、メモリの実際の検知時間よりも長くなることがある。こうした低価格帯製品では、センス増幅器および補助回路が必要以上にＯＮ状態になり、したがって消費電力が多くなることがある。
例示的な一実施形態によるメモリ回路を示す。 例示的な一実施形態による追跡回路として基準センス増幅器を使用する、メモリ回路を示す。 例示的な一実施形態による追跡回路として基準センス増幅器を使用するメモリ回路の、より詳細な図を示す。 例示的な一実施形態によるセンス増幅器の局所制御を有するメモリ回路を示す。 例示的な一実施形態によるメモリ回路のタイミング図を示す。 例示的な一実施形態による、メモリ・セルを制御するための方法の流れ図を示す。
以下の詳細な説明では、関連する教示を完全に理解できるようにするために、例として数多くの具体的な詳細について記載している。当然ながら、このような詳細がなくても、これらの教示を実施できることは、当業者には明らかなはずである。他の例では、本開示のしくみが必要以上に曖昧にならないように、周知の方法、手順、構成要素、回路等については、詳細な説明を省いて相対的にハイレベルで記載している。
本明細書において開示される様々な例は、全般に、メモリ・アレイにおけるメモリ・セル用の補助回路の起動および持続時間を、さらに最適化する方法およびシステムに関する。本明細書では、補助回路という用語は、メモリ・アレイのワード線および／またはビット線とともに使用されるデコーダ、ドライバ、センス増幅器など、メモリ・セルにアクセスし、メモリ・アレイの外部に存在する回路に関する。外部制御装置で制御する代わりに、この補助回路は、少なくとも部分的には、メモリ回路（たとえば半導体チップ）それ自体によって内部制御される。補助回路の起動、持続時間、および／または調整は、温度、電圧、性能低下など、メモリ回路の追跡される状態に基づく。メモリ回路の追跡される状態に基づいて補助回路を調整することにより、電力消費が減少し、メモリ回路の総合的な信頼性が改善し、それにより、メモリ回路の性能がさらに最適化される。
次に、本開示の実施形態を詳細に説明することにする。各実施形態の例は、本明細書において説明し、添付図面において図示する。図１には、例示的な一実施形態によるメモリ回路１００が示してある。メモリ回路１００は、（たとえば、ビット線とワード線の交点において）メモリ・セルを有するメモリ・アレイ１０２を備える。メモリ・セルは、データ状態（たとえば「１」または「０」）に関連した電荷を蓄えるように構成される。メモリ・セルは、ＤＲＡＭ、ＳＲＡＭ、ＴＲＡＭ、ＺＲＡＭ、ＦＬＡＳＨ、ＭＲＡＭ、ＲＲＡＭ、ＰＲＡＭなど、用途に応じた任意の適切なメモリでよいことが理解されよう。起動すると、メモリ・セル内の情報が、その関連するビット線に選択的に結合される。使用される技術のタイプに応じて、メモリ・セルは、関連するビット線に、電荷、電圧、または電流を供給するように構成される。
メモリ・セルの行は、同じワード線（たとえば１２０）を共用してもよい。メモリ・セル（または、ワード線に関連した各メモリ・セル）は、その対応するワード線が選択されると起動する。この点に関しては、ワード線回路１０４が、ワード線の選択と起動をそれぞれ制御する。ワード線回路１０４は、（１つまたは複数の）電圧制御回路（たとえば電圧ポンプ、レギュレータ、およびスイッチ）、（１つまたは複数の）アドレッシング回路、およびドライバを備えてもよい。
ドライバは一連のインバータを備えてもよく、このインバータは、電流駆動能力が増しており、ワード線（相対的にキャパシタンスが大きい）を充電して、合理的な時間（たとえば、総合読取り時間よりも短い時間）で目標電圧を実現する。ドライバはまた、システムのコア電圧よりも高い電圧にワード線を設定するための、レベル・シフト回路を備えてもよい。たとえば、このレベル・シフト回路は不揮発性メモリに使用してもよく、この不揮発性メモリは、メモリ・セル・トランジスタのより高いゲート電圧で動作してもよい。
メモリ回路１００はまた、１つまたは複数のセンス増幅器１１０を備えてもよく、このセンス増幅器は、対応するビット線上の（ｉ）電荷、（ｉｉ）電圧、または（ｉｉｉ）電流のうちの１つを検知するように構成される。したがって、特定の用途向けに使用されるメモリ・セルのタイプに応じて、検知される信号は、電荷、選択されたメモリ・セルを流れる電流、または選択されたビット線上の電圧でもよい。センス増幅器は、その入力においてアナログ信号を測定し、その出力においてデジタル信号を出力するという点で、アナログ／デジタル（Ａ／Ｄ）変換器としてもよい。したがって、ビット線（たとえば１２２）を介して読み取られるメモリ・セル（たとえば１２４）に記憶されているデータ状態に対応するデジタル出力が、センス増幅器１１０によって出力される。メモリ回路１００は、ビット線回路１０６を備え、この回路は、電圧制御回路および／または多重化回路を備えてもよい。たとえば、ビット線回路１０６での多重化回路により、いくつかのビット線が同じセンス増幅器を共用できるようになる。
ワード線（たとえばワード線１２０）全体のセルは、対応するセンス増幅器（１１０）によって読み取られる。ワード線（たとえば１２０）を呼び出すのに要する時間は、ワード線上のセルの数、メモリ回路１００の温度、ワード線を起動するために印加される電流または電圧、（たとえば劣化による）漏れ、および他のプロセス変化を含め、いくつかの要因によって決まる。同様の問題は、ビット線経路にも当てはまる。
ワード線１２０が長いほど、またワード線回路１０４、センス増幅器１１０、ビット線回路１０６、および／またはメモリ・アレイが起動される数が多いほど、消費される電力が増えることが理解されよう。さらに、これらの回路およびセルを高電圧に曝すと（すなわち起動中）、それらに悪影響を及ぼす（たとえば信頼性の問題につながる）。この点に関しては、メモリ回路１００は、（ｉ）ワード線回路１０４、（ｉｉ）ビット線回路１０６、および（ｉｉｉ）センス増幅器１１０のバイアスのうち少なくとも１つを適応制御する追跡回路１１２を備える。追跡回路１１２はタイミング制御信号１１４を供給し、このタイミング制御信号は、追跡される温度、電圧、および／またはプロセス変化に基づいて、ワード線回路１０４、ビット線回路１０６、および／またはセンス増幅器１１０のタイミングを適応制御するために使用されるタイミング情報を含む。所定の判定基準に合致する（たとえば、検知されたビット線電圧が閾値を超える）と判定されると、追跡回路１１２は、１つまたは複数のタイミング制御信号１１４（たとえば「作動可能」信号）を供給し、この制御信号は、電源をＯＮ／ＯＦＦし、かつ／または比較的低い電圧状態に遷移するよう、受信回路（たとえば、この例では１０４、１０６、および１１０）に指示する。
したがって、通常十分な保護帯域を含む外部制御信号を利用する代わりに、一実施形態では、メモリ回路１００自体が、（ｉ）ワード線回路１０４、（ｉｉ）ビット線回路１０６、および（ｉｉｉ）センス増幅器１１０のうち少なくとも１つのグローバル・タイミング制御を可能にする。たとえば、メモリ回路１００は、（たとえば外部制御装置からの命令を介して）メモリの読取り動作から開始してもよい。追跡回路１１２は、読取り動作がいつ完了するのか判定するように構成される。メモリ回路１００が動作している状態が厳しいほど、（たとえば、低電圧、高温、プロセス劣化、漏れなど）、読取り動作を完了するまで長くかかることがある。
読取り動作が完了していると判定されると、追跡回路１１２は、タイミング制御信号１１４（本明細書では動作可能信号と呼ばれることもある）を介して「動作可能」状態を示す。この点に関して、メモリ・アレイ１０２の各部分は、もはや使用されないので、ＯＦＦにしてもよい。たとえば、ワード線回路１０４は、（１つまたは複数の）ワード線電圧制御回路、（１つまたは複数の）アドレッシング回路、および／またはドライバをＯＦＦにしても（または低電流状態に遷移させても）よい。同様に、ビット線回路１０６は、電圧制御回路および／または多重化回路をＯＦＦにしても（または低電流状態に遷移させても）よい。さらに、アナログ・センス増幅器１１０は、待機バイアス電流で動作してもよく、ＯＦＦにしてもよい（または低電流状態で動作させてもよい）。
したがって、最悪ケースの仮定に基づいて、ワード線回路１０４、ビット線回路１０６、および／またはセンス増幅器１１０のタイミングを同期して制御する代わりに、一実施形態では、追跡回路１１２が、メモリ回路１００が動作している実際の状態に基づいて、これらの非同期制御を可能にする。したがって、潜在的に有害な電圧レベルおよび／または電流レベルにそれぞれの回路が曝される時間を短縮することによって、メモリ回路の消費電力が少なくなり、その動作の信頼性が向上する。
メモリ回路１００の前述の概要によれば、様々な例の追跡回路を実現することが、ここで有益となる場合がある。図２には、例示的な一実施形態による追跡回路として基準センス増幅器２３０を使用する、メモリ回路２００が示してある。基準センス増幅器２３０は、ビット線回路２３２を介して、基準ビット線２３４に結合される。基準センス増幅器２３０の特性は、常用センス増幅器（たとえば２１０）の特性と実質的に同様でもよい。同様に、基準ビット線２３４の特性は、常用ビット線（たとえば２２２）と実質的に同様でもよく、ビット線回路２３２の特性は、常用ビット線回路２０６と実質的に同様でもよく、基準ビット線２３４上のメモリ・セル（たとえば２４０）の特性は、常用メモリ・セル２２４と実質的に同様でもよい。したがって、読取り動作中にメモリ回路２００に影響を及ぼす可能性のある電圧、温度、およびプロセス変化は、基準センス増幅器２３０によって追跡されるが、それというのも、基準経路が、常用ビット線経路（たとえば２２２）と実質的に同様であり、基準センス増幅器２３０が、常用センス増幅器２１０と同様の条件下で動作するからである。前述の通り、基準素子２４０は、常用メモリ・セル２２４の構成と実質的に同様の構成を有するメモリ・セルでもよい。別の実施形態では、基準素子２４０は、安定した調整可能な基準電流を生成するように構成された基準電流発生器である。
たとえば、ワード線回路２０４は、ワード線（たとえば２２０）を起動し（たとえば、ワード線を所定の電圧までを充電し）、それにより、電圧を検知するために、ワード線（たとえば２２０）上のメモリ・セルが、その対応するビット線上にその電荷を供給できるようになる。別の実施形態では、メモリ・セルの電流は、大きいか（セルに蓄えられている電荷が相対的に少ない場合）、または小さいか（セルに蓄えられている電荷が相対的に多い場合）のいずれかである。説明を簡単にするために、電圧が検知されると仮定することになるが、センス増幅器２１０が電流の電荷を検知するように構成されてもよいことが理解されよう。
次いで、センス増幅器２１０が起動されて、各セルに接続された対応するビット線から情報を読み取る。それと同時に、基準センス増幅器２３０も起動される。常用センス増幅器２１０は、ビット線（たとえば２２２）上の電圧と基準バイアス電圧とを比較し、またはビット線上の電流と基準電流とを比較し、その比較の結果を増幅して、その出力において、高い電圧（たとえばＶＤＤ）または低い電圧（たとえばアース）になる。
したがって、常用センス増幅器２１０（過酷な条件下（たとえば高温および／または低電圧）で動作していても、有利な条件下（低温、高電圧）で動作していても）が、メモリ・セル（たとえば２２４）に蓄えられた電荷を確定するのに要する時間は、基準センス増幅器２３０によって追跡されるが、それというのも、この基準センス増幅器２３０が、実質的に同様の条件下で動作するからである。この点に関しては、基準センス増幅器２３０は、補助回路の１つまたは複数の要素を制御するよう動作可能なタイミング制御信号２１４を介して動作可能状態を示す。たとえば、最悪ケースの仮定に基づいて一定の持続時間においてワード線回路２０４およびビット線回路２０６をＯＮにする代わりに、現実の（すなわち実際の）動作状態に基づいて、内部タイミング制御信号（すなわち「動作可能」信号２１４）によって、これらの回路をＯＦＦにすることができる。同様に、（検知動作が完了したとき）基準センス増幅器２３０からの動作可能信号に応答して、センス増幅器２１０をＯＦＦにすること、または低電流状態で動作させることができる。
図３には、例示的な一実施形態による追跡回路として基準センス増幅器３１０を使用するメモリ回路３００の、より詳細な図が示してある。一例として、図３には、比較器３１２ａを有するセンス増幅器３１０ａが示してある。ビット線２２２（センス増幅器３１０ａとの関連でキャパシタＣ＿ｂｉｔｌｉｎｅとして表してある）は、初めに所定の電圧まで事前に充電される。
一例では、ビット線２２２は、アース・レベルまで放電される。第１の事前充電／放電段階の後、検知段階が開始する。一実施形態では、起動されているメモリ・セルを流れる電流は、このセル内に蓄えられた電荷に基づいている。電流が存在する場合、ビット線がその電流によって充電され、電圧レベルが（たとえばアース・レベルから）上昇する。次いで、センス増幅器３１０の比較器３１２ａは、ビット線２２２上の電圧と所定の閾値電圧（Ｖ＿ｔｈｒｅｓｈｏｌｄ）とを比較する。たとえば、ビット線電圧２２２が閾値電圧を超える場合、比較器３１２ａは、その出力でＨＩＧＨになり、ビット線電圧２２２が閾値電圧を下回る場合、比較器３１２ａは、その出力でＬＯＷになる。前述の通り、検知動作の持続時間は、温度、電圧、トランジスタのパラメータなどの動作状態で変化する。一実施形態では、システムは通常、所定時間の後、センス増幅器の出力を検査する。システムは、メモリ回路３００に読取り要求を出した構成要素（たとえば、制御装置、ＣＰＵなど）でもよい。
基準センス増幅器３３０は、常用センス増幅器３１０の構成と実質的に同様の構成を有する。さらに、基準センス増幅器３３０は、常用センス増幅器３１０の条件と実質的に同様の条件下で動作する。したがって、基準センス増幅器３３０の比較器３１２ｂが、基準ビット線２３４の電圧と所定の閾値電圧を比較するのに要する時間は、常用センス増幅器３１０の場合の時間と実質的に同様である。したがって、追跡回路（すなわち、この例では基準センス増幅器３３０）は、常用センス増幅器３１０のタイミング状況を追跡することができる。
一実施形態では、センス増幅器３１０の出力は、ラッチ３７０に結合されている。ラッチ３７０は、センス増幅器３１０の出力信号ＳＡ［Ｘ］＿ＤＯをクロック・サンプリングするように構成された記憶素子の役割を果たす。図３のこの例では、ラッチ３７０においてセンス増幅器３１０の出力信号を記憶するのに使用される信号は、基準センス増幅器３３０の出力での「動作可能」信号である。したがって、基準ビット線２３４上の電圧と所定の閾値電圧（Ｖ＿ｔｈｒｅｓｈｏｌｄ）とを比較して、基準センス増幅器３３０によってデジタル基準出力信号（すなわち「動作可能」）が生成される。この実施形態では、制御された基準電流によって所定のレベル（たとえばアース）から基準ビット線２３４を充電することにより、基準ビット線２３４の電圧が供給される。したがって、この制御された基準電流は、基準ビット線２３４を（たとえば直線的に）充電し、基準ビット線２３４の電圧レベルが所定の閾値電圧（Ｖ＿ｔｈｒｅｓｈｏｌｄ）を超えると、基準センス増幅器３３０の出力に「動作可能」信号が供給される。
閾値を安全に決定し、それによってメモリ・セルの状態（たとえば、０または１）を区別できるように、この基準電流が設定される。たとえば、基準電流は、基準ビット線２３４を充電する。消去状態でのメモリ・セルの電流は、基準電流よりも高い。この点に関して、消去されたセルのセンス増幅器は、基準増幅器よりも早く切り替わり、それにより、メモリ・セルに「０」が記憶されたことを示す。一方で、プログラムされた（「１」）の状態でのメモリ・セルの電流は比較的低い。この点に関して、基準電流は、プログラムされたセルよりも速く、基準ビット線２３４を充電する。したがって、基準センス増幅器３３０からの「動作可能」信号は、基準セルの信号よりも早く供給され、それにより、メモリ・セルに「１」が記憶されたことを示す。
一実施形態では、基準センス増幅器３３０の出力でのタイミング制御信号（本明細書では動作可能信号と呼ばれることがある）を用いて実現される「動作可能」状態をさらに（または代わりに）使用して、ワード線回路３０４を制御する。ワード線回路３０４は、１つまたは複数の電圧制御回路、アドレッシング回路、および／またはドライバを備えてもよい。たとえば、動作可能信号は、検知動作が完了し、（ｉ）（１つまたは複数の）電圧制御回路、（ｉｉ）（１つまたは複数の）アドレッシング回路、および（ｉｉｉ）（１つまたは複数の）ドライバのうち少なくとも１つを、完全にＯＦＦにするか、または低電流状態で動作させることができることを、ワード線回路３０４に示す。
一実施形態では、基準センス増幅器３３０の出力での「動作可能」信号をさらに（または代わりに）使用して、ビット線回路３０６を制御する。このビット線回路は、電圧制御回路および／または多重化回路を備えてもよい。ワード線回路３０４と同様に、動作可能信号は、検知動作が完了し、（ｉ）（１つまたは複数の）電圧制御回路、および（ｉｉ）（１つまたは複数の）多重化回路のうち少なくとも１つを、完全にＯＦＦにするか、または低電流状態で動作させることができることを、ビット線回路３０６に示してもよい。
一実施形態では、基準センス増幅器３３０の出力での「動作可能」信号をさらに（または代わりに）使用して、センス増幅器バイアス回路３４０を制御する。たとえば、動作可能信号は、検知動作が完了したことをセンス増幅器バイアス回路３４０に示してもよい。この点に関して、１つまたは複数のセンス増幅器（たとえば３１０）をＯＦＦにしてもよい。より具体的には、センス増幅器３１０の比較器回路３１２ａを低電流状態で動作させて、不必要な電流消費および回路劣化を防止してもよい。
一実装形態では、基準センス増幅器３３０の動作可能信号は、センス増幅器３１０、３３０の比較器３１２ａ、３１２ｂのバイアスを制御するよう、センス増幅器バイアス回路３４０に指示する。基準センス増幅器３３０（または動作可能信号に基づく他の回路）のバイアス電流が変化しても、それぞれのセンス増幅器の出力での読取り結果が変化することはない。それにより、発振が防止される。
図４には、例示的な一実施形態によるセンス増幅器４１０の局所制御を有するメモリ回路４００が示してある。メモリ回路４００は、比較器４１２ａを有するセンス増幅器４１０を備える。ビット線４２２（センス増幅器４１０との関連でキャパシタＣ＿ｂｉｔｌｉｎｅとして表してある）は、初めに所定の電圧まで事前に充電される。所定の電圧には、アース・レベルが含まれ得ることが理解されよう。第１の事前充電／放電段階の後、検知段階が開始する。一実施形態では、起動されているメモリ・セルを流れる電流は、このセル内に蓄えられた電荷に基づいている。電流が存在する場合、ビット線がその電流によって充電され、電圧レベルが（たとえばアース・レベルから）上昇する。次いで、比較器４１２ａは、ビット線４２２上の電圧と所定の閾値電圧を比較する。たとえば、ビット線電圧４２２が閾値電圧以上の場合、比較器４１２ａは、その出力でＨＩＧＨになる。ビット線電圧４２２が閾値電圧を下回ると判定されると、比較器４１２ａは、その出力でＬＯＷになる。
前述のメモリ回路３００との関連で述べた通り、検知動作に要する時間は、温度、電圧、トランジスタのパラメータなどの動作条件で変化する。この点に関して、センス増幅器４１０は、その比較器４１２ａの出力で局所的な「完了」信号を供給することによって、それ自体のタイミングを局所的に制御する。この局所的な「完了」信号（すなわちＳＡ［Ｘ］＿ＤＯ）を使用して、検知動作が完了すると、センス増幅器バイアス４５０を、ＯＦＦにしたり、または低電流状態にしたりすることによって制御する。したがって、一実施形態では、各センス増幅器４１０は、検知動作の持続時間を局所的に制御し、それによって消費電力を削減し、回路劣化を低減させる。言い換えれば、常用センス増幅器４１０のタイミングは、基準センス増幅器４３０とは無関係である。
一実施形態では、センス増幅器４１０は、その状態をまだ変更していない場合でも、基準センス増幅器４３０の「動作可能」信号においてＯＦＦになる。基準センス増幅器もタイミング基準を提供するので、こうして早めに終了することが可能である。すなわち、基準センス増幅器４３０からの「動作可能」信号がトリガされたときに、常用（データ）センス増幅器（たとえば４１０）がその状態をまだ変更していない状況では、この常用センス増幅器からのデータをプログラムされたセル値（たとえば「１」）に設定できることを示す。したがって、常用センス増幅器４１０をそのサイクルで動作させる必要はもはやない。
ここで、メモリ回路の高レベルのタイミング例を考慮することが有益となることがある。そのために、図５には、例示的な一実施形態によるメモリ回路のタイミング図が示してある。波形５０２は、２００ＭＨｚ（サイクル時間が５ｎｓ）で動作する基準クロックである。波形５１２には、メモリ・アレイ向けのアドレス信号が示してある。アドレス変更が、５ｎｓおよび２５ｎｓで発生する。メモリ・アドレスは、（たとえば外部の）メモリ制御装置が提供してもよい。このアドレスに基づいて、ワード線回路を介して（たとえばデコーダを介して）、１つのワード線が選択される。選択されたワード線はＯＮになる（たとえば、所定の電圧値まで充電される）が、他の全ての非選択ワード線はＯＦＦ（たとえばアース・レベル）に保持される。
波形５２２は、５ｎｓにおいて記録されている同期読取り開始信号である（このタイミング図はセットアップ時間を示している）。この波形５２２は、５ｎｓにおいて読取り動作の開始を示している。これは、読取り動作の終了ではない。この信号は単に、５ｎｓでの読取り動作の開始を示している（この例では、信号の立下りエッジは意味がない）。第２の読取り動作が、２５ｎｓで開始する。通常、読取り開始信号５２２は、読取りプロセスの開始において高くなり（たとえば立上りエッジ）、続くクロック・サイクル５０２の立上りエッジで低くなる。
波形５３２には、センス増幅器の「動作可能」信号が示してある。たとえば、この「動作可能」信号は、図３の基準増幅器３３０の出力で供給してもよい。信号５２２に関連して述べた通り、読取り動作は５ｎｓにおいて開始する。次いで、全てのビット線が、アース・レベルまで放電される（波形５４２参照）。この放電は、タイミング信号によってトリガされる（波形５４４）。約５ｎｓの後、（たとえば約１０ｎｓで）この段階が完了し、センス増幅器が起動される。一実施形態では、基準センス増幅器は、常用センス増幅器と実質的に同じ時点で起動される。信号５３２によれば、１５ｎｓにおいて検知が完了する。プロセス、温度、および電圧について、基準センス増幅器によって可用性状況が追跡されるが、それというのも、基準センス増幅器が、常用センス増幅器の構成と実質的に同様の構成を有し、実質的に同様に（たとえば、ビット線の長さが同じで、使用サイクルが同様であるなど）動作するからである。この例では、検知動作にほぼ１０ｎｓ（すなわち５ｎｓ〜１５ｎｓ）を要し、２段階（５ｎｓ〜１０ｎｓの事前充電／放電段階、および１０ｎｓ〜１５ｎｓの実際の検知段階）に分かれる。しかし、電圧が変化し、温度が変動し、メモリ・チップが経時変化（たとえば、時間経過による劣化）するとき、検知動作には多かれ少なかれある程度の時間を要することが理解されよう。
一実施形態では、センス増幅器の「動作可能」信号が、常用センス増幅器（すなわち、基準センス増幅器ではなく）によって供給されて、そのセンス増幅器の局所的な検知および制御を可能にする。たとえば、常用センス増幅器（たとえば、図４の４１０）が、それ自体のセンス増幅器出力信号（たとえば、ＳＡ［ｘ］＿ＤＯ）をトリガとして使用して、そのセンス増幅器バイアス回路４５０を制御する。検知動作が完了したと判定されると、センス増幅器（たとえば４１０）はＯＦＦになる（または、低電流状態に遷移する）。一実施形態では、基準センス増幅器４３０が動作可能信号を供給するとき、センス増幅器の出力ＳＡ［Ｘ］＿ＤＯが、ラッチ４７０によってラッチされる。
一実施形態では、事前充電段階でビット線がアースまで放電される場合（たとえば、ビット線の電圧＜所定の閾値）、センス増幅器の出力はＨＩＧＨである。十分な電荷を内部に蓄えているメモリ・セルが存在する場合、このメモリ・セルは、比較的短時間に、所定の閾値より高い電圧までビット線を充電してもよい。（センス増幅器のバイアスの充電をトリガする）検知段階において、センス増幅器の出力がＬＯＷに遷移する。しかし、メモリ・セルの電荷が少ない場合、センス増幅器の出力はＨＩＧＨのままである。
波形５４２および５４４には、それぞれ事前充電ビット線および基準ビット線が示してある。たとえば、ビット線は、５ｎｓ〜１０ｎｓの間で事前充電される。
図６には、例示的な一実施形態による、メモリ・セルを制御するための方法の流れ図が示してある。ステップ６０２で、追跡回路によって、メモリ回路の１つまたは複数の状態が追跡される。前述の通り、このような状態には、温度、電圧、性能劣化などが含まれ得る。一実施形態では、この追跡回路は、常用ビット線経路と実質的に同様の基準ビット線経路を含む。したがって、１つまたは複数の基準メモリ・セルで基準ビット線に結合された基準センス増幅器は、その常用の相手先と実質的に同様になるように構成される。別の実施形態では、各センス増幅器内で局所的に追跡が実行される。
ステップ６０４で、判定基準に合致するかどうか判定される。一実施形態では、この判定基準は、追跡回路の検知動作の完了である。たとえば、追跡回路の基準ビット線上の電荷が所定の閾値を超えるかどうか判定される。超えない場合、追跡回路は、（１つまたは複数の）追跡状態モード６０２を継続する。
ステップ６０６で、判定基準に合致すると判定されると、１つまたは複数の周辺回路にタイミング制御信号が供給される。たとえば、この信号は、（ｉ）ワード線回路、（ｉｉ）ビット線回路、および（ｉｉｉ）センス増幅器のうちの少なくとも１つに供給してもよい。
ステップ６０８で、タイミング制御信号を用いて、１つまたは複数の補助回路が適応制御される。したがって、ワード線回路、ビット線回路、および／またはセンス増幅器のタイミングは、追跡される温度、電圧、および／またはプロセス変化に基づいて制御される。タイミング制御信号（たとえば「動作可能」信号）は、いつＯＮ／ＯＦＦするのか、かつ／またはいつ比較的低い電圧状態に遷移するのか、受信回路に指示してもよい。
様々な実施形態において、本明細書で論じた追跡回路は、（１つまたは複数の）補助回路を追跡し、それを自動的に調整して、不必要な電力消費を防止し、制御された電圧に曝される回路の信頼性を最終的に改善する。たとえば、（たとえば、ワード線、ビット線、デコーダ、ドライバ、センス増幅器など）回路が高い電圧に曝される時間を短縮することにより、消費される電力が少なくなり、信頼性が改善する。
最良の状態と考えられるもの、および／または他の例についてこれまで述べてきたが、様々な修正をそれに加えてもよく、また本明細書において開示される主題を、様々な形態および例で実施してもよく、また数多くの用途に各教示を適用してもよく、そのほんの一部しか本明細書で説明してこなかったことが理解される。本教示の真の範囲に含まれるありとあらゆる適用例、修正形態、および変形形態の請求は、添付の特許請求の範囲によるものである。
本明細書で論じてきた各構成要素、ステップ、特徴、目的、利益、および利点は、単に例示的なものに過ぎない。こうしたもの、またはこれらに関する議論のいずれも、保護する範囲を限定するものではない。特に記載のない限り、本明細書で説明するあらゆる測定値、値、率、位置、大きさ、サイズ、および他の仕様は、以下の特許請求の範囲で説明するものも含め、近似的なものであって正確ではない。こうしたものは、それが関連する機能、およびそれが属する技術分野で慣例となっているものと一致する、合理的な範囲を有するものである。
他の数多くの実施形態も企図される。これらには、より少ない、さらなる、かつ／または様々な、構成要素、ステップ、特徴、目的、利益、および利点を有する実施形態が含まれる。これらにはまた、各構成要素および／またはステップが、互いに異なるように構成され、かつ／または順序づけられる実施形態が含まれる。たとえば、本明細書で論じた任意の信号は、基本となる制御法を実質的に変えることなく、変倍しても、バッファリングしても、変倍およびバッファリングしても、別の状態（たとえば、電圧、電流、電荷、時間など）に変換しても、または別の状態（たとえば、ＨＩＧＨからＬＯＷに、またＬＯＷからＨＩＧＨに）変換してもよい。さらに、ＭＯＳトランジスタの代わりに、バイポーラ・トランジスタ（たとえば、ＰＮＰまたはＮＰＮ）を使用することができる。ＮＰＮの代わりにＰＮＰを使用してもよく、ＮＭＯＳの代わりにＰＭＯＳを使用してもよい。さらに、本明細書で論じたメモリ・セルおよびメモリ・アレイは、既知のどんな揮発性メモリまたは不揮発性メモリでもよい。メモリ・アレイのタイプの例には、それだけには限らないが、ＲＯＭ、ＤＲＡＭ、相変化ＲＡＭ、ＳＲＡＭ、ＭＲＡＭなどが含まれる。したがって、本発明は、添付の特許請求の範囲に関してのみ限定されるものである。
例示的な実施形態に関連してこれまで説明してきたが、「例示的」という用語は、最良または最適なものではなく、単に一例としての意味しかないことが理解される。直前に述べたことを除いて、特許請求の範囲に記載されているかどうかに関わらず、これまで述べてきたこと、または説明してきたことは、任意の構成要素、ステップ、特徴、目的、利益、利点、または均等物を広く一般に供するものと解釈されるものではなく、またはそう解釈すべきではない。
本明細書で使用される用語および表現は、特定の意味が本明細書において別の意味に説明されている場合を除いて、それらに対応する調査および研究のそれぞれの領域に対して、そうした用語および表現に与えられる通常の意味を有することが理解されよう。第１および第２などの関係語は、もっぱら、あるエンティティまたはアクションを、別のものと区別するために使用してもよく、このようなエンティティまたはアクションの間の実際のこうしたいかなる関係または順序をも、必ずしも必要とするものではなく、また意味するものでもない。用語「ｃｏｍｐｒｉｓｅｓ」、「ｃｏｍｐｒｉｓｉｎｇ」またはそれらの他のいかなる変形も、非排他的な包含を含むものであり、したがって、要素のリストを含むプロセス、方法、物品、または装置は、それらの要素のみを含むのではなく、明示的にリストされていない、またはこうしたプロセス、方法、物品、もしくは装置に固有ではない他の要素を含んでもよい。「ａ」または「ａｎ」が前置される要素は、さらに制約を受けることなく、その要素を含むプロセス、方法、物品、または装置にさらなる同一要素が存在することを妨げるものではない。
読者が技術開示の本質を素早く把握できるように、要約書を提示する。特許請求の範囲に記載の範囲または意味を曲げて解釈し、またはそれを限定するために使用されるものではないという了解の下に、要約書が提示されている。さらに、前述の発明の詳細な説明においては、本開示を簡潔に説明するために、様々な特徴が様々な実施形態にまとめられていることが分かる。この開示方法は、特許請求の範囲に記載されている実施形態が、それぞれの請求項に明白に述べられている以上の特徴を必要とするという意図を反映するものと解釈すべきではない。むしろ、添付の特許請求の範囲が示すように、発明性のある主題は、開示された単一の実施形態の全ての特徴よりも少ない。したがって、添付の特許請求の範囲は、ここに発明の詳細な説明に援用され、各請求項は別々に特許請求される主題として独立している。
１００ メモリ回路
１０２ メモリ・アレイ
１０４ ワード線回路
１０６ ビット線回路
１１０ センス増幅器
１１２ 追跡回路
１１４ タイミング制御信号
１２０ ワード線
１２２ ビット線
１２４ メモリ・セル
２００ メモリ回路
２０４ ワード線回路
２０６ 常用ビット線回路
２１０ 常用センス増幅器
２１４ タイミング制御信号
２２０ ワード線
２２２ 常用ビット線
２２４ 常用メモリ・セル
２３０ 基準センス増幅器
２３２ ビット線回路
２３４ 基準ビット線
２４０ メモリ・セル
３００ メモリ回路
３０４ ワード線回路
３０６ ビット線回路
３１０ 常用センス増幅器
３１２ａ 比較器
３１２ｂ 比較器
３３０ 基準センス増幅器
３４０ センス増幅器バイアス回路
３７０ ラッチ
４００ メモリ回路
４１０ 常用センス増幅器
４１２ａ 比較器
４２２ ビット線
４３０ 基準センス増幅器
４５０ センス増幅器バイアス回路
４７０ ラッチ
５０２ 波形
５１２ 波形
５２２ 波形
５３２ 波形
５４２ 波形
５４４ 波形
６０２ ステップ
６０４ ステップ
６０６ ステップ
６０８ ステップ

Claims (18)

  1. 関連するビット線に、電荷、電圧、または電流を供給するように構成されたメモリ・セルと、
    前記ビット線上の電荷、電圧、または電流を検知するように構成されたセンス増幅器と、
    前記メモリ・セルのワード線を制御するように構成されたワード線回路と、
    （ｉ）ビット線電圧制御回路および（ｉｉ）多重化回路のうち少なくとも１つを有するビット線回路と、
    メモリ回路の１つまたは複数の状態を追跡し、（ｉ）前記ワード線回路および（ｉｉ）ビット線回路のうち少なくとも１つを適応制御するよう動作可能なタイミング制御信号を出力端から供給するように構成された追跡回路と
    を備える、メモリ回路。
  2. 前記追跡回路が、
    基準センス増幅器と、
    基準ビット線と、
    基準の電荷、電圧、または電流を前記基準ビット線に供給するように構成された基準素子と
    を備え、前記基準センス増幅器および前記基準ビット線が、前記センス増幅器および前記ビット線と実質的に同様の構成を有する、請求項１に記載のメモリ回路。
  3. 前記基準素子が、（ｉ）基準メモリ・セルおよび（ｉｉ）安定した調整可能な基準電流を生成するように構成された基準電流発生器のうちの１つである、請求項２に記載のメモリ回路。
  4. 前記メモリ回路の１つまたは複数の状態が、前記メモリ回路の、（ｉ）温度、（ｉｉ）電圧、および（ｉｉｉ）プロセス変化のうち少なくとも１つを含む、請求項１に記載のメモリ回路。
  5. 前記タイミング制御信号が、前記センス増幅器による検知動作が完了したことを示すよう動作可能である、請求項１に記載のメモリ回路。
  6. 前記基準ビット線上の電荷、電圧、または電流が所定の閾値を超えたと判定した場合に前記基準センス増幅器は、、前記タイミング制御信号を介して動作可能状態であることを示すように構成される、請求項２に記載のメモリ回路。
  7. 前記ワード線回路が、（ｉ）電圧制御回路、（ｉｉ）ワード線アドレス・デコーダ回路、および（ｉｉｉ）ワード線ドライバのうち少なくとも１つを備え、
    （ｉ）ワード線電圧制御回路、（ｉｉ）ワード線アドレス・デコーダ回路、および（ｉｉｉ）ワード線ドライバのうち少なくとも１つは、前記タイミング制御信号を介して動作可能状態であることを識別すると、ＯＦＦになるか、または低電力状態になるように構成される、請求項１に記載のメモリ回路。
  8. （ｉ）前記ビット線電圧制御回路と（ｉｉ）前記ビット線回路の多重化装置のうち少なくとも１つは、前記タイミング制御信号を介して動作可能状態であることを識別すると、ＯＦＦになるか、または低電力状態になるように構成される、請求項１に記載のメモリ回路。
  9. 前記タイミング制御信号を介して動作可能状態であることを識別すると、ＯＦＦになるか、または低電力状態になるように構成されるセンス増幅器バイアス回路をさらに備える、請求項８に記載のメモリ回路。
  10. 前記センス増幅器は、局所センス増幅器バイアス回路を備え、
    前記センス増幅器は、前記ビット線上の電荷、電圧、または電流が所定の閾値を超えたと判定した場合に、前記局所センス増幅器バイアス回路をＯＦＦにし、または低電力状態におくことによって、局所センス増幅器バイアス回路を局所的に制御するように構成される、請求項１に記載のメモリ回路。
  11. 関連するビット線に、電荷、電圧、または電流を供給するように構成されたメモリ・セルと、
    前記メモリ・セルのワード線を制御するように構成されたワード線回路と、
    （ｉ）ビット線電圧制御回路および（ｉｉ）多重化回路のうち少なくとも１つを有するビット線回路と、
    局所センス増幅器バイアス回路を含むセンス増幅器と
    を備え、
    前記センス増幅器は、前記ビット線上の電荷、電圧、または電流を検知し、前記ビット線上の前記電荷、電圧、または電流が所定の閾値を超えたと判定した場合に、前記局所センス増幅器バイアス回路をＯＦＦにし、または低電力状態におくことによって、局所センス増幅器バイアス回路を局所的に制御するように構成される、メモリ回路。
  12. 関連するビット線に、電荷、電圧、または電流を供給するように構成されたメモリ・セルと、ビット線回路と、前記ビット線上の電荷、電圧、または電流を検知するように構成されたセンス増幅器と、前記メモリ・セルのワード線を制御するように構成されたワード線回路と、追跡回路とを備えるメモリ回路を制御する方法であって、
    前記追跡回路によって、前記メモリ回路の前記ビット線の１つまたは複数の状態を追跡するステップと、
    （ｉ）前記ワード線回路および（ｉｉ）前記メモリ回路のビット線回路のうち少なくとも１つにタイミング制御信号を供給して、前記追跡に基づいて前記ワード線回路を適応制御するステップと
    を含む、方法。
  13. 前記ビット線の１つまたは複数の状態に基づいて、前記タイミング制御信号を適応的に変更するステップをさらに含み、前記ビット線の１つまたは複数の状態が、前記メモリ回路の（ｉ）温度、（ｉｉ）電圧、および（ｉｉｉ）プロセス変化のうち少なくとも１つを含む、請求項１２に記載の方法。
  14. 前記追跡回路の基準ビット線上の電荷、電流、または電圧が所定の閾値を超えたと、前記追跡回路が判定した場合に、前記センス増幅器の検知動作が完了したことを前記タイミング制御信号が示す、請求項１３に記載の方法。
  15. 前記センス増幅器の検知動作が完了したと前記追跡回路が判定した場合に、前記メモリ回路の（ｉ）ワード線電圧制御回路、（ｉｉ）ワード線アドレス・デコーダ回路、および（ｉｉｉ）ワード線ドライバのうち少なくとも１つをＯＦＦにするステップをさらに含む、請求項１３に記載の方法。
  16. 前記センス増幅器の検知動作が完了したと前記追跡回路が判定した場合に、（ｉ）前記ビット線電圧制御回路と（ｉｉ）前記センス増幅器に係わる多重化回路のうち少なくとも１つをＯＦＦにするか、または低電力状態に遷移させるステップをさらに含む、請求項１３に記載の方法。
  17. 前記タイミング制御信号に基づいて、センス増幅器バイアス回路をＯＦＦにするか、または低電力状態に遷移させるステップをさらに含む、請求項１３に記載の方法。
  18. 前記ビット線上の電荷、電圧、または電流が所定の閾値を超えたと判定した場合に、局所センス増幅器バイアス回路をＯＦＦにし、または低電力状態におくことにより、前記センス増幅器によって前記局所センス増幅器バイアス回路を局所的に制御するステップをさらに含む、請求項１２に記載の方法。
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