JP2015204128A - メモリ・タイミング回路 - Google Patents
メモリ・タイミング回路 Download PDFInfo
- Publication number
- JP2015204128A JP2015204128A JP2015059883A JP2015059883A JP2015204128A JP 2015204128 A JP2015204128 A JP 2015204128A JP 2015059883 A JP2015059883 A JP 2015059883A JP 2015059883 A JP2015059883 A JP 2015059883A JP 2015204128 A JP2015204128 A JP 2015204128A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- sense amplifier
- bit line
- voltage
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/004—Reading or sensing circuits or methods
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0061—Timing circuits or methods
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/04—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding disturbances due to temperature effects
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/067—Single-ended amplifiers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/08—Control thereof
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/106—Data output latches
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
- G11C7/227—Timing of memory operations based on dummy memory elements or replica circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/22—Control and timing of internal memory operations
- G11C2207/2281—Timing of a read operation
Landscapes
- Read Only Memory (AREA)
- Static Random-Access Memory (AREA)
Abstract
【解決手段】 関連するビット線に、電荷、電圧、または電流を供給するように構成されたメモリ・セルと、ビット線上の電荷、電圧、または電流を検知するように構成されたセンス増幅器と、メモリ・セルのワード線を制御するように構成されたワード線回路と、メモリ回路の1つまたは複数の状態を追跡し、ワード線回路を適応制御するよう動作可能なタイミング制御信号を出力端から供給するように構成された追跡回路とを備える、メモリ回路。
【選択図】図1
Description
102 メモリ・アレイ
104 ワード線回路
106 ビット線回路
110 センス増幅器
112 追跡回路
114 タイミング制御信号
120 ワード線
122 ビット線
124 メモリ・セル
200 メモリ回路
204 ワード線回路
206 常用ビット線回路
210 常用センス増幅器
214 タイミング制御信号
220 ワード線
222 常用ビット線
224 常用メモリ・セル
230 基準センス増幅器
232 ビット線回路
234 基準ビット線
240 メモリ・セル
300 メモリ回路
304 ワード線回路
306 ビット線回路
310 常用センス増幅器
312a 比較器
312b 比較器
330 基準センス増幅器
340 センス増幅器バイアス回路
370 ラッチ
400 メモリ回路
410 常用センス増幅器
412a 比較器
422 ビット線
430 基準センス増幅器
450 センス増幅器バイアス回路
470 ラッチ
502 波形
512 波形
522 波形
532 波形
542 波形
544 波形
602 ステップ
604 ステップ
606 ステップ
608 ステップ
Claims (18)
- 関連するビット線に、電荷、電圧、または電流を供給するように構成されたメモリ・セルと、
前記ビット線上の電荷、電圧、または電流を検知するように構成されたセンス増幅器と、
前記メモリ・セルのワード線を制御するように構成されたワード線回路と、
(i)ビット線電圧制御回路および(ii)多重化回路のうち少なくとも1つを有するビット線回路と、
メモリ回路の1つまたは複数の状態を追跡し、(i)前記ワード線回路および(ii)ビット線回路のうち少なくとも1つを適応制御するよう動作可能なタイミング制御信号を出力端から供給するように構成された追跡回路と
を備える、メモリ回路。 - 前記追跡回路が、
基準センス増幅器と、
基準ビット線と、
基準の電荷、電圧、または電流を前記基準ビット線に供給するように構成された基準素子と
を備え、前記基準センス増幅器および前記基準ビット線が、前記センス増幅器および前記ビット線と実質的に同様の構成を有する、請求項1に記載のメモリ回路。 - 前記基準素子が、(i)基準メモリ・セルおよび(ii)安定した調整可能な基準電流を生成するように構成された基準電流発生器のうちの1つである、請求項2に記載のメモリ回路。
- 前記メモリ回路の1つまたは複数の状態が、前記メモリ回路の、(i)温度、(ii)電圧、および(iii)プロセス変化のうち少なくとも1つを含む、請求項1に記載のメモリ回路。
- 前記タイミング制御信号が、前記センス増幅器による検知動作が完了したことを示すよう動作可能である、請求項1に記載のメモリ回路。
- 前記基準ビット線上の電荷、電圧、または電流が所定の閾値を超えたと判定した場合に前記基準センス増幅器は、、前記タイミング制御信号を介して動作可能状態であることを示すように構成される、請求項2に記載のメモリ回路。
- 前記ワード線回路が、(i)電圧制御回路、(ii)ワード線アドレス・デコーダ回路、および(iii)ワード線ドライバのうち少なくとも1つを備え、
(i)ワード線電圧制御回路、(ii)ワード線アドレス・デコーダ回路、および(iii)ワード線ドライバのうち少なくとも1つは、前記タイミング制御信号を介して動作可能状態であることを識別すると、OFFになるか、または低電力状態になるように構成される、請求項1に記載のメモリ回路。 - (i)前記ビット線電圧制御回路と(ii)前記ビット線回路の多重化装置のうち少なくとも1つは、前記タイミング制御信号を介して動作可能状態であることを識別すると、OFFになるか、または低電力状態になるように構成される、請求項1に記載のメモリ回路。
- 前記タイミング制御信号を介して動作可能状態であることを識別すると、OFFになるか、または低電力状態になるように構成されるセンス増幅器バイアス回路をさらに備える、請求項8に記載のメモリ回路。
- 前記センス増幅器は、局所センス増幅器バイアス回路を備え、
前記センス増幅器は、前記ビット線上の電荷、電圧、または電流が所定の閾値を超えたと判定した場合に、前記局所センス増幅器バイアス回路をOFFにし、または低電力状態におくことによって、局所センス増幅器バイアス回路を局所的に制御するように構成される、請求項1に記載のメモリ回路。 - 関連するビット線に、電荷、電圧、または電流を供給するように構成されたメモリ・セルと、
前記メモリ・セルのワード線を制御するように構成されたワード線回路と、
(i)ビット線電圧制御回路および(ii)多重化回路のうち少なくとも1つを有するビット線回路と、
局所センス増幅器バイアス回路を含むセンス増幅器と
を備え、
前記センス増幅器は、前記ビット線上の電荷、電圧、または電流を検知し、前記ビット線上の前記電荷、電圧、または電流が所定の閾値を超えたと判定した場合に、前記局所センス増幅器バイアス回路をOFFにし、または低電力状態におくことによって、局所センス増幅器バイアス回路を局所的に制御するように構成される、メモリ回路。 - 関連するビット線に、電荷、電圧、または電流を供給するように構成されたメモリ・セルと、ビット線回路と、前記ビット線上の電荷、電圧、または電流を検知するように構成されたセンス増幅器と、前記メモリ・セルのワード線を制御するように構成されたワード線回路と、追跡回路とを備えるメモリ回路を制御する方法であって、
前記追跡回路によって、前記メモリ回路の前記ビット線の1つまたは複数の状態を追跡するステップと、
(i)前記ワード線回路および(ii)前記メモリ回路のビット線回路のうち少なくとも1つにタイミング制御信号を供給して、前記追跡に基づいて前記ワード線回路を適応制御するステップと
を含む、方法。 - 前記ビット線の1つまたは複数の状態に基づいて、前記タイミング制御信号を適応的に変更するステップをさらに含み、前記ビット線の1つまたは複数の状態が、前記メモリ回路の(i)温度、(ii)電圧、および(iii)プロセス変化のうち少なくとも1つを含む、請求項12に記載の方法。
- 前記追跡回路の基準ビット線上の電荷、電流、または電圧が所定の閾値を超えたと、前記追跡回路が判定した場合に、前記センス増幅器の検知動作が完了したことを前記タイミング制御信号が示す、請求項13に記載の方法。
- 前記センス増幅器の検知動作が完了したと前記追跡回路が判定した場合に、前記メモリ回路の(i)ワード線電圧制御回路、(ii)ワード線アドレス・デコーダ回路、および(iii)ワード線ドライバのうち少なくとも1つをOFFにするステップをさらに含む、請求項13に記載の方法。
- 前記センス増幅器の検知動作が完了したと前記追跡回路が判定した場合に、(i)前記ビット線電圧制御回路と(ii)前記センス増幅器に係わる多重化回路のうち少なくとも1つをOFFにするか、または低電力状態に遷移させるステップをさらに含む、請求項13に記載の方法。
- 前記タイミング制御信号に基づいて、センス増幅器バイアス回路をOFFにするか、または低電力状態に遷移させるステップをさらに含む、請求項13に記載の方法。
- 前記ビット線上の電荷、電圧、または電流が所定の閾値を超えたと判定した場合に、局所センス増幅器バイアス回路をOFFにし、または低電力状態におくことにより、前記センス増幅器によって前記局所センス増幅器バイアス回路を局所的に制御するステップをさらに含む、請求項12に記載の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US14/249,996 | 2014-04-10 | ||
US14/249,996 US9281032B2 (en) | 2014-04-10 | 2014-04-10 | Memory timing circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2015204128A true JP2015204128A (ja) | 2015-11-16 |
Family
ID=54193376
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015059883A Pending JP2015204128A (ja) | 2014-04-10 | 2015-03-23 | メモリ・タイミング回路 |
Country Status (3)
Country | Link |
---|---|
US (2) | US9281032B2 (ja) |
JP (1) | JP2015204128A (ja) |
DE (1) | DE102015105413B4 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9478308B1 (en) * | 2015-05-26 | 2016-10-25 | Intel IP Corporation | Programmable memory device sense amplifier |
US10056145B2 (en) * | 2016-03-02 | 2018-08-21 | Infineon Technologies Ag | Resistive memory transition monitoring |
US9792984B1 (en) * | 2016-10-27 | 2017-10-17 | Arm Ltd. | Method, system and device for non-volatile memory device operation |
DE102016124962A1 (de) * | 2016-12-20 | 2018-06-21 | Infineon Technologies Ag | Speichervorrichtung und Verfahren zum Steuern einer Speicherunterstützungsfunktion |
Citations (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61123000A (ja) * | 1984-11-19 | 1986-06-10 | Oki Electric Ind Co Ltd | 読出し専用半導体記憶装置 |
JPH04106791A (ja) * | 1990-08-27 | 1992-04-08 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
JPH04159690A (ja) * | 1990-10-24 | 1992-06-02 | Sony Corp | メモリ装置 |
JPH0668684A (ja) * | 1991-02-08 | 1994-03-11 | Hitachi Ltd | 半導体記憶装置 |
JPH0793972A (ja) * | 1993-09-27 | 1995-04-07 | Sony Corp | 半導体記憶装置 |
JPH08273365A (ja) * | 1995-03-31 | 1996-10-18 | Nec Corp | 半導体記憶装置 |
JPH08279296A (ja) * | 1995-04-06 | 1996-10-22 | Ricoh Co Ltd | センスアンプ |
WO1997024726A1 (en) * | 1995-12-28 | 1997-07-10 | Lsi Logic Corporation | Method and apparatus for a low power self-timed memory control system |
JPH1021688A (ja) * | 1996-07-03 | 1998-01-23 | Kawasaki Steel Corp | 半導体記憶装置 |
WO2001099314A2 (en) * | 2000-06-20 | 2001-12-27 | Infineon Technologies North America Corp. | Power controlled input receiver |
US20050169078A1 (en) * | 2004-02-02 | 2005-08-04 | Texas Instruments Incorporated | Tracking circuit enabling quick/accurate retrieval of data stored in a memory array |
JP2009259351A (ja) * | 2008-04-18 | 2009-11-05 | Spansion Llc | 不揮発性記憶装置および不揮発性記憶装置の制御方法 |
JP2011103155A (ja) * | 2009-11-10 | 2011-05-26 | Sony Corp | メモリデバイスおよびその読み出し方法 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3279855D1 (en) | 1981-12-29 | 1989-09-07 | Fujitsu Ltd | Nonvolatile semiconductor memory circuit |
US6646954B2 (en) * | 2001-02-02 | 2003-11-11 | Broadcom Corporation | Synchronous controlled, self-timed local SRAM block |
US7327619B2 (en) | 2002-09-24 | 2008-02-05 | Sandisk Corporation | Reference sense amplifier for non-volatile memory |
US7649760B2 (en) | 2005-08-19 | 2010-01-19 | Samsung Electronics Co., Ltd | Semiconductor memory device having dummy sense amplifiers and methods of utilizing the same |
US8254178B2 (en) | 2007-08-27 | 2012-08-28 | Infineon Technologies Ag | Self-timed integrating differential current |
US8559243B2 (en) | 2010-11-22 | 2013-10-15 | Infineon Technologies Ag | Self timed current integrating scheme employing level and slope detection |
US8320210B2 (en) * | 2010-12-28 | 2012-11-27 | Texas Instruments Incorporated | Memory circuit and a tracking circuit thereof |
US8477527B2 (en) * | 2011-01-31 | 2013-07-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | SRAM timing cell apparatus and methods |
US8659958B2 (en) * | 2011-06-22 | 2014-02-25 | Mediatek Inc. | Memory device and related control method |
US8773927B2 (en) * | 2012-09-07 | 2014-07-08 | Lsi Corporation | Adjusting bit-line discharge time in memory arrays based on characterized word-line delay and gate delay |
US9311968B2 (en) * | 2013-09-18 | 2016-04-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Read tracking mechanism |
-
2014
- 2014-04-10 US US14/249,996 patent/US9281032B2/en active Active
-
2015
- 2015-03-23 JP JP2015059883A patent/JP2015204128A/ja active Pending
- 2015-04-09 DE DE102015105413.2A patent/DE102015105413B4/de active Active
-
2016
- 2016-02-02 US US15/013,605 patent/US9489994B2/en active Active
Patent Citations (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61123000A (ja) * | 1984-11-19 | 1986-06-10 | Oki Electric Ind Co Ltd | 読出し専用半導体記憶装置 |
JPH04106791A (ja) * | 1990-08-27 | 1992-04-08 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
US5258950A (en) * | 1990-08-27 | 1993-11-02 | Oki Electric Industry Co., Ltd. | Semiconductor memory device |
JPH04159690A (ja) * | 1990-10-24 | 1992-06-02 | Sony Corp | メモリ装置 |
JPH0668684A (ja) * | 1991-02-08 | 1994-03-11 | Hitachi Ltd | 半導体記憶装置 |
JPH0793972A (ja) * | 1993-09-27 | 1995-04-07 | Sony Corp | 半導体記憶装置 |
US5694369A (en) * | 1995-03-31 | 1997-12-02 | Nec Corporation | Semiconductor memory device |
JPH08273365A (ja) * | 1995-03-31 | 1996-10-18 | Nec Corp | 半導体記憶装置 |
JPH08279296A (ja) * | 1995-04-06 | 1996-10-22 | Ricoh Co Ltd | センスアンプ |
WO1997024726A1 (en) * | 1995-12-28 | 1997-07-10 | Lsi Logic Corporation | Method and apparatus for a low power self-timed memory control system |
JP2000516008A (ja) * | 1995-12-28 | 2000-11-28 | エルエスアイ ロジック コーポレーション | 低電力セルフタイミングメモリ装置およびその制御方法ならびに装置 |
JPH1021688A (ja) * | 1996-07-03 | 1998-01-23 | Kawasaki Steel Corp | 半導体記憶装置 |
WO2001099314A2 (en) * | 2000-06-20 | 2001-12-27 | Infineon Technologies North America Corp. | Power controlled input receiver |
US20050169078A1 (en) * | 2004-02-02 | 2005-08-04 | Texas Instruments Incorporated | Tracking circuit enabling quick/accurate retrieval of data stored in a memory array |
JP2009259351A (ja) * | 2008-04-18 | 2009-11-05 | Spansion Llc | 不揮発性記憶装置および不揮発性記憶装置の制御方法 |
JP2011103155A (ja) * | 2009-11-10 | 2011-05-26 | Sony Corp | メモリデバイスおよびその読み出し方法 |
Also Published As
Publication number | Publication date |
---|---|
US9281032B2 (en) | 2016-03-08 |
US9489994B2 (en) | 2016-11-08 |
DE102015105413B4 (de) | 2023-09-21 |
DE102015105413A1 (de) | 2015-10-15 |
US20150294700A1 (en) | 2015-10-15 |
US20160148662A1 (en) | 2016-05-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8885427B2 (en) | Precharge circuit and non-volatile memory device | |
US8310891B2 (en) | Resistance variable memory device for protecting coupling noise | |
EP2387786B1 (en) | Dynamic leakage control for memory arrays | |
US7907462B2 (en) | Core voltage discharger and semiconductor memory device with the same | |
US20140355353A1 (en) | Current sensing amplifier and sensing method thereof | |
US7813200B2 (en) | Sense amplifier control circuit for semiconductor memory device and method for controlling sense amplifier control circuit | |
US7301848B2 (en) | Apparatus and method for supplying power in semiconductor device | |
US6707717B2 (en) | Current sense amplifier with dynamic pre-charge | |
US20120275251A1 (en) | Semiconductor device, semiconductor memory device and operation method thereof | |
US9489994B2 (en) | Memory timing circuit | |
TW201618108A (zh) | 具有升壓之感測技術 | |
US7675798B2 (en) | Sense amplifier control circuit and semiconductor device using the same | |
JP2008010137A (ja) | オーバードライブパルス発生器及びこれを備えるメモリ装置 | |
KR20150093085A (ko) | 반도체장치 | |
US9401192B2 (en) | Ferroelectric memory device and timing circuit to control the boost level of a word line | |
US8687447B2 (en) | Semiconductor memory apparatus and test method using the same | |
US20190156868A1 (en) | Semiconductor memory device | |
US7764112B2 (en) | Internal voltage discharge circuit and its control method | |
US9570148B2 (en) | Internal voltage generation circuit, semiconductor memory device and semiconductor memory system | |
US9196328B2 (en) | Semiconductor memory apparatus and operation method using the same | |
US20160285372A1 (en) | Power driving device and semiconductor device including the same | |
US8130566B2 (en) | Sense amplifier and method of sensing data using the same | |
US7888992B2 (en) | Circuit and method for controlling internal voltage | |
KR20160017568A (ko) | 반도체 장치 및 반도체 시스템 | |
KR20140080943A (ko) | 비휘발성 메모리 장치 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20160309 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20160405 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20160623 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20161108 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20170208 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20170704 |