JPS61123000A - 読出し専用半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ＭＯＳトランジスタを用いたマスクＲＯＭ、
　ＦＲＯＭ等の読出し専用半導体記憶装置、特に読出し
専用半導体記憶装置の読出し回路に関するものである。

〔従来の技術〕

従来、このような分野の技術としては、特開昭！９−７
ｒＱ９夕号公報、特開昭ｊ？９−７７７００号公報、特
公昭１９−１３１１７号公報等に記載されるものがあっ
た。以下その一般的な構成を図を用いて説明する。

第２図は従来の読出し専用半導体記憶装置（ＲＯＭ）の
−構成例を示すブロック図である。第一図において、ｌ
はメモリセルマトリクスで、このメモリセルマトリクス
／は例えばＮチャネルＭＯＳトランジスタからなる多数
のメモリセルニーｌ／〜コー／ｎ、・・・、−−ｍ／〜
コーｍｎをマトリクス状に配列した構成をなす。メモリ
セルマトリクス／の行方向にはポリシリコン、ポリサイ
ド等で作られた複数のワード線３−／〜＋７−ｍが配置
されると共Ｋ、列方向にはアルミ等で作られた複数のデ
ータ線ター／〜弘−ｎが配置される。そして各ワード線
３−／〜、７−ｍはそれぞれ行方向のメモリセルコーｌ
／〜コー／ｎ、・・・、−−ｍｌ〜−−ｍｎのゲートに
接続されると共に、各データ線ト／−！−ｎはそれぞれ
列方向のメモリセルコー／／〜コーｍ／、・・・、−一
／ｎ〜コーｍｎのドレインに接続されている。列方向の
メモリセルニー／／−コーｍ／、・・・、コー／ｎ〜コ
ーｍｎのソースは、それぞれ共通線！−７〜ターｍに接
続され、この各共通線！−／〜ターｍに並列接続された
端子６を介して電源電圧ｖ０（例えば、Ｏｖまたはそれ
に近い電圧）が与えられる。

一方、各ワード線Ｊ−ｉ−Ｊ−ｍはワード線デコーダ７
に接続されると共に、各データ線４’−／〜４Ｃ−ｎ　
はマルチプレクサｔを介してデータ線デコーダデ及びセ
ンスアンプ（読取り増幅器）１０に接続されている。こ
こでワード線デコーダク及びデータ線デコーダは符号化
された入力信号／／、　／コをそれぞれ解読して１つの
選択信号を出力するものである。このうち、一方のワー
ド線デコーダ７は、入力信号ｌ／を解読して選択信号を
いずれかのワード線３−／〜ｊ−ｍに出力する。他方の
データ線デコーダ９は、複数の出力線／ｊ−／　−／ｊ
−ｎを介してマルチプレクサ５に接続され、解読した選
択信号をいずれかの出力線１３−／〜／３−ｎを介して
マルチプレクサｔに与える。マルチプレクサざは、複数
の入力信号から７つの入力信号を選択するもので、例え
ばＭＯＳ）ランジスタからなる複数のスイッチ素子／Ｉ
Ｉ−／〜／ＩＩ−ｎを有し、この各スイッチ素子ｔＩＩ
−ｉ−／ダーｎのゲートがそれぞれ各出力線／、７−ｎ
〜ｔ３−ｉ＜接続されると共に、各スイッチ素子／ダー
ｌ〜ｌダーｎのソースカ各データダーｎ〜ダーｌに、か
つドレインが共通線／Ｓ及び端子１６を介してセンスア
ンプｌ０ＩＣそれぞれ接続されている。そのため、デー
タ線デコーダｔの選択信号がいずれかの出力線／Ｊ−／
−／Ｊ−ｎに与えられると、マルチプレクサを内のいず
れかのスイッチ素子／ｌＩ−／＝／１Ｉ−ｎがオンし、
これによりこのオンしたスイッチ素子に接続されたいず
れかのデータ線４ｂｎ−１−／とセンスアンプ１０とが
共通線ｌ！及び端子／Ａを介して接続されることになる
。

センスアンプ１０は、メモリセルマトリクスｌ中の選択
されたメモリセルの記憶状態（例えばメそリセルの導通
、非導通）を検出する回路であり、データ線デコーダ９
及びマルチプレクサｇとワード線デコーダ７とＫよりて
選択されたメモリセルへデータ線ト／〜弘−ｎ及び共通
線、１−／〜ｔ−ｎを介して電源電流を流し、この流出
電流から選択されたメモリセルの記憶状態を検出し、読
取りデータとしてデータ出力端子１７から出力する。な
お、メモリセルの導通、非導通は、メモリセル単位に配
線の有無、ＭＯＳ）ランジスタの形状、またはＭＯＳ　
）ランジスタの電気的性質（例えば、フローティングゲ
ートを有して該フローティングゲートｌｃ’！！子が注
入されているか否か）を最小２通りに変化させることに
よって区分され、従ってこれを利用して予めメモリセル
内にデータが書込まれている。なお、第一図中の７ｇは
、データ線ｅ−ｎの浮遊容量であり、これは各データ線
ψ−／〜≠−ｎにそれぞれ生じる。

第３図（１）　、　（２）は第一図中のＭＯＳ）ランジ
スタからなるメモリセルの構造を説明するもので、第３
図（１）は例えば第一図中のメモリセルλ−／／、２−
／ユに相当するＭＯＳ）ランジスタの平面図、及び第３
図（２）は第３図（１）の人−Ａ線断面図である。

第３図（１）Ｋ示すよ５に、Ｐ形半導体基板Ｊに形成さ
れたＭＯＳ）ランジスタユー／／、２−／−は、ポリシ
リコンからなるワード線３−１　Ｋ接続されると共に、
各々アルミからなるデータ線４（−／、←ｔに接続され
ている。各データ線４（−／、←ｔは開口部コ／−／、
２／−一を介してＰ形半導体基板Ｊに形成されるＮ　領
域Ｕ−／、Ｕ−一　とそれぞれ接続されている。またこ
のＮ　領域２ｉ−ｉ、コｌ−コと対峙して他のＮ　領域
：ＩＪ−／、２Ｊ−一がＰ形半導体基板Ｊに形成され、
該Ｎ　領域２３−／、ＪＪ−コに電源電圧Ｖ、が印加さ
れる。また、第３図（２）に示すように、Ｐ形半導体基
板〃に形成されたＮ　領域Ｕ−／。

ｎ−／　間の上にはゲート酸化膜評を介してポリシリコ
ンからなるワード線３−／が配置され、さらＫこのワー
ド線３−／上に中間絶縁膜コを介してアルミからなるデ
ータ線弘−７が配置されている。

このように構成されるＭＯＳ）ランジスタコ−／／。

−一７．２において、ゲート酸化膜λ弘下にチャネルが
形成される（またはチャネルのコンダクタンスがより増
大する）ような高電圧がワード線ｓ−ｉに印加されると
共に、データ線４（−／、４ｔ−λ　を介して一方のＮ
＋領領域一／に他方のＮ＋領域２Ｊ−／の電圧ｖａ、よ
り高い電圧が印加されると、ＭＯＳ　トランジスタコ−
／／、−−ｌコが導通状態となり、高電位側のデータ線
弘−／、ｌＩ−コ→Ｎ＋領域ｗ−／→低電位側のＮ＋領
領域−ｉへと、電流が流れる。

なお、前記ＭＯＳ）ランジスタλ−／／、コーｌ−等に
データを書込むには、コンタクト用開口部コｉ−ｉ。

２／−一の有無、ゲート酸化膜評下のＰ形不純物濃度の
変化、またはゲート酸化膜評とワード線３−７との間に
７０−ティングゲート（浮遊ゲート）を入れてそのフロ
ーティングゲート中の電荷の有無等を利用して行われる
。

次に、以上のように構成されるＲＯＭの読出し動作につ
いて説明する。

例えば、第一図に示されるメモリセルニーＩｎの記憶内
容を読出すには、このメモリセルニーＩｎのアドレス情
報を含んだ信号／／、／２をワード線デコーダク及びデ
ータ線デコーダｔに与える。するとデータ線デコーダ９
から出力された選択信号が出力線１ｓ−ｉに与えられ、
この選択信号によってマルチプレクサｇ中のスイッチ素
子１ｕ−／がオンし、７’　−夕線４（−ｎとセンスア
ンプ１０とが共通線ｉｓ及び端子１６を介して導通する
。１これと共に、ワード線デコーダ７によって選択され
たワード線３−／の電位が上昇すると同時に、センスア
ンプ１０からデータ線亭−ｎへ高い電圧が印加され電流
が供給される。これにより選択されたデータ線４（−ｎ
の浮遊容量／−ｇに電荷が充電されて該データ線の電位
が上昇する。データ線ｌ−ｎの電位が上昇した後、セン
スアンプ１０では、データ線４＜−ｎの定電流流入時の
電位、または該データ線トｎの定電圧印加時の流入電流
を測定してメモリセルλ−Ｉｎのインピーダンスを求め
、これによってメモリセルλ−／ｎの導通または非導通
状態（すなわち記憶内容）を検出し、読取りデータとし
て出力端子／７から出力する。

〔発明が解決しよ５とする問題点〕 しかしながら、上記構成のＲＯＭでは、ワード線デコー
ダ７が駆動すべき容量負荷が太き（、しかもこれがＲＯ
Ｍの高集積化に伴なって増大する結果、ワード線Ｊ−／
〜ｊ−ｍ末端への信号伝播遅延をおこす。例えば１．Ｚ
ｊＡｋｂｉｔ程度のＲＯＭにおいて、ワード線Ｊ−／〜
、７−ｍの配線材料としてポリシリコンを用いた場合、
ワード線回路系の遅延によるデータ出力遅延はＲＯＭ全
体のＺ以上を占めている。

このような信号伝播の遅延は読出し速度を低下させると
いう問題点があった。以下、この問題点を第ダ図を参照
しつつさらに説明する。

第弘図は第２図中のワード線Ｊ−／に係るメモリセルー
ー／／＝２−／ｎを抜き出した回路図である。

第を図で、仮にメモリセル２−　Ｉｎが選択されたとす
ると、非選択メモリセルコー／／〜コー／（ｎ−／）の
ゲートと接地間による容量成分（ＭＯＳ容量）のため、
メモリセルーー／ｎのゲートと接地間に負荷容量が接続
されることになる。これらワード線３−／の負荷容量と
なる非選択メモリセル２−／／　ｚ２−Ｉｎは、集積度
が向上すると極端にその数を増加させる。例えば、Ｊｊ
ＡｋｂｉｔのＲＯＭの場合、信号伝達速度の遅延防止と
ワード線デコーダの電力消費量低減を図るために該ワー
ド線デコーダ７をメそリセルマトリクスｌの中央に配置
したとしても、メモリセル数が行列でよｌユＸり１２個
のとき、１本のワード線に２１６個のメモリセルが配置
される。そして高集積化によるワード線長の増大に伴な
いポリシリコンからなる該ワード線の抵抗Ｒを考えれば
、７本のワード線はＭＯＳ容量容量抵抗Ｒとで梯子形の
ＲＣ遅延線を形成する。このため信号伝播遅延が生じ、
ＭＯＳの読出し速度を遅らせることＫなる。この際各メ
モリセルλ−／／＝！−／ｎ　のソースがｖ０電位とな
っていることが、前述の負荷容量を無視できないものと
している大きな理由となっている。

さらに詳述すると、非選択メモリセル２−／／〜ニー／
（ｎ−７）を形成する各ＭＯＳトランジスタは、そのソ
ース及びドレインがｖ０電位であると、ワード線３−／
の電位が上昇するに伴なってゲート酸化膜下に不要な反
転層、つまりチャネルを形成することになる。この場合
、反転層内の電子は本来不要であるにもかかわらず、ワ
ード線電位の上昇と共に増加するため、それと同量の電
荷がワード線、３−／を通してＭＯＳトランジスタのゲ
ート部に供給されないと、ワード線電位を上昇させるこ
　。

とができない。従っ七ワード線デコーダ７は、ワード電
位上昇の際にそのほとんどが不要であるにもかかわらず
、該ワード線デコーダ内のドライバを介して大量の電荷
を選択したワード線Ｊ−／　Ｋ供給することが必要とな
る。

実際には、非選択状態が継続しているデータ線４（−／
−グー　（ｎ−／）は、選択されたワード線３−／との
交点に存するメモリセルニー／ｌ−−−／（ｎ−／）に
より（なお、このメモリセルはデータの書込みくよって
選択的に導通状態にある）、過去の選択時に浮遊容量に
蓄積した電荷を放出してＶ□電位となりている状態のも
のがほとんどである。そしてＲＯＭの集積度の向上によ
り、このｖ０電位状態をとるデータ線ｆ−／−ダー　（
ｎ−／）の数も増大する。また当然に電源投入時にはす
べてのデータ線弘−／〜４ｂｎはｖ０電位にある。これ
らのデータ線４’−／−グー　（ｎ−７）は、前述のご
とく選択されたワード線Ｊ−／の電位が各メそリセルコ
ー／／〜コー／（ｎ−／）を形成するＭＯＳ）ランジス
タの閾値電圧を越えると同時に、その交点に存在するＭ
ＯＳトランジスタの反転層を形成させることＫなる。

そのためこのＭＯＳ）ランジスタのゲート酸化膜をＭＡ
級膜とする極めて電極間隔の狭いＭＯＳ容量となって無
視できない容量負荷を形成する状態を作り出してしまう
。このためワード線負荷容量の増大によるワード線伝播
遅延がおこり、読出し速度が遅くなるという問題点があ
った。

本発明は、前記従来技術が持っていた問題点として、非
選択メモリセルによるワード線負荷容量の増大と、これ
によるワード線伝播遅延の点について解決した高速読出
し可能な装置を提供するものである。

〔問題点を解決するための手段〕

本発明は、前記問題点を解決するために、読出し専用半
導体記憶装置において、読出し時に複数のデータ線中の
少なくとも１つの選択されたデータ線からセンスアンプ
へ電流が流入するように構成すると共に、この電流流入
量に基づき選択されたメそリセルの記憶状態を検出する
よ５に前記センスアンプを構成したものである。

〔作用〕

本発明によれば、以上のように読出し専用半導体記憶装
置を構成したので、メモリセルを中心としてセンスアン
プ側のデータ線及びそれと反対側のデータ線が共に高電
位に維持され、読出し時に選択されたメモリセルがオン
状態となるとそのメモリセルのセンスアンプ側データ線
のみが低電位となって該データ線を介してセンスアンプ
へ電流が流れる。これによってセンスアンプは電流流入
量から選択されたメモリセルの記憶状態を検出するよう
に働（。しかも続出し時におけるオフ状態の非選択メモ
リセルのソース及びドレインが高電位となるため、チャ
ネル形成が阻止され、選択されたワード線の負荷容量と
ならない。これによって選択されたワード線の負荷容量
を軽減できる。

従って前記問題点を除去できるのである。

〔実施例〕

第７図は本発明の実施例を示す読出し専用半導体記憶装
置（ＲＯＭ）の構成ブロック図である。なお、第７図に
おいて第２図〜第１図中の要素と同一の要素には同一の
符号が付されている。

そしてこのＲＯＭが第一図のものと異なる点は、各メモ
リセルコー／Ｉ　〜−−／ｎ、−、２−ｍ／　〜２−ｍ
ｎのドレインに共通接続された端子ＡＫ、電位線ｉｏｏ
、減圧回路１０／及び電源端子１０２を直列に接続スる
と共に、各データ線ター／〜ダーｎのマＡ／？プレクサ
ｇと反対側の端にそれぞれ電位低下防止用の抵抗体１０
３−／〜１０３−ｎを接続し、該抵抗体１０３−／〜１
０３−ｎを共通線１０弘を介して前記端子乙に接続した
ことである。さらに端子ｉｏｒを介して共通線ｔ５に接
続されるセンスアンプ１０／、を、該端子１０りから流
入される電流量に基づき選択されたいずれかのメモリセ
／Ｉ／コー／／−コーｍｎの記憶状態を検出し出力端子
１０７から出力するように構成している。

ここで、減圧回路１０／は、２個のエンハンスメント形
ＭＯＳ）ランジスタ／２０．　　／２／を用い、このＭ
ｏ８）ランジスタ／２０．　　／コｌを負荷ＭＯＳとし
て直列接続した構成をなす。そのため、電源端子１０コ
に電源電圧ｖｃ０（例えば、＋ｒＶ）を印加すると、減
圧回路１０／は、電源電圧ｖｃｃと後述するセンスアン
プ１０１．内の低電位Ｖ　（例えば、ＯＶまたはａ それに近い電圧）との中間電位になるように電圧を下げ
て端子部に与える。これによりメモリセル２−　／／〜
コーｍｎのスイッチングによるデータ線弘−／〜ｕ−ｎ
の電位振幅を必要以上に大きくしないように抑制し、消
費電力の増大と信号伝播速度の低下を防止している。

各データ線４（−／ｘｌ−ｎに接続される抵抗体／Ｉ！
７３−／　〜１０３−ｎは、非選択データ線４！−／〜
弘−ｎがこれに接続されたメモリセルコー／ｌ〜ニーｍ
ｎ内のＰＮジャンクシロン等による電流リークによって
電位が低下しないようにするためのものである。

従って抵抗体１０３−／〜１０３−ｎはメモリセルコー
ｌ／〜！−ｍｎの電流駆動能力に比して十分大きな抵抗
値を有する。

第３図は第１図のセンスアンプ１０６の回路構成例を示
すものである。このセンスアンプ１０４は、入力用端子
１０りから入力される電流量を電圧量に変換する変換回
路／３０と、変換回路／３０の基準となる電圧を作る基
準電圧回路／ＩＩＯと、変換回路／３０と基準電圧回路
／１４０との出力電圧差を増幅する差動増幅回路ｌりＯ
と、差動増幅回路ｌ、りＯの出力の電位振幅を増幅して
データ出力端子１０７から出カスるインバータ／＆０と
より構成される。

ここで、変換回路／、７１７は、エンハンスメント形Ｍ
ＯＳ）ランジスタ／、７／、　　／、３２と、テフレツ
ション形ＭＯＳ）ランジスタ／、７Ｊとが直列接続され
、さらにＭｏ８　）ランジスタ／３／のドレイン側に入
力用端子ｉｏｓが接続されると共に、Ｍｏ８）ランジス
タ／３３のソース・ドレイン間が接続された構成をなす
。このような変換回路／３０と対向して並列的に設けら
れる基準電圧回路ｉａｏは、エンハンスメン）形ＭＯＳ
）ランジスタンｔ／、　　／ｌＩコとデプレッシヲン形
ＭＯＳ）ランジスタンダ３とが直列接続され、Ｍｏ８）
ランジスタｌλのドレイン側力、ＭＯＳトランジスタ／
’Ｉ／、　　／ＩＩコ、　　／ＱＪのゲート及び前記Ｍ
ＯＳトランジスタ／３２のゲートにそれぞれ接続された
構成をなす。

そして変換回路／ＪＯ及び基準電圧回路１ｌＩｏにおい
て、Ｍｏ８）ランジスタ／、？／はハｑに比して適当に
電流駆動能力が高く選定されると共に、Ｍｏ８）ランジ
スタ／Ｊコとｌダコ、及び／、？、７とｌ弘３とはそれ
ぞれ同じ特性のトランジスタが用いられる。またＭＯＳ
トランジスタ／、？／、　　ハｑのソースは、電源電圧
ｖ　Ｖｃ保持されると共に、ＭＯＳトランジスタｌｓ ／、？、？、　　／ＩＩ３のドレインには電源電圧ｖｃ
ｅが印加される。なお、・ＭＯＳトランジスタ／、７Ｊ
のゲート側の端子部／３３＆は、メモリセル２−／／＝
２−ｍｎの記憶状態に応じて電位変動する部分、ＭＯＳ
トランジスタ／ｌＩ２のソース側の端子部１４２　ｍは
、データ線弘−／ｘ４Ｃ−ｎと電位を比較される部分、
及びＭｏ８トランジスタｌダＪのゲート側の端子部／４
Ｕａは、これと対向する端子部／、７Ｊ　ａと比較され
る定電圧部分である。

また、差動増幅回路ｉｚｏは、共通用のＭｏＳトランジ
スタ／１／と、このＭｏ８）ランジスタｌり／に並列接
続されたＭｏ８　）ランジスタ／＄−２，Ｉ１３及びＭ
ｏ８　）ランジスタ／ｊ４’、　　Ｉ３７１とより構成
される。

ここで、共通用のＭｏ８）ランジスタ／！ｆ／のゲート
に電源電圧ｖｃｃ、ソースに電源電圧ｖｇａがそれぞれ
印加されると共に、各ＭＯＢ）ランジスタ１３２゜１坪
のゲートに前記端子部／、７．７　ｍ　、　　１ｔＩ３
　ａがそれぞれ接続される。そして端子部／ＪＪ　ａ　
、　　／ｕＪ　ａから与えられる入力電圧に差があれば
、この電圧差がＭｏ８）ランジスタ／ｊコ、ｌ拝で増幅
され、負荷用ＭＯＳ）ランジスタ／１３．　　／に！の
ゲートから出力されてインバータ／６０に与えられる。

このインノ（−タ／４０は、エンハンスメント形ＭＯＳ
トランジスタ／６／と、負荷用のデブレツシ田ン形ＭＯ
Ｓ）ランジスタ／４Ｊどの直列回路で構成される。そし
てＭＯＳ　）ランジスタ／Ａ／のゲートに差動増幅回路
／ｒ（１７の出力電圧が与えられると、これがＭＯＳ）
ランジスタ／Ａ／で増幅され、該ＭＯＳ）ランジスタ／
６／のドレインからデータ出力端子１０７へ出力される
。

次に、以上のように構成されるＲＯＭの動作についてＫ
１図、第３図及び第６図を参照しつつ説明する。なお、
第６図は第１図中のワード線Ｊ−／に係るメモリセル２
−／／−２−／ｎを抜き出した回　・略図である。

先ず、第１図において、ワード線デコーダ７及びデータ
線デコーダ９によりそれぞれワード線３−／〜Ｊ−ｍ及
びデータ線弘−７−ダーｎの各一本、例えばＪ−／、　
４（−ｎ　　が選択される。ここで、データ線ダー／ｘ
４Ｃ−ｎｌｃ関して、直前まで選択されていたデータ線
はセンスアンプＩＯＡと導通状態にあったために電源電
圧Ｖ　に近い電位である。そしＳ昌 て新しく選択されたデータ線Ｇ−ｎは選択後に急速にｖ
ｏに近い電位となるが、その他の非選択データ［４’−
／〜ｅ−（ｎ−／）はセンスアンプ１０４と非導通のた
めＫすべて端子乙の電位と同じＫなる。

端子乙の電位は電圧ｖ１！。とＶ、の中間電位であるか
ら、Ｖｃｃｘ＋！ｒＶ、　ｖ、、＝ｏとすると＋３ｖ程
度テする。例えば、ＲＯＭがコ＆Ａｋｂｉｔ、　　ざデ
ータ出力の場合、７つのデータ出力に対応するデータ線
ター／〜ダーｎの本数は評本程度であるから、その内コ
本がセンスアンプｉｏｒと導通状態にあるから、残り６
コ本の非選択データ線ダーｌ−弘−（ｎ−／）が３ｖ程
度の電位となる。

この状態で選択されたワード線、７−／は電位を上昇す
ることＫなるが、各メモリセルコー／ｌ−２−ｍｎをエ
ンハンスメント形ＭＯＳ）ランジスタで構成した場合、
各ＭＯＳ）ランジスタの閾値電圧なＶ、とすると、（Ｖ
Ｔ＋　Ｊ　Ｖ　）まで電位が上昇しなければチャネルを
形成し始めない。そのためその点まで電位が上昇するの
に必要な電・荷量は、ＭＯＳ）ランジスタのゲート酸化
腰下の空乏層を形成するに必要なもの、及び電流遮断時
の対ソース・ドレイン容量を充電するもののみであるか
ら、極めて少な（ゝＯ 実際にはメモリセルコー／／−１−ｍｎを構成スるエン
ハンスメント形ＭＯＳトランジスタは、狭チャネル効果
により、第３図（２）に示すようなトランジスタ分離用
酸化膜ユダ下の高濃度不純物の影響で基板効果を大きく
受ける。このため、前記のような電位（ｖＴ＋　、７　
Ｖ　）の状態ではＭＯＳ）ランジスタの半導体基板Ｊは
３ｖの基板バイアスを受けて〜・ることになるので、閾
値電圧ｖ、ｒがｌ〜コＶであり、特に電気的に書込み可
能なＥＦＲＯＭでは一〜３ｖとなる。従って現実には非
選択メモリセルコーｌ／〜コー１（ｎ−／）のＭＯＳ）
ランジスタで＆家、ワード線ｓ−ｉが電源電圧ｖｃａま
で上昇してもチャネルがほとんど形成されない。このた
め、第６図に示すように、非選択メモリセルコー／／−
コー１（ｎ−／）がワード線３−／の負荷容量とならな
〜・ので、ワード線３−ｉの負荷容量が極めて小さくな
り、その伝播遅遥が著しく改善されることになる。

また選択されたメモリセルコー／ｎを構成するＭＯＳ　
トランジスタについては、それカーオン状態となってセ
ンスアンプ１０３と導通し、ソース電位がａＶｔｖ、、
電位となるため、このＭＯＳ）ランジスタのドレインか
らソースを経てセンスアンプ１０４へト電流が流れ、該
センスアンプｉｏｂで電流流入量から選択されたメモリ
セルコー／（ｎ−／）の記憶内容が検出される。このよ
うにメモリセルコーＩｎのソース電位がほぼＶ□電位で
あるため、第一図のような従来の電流流出形センス方式
と比べてみても電流駆動能力は同等である。従ってセン
スアンプ１０４が検出すべき電流量は従来の方式と比べ
てみても同一である。

また、この電流流入を検出するに際して、検出すべき電
位を十分低く抑えなければ、従来の方式と同等なメモリ
セルコー／ｎからの電流量が確保できないことになる。

ところがセンスアンプｉｏｂを例えば第！図のように構
成したことにより、検出電位を（ｖ、、＋０７ｖ）程度
まで下げることが可能となる。

すなわち、第５図の回路において、入力用端子ｌＯ３は
データ線デコーダデによって選択されたｌ本のデータ線
、例えば弘−ｎと接続される。そして、入力用端子ｉｏ
ｒからの電流流入がなければ、端子部／３３＆の電位は
端子部／Ｌ７　ａ　Ｋ比べてわずかに低くなる。一方、
端子１０りから電流流入があれば、ＭＯＳ）ランジスタ
／、７／のドレイン電位がわずかに上昇して端子部／ダ
コａの電位より高くなるため、端子部／３Ｊｍの電位が
端子部／４１．７　ｍの電位より高くなる。従ってこの
ような状態な差動増幅回路／！Ｏ及びインバータ／６０
で増幅することにより、所望のデータ出力を出力端子１
０７より得ることができる。

また、データ線デコーダクによるデータ線、７−／〜Ｊ
−ｎ　　の切換時において、切換前の被選択データ線の
浮遊容量に充電されていた電荷が多量に入力用端子より
流入して大きな電位上昇が起こるおそれがある。このよ
うな電位上昇はセンスアンプ／θ６の誤動作を招くため
、前記電荷を急速に放出して上昇電位を速やかに降下さ
せる必要がある。

第３図のセンスアンプ１０４では、入力用端子１０ｋに
おいて通常の検出レベル（例えば、０．／Ｖ）以上の電
位上昇が起こると、端子部／ＪＪ　ａの電位が大幅に上
昇し、これＫよってＭＯＳトランジスタ／、７／が急激
にその電流駆動能力を増大させる。すると端子１０りの
電位は短時間のうちに通常検出レベルまで下降するため
、センスアンプ１０／、の誤動作を防止できる。

而して本実施例にありては、選択時において、非選択デ
ータ線、例えばｌ／−弘−／（ｎ−／）の電位なりｅｅ
とｖｌ、の中間電位とすると共に、選択ワード線、例え
ば、Ｉ−／の電位を高電位とするので、非選択メモリセ
ルｉ−／／−コー／（ｎ）のゲート及びソースが共に高
電位となってチャネル形成が阻止される。そのため非選
択メそリセル２−／／−コー１（ｎ−／）は選択ワード
線３−／の負荷容量とならない。このように選択ワード
線ｓ−ｉの負荷容量が減少するため、ワード線、ｙ−ｉ
信号伝播が速くなり、従ってＲＯＭの読出し速度を高速
にすることが可能となる。しかも選択ワード線３−／の
負荷容量が減少するため、この選択ワード線３−／に電
荷を供給するためのワード線デコータリ内のドライバの
容量を小さくでき、従ってドライバの設計が容易になる
と共に、消費電流の低減化が図れる。

なお、上記実施例において、減圧回路１０／を省略した
場合、非選択データ線の電位がＶ　となり、Ｃ ｖｏ。とｖｏの中間電位よりも高（なる。すると電位が
高い分だけデータ線の電位振幅が大きくなり、それに対
応してわずかに読出し速度が遅くなるものの、回路構成
が簡単になるという利点がある。

同様に、抵抗体１０３−／〜１０Ｊ−ｎを省略した場合
、非選択メモリセル内の電流リークによって非選択デー
タ線の電位が低下するが、読出し速度を速くできるため
に、その弊害が少ないばかりか、回路構成が簡単になる
。

また、上記実施例において、メモリセルλ−／／〜Ｊ−
ｍｎを構成するＭＯＳ　）ランジスタのソースとトレイ
ンを逆向となるようにメモリセルマトリクスざを構成し
ても、上記実施例と同様の利点を有する。

〔発明の効果〕

以上詳細に説明したよ５に、本発明によれば、読出し時
に複数のデータ線中の少なくとも／っの選択されたデー
タ線からセンスアンプへ電流が流入するように構成する
と共に、この電流流入量に基づき選択されたメモリセル
の記憶状態を検出するよ５に前記センスアンプを構成し
たので、非選択メモリセルがワード線負荷容量とならず
、ワード線切換時のワード線の負荷容量が減少する。こ
のため信号伝播速度が速（なり、データの読出し速度を
高速化できる。

【図面の簡単な説明】

第１図は本発明の実施例を示すＲＯＭの構成図、第一図
は従来のＲＯＭの構成図、第３図（ｔ）　、　（２）は
第一図中のメモリセルの構造説明図、第７図は第２図の
動作説明図、第３図は第１図中のセンスアンプの回路図
、第６図は第１図の動作説明図である。 ｌ・・・メモリセルマトリクス、コー／／〜コーｍｎ・
・・メモリセル、３−７〜Ｊ−ｎ・・・ワード［４’−
／〜ダーｎ・・・データ線、！−／〜ｊ−ｎ、　／！ｒ
、　１０ダ・・・共通線、７・・・ワード線デコーダ、
ｇ・・・マルチブレクチ、デ・・・データ線デコーダ、
１０／・・・減圧回路、１０３−／〜１０３−ｎ・・・
抵抗体、ｌｏ６・・・センスアンプ。 出願人代理人　　柿　本　恭　成 箒３　回（２） 午４　図

Claims (1)

1. 【特許請求の範囲】 　マトリクス状に配列され少なくとも１つのＭＯＳ構造
   を有するメモリセルを持った複数のメモリセルと、行方
   向に配列され前記ＭＯＳ構造を有するメモリセルのゲー
   トに接続された複数のデータ線と、列方向に配列され前
   記ＭＯＳ構造を有するメモリセルのソースまたはドレイ
   ンに接続された複数のワード線と、前記複数のデータ線
   に接続され前記データ線及びワード線を介して選択され
   るメモリセルの記憶状態を検出するセンスアンプとを備
   えた読出し専用半導体記憶装置において、 読出し時に前記複数のデータ線中の少なくとも１つの選
   択されたデータ線から前記センスアンプへ電流を流入さ
   せる手段を有し、前記センスアンプは前記電流流入量に
   基づき前記選択されたメモリセルの記憶状態を検出する
   ことを特徴とする読出し専用半導体記憶装置。