KR900008185B1 - 판독전용 반도체 기억장치 - Google Patents

Abstract

내용 없음.

Description

판독전용 반도체 기억장치

제1도는 본 발명의 실시예를 표시한 ROM의 구성도.

제2도는 제1도중 센스 앰프 회로도.

제3도는 제1도의 동작 설명도.

제4도는 종래의 ROM의 동작 설명도.

제5도는 제2도의 감압회로의 실시예의 회로도.

제6도는 제2도의 제2의 실시예를 표시한 판독 회로도.

제7도는 제2도의 제3의 실시예를 표시한 판독 회로도.

* 도면의 주요부분에 대한 부호의 설명

1 : 메모리셀 매트릭스 2-11∼2-mn : 메모리셀

3-1∼3-m : 워드선 4-1∼4-n : 데이터선

5-1∼5-m,15,104 : 공통선 7 : 워드선 디코더

8 : 멀티플렉서 9 : 데이터선 디코더

101 : 감압회로 103-1∼103-n : 저항체

106 : 센스 앰프 131,141 : MOS 트랜지스터

본 발명은 MOS 트랜지스터를 사용한 마스크 ROM, PROM등의 판독전용 반도체 기억장치로서 특히 판독전용 반도체 기억창치의 판독회로에 관한 것이다.

종래에 이와같온 기술분야에서는 특개소 59-75495호 공보, 특개소 59-77700호 공보, 특공소 59-13117호 공보 등에 기재되어 있는 ROM은 워드선 디코더(word line decorder)가 구동할 용량의 부하가 크고, 또 ROM의 고집적화에 따라 용량부하가 증대하는 결과로 워드선의 신호 전파 지연을 야기시킨다.

예를들면 256bit EPROM IC에 있어서 워드선의 배선재료로 폴리 실리콘(poly silicon)을 사용한 경우 워드선 회로계의 지연에 의한 데이터 출력 지연은 ROM 전체의 1/3이상을 점유하고 있기 때문에 ROM은 신호전파의 판독속도를 저하시킨다는 문제점이 있다.

상기와 같은 문제점을 제4도를 참조하여 상세히 설명하면 다음과 같다.

제4도는 종래의 ROM의 동작 설명도로서 다음과 같이 구성되어 있다.

각 워드선 3-1∼3-m은 워드선 디코더 7에 접속되어 있고, 상기 워드선 3-1에는 메모리셀 2-11∼2-1n의 소오스측이 접지된 그의 게이트측이 각각 접속되어 있다.

각 데이터선 4-1∼4-n은 상기 메모리셀 2-11∼2-1n의 드레인측에 접속하여 구성한다.

제4도에서 가령 메모리셀 2-1n이 선택되었다고 하면 비선택 메모리셀 2-11∼2-1n의 게이트와 접지간에 의한 용량성분(MOS용량)때문에 메모리 셀 2-1n의 게이트와 접지간에 부하용량이 인가된다.

이 워드선 3-1의 부하용량이 되는 비선택 메모리 셀 2-11∼2-1n은 집적도가 향상되면 그 수를 증가시킨다.

예를들면 256bit EPROM IC의 경우 신호 전달 속도의 지연 방지와 워드선 디코더의 전력소비량 저감을 도모하기 위하여 이 워드선 디코더 7을 메모리셀 매트릭스 1의 중앙에 배치하였다 하여도 메모리셀 수가 행열로 512×512개일 때 1개의 워드선에 256개의 메모리셀이 배치된다. 그리고 고집적화에 의한 워드선 길이의 증대에 따라 폴리실리콘으로된 이 워드선의 저항 R을 고려하면 1개의 워드선은 MOS용량 C와 저항 R로 사다리꼴의 RC지연선을 형성한다.

이 때문에 신호 전파 지연이 생겨서 MOS의 판독 속도를 지연시키케 된다.

이때 각 메모리셀 2-11∼2-1n의 소오스가 Vss전위로 되어 있어 부하용량을 무시할 수 없는 것이 되는 커다란 이유가 된다.

더욱 상세하게 설명하면 비선택 메모리셀 2-11∼2-1n을 형성하는 각 MOS 트랜지스터는 그 소오스 및 드레인이 Vss전위이면 워드선 3-1의 전위가 상승함에 따라 게이트 산화막 하측에 불필요한 반전층, 즉 채널을 형성하는 것이 된다.

이 경우 반전층내의 전자는 원래 불필요한데도 불구하고 워드선 전위의 상승과 함께 증가하기 때문에 그와 동량의 전하가 워드선 3-1을 통하여 MOS 트랜지스터의 게이트부에 공급되지 아니하면 워드선 전위를 상승시킬 수가 있다.

따라서 워드선 디코더 7은 워드선 전위 상승의 경우 그 대부분 불필요함에도 불구하고 이 워드선 디코더내의 드라이버를 통하여 선택한 대량의 전하를 워드선 3-1에 공급하는 것이 필요하게 된다.

실제로는 비선택 상태가 계속되고 있는 데이터선 4-1∼4-n은 선택된 워드선 3-1과의 교차점에 존재한 메모리셀 2-11∼2-1n에 의하여(더우기 이 메모리셀은 데이터의 기입에 의하여 선택적으로 도통상태로 되어 있음)선택시에 부하용량에 축적된 전하를 방출하여 Vss전위로 되어 있는 상태의 것이 대부분이다.

그리고 ROM의 집적도의 향상에 의하여 이 Vss전위상태를 취하는 데이터선 4-1∼4-n의 수도 증대한다.

또한 당연히 전원투입시에는 전체 데이터선 4-1∼4-n은 Vss전위로 되어 있다.

이들의 데이터선 4-1∼4-n은 상술한 바와같이 선택된 워드선 3-1의 전위가 각 메모리셀 2-11∼2-1n을 형성하는 MOS 트랜지스터의 드레시홀드전압을 초과함과 동시에 그 교차점에 존재하는 MOS 트랜지스터의 반전층을 형성시키는 것이 된다.

그 때문에 이 MOS 트랜지스터의 게이트 산화막을 절연막으로 하는 지극히 전극 간격이 좁은 MOS용량이 되어 무시할 수 없는 용량부하를 형성하는 상태를 만들어낸다.

이 때문에 워드선 부하용량의 증대에 의한 워드선 전파지연이 생겨 판독속도가 늦어지는 문제점이 있었다.

본 발명은 상기한 종래의 기술이 가지고 있는 문제점으로서 비선택 메모리셀에 의한 워드선 부하 용량의 증대와 이것에 의한 워드선 전파 지연 문제점을 해결한 고속판독이 가능한 장치를 제공하는 것이다.

본 발명은 상기 문제점을 해결하기 위하여 판독전용 반도체 기억장치에 있어서 판독시에 복수의 데이터선중의 최소한 1개의 선택된 데이터선에서 센스앰프에 전류가 유입되게 구성함과 동시에 그 전류유입량예 따라 선택된 메모리셀의 기억상태를 검출하도록 상기 센스앰프를 구성한 것이다.

본 발명에 의하면 상기한 바와같은 판독전용 반도체 기억장치를 구성한 것으로 메모리셀을 중심으로 하여 센스앰프측의 데이터선 및 그와 반대측의 데이터선이 함께 높은 전위에 유지되어 판독시에 선택된 메모리셀이 온상태가 되면 그 메모리셀의 센스앰프측 데이터선만이 저전위로 되어 이 데이터선을 통하여 센스앰프에 전류가 흐른다.

이에 의하여 센스앰프는 전류유입량에서 선택된 메모리셀의 기억상태를 검출하도록 동작한다.

더구나 판독시에 오프상태의 비선택 메모리 셀의 소오스 및 드레인이 높은 전위가 되기 때문에 채널 형성이 저지되어 선택된 워드선의 부하용량으로 되지 아니한다.

이것에 의하여 선택된 워드선의 부하용량을 경감할 수 있게 하여 상기한 문제점을 해결할 수 있는 것이다.

제1도는 본 발명 실시예를 표시한 판독전용 반도체 기억장치(ROM)의 구성 블럭도이다.

제1도에 있어서 제4도 중의 요소와 동일한 요소에는 동일한 부호를 부여하고 있다.

각 메모리셀 2-11∼2-1n, ………, 2-m1-2mn의 드레인에 노드단자(6)를 접속하고 그 노드단자(6)에는 전위선 100, 감압회로 101 및 전원단자 102를 직렬로 접속시킴과 동시에 각 데이터선 4-1∼4-n과 멀티플렉서(multiplexer)8의 반대측 단부에 각각 전위 저하 방지용의 저항체 103-1∼103-n를 접속하고 이 저항체 103-1∼103-n을 공통선 104를 통하여 상기 노드단자 6에 접속한 것이다.

다시 단자 105를 통하여 공통선 15에 접속되는 센스앰프 106은 이 단자 105에서 유입되는 전류량에 의하여 선택된 어느 메모리셀 2-11∼2-mn의 기억상태를 검출하고 출력단자 107에서 출력하도록 구성되었다.

여기에서 감압회로 101은 2개의 인핸스먼트(enhancement)형 MOS 트랜지스터 120,121을 사용하고 이 MOS 트랜지스터 120,121을 부하 MOS로 하여 직렬 접속하는 구성으로 하였다.

그 때문에 전원단자 102에 전원전압 Vcc(예를들면 +5V)를 인가하면 감압회로 101은 전원전압 Vcc와 후술하는 센스앰프 106내의 저전위 Vss(예를들면 0V 또는 그와 근사한 전압)와의 중간전위가 되도록 전압을 낮추어 노드단자 6에 부여한다. 이것에 의하여 메모리셀 2-11∼2-mn의 스위칭에 의한 데이터선 4-1∼4-n의 전위 진폭을 필요이상으로 켜지지 않게 억제하고 소비전력의 증대와 신호 전파속도의 저하를 방지하고 있다.

각 데이터선 4-1∼4-n에 접속되는 저항체 103-1∼103-n는 비선택 데이터선 4-1∼4-n이 이것에 접속된 메모리셀 2-11-2-mn내의 PN 접합 등에 의한 전류리크에 의하여 전위가 저하되지 않게 하기 위한 것이다.

따라서 저항체 103-1∼103-n는 메모리셀 2-11∼2-mn의 전류 구동 능력에 비하여 충분히 큰 저항치가 있다.

제2도는 제1도의 센스앰프 106의 회로 구성예를 표시한 것이다.

이 센스앰프 106은 입력용 단자 105에서 입력되는 전류량을 전압량으로 변환하는 변환회로 130과 변환회로 130의 기준이 되는 전압을 만드는 기준전압회로 140과 변환회로 130과 기준전압회로 140과의 출력전압차를 증폭하는 차동증폭회로 150과 차동 증폭회로 150의 출력의 전위진폭을 증폭하여 데이터 출력단자 107에서 출력하는 인버터 160에 의하여 구성된다.

여기에서 변환회로 130은 인핸스먼트형 MOS 트랜지스터 131, 132와 디프레션(depression)형 MOS 트랜지스터 133이 직렬로 접속되며 다시 MOS 트랜지스터 131의 드레인측에 입력용단자 105가 접속됨과 동시에 MOS 트랜지스터 133의 소오스가 게이트에 접속되는 구성으로 하였다.

이와같이 변환회로 130과 대향하여 병렬적으로 설치되는 기준 전압회로 140은 인핸스먼트형 MOS 트랜지스터 141, 142와 디프레션형 MOS 트랜지스터 143이 직렬접속되고 MOS 트랜지스터 142의 드레인측이 MOS 트랜지스터 141, 142, 143의 게이트 및 상기 MOS 트랜지스터 132의 게이트에 각각 접속된 구성으로 한다.

그리고 변환회로 130 및 기준 전압회로 140에 있어서 MOS 트랜지스터 131은 141에 비하여 적당하게 전류 구동능력이 높게 실정됨과 동시에 MOS 트랜지스터 132와 142 및 133과 143이 각각 동일한 특성의 트랜지스터가 사용된다.

또한 MOS 트랜지스터 131,141의 소오스는 전원전압 Vss에 유지됨과 동시에 MOS 트랜지스터 133,143의 드레인에는 전원전압 Vcc가 인가된다.

더우기 MOS 트랜지스터 133의 게이트측의 단지부 138은 메모리셀 2-11∼2-mn의 기억상태에 따라 전위변동하는 부분, MOS 트랜지스터 142의 소오스측의 단자부 142a는 데이터선 4-1-4-n과 전위를 비교하는 부분, MOS 트랜지스터 143의 게이트측의 단자부 137은 이것과 대향하는 단자부 138과 비교되는 정전압 부분인 것이다.

또한 차동증폭회로 150은 공통용의 MOS 트랜지스터 151과 이 MOS 트랜지스터 151에 병렬접속된 MOS트랜지스터 152, 153 및 MOS 트랜지스터 154, 155에 의하여 구성된다.

여기에서 공통용의 MOS 트랜지스터 151의 게이트에 전원전압 Vcc가 인가되고 그의 소오스에 전원전압 Vcc가 각각 인가됨과 동시에 각 MOS 트랜지스터 152, 154의 게이트에 상기 단자부 138, 137이 각각 접속된다.

그리고, 단자부 138, 137에 주어지는 입력 전압의 차가 있으면 이 전압차가 MOS 트랜지스터 153, 155의 케이트에서 출력되어서 인버터 160에 주어진다.

이 인버터 160은 인핸스먼트형 MOS 트랜지스터 161과 부하용의 디프레션형 MOS 트랜지스터 162와의 직렬 회로로 구성된다.

그리고 MOS 트랜지스터 161의 게이트에 차동증폭회로 150의 출력전압이 부여되면 이것이 MOS 트랜지스터 161에서 증폭되어 MOS 트랜지스터 161의 드레인에서 데이터 출력단자 107로 출력된다.

다음은 상기와 같이 구성되는 ROM의 동작에 대하여 제1도, 제2도 및 제3도를 참조하면서 설명한다.

더우기 제3도는 제1도중의 워드선 3-1에 관한 메모리셀 2-11∼2-1n을 발취한 회로도이다.

우선 제1도에 있어서 워드선 디코더 7 및 데이터선 디코더 9에 의하여 각각 워드선 3-1∼3-m 및 데이터선 4-1∼4-n의 각 1개, 예를들면 3-1, 4-n이 선택된다.

상기와 같이 선택된 데이터선은 센스앰프 106이 도통상태에 있기 때문에 전원전압 Vss에 근사한 전위이다.

그리하여 새로 선택된 데이터선 4-n은 선택후에 급속하게 Vss에 근사한 전위로 되지만 기타의 비선택 데이터선 4-1∼4-n은 센스앰프 106이 비도통되기 때문에 단자 6의 전위와 동일하게 된다.

단자 6의 전위는 전압 Vcc와 Vss의 중간전위이므로 Vcc=+5V, Vss=0으로 하면 +3V정도이다.

예를들면 ROM이 256kbit, 8 데이터 출력의 경우 1개의 데이터 출력에 대응하는 데이터선 4-1∼4-n의 계수는 64개 정도이므로 그중 2개가 센스앰프 106과 도통상태에 있으므로 나머지 62개의 비선택 데이터선 4-1∼4-n이 3V정도의 전위로 된다.

이 상태에서 선택된 워드선 3-1은 전위를 상승하게 되지만 각 메모리셀 2-11∼2-mn을 인핸스먼트형 MOS 트랜지스터로 구성한 경우 각 MOS 트랜지스터의 드레시홀드 전압을 V_T로 하면 V_T+3V까지 전위가 상승하지 않으면 채널형성을 시작하지 아니한다.

그렇기 때문에 그점까지 전위가 상승하는데 필요한 전하량은 MOS 트랜지스터의 게이트 산화막 하의 공핍층을 형성하는데 필요한 것 및 전류차단시의 소오스, 드레인 용량을 충전하는 것뿐이므로 매우 적다.

실제로는 메모리셀 2-11∼2-mn을 구성하는 인핸스먼트형 MOS 트랜지스터는 협채널 효과에 의하여 트랜지스터 분리용 산화막 밑의 고농도 불순물의 영향으로 기판효과를 크게 받는다.

이때문에 상기한 바와같은 전위 V_T+3V의 상태애서는 MOS 트랜지스터의 반도체 기판은 3V의 기판 바이어스를 받고 있는 것이 되므로 드레시홀드전압 V_T가 1∼2V이고 특히 전기적으로 기입 가능한 EPROM에서는 2∼3V가 된다.

따라서 현실로는 비선택 메모리셀 2-11∼2-1n의 MOS 트랜지스터에서는 워드선 3-1이 전원전압 Vcc까지 상승하여도 채널이 대개 형성되지 아니한다.

이때문에 제3도에 표시한 바와같이 비선택 메모리셀 2-11∼2-1n의 워드선 3-1의 부하용량이 되지 않으므로 워드선 3-1의 부하용량이 지극히 적어지고 그 전파지연이 현저하게 개선되게 된다. 또한 선택된 메모리셀 2-1n를 구성하는 MOS 트랜지스터에 대하여서는 그것이 온 상태가 되어 센스앰프 106이 도통하고 소오스 전위가 대략 Vcc전위가 되기 때문에 그 MOS 트랜지스터의 드레인에서 소오스를 거쳐 센스앰프 106으로 전류가 흐르고 이 센스앰프 106에서는 전류유입량에서 선택된 메모리셀 2-1n의 기억 내용이 검출된다.

이와같이 메모리셀 2-1n의 소오스 전위가 대략 Vcc 전위이기 때문에 제2도와 같은 종래의 전류 유출형 센스방식과 비교하여 보아도 전류 구동능력은 동등하다.

따라서 센스앰프 106이 검출하여야 할 전류량은 종래의 방식과 비교하여 보아도 동일하다. 또한 이 전류유입을 검출함에 있어서 검출하여야 할 전위를 충분히 낮게 억제하지 않으면 종래 방식과 동등한 메모리셀 2-1n으로부터 전류량을 확보할 수 없게 된다.

그런데 센스앰프 106을 예를들면 제2도와 같이 구성하므로서 검출전위를 Vss+0.1V정도까지 낮출 수 있게 된다.

즉 제2도의 회로에 있어서 입력용 단지 105는 데이터선 디코더 9에 의하여 선택된 1개의 데이터선, 예를들면 4-n과 접속된다.

그리고 입력용 단자 105로 부터 전류유입이 없게 되면 단자부 138의 전위는 단자부 137과 비교하여 약간 낮게 된다.

한편 단자 105에서 전류유입이 있으면 MOS 트랜지스터 131의 드레인 전위가 약간 상승되어 단자부 142a의 전위보다 높게 되기때문에 단자부 138의 전위가 단자부 137의 전위보다 높게 된다.

따라서 이와같은 상태를 차동증폭회로 150 및 인버터 160으로 증폭하므로서 소망의 데이터 출력을 출력단자 107에서 얻을 수 있다.

또한 워드선 디코더 7에 의한 데이터선 3-1∼3-n의 절환시에 있어서 절환전의 비선택 데이터선의 부하용량에 충전되어 있던 전하가 대량으로 입력용 단자 105에서 유입되어 커다란 전위상승이 생길 우려가 있다.

이와같은 전위상승은 센스앰프 106의 오동작을 초래하기 때문에 상기한 전하를 급속하게 방출하여 상승전위를 급속하게 하강시킬 필요가 있다. 제2도의 센스앰프 106으로는 입력용 단자 105에 있어서 통상의 검출레벨(예를들면 0.1V)이상의 전위상승이 일어나면 단자부 138의 전위가 대폭으로 상승하고 이것에 의하여 MOS 트랜지스터 131이 급속하게 그 전류 구동능력을 증대시킨다. 그리하면 단자 105의 전위는 단시간내에 통상 검출레벨까지 하강하기 때문에 센스앰프 106의 오동작을 방지할 수 있다.

본 실시예에서는 선택시에 있어서 비선택 데이터선 예를들면 4-1∼4-n의 전위를 Vcc와 Vss의 중간 전위로 함과 동시에 선택 워드선 예를들면 3-1의 전위를 높은 전위로 하므로 비선택 메모리셀 2-11∼2-1n의 게이트 및 소오스가 함께 높은 전위가 되어 채널형성이 저지된다.

그 때문에 비선택 메모리셀 2-11∼2-1n은 선택 워드선 3-1의 부하용량으로 되지 아니한다. 이와같이 선택 워드선 3-1의 부하용량이 감소하기 때문에 워드선 3-1 신호전파가 달라지고 따라서 ROM의 판독속도를 고속으로 할 수 있다.

더우기 선택 워드선 3-1의 부하용량이 감소하기 때문에 이 선택 워드선 3-1에 전하를 공급하기 위한 워드선 디코더 7내의 드라이버의 용량을 적게 할 수 있고 따라서 드라이버의 설계가 용이하게 됨과 동시에 소비전류의 저감화가 도모된다.

또한 상기 실시예에 있어서 감압회로 101을 생략할 경우 비선택 데이터선의 전위가 Vcc로 되고 Vcc와 Vss의 중간전위보다도 높게 된다.

그러면 전위가 높은 만큼 데이터선의 전위진폭이 커지고 그것에 대응하여 약간 판독속도가 늦어질 뿐 회로구성이 간단하게 되는 잇점이 있다. 동일하게 저항체 103-1∼103-n를 생략한 경우 비선택 메모리셀 내의 전류리크에 의하여 비선택 데이터선의 전위가 저하하지만 판독속도를 빠르게 할 수 있기 때문에 회로구성이 간단하게 된다.

또한 상기 실시예에 있어서 메모리셀 2-11∼2-mn을 구성하는 MOS 트랜지스터의 소스와 드레인을 역방향이 되게 메모리셀 매트릭스 8을 구성하여도 상기 실시예와 같은 잇점이 있다.

또한 제5도에는 제2도의 감압회로이고 제6도는 제2도의 제2의 실시예를 표시한 판독회로도이고, 제7도는 제2도의 제3의 실시예를 표시한 판독회로도로서 한쌍의 MOSFET 131, 141(제1, 제2의 MOS 트랜지스터)와 동일 형상을 가진 한쌍의 MOSFET 132, 143(제3, 제4의 MOS 트랜지스터)과 동일형상을 가진 한쌍의 MOSFET 133, 143(제1, 제2의 전류 공급수단)과를 갖추고 있으며 제6도의 판독회로 140에서는 MOSFET 131과 141, MOSFET 132와 143 및 MOSFET 133과 143을 각각 동일상태의 트랜지스터로 구성함과 아울러 MOSFET 141과 143의 접속점 142에 비교 전류 Iref릍 유입시킴으로서 입력선 105에서 유입하는 전류를 검출하도록 되어 있다.

또 제7도의 판독회로 140에서는 제6도의 회로를 COMS로 구성한 예를 나타내고 있다. 동일 소자수로서 회로를 구성하고 이에 의하여 마찬가지 기능을 시키게 할 수가 있다.

즉 본 발명의 판독회로는 검출할 데이터선의 전위를 극히 Vss전위로 가까이하여 메모리소자가 그 제1의 전극(예로서 소오스)의 전위 상승에 의한 기판효과에 의하여 전류 구동능력을 저하시키지 않도록 함과 아울러 선택된 데이터선이 그 부하가 용이하게 축적한 전하를 속히 방출하여 검출 전위인 Vss근방 전위로까지 강하하도록 ROM장치의 판독회로를 구성한 것으로서 제1 및 제3의 MOS 트랜지스터와 제1의 전류 공급수단과는 입력전류를 전압으로 변경하도록 작동함과 아울러 제2 및 제4의 MOS 트랜지스터와 제2의 전류공급수단과는 정전압회로로서 작용한다. 그리고 제1과 제3의 MOS 트랜지스터 및 제1의 전류공급수단과 제2와 제4의 MOS 트랜지스터 및 제2의 전류공급수단에 의하여 입력측을 안정화한 저전위로 유지하고 이것에 의하여 메모리소자로부터의 전류를 유입시켜서 그 유입전류량으로 메모리에 기억된 정보의 판독이 행해지는 것이다.

따라서 제1, 제3의 MOS 트랜지스터 및 제1의 전류 공급수단과 제2, 제4의 MOS 트랜지스터 및 제2의 전류 공급수단과를 서로 관련시켜서 저전압 전원과 고전압 전원과의 사이에 각각 직렬로 접속한 것으로서 입력측을 안정화한 저위치에 보유하고 이 입력측에서 전류유입량에 기인하며 메모리소자에 기억된 정보의 판독이 가능하다.

이때문에 데이터선의 판독회로측에 저전원 전압을 인가하면 다같이 그 데이터선의 그 데이터선의 반대측에 고전원 전압을 인가하고 선택된 데이터선의 전위를 저전위로 하여 비선택 데이터선의 전위를 상승시킬수가 있다.

이에 의하여 비선택 데이터선의 전위가 저전위에 강하하는 것을 방지할 수가 있고 따라서 워드선의 부하용량과 경감과 이에 따른 판독속도의 향상이 도모된다.

상기에서 상세하게 설명한 바와같이 본 발명에 의하면 판독시에 복수의 데이터선 중의 적어도 1개의 선택된 데이터선에서 센스앰프에 전류가 유입되게 구성함과 동시에 이 전류 유입량에 의하여 선택된 메모리셀의 기억상태를 검출하도록 상기 센스앰프를 구성하였으므로 비선택 메모리셀이 워드선 부하용량으로 되지 않고 워드선 절환시의 워드선의 부하용량이 감소된다.

이때문에 신호전파 속도가 빨라지고 데이터의 판독속도를 고속화할 수 있다.

Claims (2)

1. 매트릭스 상으로 배열되어 적어도 1개의 MOS구조를 가진 메모리셀을 구비한 복수의 메모리 셀(2-11∼2-mn)과, 행방향으로 배열되어 상기 MOS구조를 가진 메모리셀(2-11∼2-mn)의 게이트에 접속된 복수의 워드선(3-1∼3-m)과, 열방향으로 배열되어 상기 MOS구조를 가진 메모리셀(2-11∼2-mn)의 소오스 또는 드레인에 접속된 복수의 데이터선(4-1∼4-n)과, 상기 복수의 데이터선(4-1∼4-n)에 접속되어 상기 데이터선(4-1∼4-n) 및 워드선(3-1∼3-n)올 통하여 선택되는 메모리셀의 기억상태를 검출하는 센스앰프(106)를 구비한 판독전용 반도체 기억창치에 있어서, 판독시에, 상기 복수의 데이터선(4-1∼4-n)중의 적어도 1개의 선택된 데이터선에서 상기 센스앰프(106)에 전류를 유입시키는 수단을 보유하고 상기 센스앰프(106)는 상기 전류 유입량에 의하여 상기 선택된 어느 메모리셀(2-11∼2-mn)의 기억상태를 검출하는 것을 특징으로 한 판독전용 반도체 기억장치.
2. 제1항에 있어서, 판독회로는 제1과 제2의 전극 및 제어전극을 각각 가지며 그 제1의 전극이 저전압 전원에 각각 접속된 제1 및 제2의 MOS 트랜지스터(131), (141)와 제1과, 제2의 전극 및 제어전극을 가지며 그 제1전극이 상기 제1의 MOS 트랜지스터(131)의 제2의 전극에 그 제2의 전극이 상기 제1의 MOS 트랜지스터(131)의 제어전극에 각각 접속된 제3의 MOS 트랜지스터(132)와, 제1과 제2의 전극 및 제어전극을 가지며 그 제1의 전극이 상기 제2의 MOS 트탠지스터(141)의 제2의 전극에 그 제2의 전극이 상기 제2의 MOS 트랜지스터(141)의 제어전극에, 그 제어전극이 상기 제3의 MOS 트랜지스터(132)의 제어전극으로 각각 접속된 제4의 MOS 트랜지스터(143)와, 고전압 전원에서 상기 제3의 MOS 트랜지스터(132)의 제2의 전극에 전류를 공급하는 제1의 전류 공급수단과, 상기 고전압 전원에서 상기 제4의 MOS 트랜지스터(143)의 제2의 전극에 전류를 공급하는 제2의 전류 공급수단과를 갖춘 ROM장치의 판독회로를 가지는 판독전용 반도체 기억장치.

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