JP4717173B2 - メモリ装置および方法 - Google Patents
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Description
【産業上の利用分野】
本発明は、一般に集積回路(IC)設計とその製造に関し、さらに詳しくは、2つの異なる出力ワード・サイズに対応する高速設定可能なメモリ・データ・バス・アーキテクチャに関する。
【0002】
【従来の技術および発明が解決しようとする課題】
集積回路(IC)産業は、スタティック・ランダム・アクセス・メモリ(SRAM),ダイナミック・ランダム・アクセス・メモリ(DRAM),埋込DRAM,不揮発性メモリ,浮動ゲート・メモリおよび同様のメモリ装置であって、より高い格納容量を持ちつつ、同時に消費電力を削減しアクセス・スピードを改善するメモリ製品を提供するという課題に直面している。図1は、従来の高密度低電力高速低価格SRAM ICに通常用いられる現在のメモリ・アーキテクチャ10を図示する。図1では、メモリ容量全体が2つのメモリ・アレイ12,14に分割される。より高速高能力の性能を得るために、図1の装置は電流検知技術を採用する。
【0003】
電圧検知を用いる従来のSRAMメモリ回路とは異なり、現在のSRAMメモリ装置は、電流検知を利用し、それによって、速度能力性能の改善されたメモリ・アレイ12,14からのデータの読込が行われる。従って、アレイ12,14内のメモリ・セルが電流グローバル・データ・バス18,20を介して電流を伝え、電流グローバル・データ・バス線路を通る電流の大きさが、読込動作の対象となる各メモリ・セルに格納される論理値を決定する。たとえば、検知増幅器回路24〜31のいずれかによって正の差分電流が検出されると、その値は論理1と読み込まれる。同様に、検知増幅器回路24〜31のいずれかによって負の差分電流が検出されると、論理0が選択されたメモリ装置に関して出力される。電流グローバル・データ・バス16,18,20,22は、この正または負の差分電流を図1の電流−電圧変換器24〜31に供給する。変換器24〜31は、電流グローバル・データ・バス16〜22の電流(I)を差分電圧(V)信号に変換し、それが図1の出力回路/ドライバ35〜42に供給される。
【0004】
電流検知によって、メモリ装置の性能が改善されるが、電流検知はスタティック・ランダム・アクセス・メモリ(SRAM)で用いられる新しい技術である。SRAMにおける電流検知が新しいために、電流検知はIC産業に対して多くの新たな、また困難な課題を与える。たとえば、顧客は図1の電流検知メモリ構造を2つの選択可能なワード・サイズ構造の1つに提供することを求める。詳しくは、顧客は、x36ワード・サイズ製品である図1の装置を、x18ワード・サイズにも提供することを求める。
【0005】
図1は、集積回路(IC)の外部に位置する36個の出力端子を通じて36ビット幅のデータのみを提供するためにハード配線される装置を示す。図1においては、アレイ12の右半分を介して9ビットが、アレイ12の左半分を介して9ビットが、アレイ14の右半分を介して9ビットが、そしてアレイ14の左半分から最後の9ビット(合計36ビットのうち)が図示されるように与えられる。図1のx18データ・ワード・モードを欲する顧客があり、この場合は、装置10のワード・サイズは、x36ビットからx18ビットに半減される。この場合は、アレイ12,14の両方から平行に読み込んで36ビットとするのではなく、任意の時点ではアレイ12または14の一方にのみアクセスすればよく、それによってアクセスのたびに18ビットだけをデータ・バス出力端子の最下位ビットに提供する。x18モードは、図1においてアーキテクチャ上の修正を必要とするので、18ビットが、どちらのアレイ(アレイ12または14)から読み込まれるかに関わらず、正確に低次のICピンに与えられる。
【0006】
従来の技術においては、従来のSRAM電圧検知法を用いると、設計者は、バス16をバス18に電気的に短絡させ、3状態論理をわずかに加えてバス20をバス22に短絡させるだけで、x18構造とx36構造との変更を容易に行うことができる。しかし、現在のSRAMの電流検知法を用いる場合は、バス16,18の短絡とバス20,22の短絡は実行できない。これらのバスを短絡させると、バス上に寄生抵抗および容量が起こり、電流を検知された製品の信頼性と性能に重大な劣下を招くことになる。抵抗と容量が加わると、アレイ12,14の読取動作中は、セル電流の正確で一貫した検知がほぼ不可能になる。従って、バスの短絡により第1メモリ構造を第2メモリ構造に変換する従来技術による方法は、現在の電流検知SRAM装置においては不可能である。
【0007】
ワード・サイズの異なる2つの製品を提供するために用いられる別の方法は、2つの別々の集積回路を設計することである。すなわち、1つは第1メモリ構造用であり、もう一方は第2集積回路構造用である。2つの全く異なる集積回路を作る場合の価格,保守,設計,維持費,試験,製造および出荷は、魅力的な解決策ではない。2つの集積回路を維持することは、設計によけいなコストがかかり、別のところに使うことのできる貴重な技術資源を消費し、市場に置く時間が短くなり、他の欠点をもたらす。一般に、2つの全く異なる製品ラインを設計せずに、x18モードにもx36モードにも容易に設定することのできる1つの製品を設計するほうが良い。
【0008】
従って、電流検知法の効率の良い速度能力積を維持しつつ、多くの異なるワード・サイズ・モードのうち1つのモードに設定することのできる電流検知機能を用いるメモリ・アーキテクチャが当産業において必要とされる。
【0009】
【実施例】
本発明の実施例をいくつか下記に詳細に説明するが、すべての実施例に共通して、本発明は、電流−電圧変換器と電圧モード・グローバル・データ線路(vGDL:voltage-mode global data line)対を予備充電等価回路と共に用いて、電流モード・グローバル・データ線路(iGDL: current-mode global data line)が過剰に長くなることを避けることによって、多重ワード幅に設定可能な電流検知メモリに存する。このアーキテクチャを利用することにより、スタティック・ランダム・アクセス・メモリ(SRAM)メモリの読込時間が大幅に改善され、高速の確実なデータ読込が可能になる。
【0010】
説明を簡潔明確にするために、図面内に示される要素は必ずしも同尺に描かれないことを理解頂きたい。たとえば、ある要素の寸法は明確にするために、他の要素に相対して誇張される。さらに、適切と考えられる場合には、対応する、あるいは類似の要素を示すために図面間で参照番号を繰り返し用いる。
【0011】
本発明の実施例を図2ないし図4を参照して、下記に詳述する。
【0012】
図2は、本発明によるメモリ50をブロック図に示す。簡潔明確にするために、本発明を説明するために必要でないメモリ50の一定の部分が図示されないことに留意されたい。たとえば、行列解読およびビット線路検知回路は図示されない。メモリ50は、メモリ・アレイまたはアレイ・ハーフ12,14と、電流モード・グローバル・データ線路(iDGL)16,18,20,22と、電流検知回路24〜31と、電圧モード・グローバル・データ線路(vDGL)52,54と、入力/出力バッファ56〜59とを備える。線路16,18,20,22,52,54をそれぞれ本明細書においてはバスと称する。説明のために、メモリ50は、x18のワード幅またはx36のワード幅を有するメモリとして構築することができる。他の実施例においては、x72,x36,x18,x128,x64,x8,x4またはこれらの組み合わせである他のワード幅を用いることができる。
【0013】
メモリ・アレイ・ハーフ12,14の各々は、タイル状の行列レイアウトに配列される従来のスタティック・ランダム・アクセス・メモリ(SRAM)セルの複数のブロックを備える。データは、メモリ・アレイ12,14の左右両側に入出力され、アレイ12または14からのデータの半分が右側から出入りし、アレイ12または14からのデータの半分が左側から出入りする。メモリ・アレイ・ハーフ12のビット線路対(通常は相補性を有するが図2においては明確に図示されない)が、アレイ12,14内に配置される従来の電流モード検知増幅器を介して、「iGDL0/iGDLB0」〜「iGDL8/iGDLB8」と記される電流モード・グローバル・データ線路18,20に結合される。同様に、メモリ・アレイ・ハーフ14のビット線路対(通常は相補性を有するが図2においては明確に図示されない)が、従来の電流モード検知増幅器を介して、これも「iGDL0/iGDLB0」〜「iGDL8/iGDLB8」と記される電流モード・グローバル・データ線路16,22に結合される。iGDL#と記される線路は通常の信号であり、iGDLB#と記される線路は、通常の信号の補数であり、差分信号を生成するものであることに注目されたい。図2は、最大ワード・サイズとしてx36アーキテクチャを特定的に図示するので、バス16,18,20,22の各々が9個のデータ・ビットを提供することに留意されたい。
【0014】
図2に示されるx18モードにおいては、電流モード・グローバル・データ線路(iGDL)対の各々が、電流検知回路24〜31の第1端子に結合される。「vGDL0/vGDLB0」〜「vGDL8/vGDLB8」と記される電圧モード・グローバル・データ線路(vGDL)対は、電流検知回路24〜31の第2端子に結合される。電圧グローバル・データ線路対の他端は、入力/出力回路56〜59と同様の入力/出力(I/O)回路に結合される。メモリ50の右側の電圧モード・グローバル・データ線路(vGDL)は、複数の縦型に配置される電圧モード・データ線路対52によって、入力/出力バッファ58,59に結合される。メモリ50の左側の電圧モード・グローバル・データ線路(vGDL)は、複数の縦型配置電圧モード・データ線路対54によって、入力/出力バッファ56,57に結合される。バス52,54の特定のレイアウトおよび回路構成を、次の図3に詳細に図示する。
【0015】
図2に図示される実施例においては、メモリ50はx18ワード幅を有するように特定的に設定される。しかし、図2の装置は、、メタル・マスク・オプションを用いることで、x18ワード幅またはx36ワード幅を有するように容易に設定することができる。x36ワード幅を有するようにメモリ50を設定する場合は、電圧モード・グローバル・データ線路(vDGL)対52,54を用いずに、メモリ50の機能をメタル(メタル・マスク・オプション)の上半分内に配線して、図1のメモリ10ときわめて類似するようにする。従って、x36モードにおいては、36個の入力/出力バッファ35〜42(図1に図示)の各々が、メモリの書込サイクル中にメモリ外部のデータ源から入力データを受信し、入力/出力バッファ35〜42がメモリの読込サイクル中に出力データを提供する。言い換えると、x36モードに設定されると、メタルの最上位は、iGDL16,18,20,22をそれぞれの電流−電圧回路24〜31を介して配信し、56〜59に類似の36個のI/O回路に出すようパターニングおよびエッチングされる。従って、このx36モードにおいては、vGDLバス52,54(図3参照)はメモリ装置の他の部分から全体として分離される。x36モードにおいては、最上位のメタル・マスク・オプションは、回路52,54に接続することはできない。これは、この回路が装置50のx18モードでのみ必要とされるからである。
【0016】
メモリ50をx18ワード幅で動作させるには、異なるメタル・マスク・オプションを用いて、図2に図示されるように、縦型配置電圧モード・グローバル・データ線路(vGDL)対52,54を電流検知回路24〜31に結合する。メタル・マスク・オプションは、36個のオンチップ入力/出力バッファ56〜59のうち18個の下位集合も縦型配置電圧モード・グローバル・データ線路対52,54に結合する。さらに、3状態バッファが回路24〜31内に配線されるので、アレイ12または14のうち一方だけが、ある特定の時点において18個の出力バッファ56〜59を駆動する。言い換えると、x18モードは最上位のメタル・マスク・オプションを利用して、vGDL52,54とI/Oバッファ56〜59の下位集合とを図2に図示されるように接続する。一方、x36モードは異なるメタル・マスク・オプションを利用して、図1に示されるように、配線されている36個すべてのI/Oバッファ56〜59と、装置から分離されるvGDL52,54とに装置を配線する。このような方法論とアーキテクチャとにより、SRAMアレイ・レベルにおいて電流検知を用いることができ、なおかつx36モードおよびx18モードの両方を、許容レベルを超えるほど電流バス寄生(R,C)を大きくせずに配線することができる。従って、図2の装置を2つのデータ幅モードの一方に配線し、なおかつ電流検知動作を維持することができるようにすることによって、装置の速度能力積を、どのような構造が選択されるかに関わらず維持する。
【0017】
上記の説明は、x18にもx36にも対応する能動回路構成が装置上に作成されるが相互接続された状態におかれる方法を論ずる。x18とx36のどちらのモードが望ましいかが決定されると、メタルの最終位が装置上に配置されて、装置をx18モードまたはx36モードのいずれかに関して配線する。しかし、上述のいずれの構造(x18もx36も)は最終製造段階において装置内に同時にハード配線され、ソフトウェアを3状態バッファまたはバス経路内に位置するヒューズ内にプログラミングすることができることに留意されたい。両方の構造が配線されると、ユーザがプログラミング可能な1つ以上のビットの集合またはICダイ上の不揮発性永久ビットをセットして、メモリを2つのモードのうちの一方、x18またはx36に構築することができる。代替の形式においては、2つの異なるバス構造の経路内のヒューズを、冗長修復動作が起こると同時に選択的に溶かして、それによってx18またはx36モードのいずれか一方をヒューズによって選択することができる。
【0018】
x18モードにおいて、またメモリ50の読込サイクルの間は、データはメモリ・アレイ・ハーフ12および/またはメモリ・アレイ・ハーフ14の選択された場所から読み込まれる。読込データの18ビットのうち各ビットが電流モード・グローバル・データ線路対16,18,20,22のデータ線路対に提供される。データがメモリ・アレイ・ハーフ12から読まれるかメモリ・アレイ・ハーフ14から読まれるかによって、電流検知回路24〜31のうち適切な1つの回路が用いられて、データのビットを検知電流からvGDL52,54上の差分電圧へと変換する。差分電圧は、次に、バス52,54によって入力/出力バッファ56〜59に供給される。入力/出力バッファは、バス52,54上の差分データ・ビットをバッファおよびラッチするように機能し、読込サイクルの場合には、差分電圧を単端データ信号に変換する。この信号は、次にメモリ集積回路(IC)の出力端子に送られる。
【0019】
書込サイクルの場合は、データの流れは読込サイクルのデータの流れとは基本的に逆になる。メモリ50に書き込まれるデータは、メモリ50の外部のデータ源から単端信号として入力/出力バッファ56〜59によって受信される。
【0020】
図示される実施例においては、メタル・マスク・オプションを用いてメモリ50のワード幅を設定するが、メモリ50は設定データを格納するためのプログラミング可能レジスタなど能動回路構成を用いて複数のワード幅間に設定することができることを当業者には認識頂けよう。また、図示される実施例は、2つのワード幅間での設定を開示するに過ぎない。他の実施例においては、3つ以上のワード幅を用いることができる。これらは、入力/出力バッファ56〜59の直前で、さらにメタル・オプション3状態多重化を実行し、ビット・シフトを行うことによって実現することができる。
【0021】
電圧モード・グローバル・データ線路(vGDL)対52,54を用いてメモリ50などの電流検知メモリのワード幅を変更することにより、過剰に長い電流モード・グローバル・データ線路(iGDL)対の利用を回避して、メモリにアクセスするのに要する時間を短縮し、確実な読込データを高速で得ることができる。従って、図2の装置40は、通常、電流検知SRAMメモリに関連する有利な速度能力積を犠牲にすることなく2つのワード幅のうちの1つに容易に構築される。
【0022】
図3は、図2のメモリ50のデータ線路対52,54のうち1つの電圧グローバル・データ線路(vGDL)差分対65を概略図に示す。データ線路対65は、データ線路68,69(一方が他方の補数)と、予備充電等価回路72と、負荷回路86,90,94と、インバータ79,80,83と、伝送ゲート82,84とを備える。またデータ線路68,69に結合して、データ線路68,69の寄生抵抗を表す抵抗98〜101と、データ線路68,69間の結合容量を表すキャパシタ103,104も図示される。「データ(DATA)」および「データB(DATAB)」と記される端子が、電流検知回路24〜31の対応する出力端子に結合される。「VGDLB」および「VGDL」と記される端子が、対応する入力/出力バッファ56〜59に結合される。
【0023】
予備充電および等価回路72は、Pチャネル・トランジスタ73〜77を備える。Pチャネル・トランジスタ73,74は、データ線路と、「VDD」と記される電源電圧との間に結合される。「FAMP#EN#OR」と記される制御信号と「SAL#OR」と記される制御信号のいずれか一方が低論理としてアサートされるとそれに応答して、Pチャネル・トランジスタ73,74は導電状態になり、データ線路68,69の電圧をVDDまたはVDD付近まで上昇させる。Pチャネル・トランジスタ75は、データ線路68をデータ線路69に結合して、予備充電の間またはそれに近接して、データ線路68,69の電圧を等価にする。Pチャネル・トランジスタ76,77は、[FAMP#EN」と記される制御信号が低論理にアサートされるとそれに応答して、「データ(DATA)」および「データB(DATAB)」と記される入力端子を予備充電する。信号名の後の「B」は、その信号が同じ名前をもつ「B」のつかない信号の論理的補数であることを示す。
【0024】
負荷回路86はPチャネル・トランジスタ87,88を含み、負荷回路90はPチャネル・トランジスタ91,92を含み、負荷回路94はPチャネル・トランジスタ95,96を含む。負荷回路86,90,94は、分配プルアップ回路とも呼ばれるが、データ線路68,69に沿って分布して、データがデータ線路68,69に送られるときにデータ線路68,69の間に電圧差を生む助けとなる能動負荷として働く。たとえば、データ線路68が低になり、データ線路69が高になると、負荷回路86のPチャネル・トランジスタ88が導電状態になり、データ線路69をより迅速に高にする。同様に、負荷回路90,94のPチャネル・トランジスタ92,96も、データ線路69の電圧を上げる助けをする。
【0025】
メモリ50がx18部品として設定される場合のメモリ50の読込サイクルの間、電流検知回路(たとえば回路24)からの差分データがインバータ79,80の入力端子に供給される。インバータ79,80は、データ信号を反転させ、それを伝送ゲート82,84に与える。[SAL」(sense amplifier latch:増幅器ラッチ検知)と記される高論理制御信号によって伝送ゲート82,84は導電状態になり、データをデータ線路68,69に供給することが可能になる。図示される実施例においては、データ線路68,69と、データおよびデータBと記される入力端子とは、上述されるように、回路72を介してメモリ・アレイ12,14のアクセスに先立って、高電圧に予備充電および等価される。負荷回路86,90,94は、データ線路68,69の間で差分電圧を高める助けとなる。差分電圧は次に、メモリ50から、入力/出力バッファ56〜59のうち対応する1つのバッファを介して目的の外部機器に送られる。従って、図3は、図2の装置24〜31の電圧出力が、迅速に効率的に、バス16〜22上の電流検知に影響を与えないようにしながら、迅速に出力電圧に変換される方法を教示する。
【0026】
図4は、図2に示されるメモリ50の電流検知回路24の概略図である。他の電流検知回路25〜31の各々は、電流検知回路24と同じである。電流検知回路24は、それぞれI1,I2と記される入力端子を通り電流検知回路24に流れ込む電流I1とI2との差を検知する。電流I1,I2間の差を用いて、電流検知回路24に送信されるデータを検知する。入力端子I1と相補入力端子I2は、それぞれiGDL0およびiGDLB0に結合される。
【0027】
電流検知回路24は、電流源として働くPチャネル絶縁ゲート電界効果トランジスタ(FET: field effect transistor)126,128を備える。FET126,128のゲート電極は、「予備充電(PRECHARGE)」と記される信号を受信する端子に接続される。FET126,128のソース電極は、VDDに接続される。電流検知回路24は、「イネーブル(ENABLE)」と記される端子に接続されるゲート電極と、VDDに接続されるソース電極も備える。
【0028】
電流検知回路24は、インバータ112,Nチャネル絶縁ゲートFET120,インバータ110およびNチャネル絶縁ゲートFET123をさらに備える。インバータ112は、Pチャネル絶縁ゲートFET116とNチャネル絶縁ゲートFET117とによって構成される。FET116,117のゲート電極が共に接続されて、インバータ112の入力を形成する。FET116のソース電極は、インバータ112の第1バイアス・ノードとして働き、FET130のドレイン電極に接続される。FET117のソース電極はインバータ112の第2バイアス・ノードとして働き、FETのドレイン電極と入力端子I1とに接続される。FET116,117のドレイン電極が共に接続されて、インバータ112の出力を形成する。インバータ112の出力は、FET126のドレイン電極と、「VO1」と記されるデータ出力端子とに接続される。
【0029】
インバータ110は、Pチャネル絶縁ゲートFET114とNチャネル絶縁ゲートFET115とによって構成される。FET114,115のゲート電極が共に接続されて、インバータ110の入力を形成する。FET114のソース電極は、インバータ110の第1バイアス・ノードとして働き、FET130のドレイン電極に接続される。FET115のソース電極はインバータ110の第2バイアス・ノードとして働き、FET123のドレイン電極と相補入力端子I2とに接続される。FET114,115のドレイン電極が共に接続されて、インバータ110の出力を形成する。インバータ110の出力は、FET128のドレイン電極と、「VO2」と記される相補データ出力端子とに接続される。
【0030】
さらに、インバータ112の入力はインバータ110の出力に接続され、インバータ110の入力はインバータ112の出力に接続される。FET120,123のゲート電極はVDDに接続される。FET120,123のソース電極は接地(VSS)に接続される。
【0031】
電流検知回路は、インバータ124と、一方がインバータ112,110の出力間に、他方がインバータ112,110の第2バイアス・ノード間に結合される2つのスイッチとをさらに備える。好ましくは、インバータ112,110の出力間に結合されるスイッチ118は、Pチャネル絶縁ゲートFETとNチャネル絶縁ゲートFETによって構成される2トランジスタ・パス・ゲートである。インバータ124の入力は、等価信号を受信する「EQ」と記される端子に接続される。インバータ124の出力は、スイッチ118のPチャネルFETのゲート電極に接続される。スイッチ118のNチャネルFETのゲート電極は、端子EQに接続される。スイッチ118のトランジスタのソース電極は、共にFET116,117のドレイン電極に接続される。スイッチ118のドレイン電極は、共にFET114,115のドレイン電極に接続される。
【0032】
好ましくは、インバータ112,110の第2バイアス・ノード間に結合されるスイッチは、Nチャネル絶縁ゲートFET122によって構成される1トランジスタ・パス・ゲートである。FET122のゲート電極はEQに、FET122のソース電極はFET117のソース電極に、FET122のドレイン電極はFET115のソース電極に接続される。
【0033】
動作中は、電流検知回路24が、入力端子I1と相補入力端子I2とに送信される差分電流信号を検知することによりデータを検知する。さらに詳しくは、電流検知回路は、それぞれ入力端子I1と相補入力端子I2を流れるI1,I2を検知する。電流I1,I2は、差分電流信号の第1および第2電流成分とも呼ばれる。電流検知回路24は、電流I1,I2に応じて、1つがFET117を流れ、他方がFET11Tを流れる2つの電流を生成する。次に電流検知回路24は、FET117を流れる電流を、FET115を流れる電流と比較してデータを検知する。
【0034】
電流検知回路24のFETを、たとえば、バイポーラ・トランジスタ,金属半導体トランジスタFET,接合トランジスタ,絶縁ゲート・バイポーラ・トランジスタなど他の種類のトランジスタと置き換えることもできることに留意されたい。さらに、FET122はスイッチとして機能し、任意の種類のスイッチと置き換えることもできる。当業者には明白であろうが、FETに関して、ゲート電極は制御電極として働き、ソースおよびドレイン電極は電流伝導電極として働く。たとえば接地電圧レベルからVDDへと、出力端子VO1および相補出力端子VO2を挟んで大きく電圧が変わるために、それらの間に結合されるパス・ゲートは、図4に示されるように2トランジスタ・パス・ゲートであることが好ましい。
【0035】
本発明は特定の実施例を参照して説明および図示されるが、本発明をこれらの実施例に制限する意図はない。本発明の精神および範囲から逸脱せずに修正および変更が可能であることを当業者は認識されよう。たとえば、本明細書に教示される手法を用いて、任意の複数のワード・サイズ・モード(たとえば72−36−18,32−16,128−64−32−16など)の間に設定可能なメモリ装置を作成することができる。本明細書に教示される本発明は、任意のメモリ装置、たとえばDRAM,SRAM,キャッシュ・システム,埋込メモリ,強電性不揮発性メモリ,EPROM,EEPROM,フラッシュ,CCD,強磁性体装置および同様のメモリ・セルなどに用いることができる。本件の図2は、各アレイ12,14の2つのハーフ部分を示すが、別のアーキテクチャにおいてはメモリの一側から値を読み出すことができ、あるいは図示されるものよりもさらに階層的に分割することもできる。本件の方法および装置と関連して冗長策を用いることもできる。従って、本発明は添付の請求項の範囲に入るすべての変更および修正を包含するものである。
【図面の簡単な説明】
【図1】従来技術によるメモリをブロック図で示す。
【図2】本発明によるメモリをブロック図で示す。
【図3】図2のメモリの電圧グローバル・データ線路対を概略図で示す。
【図4】図2のメモリの電流検知回路を概略図で示す。
【符号の説明】
12 上ハーフ・コア(メモリ・アレイ)
14 下ハーフ・コア(メモリ・アレイ)
16,18,20,22 データ・バス
24,25,26,27,28,29,31 電流検知回路
50 メモリ装置
52,54 電圧データ線路
56,57,58,59 入力/出力バッファ
Claims (3)
- メモリ装置であって、
第1ハーフおよび第2ハーフを有する第1メモリ・アレイと、
前記第1ハーフと結合される第1データ・バスと、
前記第2ハーフと結合される第2データ・バスと、
第1端子及び第2端子をそれぞれ有する第1群の電流−電圧変換器であって、前記第1端子は前記第1のデータ・バスと結合される、前記第1群の電流−電圧変換器と、
第1端子及び第2端子をそれぞれ有する第2群の電流−電圧変換器であって、前記第1端子は前記第2のデータ・バスと結合される、前記第2群の電流−電圧変換器と、
前記メモリ装置が第1データ幅を有するよう構成される時、前記第1および第2群の電流−電圧変換器の双方の第2端子に結合されるよう構成される第3データ・バスであって、前記メモリ装置が前記第1データ幅と異なる第2データ幅を持つよう構成される時、前記メモリ装置の他の部分から切り離される前記第3データ・バスと
を具備することを特徴とするメモリ装置。 - メモリ装置であって、
メモリ・セルの第1メモリ・アレイと、
前記第1メモリ・アレイに結合される第1の電流グローバル・データ・バスと、
前記第1の電流グローバル・データ・バスに結合される第1群の電流−電圧変換器と、
前記第1群の電流−電圧変換器に結合される電圧グローバル・データ・バスと、
前記電圧グローバル・データ・バスに結合される第1の出力ドライバと、
前記メモリ・セルの第2メモリ・アレイと、
前記第2メモリ・アレイに結合される第2の電流グローバル・データ・バスと、
前記第2の電流グローバル・データ・バスに結合される第2群の電流−電圧変換器と、
前記電圧グローバル・データ・バスを介して前記第1および第2群の電流−電圧変換器に結合される第2の出力ドライバと
を具備し、前記電圧グローバル・データ・バスは、前記メモリ装置が第1データ幅を有するよう構成される時、前記第1および第2群の電流−電圧変換器の双方に結合されるよう構成され、前記メモリ装置が前記第1データ幅と異なる第2データ幅を持つよう構成される時、前記メモリ装置の他の部分から切り離されることを特徴とするメモリ装置。 - 集積回路を含むメモリ装置を構成する方法であって、前記集積回路は、第1および第2メモリ・アレイと、該第1および第2メモリ・アレイにそれぞれ接続された第1及び第2電流グローバル・データ・バスと、第1および第2群の電流−電圧変換器と、電圧グローバル・データ・バスと、出力バッファとを含み、前記第1電流グローバル・データ・バスは、前記第1メモリ・アレイと前記第1群の電流−電圧変換器との間に接続され、前記第2電流グローバル・データ・バスは、前記第2メモリ・アレイと前記第2群の電流−電圧変換器との間に接続され、かつ前記電圧グローバル・データ・バス及び出力バッファは、前記第1および第2群の電流−電圧変換器から当初は分離されており、前記方法は、
前記メモリ装置が、xN出力ワード・サイズを有して構築されるか、あるいはxMの出力ワード・サイズを有して構築されるか(ただしM<Nであり、M,Nは有限の正の整数)を決定する段階と、
xM構造が選択される場合に、前記電圧グローバル・データ・バスを前記第1および第2群の電流−電圧変換器に接続し、前記出力バッファを前記電圧グローバル・データ・バスに接続する段階と、
xN構造が選択される場合に、前記電圧グローバル・データ・バスを用いずに前記第1および第2群の電流−電圧変換器を前記出力バッファに接続する段階と
を具備することを特徴とする方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US210827 | 1988-06-24 | ||
US09/210,827 US6049501A (en) | 1998-12-14 | 1998-12-14 | Memory data bus architecture and method of configuring multi-wide word memories |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2000215675A JP2000215675A (ja) | 2000-08-04 |
JP2000215675A5 JP2000215675A5 (ja) | 2007-01-25 |
JP4717173B2 true JP4717173B2 (ja) | 2011-07-06 |
Family
ID=22784408
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP35385399A Expired - Lifetime JP4717173B2 (ja) | 1998-12-14 | 1999-12-14 | メモリ装置および方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US6049501A (ja) |
JP (1) | JP4717173B2 (ja) |
KR (1) | KR100639049B1 (ja) |
CN (1) | CN1226745C (ja) |
TW (1) | TW451194B (ja) |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6629185B1 (en) * | 1999-12-06 | 2003-09-30 | Cypress Semiconductor Corp. | Architecture, circuitry and method of transferring data into and/or out of an interdigitated memory array |
US6747485B1 (en) * | 2000-06-28 | 2004-06-08 | Sun Microsystems, Inc. | Sense amplifier type input receiver with improved clk to Q |
US6725316B1 (en) | 2000-08-18 | 2004-04-20 | Micron Technology, Inc. | Method and apparatus for combining architectures with logic option |
US6889304B2 (en) * | 2001-02-28 | 2005-05-03 | Rambus Inc. | Memory device supporting a dynamically configurable core organization |
US6868487B2 (en) * | 2001-10-01 | 2005-03-15 | International Business Machines Corporation | Data storage device and method for storing information using alternate information storage architectures |
US6778447B2 (en) * | 2002-01-31 | 2004-08-17 | International Business Machines Corporation | Embedded DRAM system having wide data bandwidth and data transfer data protocol |
TW594736B (en) * | 2003-04-17 | 2004-06-21 | Macronix Int Co Ltd | Over-driven read method and device of ferroelectric memory |
KR100630694B1 (ko) | 2004-08-03 | 2006-10-02 | 삼성전자주식회사 | 전류 모드 시그널링 방식의 싱글 비트 버스 구조를 갖는메모리 장치 |
JP4298610B2 (ja) * | 2004-08-31 | 2009-07-22 | キヤノン株式会社 | データ記憶装置 |
JP4864549B2 (ja) * | 2006-05-30 | 2012-02-01 | 株式会社東芝 | センスアンプ |
EP2689330B1 (en) * | 2011-03-25 | 2022-12-21 | Intel Corporation | Register file segments for supporting code block execution by using virtual cores instantiated by partitionable engines |
TWI520070B (zh) | 2011-03-25 | 2016-02-01 | 軟體機器公司 | 使用可分割引擎實體化的虛擬核心以支援程式碼區塊執行的記憶體片段 |
CN105247484B (zh) | 2013-03-15 | 2021-02-23 | 英特尔公司 | 利用本地分布式标志体系架构来仿真访客集中式标志体系架构的方法 |
CN112712834A (zh) * | 2019-10-25 | 2021-04-27 | 长鑫存储技术(上海)有限公司 | 写操作电路、半导体存储器和写操作方法 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5264743A (en) * | 1989-12-08 | 1993-11-23 | Hitachi, Ltd. | Semiconductor memory operating with low supply voltage |
JP2830800B2 (ja) * | 1995-09-29 | 1998-12-02 | 日本電気株式会社 | 電流差動増幅回路 |
JPH09198873A (ja) * | 1996-01-19 | 1997-07-31 | Sharp Corp | 半導体記憶装置 |
KR100228526B1 (ko) * | 1996-03-11 | 1999-11-01 | 윤종용 | 고집적화에 적합한 휘발성 반도체 메모리장치 |
US5835437A (en) * | 1996-08-30 | 1998-11-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having memory cell array divided into a plurality of memory blocks |
-
1998
- 1998-12-14 US US09/210,827 patent/US6049501A/en not_active Expired - Lifetime
-
1999
- 1999-12-03 TW TW088121187A patent/TW451194B/zh not_active IP Right Cessation
- 1999-12-13 KR KR1019990057139A patent/KR100639049B1/ko active IP Right Grant
- 1999-12-13 CN CNB99126715XA patent/CN1226745C/zh not_active Expired - Lifetime
- 1999-12-14 JP JP35385399A patent/JP4717173B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
KR100639049B1 (ko) | 2006-10-27 |
JP2000215675A (ja) | 2000-08-04 |
KR20000048102A (ko) | 2000-07-25 |
CN1257285A (zh) | 2000-06-21 |
US6049501A (en) | 2000-04-11 |
CN1226745C (zh) | 2005-11-09 |
TW451194B (en) | 2001-08-21 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20041217 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20060117 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061206 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061206 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20081120 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090304 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090317 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090529 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100209 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20100428 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20100507 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100607 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110308 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110330 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4717173 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140408 Year of fee payment: 3 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
EXPY | Cancellation because of completion of term |