JP4717173B2

JP4717173B2 - メモリ装置および方法

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Publication number: JP4717173B2
Application number: JP35385399A
Authority: JP
Inventors: ディミトリス・シー・パンテラキス; ワイ・ティー・ラウ
Original assignee: NXP USA Inc
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Priority date: 1998-12-14
Filing date: 1999-12-14
Publication date: 2011-07-06
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Description

【０００１】
【産業上の利用分野】
本発明は、一般に集積回路（IC）設計とその製造に関し、さらに詳しくは、２つの異なる出力ワード・サイズに対応する高速設定可能なメモリ・データ・バス・アーキテクチャに関する。
【０００２】
【従来の技術および発明が解決しようとする課題】
集積回路（IC）産業は、スタティック・ランダム・アクセス・メモリ（SRAM），ダイナミック・ランダム・アクセス・メモリ（DRAM），埋込DRAM，不揮発性メモリ，浮動ゲート・メモリおよび同様のメモリ装置であって、より高い格納容量を持ちつつ、同時に消費電力を削減しアクセス・スピードを改善するメモリ製品を提供するという課題に直面している。図１は、従来の高密度低電力高速低価格SRAM ICに通常用いられる現在のメモリ・アーキテクチャ１０を図示する。図１では、メモリ容量全体が２つのメモリ・アレイ１２，１４に分割される。より高速高能力の性能を得るために、図１の装置は電流検知技術を採用する。
【０００３】
電圧検知を用いる従来のSRAMメモリ回路とは異なり、現在のSRAMメモリ装置は、電流検知を利用し、それによって、速度能力性能の改善されたメモリ・アレイ１２，１４からのデータの読込が行われる。従って、アレイ１２，１４内のメモリ・セルが電流グローバル・データ・バス１８，２０を介して電流を伝え、電流グローバル・データ・バス線路を通る電流の大きさが、読込動作の対象となる各メモリ・セルに格納される論理値を決定する。たとえば、検知増幅器回路２４〜３１のいずれかによって正の差分電流が検出されると、その値は論理１と読み込まれる。同様に、検知増幅器回路２４〜３１のいずれかによって負の差分電流が検出されると、論理０が選択されたメモリ装置に関して出力される。電流グローバル・データ・バス１６，１８，２０，２２は、この正または負の差分電流を図１の電流−電圧変換器２４〜３１に供給する。変換器２４〜３１は、電流グローバル・データ・バス１６〜２２の電流（Ｉ）を差分電圧（Ｖ）信号に変換し、それが図１の出力回路／ドライバ３５〜４２に供給される。
【０００４】
電流検知によって、メモリ装置の性能が改善されるが、電流検知はスタティック・ランダム・アクセス・メモリ（SRAM）で用いられる新しい技術である。SRAMにおける電流検知が新しいために、電流検知はIC産業に対して多くの新たな、また困難な課題を与える。たとえば、顧客は図１の電流検知メモリ構造を２つの選択可能なワード・サイズ構造の１つに提供することを求める。詳しくは、顧客は、ｘ３６ワード・サイズ製品である図１の装置を、ｘ１８ワード・サイズにも提供することを求める。
【０００５】
図１は、集積回路（IC）の外部に位置する３６個の出力端子を通じて３６ビット幅のデータのみを提供するためにハード配線される装置を示す。図１においては、アレイ１２の右半分を介して９ビットが、アレイ１２の左半分を介して９ビットが、アレイ１４の右半分を介して９ビットが、そしてアレイ１４の左半分から最後の９ビット（合計３６ビットのうち）が図示されるように与えられる。図１のｘ１８データ・ワード・モードを欲する顧客があり、この場合は、装置１０のワード・サイズは、ｘ３６ビットからｘ１８ビットに半減される。この場合は、アレイ１２，１４の両方から平行に読み込んで３６ビットとするのではなく、任意の時点ではアレイ１２または１４の一方にのみアクセスすればよく、それによってアクセスのたびに１８ビットだけをデータ・バス出力端子の最下位ビットに提供する。ｘ１８モードは、図１においてアーキテクチャ上の修正を必要とするので、１８ビットが、どちらのアレイ（アレイ１２または１４）から読み込まれるかに関わらず、正確に低次のICピンに与えられる。
【０００６】
従来の技術においては、従来のSRAM電圧検知法を用いると、設計者は、バス１６をバス１８に電気的に短絡させ、３状態論理をわずかに加えてバス２０をバス２２に短絡させるだけで、ｘ１８構造とｘ３６構造との変更を容易に行うことができる。しかし、現在のSRAMの電流検知法を用いる場合は、バス１６，１８の短絡とバス２０，２２の短絡は実行できない。これらのバスを短絡させると、バス上に寄生抵抗および容量が起こり、電流を検知された製品の信頼性と性能に重大な劣下を招くことになる。抵抗と容量が加わると、アレイ１２，１４の読取動作中は、セル電流の正確で一貫した検知がほぼ不可能になる。従って、バスの短絡により第１メモリ構造を第２メモリ構造に変換する従来技術による方法は、現在の電流検知SRAM装置においては不可能である。
【０００７】
ワード・サイズの異なる２つの製品を提供するために用いられる別の方法は、２つの別々の集積回路を設計することである。すなわち、１つは第１メモリ構造用であり、もう一方は第２集積回路構造用である。２つの全く異なる集積回路を作る場合の価格，保守，設計，維持費，試験，製造および出荷は、魅力的な解決策ではない。２つの集積回路を維持することは、設計によけいなコストがかかり、別のところに使うことのできる貴重な技術資源を消費し、市場に置く時間が短くなり、他の欠点をもたらす。一般に、２つの全く異なる製品ラインを設計せずに、ｘ１８モードにもｘ３６モードにも容易に設定することのできる１つの製品を設計するほうが良い。
【０００８】
従って、電流検知法の効率の良い速度能力積を維持しつつ、多くの異なるワード・サイズ・モードのうち１つのモードに設定することのできる電流検知機能を用いるメモリ・アーキテクチャが当産業において必要とされる。
【０００９】
【実施例】
本発明の実施例をいくつか下記に詳細に説明するが、すべての実施例に共通して、本発明は、電流−電圧変換器と電圧モード・グローバル・データ線路（vGDL：voltage-mode global data line）対を予備充電等価回路と共に用いて、電流モード・グローバル・データ線路（iGDL： current-mode global data line）が過剰に長くなることを避けることによって、多重ワード幅に設定可能な電流検知メモリに存する。このアーキテクチャを利用することにより、スタティック・ランダム・アクセス・メモリ（SRAM）メモリの読込時間が大幅に改善され、高速の確実なデータ読込が可能になる。
【００１０】
説明を簡潔明確にするために、図面内に示される要素は必ずしも同尺に描かれないことを理解頂きたい。たとえば、ある要素の寸法は明確にするために、他の要素に相対して誇張される。さらに、適切と考えられる場合には、対応する、あるいは類似の要素を示すために図面間で参照番号を繰り返し用いる。
【００１１】
本発明の実施例を図２ないし図４を参照して、下記に詳述する。
【００１２】
図２は、本発明によるメモリ５０をブロック図に示す。簡潔明確にするために、本発明を説明するために必要でないメモリ５０の一定の部分が図示されないことに留意されたい。たとえば、行列解読およびビット線路検知回路は図示されない。メモリ５０は、メモリ・アレイまたはアレイ・ハーフ１２，１４と、電流モード・グローバル・データ線路（iDGL）１６，１８，２０，２２と、電流検知回路２４〜３１と、電圧モード・グローバル・データ線路（vDGL）５２，５４と、入力／出力バッファ５６〜５９とを備える。線路１６，１８，２０，２２，５２，５４をそれぞれ本明細書においてはバスと称する。説明のために、メモリ５０は、ｘ１８のワード幅またはｘ３６のワード幅を有するメモリとして構築することができる。他の実施例においては、ｘ７２，ｘ３６，ｘ１８，ｘ１２８，ｘ６４，ｘ８，ｘ４またはこれらの組み合わせである他のワード幅を用いることができる。
【００１３】
メモリ・アレイ・ハーフ１２，１４の各々は、タイル状の行列レイアウトに配列される従来のスタティック・ランダム・アクセス・メモリ（SRAM）セルの複数のブロックを備える。データは、メモリ・アレイ１２，１４の左右両側に入出力され、アレイ１２または１４からのデータの半分が右側から出入りし、アレイ１２または１４からのデータの半分が左側から出入りする。メモリ・アレイ・ハーフ１２のビット線路対（通常は相補性を有するが図２においては明確に図示されない）が、アレイ１２，１４内に配置される従来の電流モード検知増幅器を介して、「iGDL0/iGDLB0」〜「iGDL8/iGDLB8」と記される電流モード・グローバル・データ線路１８，２０に結合される。同様に、メモリ・アレイ・ハーフ１４のビット線路対（通常は相補性を有するが図２においては明確に図示されない）が、従来の電流モード検知増幅器を介して、これも「iGDL0/iGDLB0」〜「iGDL8/iGDLB8」と記される電流モード・グローバル・データ線路１６，２２に結合される。iGDL#と記される線路は通常の信号であり、iGDLB#と記される線路は、通常の信号の補数であり、差分信号を生成するものであることに注目されたい。図２は、最大ワード・サイズとしてｘ３６アーキテクチャを特定的に図示するので、バス１６，１８，２０，２２の各々が９個のデータ・ビットを提供することに留意されたい。
【００１４】
図２に示されるｘ１８モードにおいては、電流モード・グローバル・データ線路（iGDL）対の各々が、電流検知回路２４〜３１の第１端子に結合される。「ｖGDL0/vGDLB0」〜「vGDL8/vGDLB8」と記される電圧モード・グローバル・データ線路（vGDL）対は、電流検知回路２４〜３１の第２端子に結合される。電圧グローバル・データ線路対の他端は、入力／出力回路５６〜５９と同様の入力／出力（I/O）回路に結合される。メモリ５０の右側の電圧モード・グローバル・データ線路（vGDL）は、複数の縦型に配置される電圧モード・データ線路対５２によって、入力／出力バッファ５８，５９に結合される。メモリ５０の左側の電圧モード・グローバル・データ線路（vGDL）は、複数の縦型配置電圧モード・データ線路対５４によって、入力／出力バッファ５６，５７に結合される。バス５２，５４の特定のレイアウトおよび回路構成を、次の図３に詳細に図示する。
【００１５】
図２に図示される実施例においては、メモリ５０はｘ１８ワード幅を有するように特定的に設定される。しかし、図２の装置は、、メタル・マスク・オプションを用いることで、ｘ１８ワード幅またはｘ３６ワード幅を有するように容易に設定することができる。ｘ３６ワード幅を有するようにメモリ５０を設定する場合は、電圧モード・グローバル・データ線路（vDGL）対５２，５４を用いずに、メモリ５０の機能をメタル（メタル・マスク・オプション）の上半分内に配線して、図１のメモリ１０ときわめて類似するようにする。従って、ｘ３６モードにおいては、３６個の入力／出力バッファ３５〜４２（図１に図示）の各々が、メモリの書込サイクル中にメモリ外部のデータ源から入力データを受信し、入力／出力バッファ３５〜４２がメモリの読込サイクル中に出力データを提供する。言い換えると、ｘ３６モードに設定されると、メタルの最上位は、iGDL１６，１８，２０，２２をそれぞれの電流−電圧回路２４〜３１を介して配信し、５６〜５９に類似の３６個のI/O回路に出すようパターニングおよびエッチングされる。従って、このｘ３６モードにおいては、vGDLバス５２，５４（図３参照）はメモリ装置の他の部分から全体として分離される。ｘ３６モードにおいては、最上位のメタル・マスク・オプションは、回路５２，５４に接続することはできない。これは、この回路が装置５０のｘ１８モードでのみ必要とされるからである。
【００１６】
メモリ５０をｘ１８ワード幅で動作させるには、異なるメタル・マスク・オプションを用いて、図２に図示されるように、縦型配置電圧モード・グローバル・データ線路（vGDL）対５２，５４を電流検知回路２４〜３１に結合する。メタル・マスク・オプションは、３６個のオンチップ入力／出力バッファ５６〜５９のうち１８個の下位集合も縦型配置電圧モード・グローバル・データ線路対５２，５４に結合する。さらに、３状態バッファが回路２４〜３１内に配線されるので、アレイ１２または１４のうち一方だけが、ある特定の時点において１８個の出力バッファ５６〜５９を駆動する。言い換えると、ｘ１８モードは最上位のメタル・マスク・オプションを利用して、vGDL５２，５４とI/Oバッファ５６〜５９の下位集合とを図２に図示されるように接続する。一方、ｘ３６モードは異なるメタル・マスク・オプションを利用して、図１に示されるように、配線されている３６個すべてのI/Oバッファ５６〜５９と、装置から分離されるvGDL５２，５４とに装置を配線する。このような方法論とアーキテクチャとにより、SRAMアレイ・レベルにおいて電流検知を用いることができ、なおかつｘ３６モードおよびｘ１８モードの両方を、許容レベルを超えるほど電流バス寄生（Ｒ，Ｃ）を大きくせずに配線することができる。従って、図２の装置を２つのデータ幅モードの一方に配線し、なおかつ電流検知動作を維持することができるようにすることによって、装置の速度能力積を、どのような構造が選択されるかに関わらず維持する。
【００１７】
上記の説明は、ｘ１８にもｘ３６にも対応する能動回路構成が装置上に作成されるが相互接続された状態におかれる方法を論ずる。ｘ１８とｘ３６のどちらのモードが望ましいかが決定されると、メタルの最終位が装置上に配置されて、装置をｘ１８モードまたはｘ３６モードのいずれかに関して配線する。しかし、上述のいずれの構造（ｘ１８もｘ３６も）は最終製造段階において装置内に同時にハード配線され、ソフトウェアを３状態バッファまたはバス経路内に位置するヒューズ内にプログラミングすることができることに留意されたい。両方の構造が配線されると、ユーザがプログラミング可能な１つ以上のビットの集合またはICダイ上の不揮発性永久ビットをセットして、メモリを２つのモードのうちの一方、ｘ１８またはｘ３６に構築することができる。代替の形式においては、２つの異なるバス構造の経路内のヒューズを、冗長修復動作が起こると同時に選択的に溶かして、それによってｘ１８またはｘ３６モードのいずれか一方をヒューズによって選択することができる。
【００１８】
ｘ１８モードにおいて、またメモリ５０の読込サイクルの間は、データはメモリ・アレイ・ハーフ１２および／またはメモリ・アレイ・ハーフ１４の選択された場所から読み込まれる。読込データの１８ビットのうち各ビットが電流モード・グローバル・データ線路対１６，１８，２０，２２のデータ線路対に提供される。データがメモリ・アレイ・ハーフ１２から読まれるかメモリ・アレイ・ハーフ１４から読まれるかによって、電流検知回路２４〜３１のうち適切な１つの回路が用いられて、データのビットを検知電流からvGDL５２，５４上の差分電圧へと変換する。差分電圧は、次に、バス５２，５４によって入力／出力バッファ５６〜５９に供給される。入力／出力バッファは、バス５２，５４上の差分データ・ビットをバッファおよびラッチするように機能し、読込サイクルの場合には、差分電圧を単端データ信号に変換する。この信号は、次にメモリ集積回路（IC）の出力端子に送られる。
【００１９】
書込サイクルの場合は、データの流れは読込サイクルのデータの流れとは基本的に逆になる。メモリ５０に書き込まれるデータは、メモリ５０の外部のデータ源から単端信号として入力／出力バッファ５６〜５９によって受信される。
【００２０】
図示される実施例においては、メタル・マスク・オプションを用いてメモリ５０のワード幅を設定するが、メモリ５０は設定データを格納するためのプログラミング可能レジスタなど能動回路構成を用いて複数のワード幅間に設定することができることを当業者には認識頂けよう。また、図示される実施例は、２つのワード幅間での設定を開示するに過ぎない。他の実施例においては、３つ以上のワード幅を用いることができる。これらは、入力／出力バッファ５６〜５９の直前で、さらにメタル・オプション３状態多重化を実行し、ビット・シフトを行うことによって実現することができる。
【００２１】
電圧モード・グローバル・データ線路（vGDL）対５２，５４を用いてメモリ５０などの電流検知メモリのワード幅を変更することにより、過剰に長い電流モード・グローバル・データ線路（iGDL）対の利用を回避して、メモリにアクセスするのに要する時間を短縮し、確実な読込データを高速で得ることができる。従って、図２の装置４０は、通常、電流検知SRAMメモリに関連する有利な速度能力積を犠牲にすることなく２つのワード幅のうちの１つに容易に構築される。
【００２２】
図３は、図２のメモリ５０のデータ線路対５２，５４のうち１つの電圧グローバル・データ線路（vGDL）差分対６５を概略図に示す。データ線路対６５は、データ線路６８，６９（一方が他方の補数）と、予備充電等価回路７２と、負荷回路８６，９０，９４と、インバータ７９，８０，８３と、伝送ゲート８２，８４とを備える。またデータ線路６８，６９に結合して、データ線路６８，６９の寄生抵抗を表す抵抗９８〜１０１と、データ線路６８，６９間の結合容量を表すキャパシタ１０３，１０４も図示される。「データ（DATA）」および「データＢ(DATAB）」と記される端子が、電流検知回路２４〜３１の対応する出力端子に結合される。「VGDLB」および「VGDL」と記される端子が、対応する入力／出力バッファ５６〜５９に結合される。
【００２３】
予備充電および等価回路７２は、Ｐチャネル・トランジスタ７３〜７７を備える。Ｐチャネル・トランジスタ７３，７４は、データ線路と、「VDD」と記される電源電圧との間に結合される。「FAMP#EN#OR」と記される制御信号と「SAL#OR」と記される制御信号のいずれか一方が低論理としてアサートされるとそれに応答して、Ｐチャネル・トランジスタ７３，７４は導電状態になり、データ線路６８，６９の電圧をVDDまたはVDD付近まで上昇させる。Ｐチャネル・トランジスタ７５は、データ線路６８をデータ線路６９に結合して、予備充電の間またはそれに近接して、データ線路６８，６９の電圧を等価にする。Ｐチャネル・トランジスタ７６，７７は、[FAMP#EN」と記される制御信号が低論理にアサートされるとそれに応答して、「データ（DATA）」および「データB（DATAB）」と記される入力端子を予備充電する。信号名の後の「B」は、その信号が同じ名前をもつ「Ｂ」のつかない信号の論理的補数であることを示す。
【００２４】
負荷回路８６はＰチャネル・トランジスタ８７，８８を含み、負荷回路９０はＰチャネル・トランジスタ９１，９２を含み、負荷回路９４はＰチャネル・トランジスタ９５，９６を含む。負荷回路８６，９０，９４は、分配プルアップ回路とも呼ばれるが、データ線路６８，６９に沿って分布して、データがデータ線路６８，６９に送られるときにデータ線路６８，６９の間に電圧差を生む助けとなる能動負荷として働く。たとえば、データ線路６８が低になり、データ線路６９が高になると、負荷回路８６のＰチャネル・トランジスタ８８が導電状態になり、データ線路６９をより迅速に高にする。同様に、負荷回路９０，９４のＰチャネル・トランジスタ９２，９６も、データ線路６９の電圧を上げる助けをする。
【００２５】
メモリ５０がｘ１８部品として設定される場合のメモリ５０の読込サイクルの間、電流検知回路（たとえば回路２４）からの差分データがインバータ７９，８０の入力端子に供給される。インバータ７９，８０は、データ信号を反転させ、それを伝送ゲート８２，８４に与える。[SAL」（sense amplifier latch：増幅器ラッチ検知）と記される高論理制御信号によって伝送ゲート８２，８４は導電状態になり、データをデータ線路６８，６９に供給することが可能になる。図示される実施例においては、データ線路６８，６９と、データおよびデータＢと記される入力端子とは、上述されるように、回路７２を介してメモリ・アレイ１２，１４のアクセスに先立って、高電圧に予備充電および等価される。負荷回路８６，９０，９４は、データ線路６８，６９の間で差分電圧を高める助けとなる。差分電圧は次に、メモリ５０から、入力／出力バッファ５６〜５９のうち対応する１つのバッファを介して目的の外部機器に送られる。従って、図３は、図２の装置２４〜３１の電圧出力が、迅速に効率的に、バス１６〜２２上の電流検知に影響を与えないようにしながら、迅速に出力電圧に変換される方法を教示する。
【００２６】
図４は、図２に示されるメモリ５０の電流検知回路２４の概略図である。他の電流検知回路２５〜３１の各々は、電流検知回路２４と同じである。電流検知回路２４は、それぞれI1，I2と記される入力端子を通り電流検知回路２４に流れ込む電流I1とI2との差を検知する。電流I1，I2間の差を用いて、電流検知回路２４に送信されるデータを検知する。入力端子I1と相補入力端子I2は、それぞれiGDL0およびiGDLB0に結合される。
【００２７】
電流検知回路２４は、電流源として働くＰチャネル絶縁ゲート電界効果トランジスタ（FET: field effect transistor）１２６，１２８を備える。FET１２６，１２８のゲート電極は、「予備充電（PRECHARGE）」と記される信号を受信する端子に接続される。FET１２６，１２８のソース電極は、VDDに接続される。電流検知回路２４は、「イネーブル（ENABLE）」と記される端子に接続されるゲート電極と、VDDに接続されるソース電極も備える。
【００２８】
電流検知回路２４は、インバータ１１２，Ｎチャネル絶縁ゲートFET１２０，インバータ１１０およびＮチャネル絶縁ゲートFET１２３をさらに備える。インバータ１１２は、Ｐチャネル絶縁ゲートFET１１６とＮチャネル絶縁ゲートFET１１７とによって構成される。FET１１６，１１７のゲート電極が共に接続されて、インバータ１１２の入力を形成する。FET１１６のソース電極は、インバータ１１２の第１バイアス・ノードとして働き、FET１３０のドレイン電極に接続される。FET１１７のソース電極はインバータ１１２の第２バイアス・ノードとして働き、FETのドレイン電極と入力端子I1とに接続される。FET１１６，１１７のドレイン電極が共に接続されて、インバータ１１２の出力を形成する。インバータ１１２の出力は、FET１２６のドレイン電極と、「VO1」と記されるデータ出力端子とに接続される。
【００２９】
インバータ１１０は、Ｐチャネル絶縁ゲートFET１１４とＮチャネル絶縁ゲートFET１１５とによって構成される。FET１１４，１１５のゲート電極が共に接続されて、インバータ１１０の入力を形成する。FET１１４のソース電極は、インバータ１１０の第１バイアス・ノードとして働き、FET１３０のドレイン電極に接続される。FET１１５のソース電極はインバータ１１０の第２バイアス・ノードとして働き、FET１２３のドレイン電極と相補入力端子I2とに接続される。FET１１４，１１５のドレイン電極が共に接続されて、インバータ１１０の出力を形成する。インバータ１１０の出力は、FET１２８のドレイン電極と、「VO2」と記される相補データ出力端子とに接続される。
【００３０】
さらに、インバータ１１２の入力はインバータ１１０の出力に接続され、インバータ１１０の入力はインバータ１１２の出力に接続される。FET１２０，１２３のゲート電極はV_DDに接続される。FET１２０，１２３のソース電極は接地(VSS）に接続される。
【００３１】
電流検知回路は、インバータ１２４と、一方がインバータ１１２，１１０の出力間に、他方がインバータ１１２，１１０の第２バイアス・ノード間に結合される２つのスイッチとをさらに備える。好ましくは、インバータ１１２，１１０の出力間に結合されるスイッチ１１８は、Ｐチャネル絶縁ゲートFETとＮチャネル絶縁ゲートFETによって構成される２トランジスタ・パス・ゲートである。インバータ１２４の入力は、等価信号を受信する「EQ」と記される端子に接続される。インバータ１２４の出力は、スイッチ１１８のＰチャネルFETのゲート電極に接続される。スイッチ１１８のＮチャネルFETのゲート電極は、端子EQに接続される。スイッチ１１８のトランジスタのソース電極は、共にFET１１６，１１７のドレイン電極に接続される。スイッチ１１８のドレイン電極は、共にFET１１４，１１５のドレイン電極に接続される。
【００３２】
好ましくは、インバータ１１２，１１０の第２バイアス・ノード間に結合されるスイッチは、Ｎチャネル絶縁ゲートFET１２２によって構成される１トランジスタ・パス・ゲートである。FET１２２のゲート電極はEQに、FET１２２のソース電極はFET１１７のソース電極に、FET１２２のドレイン電極はFET１１５のソース電極に接続される。
【００３３】
動作中は、電流検知回路２４が、入力端子I1と相補入力端子I2とに送信される差分電流信号を検知することによりデータを検知する。さらに詳しくは、電流検知回路は、それぞれ入力端子I1と相補入力端子I2を流れるI1，I2を検知する。電流I1，I2は、差分電流信号の第１および第２電流成分とも呼ばれる。電流検知回路２４は、電流I1，I2に応じて、１つがFET１１７を流れ、他方がFET１１Tを流れる２つの電流を生成する。次に電流検知回路２４は、FET１１７を流れる電流を、FET１１５を流れる電流と比較してデータを検知する。
【００３４】
電流検知回路２４のFETを、たとえば、バイポーラ・トランジスタ，金属半導体トランジスタFET，接合トランジスタ，絶縁ゲート・バイポーラ・トランジスタなど他の種類のトランジスタと置き換えることもできることに留意されたい。さらに、FET１２２はスイッチとして機能し、任意の種類のスイッチと置き換えることもできる。当業者には明白であろうが、FETに関して、ゲート電極は制御電極として働き、ソースおよびドレイン電極は電流伝導電極として働く。たとえば接地電圧レベルからV_DDへと、出力端子VO1および相補出力端子VO2を挟んで大きく電圧が変わるために、それらの間に結合されるパス・ゲートは、図４に示されるように２トランジスタ・パス・ゲートであることが好ましい。
【００３５】
本発明は特定の実施例を参照して説明および図示されるが、本発明をこれらの実施例に制限する意図はない。本発明の精神および範囲から逸脱せずに修正および変更が可能であることを当業者は認識されよう。たとえば、本明細書に教示される手法を用いて、任意の複数のワード・サイズ・モード（たとえば７２−３６−１８，３２−１６，１２８−６４−３２−１６など）の間に設定可能なメモリ装置を作成することができる。本明細書に教示される本発明は、任意のメモリ装置、たとえばDRAM，SRAM，キャッシュ・システム，埋込メモリ，強電性不揮発性メモリ，EPROM，EEPROM，フラッシュ，CCD，強磁性体装置および同様のメモリ・セルなどに用いることができる。本件の図２は、各アレイ１２，１４の２つのハーフ部分を示すが、別のアーキテクチャにおいてはメモリの一側から値を読み出すことができ、あるいは図示されるものよりもさらに階層的に分割することもできる。本件の方法および装置と関連して冗長策を用いることもできる。従って、本発明は添付の請求項の範囲に入るすべての変更および修正を包含するものである。
【図面の簡単な説明】
【図１】従来技術によるメモリをブロック図で示す。
【図２】本発明によるメモリをブロック図で示す。
【図３】図２のメモリの電圧グローバル・データ線路対を概略図で示す。
【図４】図２のメモリの電流検知回路を概略図で示す。
【符号の説明】
１２上ハーフ・コア（メモリ・アレイ）
１４下ハーフ・コア（メモリ・アレイ）
１６，１８，２０，２２データ・バス
２４，２５，２６，２７，２８，２９，３１電流検知回路
５０メモリ装置
５２，５４電圧データ線路
５６，５７，５８，５９入力／出力バッファ

Claims

メモリ装置であって、
第１ハーフおよび第２ハーフを有する第１メモリ・アレイと、
前記第１ハーフと結合される第１データ・バスと、
前記第２ハーフと結合される第２データ・バスと、
第１端子及び第２端子をそれぞれ有する第１群の電流−電圧変換器であって、前記第１端子は前記第１のデータ・バスと結合される、前記第１群の電流−電圧変換器と、
第１端子及び第２端子をそれぞれ有する第２群の電流−電圧変換器であって、前記第１端子は前記第２のデータ・バスと結合される、前記第２群の電流−電圧変換器と、
前記メモリ装置が第１データ幅を有するよう構成される時、前記第１および第２群の電流−電圧変換器の双方の第２端子に結合されるよう構成される第３データ・バスであって、前記メモリ装置が前記第１データ幅と異なる第２データ幅を持つよう構成される時、前記メモリ装置の他の部分から切り離される前記第３データ・バスと
を具備することを特徴とするメモリ装置。
メモリ装置であって、
メモリ・セルの第１メモリ・アレイと、
前記第１メモリ・アレイに結合される第１の電流グローバル・データ・バスと、
前記第１の電流グローバル・データ・バスに結合される第１群の電流−電圧変換器と、
前記第１群の電流−電圧変換器に結合される電圧グローバル・データ・バスと、
前記電圧グローバル・データ・バスに結合される第１の出力ドライバと、
前記メモリ・セルの第２メモリ・アレイと、
前記第２メモリ・アレイに結合される第２の電流グローバル・データ・バスと、
前記第２の電流グローバル・データ・バスに結合される第２群の電流−電圧変換器と、
前記電圧グローバル・データ・バスを介して前記第１および第２群の電流−電圧変換器に結合される第２の出力ドライバと
を具備し、前記電圧グローバル・データ・バスは、前記メモリ装置が第１データ幅を有するよう構成される時、前記第１および第２群の電流−電圧変換器の双方に結合されるよう構成され、前記メモリ装置が前記第１データ幅と異なる第２データ幅を持つよう構成される時、前記メモリ装置の他の部分から切り離されることを特徴とするメモリ装置。
集積回路を含むメモリ装置を構成する方法であって、前記集積回路は、第１および第２メモリ・アレイと、該第１および第２メモリ・アレイにそれぞれ接続された第１及び第２電流グローバル・データ・バスと、第１および第２群の電流−電圧変換器と、電圧グローバル・データ・バスと、出力バッファとを含み、前記第１電流グローバル・データ・バスは、前記第１メモリ・アレイと前記第１群の電流−電圧変換器との間に接続され、前記第２電流グローバル・データ・バスは、前記第２メモリ・アレイと前記第２群の電流−電圧変換器との間に接続され、かつ前記電圧グローバル・データ・バス及び出力バッファは、前記第１および第２群の電流−電圧変換器から当初は分離されており、前記方法は、
前記メモリ装置が、ｘＮ出力ワード・サイズを有して構築されるか、あるいはｘＭの出力ワード・サイズを有して構築されるか（ただしＭ＜Ｎであり、Ｍ，Ｎは有限の正の整数）を決定する段階と、
ｘＭ構造が選択される場合に、前記電圧グローバル・データ・バスを前記第１および第２群の電流−電圧変換器に接続し、前記出力バッファを前記電圧グローバル・データ・バスに接続する段階と、
ｘＮ構造が選択される場合に、前記電圧グローバル・データ・バスを用いずに前記第１および第２群の電流−電圧変換器を前記出力バッファに接続する段階と
を具備することを特徴とする方法。