JP4771710B2 - メモリの差動電流モードを検出する方法と装置 - Google Patents

メモリの差動電流モードを検出する方法と装置 Download PDF

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Description

本発明は、電子メモリに記憶されたディジタル・データの状態を検出する方法と装置とに関する。
電子メモリ・デバイスを構成するのに用いられる半導体トランジスタは漸次小さくなってきており、これに伴って、該メモリ・デバイスの最小のチャネル幅とチャネル長との値は減少している。このような変遷によってメモリ・デバイスを小型化させることが可能となっている一方、該トランジスタの上記チャネル長の減少によって該デバイスにおいて、特にCMOSデバイスにおいて、閾値以下の漏れ電流が増加してしまっている。公知のように、閾値以下の電流とは、ソース端子からドレイン端子までチャネルの長手方向に、該トランジスタが「オフ」状態（VGS＜閾値電圧Vt）にされた場合に、該デバイスの当該チャネルを通じて漏れる電流の量のことである。該デバイスにおける特定の3次元効果、特に、該デバイスにおける電界の、閾値以下の状態にある間での、フリンジ、が理由で、チャネル長が減少するにつれて漏れ電流が、チャネル幅が同じ率で減少しても、増加する。更に、チャネル幅をチャネル長よりも速い率で減少させることは上記課題を修正するものでない。これらの課題は特に、CMOSプロセスにおいて明らかである。
通常の半導体メモリは数十から数百ものビット線を備え、各ビット線は数十から数百ものメモリ・セルの出力を受信する。各メモリ読み取り動作中には、該ビット線における１つのメモリ・セルがアクティブ状態にされてそのデータ状態をビット線に結合させて読み取る。ビット線における別のメモリ・セルは全て、アクティブ解除状態にされる。当該データの選択的結合は、「オン」状態にされた、各メモリ・セルにおけるトランジスタによって実現されて該データを該ビット線に結合させるか、「オフ」状態にされて該データを結合させないようにする。上記漏れ電流の課題が広く行き渡ると、「オフ」状態にあるトランジスタの全ての総体的な漏れ電流は、「オン」状態にあるトランジスタが該ビット線に結合しようとする当該データをあふれさせ得る。実際に、これによって各ビット線と関連付け得るメモリ・セルの数に上限を設けることとなる。したがって、トランジスタの寸法が減少するにつれ、メモリの寸法を増加させること及び/又はメモリの速度特性を向上させることを行うには、上記ビット線をグローバルのビット線を給電するいくつかのローカルのビット線になんとかしてパーティション化する方法を見出すことを要する。非常に高速である特性を有する小型メモリである、レジスタ・ファイル・メモリについては、上記ビット線を、グローバルのビット線を給電するいくつかのローカルのビット線にパーティション化することは速度特性を低下させ、寸法を増加させる、負の影響を有するものである。
したがって、メモリにおけるトランジスタの寸法を削減させることによる、速度増加及び寸法削減の便益を受け続けるためには、この明らかな基本的制約を克服する必要性が存在する。
発明を成すうえで、本発明者は上記基本的な課題が、ビット線上の電圧における変動を検出して当該選択メモリ・セルが保持するデータを検出することに依拠するメモリ・トポロジの利用に起因することを認識している。例として、通常のSRAMメモリにおける読み取り動作の間に、真のビット線と相補のビット線との両方が用いられ、一方のビット線はアクセスされたメモリ・セルのプル・ダウン・トランジスタから部分的に放電される一方、他方のビット線は充電された状態のままである。電圧ベースのセンス増幅器は更に、２つのビット線間のわずかな電圧差異を増幅するのに用いられる。本発明者は、この従来の手法が、ビット線に接続された他方のセルの上記閾値以下の電流に影響されやすく、検出するのに利用可能な差動電圧の低下をもたらすことを認識している。
本出願の一発明は、概ね、メモリ・アーキテクチャであり、このメモリ・アーキテクチャでは電流センス増幅器が電圧センス増幅器の代わりに用いられ、単一のビット線に通常、配置されるメモリ・セルは２つの半分のビット線間に分割される。各半分のビット線は電流センス増幅器の各入力に結合される。メモリ・セルの一方が読み取り用に選択された場合、そのメモリ・セルは、その記憶データ状態に関する電流を、それが結合されたその半分のビット線に結合させる。この動作の間に、基準電流が他方の半分のビット線上に発生する。
本発明による例示的メモリ・デバイスは、第１の複数メモリ・セル及び第２の複数メモリ・セルを備え、各メモリ・セルは読み取り選択入力及び読み取り出力を有する。第１の複数の各メモリ・セルはその読み取り出力で、そのセルが記憶するデータ値を表す電流を、そのメモリ・セルの読み取り選択入力がアクティブ状態にされた場合に、発生させ、この電流は最大振幅IM1以下のものである。同様に、上記第２の複数の各メモリ・セルはその読み取り出力で、そのセルが記憶するデータ値を表す電流を、そのメモリ・セルの読み取り選択入力がアクティブ状態にされた場合に、発生させ、この電流は最大振幅IM2以下のものである。この例示的メモリ・デバイスは更に、第１の複数メモリ・セルの読み取り出力に結合された第１ビット線及び第２の複数メモリ・セルの読み取り出力に結合された第２ビット線を備える。含まれるものとしては、イネーブル入力と出力とを有する第１基準電流回路があり、この出力は第２ビット線に結合される。第１基準電流回路はその出力で、第１基準電流IR1を、そのイネーブル入力がアクティブ状態にされた場合に、発生させ、第１基準電流IR1はIM1未満の振幅を有する。この例示的メモリ・デバイスは更に、イネーブル入力と出力とを有する第２基準電流回路を含み、この出力は第１ビット線に結合される。第２基準電流回路はその出力で、第２基準電流IR2を、その入力がアクティブ状態にされた場合に、発生させ、第２基準電流IR2はIM2未満の振幅を有する。この例示的メモリ・デバイスは更に、第１ビット線に結合された第１入力、第２ビット線に結合された第２入力、及び差動電流センス増幅器の入力で生じる電流における当該差異を表す信号を発生させる出力を有する電流センス増幅器を備える。このセンス増幅器は何れかの従来の設計のものであってよい。
上記メモリ・アーキテクチャの発明を開発するとともに、本発明者は電流センス増幅器に関するいくつかの発明で、上記メモリ・アーキテクチャとともに用い得るか、別個に用い得るもの、を発明した。これらの発明による例示的センス増幅器は、第１供給線と第２供給線との間で供給される供給電圧によって給電され、電流をビット線から受信する第１センス入力、電流をビット線から受信する第２センス入力、第１センス入力と一定電圧源との間で結合された第１インピーダンス素子、及び第２センス入力と一定電圧源との間で結合された第２インピーダンス素子を備える。尚、差動電流発生回路が含まれる。この回路は、２つの入力を有し、これらの入力は、第１と第２のセンス入力と２つの出力との各々に結合され、これらの出力の入力インピーダンスはこれらの入力の入力インピーダンスよりも大きい。差動電流発生回路はその出力で、差動電流を、その入力で生じる電流の差異の関数として、イネーブル信号に応じて発生させる。イネーブル信号はアクティブ状態と非アクティブ状態とを有する。
一電流センス増幅器発明では、トランジスタが第１センス端子と第２センス端子との間で結合されて、センス端子を、イネーブル信号がその非アクティブ状態にある場合に、電気的に結合させる。
別の電流センス増幅器発明では、電流駆動電圧ラッチが差動電流発生回路の出力に結合され、電圧ラッチは、差動電流発生回路の出力での電流における差異に対する出力電圧を発生させる。
別の電流センス増幅器発明では、差動電流発生回路は交差結合トランジスタの対を備え、各交差結合トランジスタはそのソース端子がセンス入力の各々に結合され、更に、そのドレイン端子が他方の交差結合トランジスタのゲート端子に結合される。差動電流発生回路は更に、カスコード・トランジスタ対を備え、各カスコード・トランジスタはそのゲート端子がイネーブルする信号に結合され、更に、そのソース端子が交差結合トランジスタの各々のドレイン端子に結合される。該イネーブルする信号は、上記イネーブル信号の相補信号であり得るものであり、第１状態を有し、この第１状態では、カスコード・トランジスタが第１導電状態にされ、更に、第２状態を有し、この第２状態では、カスコード・トランジスタは第２導電状態にされる。カスコード・トランジスタの第２導電状態は、カスコード・トランジスタの第１導電状態よりもかなり少ないものである。更に、差動電流発生回路は交差結合トランジスタのドレイン端子間で結合されたトランジスタを備えて、交差結合トランジスタのドレイン端子を、イネーブルする信号がその第１状態にある場合に、電気的に結合させる。
したがって、本発明の目的と効果は、メモリ・デバイスの読み取り動作に対する雑音の影響を軽減することにある。
本発明の別の目的と効果はビット線と関連付け得るメモリ・セルの数を増加させることにある。
本発明のなお別の目的と効果はメモリ・デバイスの読み取り速度特性を向上させることにある。
本発明の更に別の効果は、上記効果各々を、メモリ・デバイスの最小寸法を維持しながら、可能にすることにある。
〔実施例〕
図１乃至５は本発明による例示的メモリ１００を示す（図示する交差信号線は、それらの交差点に点がない限り、電気的に結合されるものでない。）。図１を参照すれば、メモリ・アレイは、上部アレイ１０２と下部アレイ１０４とで、好ましくは、アレイ毎に同数のメモリ・セルを有するもの、に分割された複数メモリ・セルを備える。これらのメモリ・セルは行と列とに配置され、最初の４つの列を図１に表す（、更に、数字0乃至３で後に識別する）。アレイ１０２と１０４との各々は好ましくは同数の列を有し、同数の行がこれらのアレイ各々に割り当てられる。上部アレイ１０２のメモリ・セルは、参照番号CU00乃至CUk3によって識別され、最初の２つの文字「CU」は上部アレイのセルを表し、最初の番号（例えば、0,1,…,k）は上部アレイにおける行番号を表し、最後の番号は列番号（例えば、0,1,2,又は3）を表す。同様に、下部アレイ104のメモリ・セルは参照番号CL00乃至CLk3によって識別し、最初の２つの文字「CL」は下部アレイのセルを表し、最初の番号（例えば、0,1,…,k）は下部アレイにおける行番号を表し、最後の番号は列番号（例えば、0,1,2,又は3）を表す。各アレイは0からkまでを指し示すk+1行を有する。数量（k+1）は通常、２の倍数であるが、そうでなくともよい。
従来のメモリ・デバイスでは、ワード線はメモリ・アレイの各行と関連付けられ、その行におけるセルはワード線に電気的に結合される。アクティブ状態にされた場合には、ワード線は関連付けられた行におけるメモリ・セルを選択して読み取り動作又は書き込み動作を行う。選択メモリ・セルとの間で読み取り又は書き込みが行われる対象のデータはビット線群によって伝達され、各ビット線はメモリ・アレイの列と関連付けられる。列における各メモリ・セルは関連付けられたビット線に電気的に結合される。単一のビット線はメモリの列のメモリ・セルにデータの読み取りと書き込みとを行うのにしばしば、用いられる。しかしながら、2つの別個のビット線：データを読み取る「読み取りビット線」及びデータを書き込む「書き込みビット線」；を用い得る。この場合、単一のワード線を、読み取りと書き込みとの両方の動作になお、用い得る。しかしながら、行毎に２つの別個のワード線：行を選択して読み取り動作を行う「読み取りワード線」及び行を選択して書き込み動作を行う「書き込みワード線」；を用いることが考えられる。列毎に単一のビット線を用いる手法は高密度メモリにおいて通常、見出される。
更に、メモリ列毎に複数読み取りビット線を有し、メモリ列毎に複数書き込みビット線を有する、マルチポート・メモリが存在する。この構造によって、メモリ・クロックの同じサイクルの間にメモリ・アレイのいくつかの行を読み取り、書き込むことが可能となる。この場合には、選択された読み取り行各々からのデータは各々の「読み取りポート」に入力され、選択された書き込み行への書き込みの対象となるデータは各々の「書き込みポート」が保持する。各読み取りポートは各メモリ列と関連付けられた各読み取りビット線に電気的に結合され、各書き込みポートは各メモリ列と関連付けられた各書き込みビット線に電気的に結合される。マルチ・ポート・メモリは通常、行を選択する複数ワード行を有する。通常、「読み取りワード線」は当該デバイスの各読み取りポートと関連付けられ、関連付けられた読み取りビット線によって関連付けられた読み取りポートに伝達される対象の行データを選択するのに用いる。同様に、「書き込みワード線」は当該デバイスの各書き込みポートに関連付けられ、（関連付けられた書き込みビット線によって伝達されるような）関連付けられた書き込みポートが保持するデータによって書き込まれる対象となる行を選択するのに用いられる。マルチポート・メモリは通常、低密度、高速メモリ・キャッシュ及びレジスタ・ファイルに用いられる。
本発明は上記メモリ種類の全てに適用可能である。（本発明は更に、これらのメモリの標準グランド実装、更にはそれらの仮想グランド実装に適用可能である。）例示的メモリ１００は、複数ビット線と複数の読み取り線とのトポロジを伴って示す一方、単一読み取りポートと単一書き込みポートを伴って示して当該表示を単純化している。本発明は主に、メモリ・デバイスの読み取り動作に関するので、読み取りワード線、読み取りビット線、及び読み取り回路は詳細に記載する一方、書き込みワード線、書き込みビット線、及び書き込み回路はそれほど詳細には記載するものでない。
メモリ・セルＣＵとＣＬとの各々はメモリ・セルに入力される対象のデータを受信するデータ入力「Ｉｎ」、入力「Ｉｎ」でのデータはメモリ・セルに記憶される対象である旨を示す信号を受信する書き込み選択入力「Ｗｓ」、メモリ・セルが保持するデータを表す信号を備えるデータ出力「Ｒｏ」、及びセルの記憶データを表す信号が出力「Ｒｏ」で備えられる対象である旨を示す信号を受信する読み取り選択入力「Ｒｓ」を有する。上部メモリ・アレイ１０２における各メモリ・セルＣＵは、アレイ１０２におけるその行位置によって、複数の読み取りワード線RW0U―RWｋUのうちの１つに対して、電気的に結合され、複数の読み取りワード線ＲＷ0U―RWｋUのうちの１つによって、選択される。同様に、下部メモリ・アレイ104における各メモリ・セルCLは、アレイ１０４におけるその行位置によって、複数の読み取りワード線RW0L―RWｋLのうちの１つに対して、電気的に結合され、複数の読み取りワード線RW0L―RWｋLのうちの１つによって、選択される。これらの電気的結合はセルの「Rs」入力にある。読み取りワード線上の信号は読み取り制御/復号器１１０が発生させるものであり、この読み取り制御/復号器は、外部回路から複数アドレス線ANと制御信号CSMとが流入し、その信号を読み取り動作の間にアクティブ状態にある読み取りワード線RW0U―RWｋU、RW0L―RWｋLのうちの１つの上に、アドレス線ANが伝達するアドレスと制御信号CSMが伝達するコマンドに基づいて出力する。残りの行の上の信号は非アクティブ状態のままである。そういうものとして、それらの行のうちの１つのみが読み取り動作の間に選択される。
更に、上部メモリ・アレイ１０２における各メモリ・セルCUはそのRo出力を複数の読み取りビット線RB0U―RB3Uの１つに、アレイ１０２におけるその列位置によって、電気的に結合させている。同様に、下部メモリ・アレイ１０４における各メモリ・セルCLはその「Ro」出力を複数の読み取りビット線RB0L―RB3Lの１つに、アレイ１０４におけるその列位置によって、電気的に結合させている。読み取りワード線上の信号によって選択された場合、各メモリ・セル（CU又はCL）はそのRo出力で、セルが記憶するデータ値を表す電流を発生させる。好適実施例では、この電流の振幅は第１データ状態については実質的にゼロであり、第２データ状態については最大振幅IM近くか最大振幅IMにあるものである。この電流は読み取りビット線に誘導させ得るものであるか、読み取りビット線から誘導させ得る（すなわち、流出させ得る）。更に、上部メモリ・セルが発生させる最大電流は下部メモリ・セルが発生させる最大電流とは異ならせ得る。しかしながら、このように異ならせることはこの場合、好ましいものでない。メモリ・セルが読み取り動作に選択されない場合には、好ましくは、その「Ro」出力での電流は、何ら発生しないか、実質的にゼロ（すなわち、漏れ電流のみ）である。
読み取りビット線は複数の電流センス増幅器SA0-SA3に備えられ、１つのセンス増幅器はメモリの各列と関連付けられる。各センス増幅器SA0−SA3は第１電流入力「In1」、第２電流入力「In2」、イネーブル入力「EN」、及び、入力「In1」と「In2」とに存在する電流における差異を表す信号を、イネーブル信号が「EN」入力に存在する場合に、備える出力「Out」を有する。センス増幅器SA0-SA3の「In1」入力は上部アレイ１０２の各読み取りビット線RB0U-RB3Uに電気的に結合され、センス増幅器SA0-SA3のIn２入力は下部アレイ１０４の各読み取りビット線RB0L-RB3Lに電気的に結合される。「EN」入力の各々は読み取り制御復号器１１０が発生させる制御信号に結合される。センス増幅器SA0−SA3の「Out」出力は、図２に表す読み取りポート115に備えられる。センス増幅器SA0−SA3と読み取り回路は、書き込み回路の概要を記載した後に、詳細を記載することとする。
書き込み動作の回路については、上部メモリ・アレイ１０２における各メモリ・セルＣＵが、アレイ102におけるその行位置によって、複数書き込みワード線WW0U-WWkUの１つに、電気的に結合され、複数書き込みワード線WW0U-WWkUの１つによって、選択される。これらの電気的結合はセルの「Wｓ」入力にある。書き込みワード線は書き込み制御復号器が発生させ、この書き込み制御復号器は、外部回路からのアドレス線ANと制御信号CSMが流入し、書き込みワード線の１つを、アドレス線ANによって伝達されるアドレスと制御信号CSMによって伝達されるコマンドに基づいて、アクティブ状態にする。（本発明は読み取り動作には焦点を当てているが、書き込み動作には焦点を当てているものでないため、これらの信号の書き込み制御/復号器への供給は図１に表すものでない。）更に、上部メモリ・アレイ１０２における各メモリ・セルCUはその「In」入力が、複数の書き込みビット線WB0U-WB3Uの１つに、アレイ102におけるその列位置によって、電気的に結合される。同様に、下部メモリ・アレイ104における各メモリ・セルCLはその「In」入力が複数書き込みビット線WB0L-WB3Lの１つに、アレイ104におけるその列位置によって、電気的に結合される。図１には別個の書き込みビット線群WB0U-WB3UとWB0L-WB3Lとを表すが、単一の書き込みビット線群を用いてアレイ102と104との両方にデータを書き込み得る。すなわち、WB0UをWB0Lに電気的に結合し得るものであり、WB1UをWB1Lに電気的に結合し得る、などである。
本発明の１つの発明の特徴として、別個の読み取りビット線を上部アレイ１０２と下部アレイ１０４との各々における同じ列に、（上部アレイ１０２と下部アレイ１０４との何れかの）1行のみが読み取り動作の間に選択された場合でも、用いる。これは、行毎に単一の読み取りビット線が用いられるか、ローカルの読み取りビット線が、（グローバルの読み取りビット線の電圧、電流、及びデータ状態がローカルの読み取りビット線の１つによって判定される）グローバルの読み取りビット線に電気的に結合される、従来のメモリとは異なる。本発明のこの特徴は、ビット線を２つの半分のビット線に分割し、これらの半分のビット線の電圧、電流、及びデータ状態が、読み取り動作（例えば、検出動作）の間にはお互いに無関係となることを可能にするものとしてみることが可能である。したがって、RB0UとRB0Lとはそのような半分のビット線であり、RB1UとRB1Lなども同様である。
本発明の別の発明の特徴としては、メモリ１００は、上部アレイ100近くに配置された第１複数基準電流回路RCU0−RCU3及び下部アレイ104近くに配置された第２複数基準電流回路RCL0−RCL3とを備える。各基準電流回路はイネーブル入力「EN」と出力「Ro」とを有し、振幅IRの電流をその「Ro」出力で、アクティブ信号が「EN」入力に備えられた場合に、発生させ、アクティブ信号が何ら「EN」入力に備えられない場合には、発生する電流（例えば、漏れ電流）は実質的にほとんどないか、何らない。振幅IRは、メモリ・セルの振幅IMよりもかなり少なく、好ましくは、0.25・IM≦IR≦0.75・IMの範囲に収まるものであり、なお好ましくは、0.30・IM≦IR≦0.60・IMの範囲に収まるものであり、更に好ましくは、0.35・IM≦IR≦0.45・IMの範囲に収まるものである。好適実施例では、電流IRは0.5・IM以下のものである。第１複数基準電流回路RCU0−RCU３の「Ro」出力は、図１に表すように、上半分読み取りビット線RB0U−RB3U、各々、に結合される。同様に、第２複数基準電流回路RCL0−RCL３の「Ro」出力は、下半分読み取りビット線RB0L−RB3L、各々、に結合される。第１複数基準電流回路RCU0−RCU３の「EN」入力はお互いに結合され、読み取り制御/復号器１１０の第１制御出力に結合される。同様に、第２複数基準電流回路RCL0−RCL３の「EN」入力はお互いに結合され、読み取り制御/復号器１１０の第２制御出力に結合される。
本発明の別の発明の特徴としては、読み取り動作が行われる場合に、読み取り制御/復号器１１０が、読み取る対象のメモリ100の行を、アドレス・ビットANを復号化し、相当する読み取りワード線RW0U-RWkU、RW0L-RWkLをアクティブ状態にすることによって、判定することがある。アクティブ状態にされる行は上部アレイ１０２と下部アレイ１０４との何れかにあるものである。選択された行が下部アレイ104にある場合、読み取り制御/復号器１１０は更に、イネーブル信号を、上部アレイ102におけるセルと同じ読み取りビット線に結合される、第１の複数基準電流回路RCU0-RCU3に対して発生させる。一方、選択された行が上部アレイ１０２にある場合、読み取り制御/復号器１１０は、イネーブル信号を、下部アレイ１０４におけるセルと同じ読み取りビット線に結合される、第２の複数基準電流回路RCL0-RCL3に対して、発生させる。したがって、アレイ１０２と104とのうちの一方におけるセルが読み取り用に選択される場合、センス増幅器の反対側にある基準電流回路がアクティブ状態にされる。振幅IRの一基準電流回路群からの基準電流はセンス増幅器SA0-SA3の入力の「In1」群と「In2」群との何れかに誘導され、選択された行のセルからのメモリ・セル電流はセンス増幅器SA0-SA3の入力の他方の群に誘導される。選択されたメモリ・セル各々は、その関連付けられたセンス増幅器で、実質的にゼロであるか、振幅IM近くか振幅IMで、IRより大きい、電流を誘導する。したがって、電流差異が各センス増幅器に、読み取るメモリ・セルの記憶データ状態にかかわらず、生じる。
読み取り制御/復号器１１０のアドレス指定機能は以下の回路によって実現し得る。例示的読み取り制御/復号器１１０は、読み取りワード線毎に従来のワード線復号器を備え得るものであり、各復号器はアドレス線AN上に供給し得るアドレスのうちの一意のものを復号化する。個々の復号器各々の構成は周知のものであり、その記載は、本発明を成して利用するのに要するものでない。しかしながら、復号器のアドレスは、上部アレイ１０２の復号器の全てがイネーブル信号をそれらの各々の読み取りワード線上に、アドレス・ビットANの選択ビットAKが論理ハイ状態にある場合に、発生させるものでないように割り当てられる。更に、下部アレイ１０４の復号器の全ては、イネーブル信号をそれらの各々の読み取りワード線上に、アドレス・ビットANの選択ビットAKが論理ハイ状態にある場合に、発生させるものでない。選択ビットは何れかのビットであり得るものである一方、通常、ANの最上位ビット又は最下位ビットとなる。更に、選択アドレス・ビットAKのバッファされたバージョンが下位基準電流回路RCL0-RCL3に対するイネーブル信号「EN」として用いられ、選択アドレス・ビットAKの反転バッファされたバージョンが上位基準電流回路RCU0-RCU3に対するイネーブル信号「EN」として用いられる。論理ハイ状態と論理ロー状態との上記割り当ては取り替え得ることが分かり得る。上記手法の代わりに、上部アレイと下部アレイにおけるワードとそれらのアドレスとの数と配置にかかわらず、基準電流回路RCUに対するイネーブル信号はアドレス・ビットのブール関数によって規定し得るものであり、イネーブル信号はしたがって、相当するブール論理によって生成し得ることが分かり得る。
本発明の別の発明の特徴として、これらの電流は電圧センス増幅器ではなく、電流センス増幅器に備えられる（半分のビット線が電流センス増幅器SA0-SA3の「In１」と「In２」との入力に接続される。）。電流センス増幅器はその入力の電圧を実質的に同じにし、その入力に生じる電流間での振幅における差異を検出することに注力する。上記基準電流回路を有する電流センス増幅器を用いることによって、メモリ・セルの読み取り出力回路を、非選択状態の漏れ電流と選択状態の出力電流レベルと間の差異を大きくするよう企図することが可能となる。更に、電流センス増幅器は、電圧センス増幅器が要求するものよりも小さな、電流振幅における差異、を要する。
電流振幅IMとIRとの各々は、電流が結合されるそのビット線上の最大期待漏れ電流よりも、好ましくは少なくとも100倍は大きいものであり、更に、好ましくは少なくとも500倍は大きいものである。しばしば、両方の電流の振幅は1000倍大きいものとなる。この最大期待漏れ電流を算定し得る方法を記載する。漏れ電流はビット線上に、ビット線上の非選択メモリ・セル全てから発生し、これは読み取るメモリ・セルを有するビット線についてはｋであり、（ｋをこのように規定した場合）非選択メモリ・セル全てを有するビット線については(k+1)である。以下に詳細を記載するように、非選択メモリ・セルの各々は、NMOS選択トランジスタがそのドレイン端子でのビット線に結合されて電流をそのビット線に選択的に結合させる（NMOSトランジスタの代わりにPMOSトランジスタを用いることが考えられる）。NMOS選択トランジスタは、チャネル幅Ws、チャネル長Ls、オフ状態にされた場合に実質的にゼロのゲート・ソース電圧、及び(Vdd-Vss)の最大可能Vds電圧を有する。半導体産業においては、集積回路技術のNMOSトランジスタの閾値以下漏れ普通電流IN,LEAKを、１ミクロン（１μm）の幅と集積回路技術によって可能にされる最小チャネル長LMINに等しいチャネル長とを有するNMOSトランジスタを通過するドレイン電流量に等しいものとして、規定することが一般的であり、(Vdd-Vss)の電圧はこのNMOSトランジスタのドレイン端子とソース端子との間で印加され、ゼロ電圧がこのNMOSトランジスタのゲート端子とソース端子との間で印加される。上記技術のPMOSトランジスタ漏れ電流IP,LEAKは同様に規定される。したがって、読み取りビット線の最大期待漏れ電流を、NMOS選択トランジスタが用いられる場合に(k+1)・Ws・IN,LEAKに等しくなるように規定し、PMOS選択トランジスタが用いられる場合に(k+1)・Ws・IP,LEAKに等しくなるように規定する。以下に記載する例示的選択トランジスタはLMINよりも長いチャネル長を有するので、実際の漏れ電流はこの量よりも少ない（チャネル長が増加すると漏れ電流は減少する。）。
例示的メモリ・デバイス１００を構成するのに用いる一例示的集積回路技術では、NMOS漏れ電流IN,LEAKはチャネル幅のミクロン毎３ｎAの値を有し、NMOS選択トランジスタは、Ws=0.80μmを有する。(k+1)=16の場合、最大期待漏れ電流は16・(0.80μm)・(３ｎA/μm)=38.4ｎAとなる。この例示的メモリ・デバイス１００では、IMは約170μAであり、IRは約65μAであり、それらは両方とも38.4ｎA(=0.0384μA)の最大期待漏れ電流よりも1000倍超の大きさのものである。したがって、電圧センス増幅器を用いる従来技術のメモリに対して、かなりの量の電流が、電流センス増幅器に結合された両方のビット線上に、（メモリ・セルが保持するデータに一致させて）ビット線上にIMの電流を発生させるメモリ・セルを読み取る場合に、存在する。この場合、電流センス増幅器の入力で測定される、各ビット線を流れる電流量は、ビット線上の閾値以下漏れ電流の合計をかなり上回るものである。
例示的な回路実現方法（図２乃至５）
メモリ１００の概要を表したが、図２に関しては一メモリ列上での読み取りと書き込みとの動作を記載し、図３と４とには例示的メモリ・セル回路を記載し、図５には基準電流回路を記載する。メモリ１００の１つの例示的な実現方法では、読み取り動作の間に、上部アレイ１０２における選択メモリ・セルCUはその「Ro」出力で、振幅IMの電流を、セルが「１」のデータ値を記憶する場合に、発生させ、その「Ro」出力で実質的に電流を、セルが「0」のデータ値を記憶する場合に、何ら発生させないものである。一方で、下位アレイ１０４におけるメモリ・セルCLはその「Ro」出力で電流を、セルが「１」のデータ値を記憶する場合に、実質的に何ら発生させるものでなく、振幅IMの電流をその「Ro」の出力で、セルが「0」のデータ値を記憶する場合に、発生させる。この極性の差異は（図１と２との両方に表す）上部アレイ１０２におけるメモリ・セルCUの「Ro」出力に付した円形によって示す。この極性の差異は任意的なものであり、その便益は以下で説明する。アクティブ状態にされた場合、基準電流回路（RCU,RCL）は選択メモリ・セルの最大振幅IMよりも小さい振幅の電流値、例えば、0.4・IM、を発生させる。基準電流回路は、アクティブ状態にされない場合には、実質的に何ら電流を発生させないものである。したがって、0.4IMの電流振幅がセンス増幅器の一方の入力で生じる一方、実質的にゼロか実質的にIMの電流振幅が、選択メモリ・セルの記憶データ値によって、他方の入力で生じる。
センス増幅器SA0-SA3の入力は、各センス増幅器が、「0」データ値を表すものを、上半分ビット線からの電流振幅が下半分のビット線からの電流振幅よりも小さい場合に、出力し、「1」データ値を表すものを、上半分のビット線からの電流振幅が下半分のビット線からの電流振幅よりも大きい場合に、出力するように、半分の読み取りビット線に結合し得る。これは選択メモリ・セルが上部アレイ１０２と下部アレイ１０４との何れかにあるかにかかわらず行われる。したがって、上部アレイ１０２からの選択メモリ・セルCUにおける記憶「１」データ値は電流振幅IMを上半分のビット線に備える一方、下部基準電流回路RCL0はそれよりも小さい0.4IMの振幅を下半分のビット線に備え、センス増幅器SA0に「（記憶「１」データ値に一致させた）「１」データ値を出力させる。一方、上部アレイからの選択メモリ・セルCUが「0」値を記憶する場合、実質的にゼロの電流をセンス増幅器SA0に備え、基準電流回路RCL0がそれよりも高い0.4IMの電流振幅を備えているので、「0」データ値を出力する。下部アレイ104におけるメモリ・セルについては、データ「1」値を記憶する選択メモリ・セルCLは下半分のビット線に実質的にゼロの電流を備える一方、上部基準電流回路RCU0はそれよりも高い0.4IMの振幅を上半分のビット線に備え、上半分のビット線における電流振幅が下半分のビット線における電流振幅よりも大きいので、センス増幅器SA0に「1」データ値を出力させる。したがって、センス増幅器SA0の出力は下部アレイのメモリ・セルCLにおける記憶「１」データと一致する。下部アレイ１０４における選択メモリ・セルCLが「0」データ値を記憶する場合、実質的にIMの電流振幅を備え、センス増幅器SA0は逆の処理を行い、データ「0」値を出力する。上記から分かるように、セル極性における差異を有するメモリ・アレイ１０２と１０４との上記の配置によってセンス増幅器がメモリ・セルが記憶するデータ値に相当するデータ値を、メモリ・セルが上部アレイにあるか下部アレイにあるかにかかわらず、出力することが可能になる。
本発明はセルの極性における差異なしで実施し得るものであり、その場合には上部アレイ１０２におけるメモリ・セルの構成は下部アレイ１０４におけるメモリ・セルの構成と同様となる（、更に、上部アレイのメモリ・セルCUの「Ro」出力には円形は存在しないこととなる。）。この場合には、しかしながら、読み取りポート又はセンス増幅器は上部アレイ１０２におけるセルが選択される都度、センス増幅器の出力を反転させることを要する。これは、センス増幅器と（好ましくは）読み取りポートとの何れかに、復号化回路と、この復号化回路に応じた選択的反転段とを付加することによって容易に行い得る。これは、アドレス・ビットANの１つを上部アレイにおけるメモリ・セルと下部アレイにおけるメモリ・セルとの何れかが読み取りに選択されるかを判定するのに用いる場合には、比較的に単純なことである。この場合には、復号化回路は、このアドレス・ビットを選択的反転段に供給することを備えるだけでよく、同様に、この選択的反転段は、第１入力がアドレス・ビットに結合され、第２入力がセンス増幅器の出力に結合された、排他的ORゲート（XORゲート）を備え得る。
図３は下部アレイ１０４のメモリ・セルCLの例示的な実現方法の概略図を表す。データ値が、交差結合された（各インバータの入力が他方の出力に結合された）、インバータの対、Inv１とInv２、によって記憶される。記憶データ値の状態は「bit」として表し、インバータInv１の入力とインバータInv2の出力とで取得される。データはインバータInv1とInv2とにトランジスタM1、M2、M3によって書き込まれる。アクティブな状態にある信号（例えば、高電圧値）が、書き込みワード線に結合された、書き込み選択入力「Ws」にある場合、トランジスタM1とM2とはオン状態にされ、トランジスタM3は、データ入力値が「1」（例えば、高電圧）である場合にオン状態にされる。これによって「bit」が、「In」入力でのデータ入力値が「１」である場合に、Inv1への入力が「In」入力によってハイ状態に引き上げられる一方、Inv2への入力がトランジスタM2とM3とを通じてアースまでロー状態に引き下げられるので、「１」データ値（高電圧）を呈することになる。一方、「In」入力でのデータ入力値が「0」データ値（例えば、低電圧）である場合、Inv1への入力は接地され、「bit」は「0」データ値を呈することになる。Inv１の出力は論理ハイ値に（未だそこに到達していない場合には）、アースからトランジスタM3まで妨害なく切り替わる。Inv2の出力強度は通常、Inv1の出力強度よりも小さくされて「In」入力が、Inv2の出力からの妨害がほとんどなく、Inv１の入力を容易に接地することを可能にする。
データはメモリ・セルからバッファ・インバータInv３とトランジスタM4とM5とを介して読み取られる。トランジスタM4はメモリ・セルの選択トランジスタとしての役割を果たし、このトランジスタM4はそのゲートが読み取り選択データ「Rs」に結合され、そのドレインがデータ出力「Ro」に結合され、そのソースがトランジスタM5のドレインに結合される。トランジスタM5はそのソースが接地に結合され、そのゲートがインバータInv3の出力に結合される（同様に、インバータInv3の入力が「bit」に結合される。）。トランジスタM5は「bit」が「１」データ値を有する場合、導電状態になく、したがって、実質的に電流は何ら、「Ro」出力での読み取りビット線に結合されるものでない。一方、「bit」が「0」データ値を有する場合、トランジスタM5は導電状態にある；更に、トランジスタM4が「Rs」入力によってオン状態にされた場合、電流はビット線から「Ro」出力を通じて流出する。この電流の振幅はトランジスタM4とM5との寸法（W/L比率）とビット線上に存在する電圧とによって決まってくるものであり、この電圧は好ましくは電流センス増幅器SAによって実質的に一定の状態に保持される。セルが選択されない場合には、トランジスタM4は導電状態になく、トランジスタM5の状態にかかわらず、電流は（漏れ電流を除き）実質的に何ら流れるものでない。尚、トランジスタM4とM5との、トランジスタ・スタックにおけるお互いに対する位置を取り替え得ることが分かり得る。
メモリ・セルCUを従来の電圧センス増幅器とともに用いる場合、トランジスタM4とM5とは考えられる最高の電流導電特性を有するよう構成し得る。これは、当該デバイスのチャネル長（L）が、メモリ100を製造する集積回路製造プロセスが許容する最小値で設定され、チャネル幅（W）が比較的大きくされ、トランジスタ毎のW/L比率を大きくする。しかしながら、そのような構成は高い漏れ電流、更には、本出願の上記「発明が解決しようとする課題」、につながる。対照的に、トランジスタM4とM5とのチャネル長は、好ましくは、メモリ100を製造する集積回路製造プロセスが許容する最小チャネル長値LMINよりも長くし、W/L比率を低下させ、漏れ電流をかなり低下させる（例えば、閾値以下電流を低下させる）。これは、電流センスを用いることとともに、半分の読み取りビット線に結合された非選択メモリ・セルの閾値以下電流に関連した如何なる雑音の問題をもかなり除去するものである。
通常、トランジスタM4とM5とのチャネル長はワード線の数が増加するとともに、（多くのワード線に及ぶビット線の長さを増加させる必要性がもたらす）ビット線の抵抗値の増加、を補正するために、減少する。一設計例として、本発明者は３２の（アレイ102と104との各々においては16の）ワード線については、1.8・LMINのチャネル長を用いており、１２８のワード線については、1.2・LMINのチャネル長を用いている。これによって何れかの数のワード線について、概括的に、以下：
チャネル長＝〔2.0−（ワード線の数）/160〕・LMIN；
として表し得る。これについては、以下：
チャネル長≧〔2.0−（ワード線の数）/160〕・LMIN；
の設計制約を用い得る。又は、以下：
チャネル長≧〔1.9−（ワード線の数）/160〕・LMIN；
の設計制約を用い得る。したがって、従来技術の電圧センス手法に対して、トランジスタM4とM5とのチャネル長はLMINより、少なくとも２０％は長く、通常、少なくとも５０％は長い。
図４は上部アレイ１０２のメモリ・セルCUの例示的実現方法の概略図を表す。これは上記メモリ・セルCLの実現方法と、バッファ・インバータInv3の入力がInv２の出力ではなくInv1の出力に結合される（すなわち、
Figure 0004771710
 に、結合される）以外は、同様な構成と特性とを有する。これによってメモリ・セルCUとCLとの間の極性における差異が備えられる。
図５は基準電流回路RCU0-RCU3及びRCL0-RCL3の何れかに用い得る、基準電流回路の概略図を表す。これは、トランジスタM4のゲートが「EN」入力に結合され、トランジスタM5のゲートが供給電圧Vddに結合され、トランジスタM4とM5との幅（W）がメモリ・セルCLとCUとにおいてトランジスタM4とM5とが使用する幅の約４０％である以外は、同様な構成におけるメモリ・セルCLとCUとの同じトランジスタM4とM5とを備える。チャネル長は同じ状態のままである。幅におけるこれらの差異が理由で、基準電流回路のトランジスタM4’とM5’との表記にプライム記号を付加した。通常、基準電流回路のトランジスタM4’とM5’との幅は製造プロセスが許容する最小幅WMINに設定される一方、メモリ・セルのトランジスタM4とM5との幅は約2.5・WMINに設定され、通常は、1.33・WMINから4・WMINまでの間に設定される。幅における差異は、上記のような、種々の回路がもたらす、最大電流振幅における差異を備える。したがって、通常、基準電流回路のトランジスタM4’とM5’とのW/L比率は0.5・WMIN/LMINから0.9・WMIN/LMINまで及ぶ。メモリ・セルのトランジスタM4とM5とのW/L比率は約3.4・WMIN/LMIN未満のものであり、好ましくは、（L=1.2・LMINで測る場合）約1.7・WMIN/LMIN未満のものである。
したがって、本発明は更に、上記メモリ・セルを備えるメモリにおいて記憶されたデータを読み取る汎用的な方法を備えることが分かり得る。この方法は、上部アレイと下部アレイとのうちの一方におけるメモリ・セルを、各読み取りワード線経由などで、信号をその読み取り選択入力に備えることによって、選択する工程を備える。この方法は更に、基準電流IR1を下部アレイのビット線に、上記工程が上部アレイにおけるメモリ・セルを選択する場合に、結合させる工程と、基準電流IR2を上部アレイのビット線に、上記工程が下部アレイにおけるメモリ・セルを選択する場合に、結合させる工程とを備える。メモリ・セル電流の振幅に対する基準電流の相対振幅は上記の通りである。最後に、この汎用的な方法はビット線上の電流における差異を電流センス増幅器によって検出する工程を備える。
上記のように、本発明は複数の読み取りポートと複数の書き込みポートとを有するメモリに適用し得る。単純化するために、単一の読み取りポートと単一の書き込みポートとを有するメモリ１００を表している。本明細書では、読者の便益のために、メモリCLとCUとの構造を拡張させて複数の書き込みポートと複数の読み取りポートとともに動作し得る方法を簡単に説明する。セルCLとCUとの両方について、トランジスタM１、M2、M3は追加の書き込みポート毎に反復され、これらの反復トランジスタは追加の書き込みワード線と追加の書き込みビット線とに結合される。同様に、トランジスタM4、M5は追加の読み取りポート毎に反復され、トランジスタM4のゲートは追加の読み取りワード線に結合され、トランジスタM4のドレインは追加の半分の読み取りビット線に結合される。追加のトランジスタM5のゲートはバッファ・インバータInv3の出力に結合される。
図６は、例示的差動電流センス増幅器２００で、上記本発明とともに用い得るものであり、それ自体が本出願の別の発明を実施するもの、を表す。センス増幅器２００は（メモリ１００における上半分の読み取りビット線に結合される）第１電流入力「In1」、（メモリ１００における下半分の読み取りビット線に結合される）第２電流入力「In2」、（読み取り制御/復号器１１０によって制御される）イネーブル入力「EN」、検出データ状態を表す出力「Out」、及び相補出力
Figure 0004771710
 を有する。センス増幅器２００は以下の汎用回路構成部分を有する。
例えば、PMOSトランジスタMP5とMP6が備えるような、インピーダンス素子対２１０。各インピーダンス素子は各センス入力「In1」並びに「In2」と、実質的に電圧が一定の電圧源（例えば、Vdd）との間で結合される。インピーダンス素子対は実質的に同様な電流電圧特性を有し、センス入力「In1」並びに「In2」での電圧を一定電圧付近で（例えば、Vdd付近で）目標範囲内に維持するよう動作する。
例えば、PMOSトランジスタMP1、MP2、MP3、MP4、MP7、及びMP8が備えるような、差動電流発生回路２２０。この差動発生回路は、センス入力に結合された低入力インピーダンス入力と、回路の入力に存在する電流における差異の関数である差動電流を備える高入力インピーダンス出力とを有する。
例えば、NMOSトランジスタMN1、MN2、MN3、MN4、及びMN5が備えるような、電流駆動電圧ラッチ２３０。電圧ラッチ２３０は差動電流発生回路２２０の出力での電流における差異に対する出力電圧を発生させる。
センス増幅器２００のイネーブル信号「EN」はアクティブ状態と非アクティブ状態とを有する。非アクティブ状態にある（例えば、「EN」がアース電圧Vss近くにある）間は、インピーダンス素子２１０（例えば、トランジスタMP5とMP6）はセンス入力「In1」と「In2」とをVdd（一定電圧源）の電圧レベルに至らせる。センス入力「In1」と「In2」とに結合された半分の読み取りビット線はそれによって、一定電圧源のレベルに至る。両方のセンス入力（更には、両方のビット線）が同じ電圧にあるようにするために、図６に表すように、PMOSトランジスタMP7を用いてこれらの２つの電圧を等化させ得る。更に、信号「EN」が非アクティブ状態にある間には、差動電流発生回路２２０は、その出力で電流が実質的に何ら備えられないその初期化状態にされ、電流駆動電圧ラッチ２３０はリセット状態にされる。アクティブ状態にある（例えば、「EN」がVdd近くにある）間は、インピーダンス素子２１０はセンス入力の電圧の緩いクランピングを行い、通常、それらの電圧を一定電圧（例えば、Vdd）の0.25・（Vdd−Vss）に維持し、好ましくは、0.2・Vdd以内に維持し、更に好ましくは、0.15・Vdd以内に維持する。Vssはアース線の電圧であり、通常はゼロである。更に、信号「EN」がアクティブ状態にある間は、差動電流発生回路２２０がイネーブルされてその出力で差動電流を、その入力で生じる電流における差異の関数として、発生させ、電流駆動電圧ラッチ２３０はイネーブルされてこれらの電流をラッチ電圧状態に変換する。最後の２つの回路の各々の動作は以下に詳細に説明する。
例として、差動電流発生回路２２０は、交差結合されたPMOSトランジスタMP1とMP3との対、カスコードPMOSトランジスタMP2とMP4との対、（上記の）第１等化PMOSトランジスタMP7、及び第２等化PMOSトランジスタMP8とを備える。図６に表すように、各交差結合トランジスタMP1とMP3とはそのソース端子がセンス入力「In2」と「In1」との各々に結合され、更にそのドレイン端子が他方の交差結合トランジスタのゲート端子に結合される。各カスコード・トランジスタMP2とMP4とは、図６に表すように、そのゲート端子が、インバータInv10を通じて備えられるイネーブル信号「EN」の相補信号に結合され、更に、そのソース端子が、交差結合トランジスタMP1とMP4との各々のドレイン端子に結合される。これらの後者の結合は2つのノードで行われ、これらは、図６に表すように、ノードN1とN2として表す。等化トランジスタMP8はそのソース端子とドレイン端子とがノードN1とN2とに結合され、そのゲート端子がイネーブル信号「EN」に結合される。イネーブル信号「EN」がその非アクティブ状態にある（例えば、「EN」がVss近くにある）場合、トランジスタMP8はノードN1とN2との電圧を約（Vdd−Vthp1）のレベルに等化させ、Vthp1はトランジスタMP1とMP3とのｐFET閾値電圧である。更に、イネーブル信号「EN」の非アクティブ状態においては、カスコード・トランジスタMP2とMP4とが実質的に非導電状態にされ、それによって差動電流発生回路２２０を電流駆動電圧ラッチ２３０から結合解除し、トランジスタMP8がノードN1とN2との各々を実質的に（Vdd−Vthp1）の電圧に設定することを可能にする。
イネーブル信号「EN」がそのアクティブ状態にされた場合、カスコード・トランジスタMP2とMP4とは高導電状態にされる。ノードN1上の電圧とノードN2上の電圧とはセンス入力「In1」と「In2」として存在する電流差異によって発散する。信号「EN」を最初にアクティブ状態にすることによって、交差結合トランジスタMP1とMP3とはそれらのチャネルを通じて（ソースからドレインまで）同量の電流Ioを通そうとする。これに応じて、トランジスタMP5とMP6（インピーダンス素子２１０）は更に、電流を通し始める。（上記メモリ・アーキテクチャが備える）センス入力「In1」と「In2」とが偏流状態にある場合、トランジスタMP1とMP3との一方は他方よりも通す電流が少なくなる。例として、下半分のビット線上での電流の流出速度が上半分のビット線での電流の流出速度よりも速いので、トランジスタMP1が当初通す電流が、トランジスタMP3が通す電流よりも少ない場合を挙げる。結果として、第２センス入力「In2」での電圧は値が垂下し、トランジスタMP1のVgsが低下してしまう。更に重要なことに、トランジスタMP1が通す電流が少なくなることによってカスコード・トランジスタMP2のVgs電圧と電流とが減少してしまう（これは、MP1のドレインがトランジスタMP2のソースに対して高インピーダンスとなり、MP2のVgsを急速に変動させてしまうので、容易に起こり得る）。トランジスタMP2のVgsが低下することによってノードN1の電圧が低下してしまう。しかしながら、ノードN1はトランジスタMP3のゲートに結合されるので、トランジスタMP3が通す電流量は初期値Ioを上回る値まで増加する。同様に、これによってノードN2での電圧とカスコード・トランジスタMP4のVgsを増加させ、このうちの後者によってトランジスタMP4の電流がトランジスタMP3の電流と一致することとなる（トランジスタMP4のVgsは、MP3のドレインがMP4のソースに対して高インピーダンスとなるので、容易に増加させ得る。）。ノードN2の電圧における上昇は更に、トランジスタMP1のVgsを減少させ、トランジスタMP1の導電性を低くしてしまう。このようにして、トランジスタMP1とMP3との交差結合によって帰還ループが備えられ、それによってノードN1を約２・Vthp2まで放電させ（Vthp2はトランジスタMP2とMP4との閾値電圧であり）、ノードN2をVddまで充電させる。
したがって、センス入力「In1」と「In2」での電流差異によって、トランジスタMP1とMP3とのうちの一方はオフ状態にされる（電流を何ら備えるものでない）一方、他方は導電状態のままとなる（電流を備える）。本発明の好適実施例では、半分の読み取りビット線上の電流は、カスコード・トランジスタMP2とMP4とがオン状態にされる前に、読み取り制御/復号器１１０及び/又はInv10によってアクティブ状態にされる。この遅延によって、センス入力「In1」と「In2」とに存在する、ビット線上の如何なる雑音をも、ノードN1とN2とを誤った方向に発散させることが妨げられる。Inv10が備える遅延によって等化トランジスタMP7が、カスコード・トランジスタMP2とMP4とがオン状態にされる直前に、オフ状態にされることが可能になる。
図６に表すように、電流駆動電圧ラッチ２３０は交差結合NMOSトランジスタ対MN1とMN2とを備え、これらのトランジスタの各々のゲート端子はこれらのトランジスタの他方のドレイン端子に結合され、両方のトランジスタのソース端子は第２の一定電圧レベルVss（例えば、アース）に結合される。トランジスタMN1のドレイン端子はトランジスタMP2のドレイン端子（で、回路２２０の一出力であるもの）に結合され、トランジスタMN2のドレイン端子はトランジスタMP4のドレイン端子（で、回路２２０のもう１つの出力であるもの）に結合される。イネーブル信号「EN」の非アクティブ状態の間には、交差結合トランジスタMN1とMN2とのゲート端子とドレイン端子とはトランジスタMN3とMN4とによって電圧レベルVss（例えば、アース）に実質的に設定され、トランジスタMN1とトランジスタMN2との端子の間で存在する電位差異は、ほとんどないか、何らないものである。イネーブル信号「EN」のアクティブ状態の間では、回路２２０によって出力される初期電流（Io）は当初、トランジスタMN1とMN2とのゲート端子を充電し、これらのトランジスタにおける電流が流れ始めるようにする。しかしながら、差動電流が回路200の出力に直ちに発生し、トランジスタMN1とMN2とのうちの一方のゲート端子の充電が停止する一方、他方のトランジスタのゲート端子の充電は継続する。その結果、トランジスタMN1とMN2とのうちの一方がオフ状態にされ、これによってそのドレイン電圧がVddまで上昇することを可能にする一方、トランジスタMN1とMN2とのうちの他方は完全にオン状態にされ、それによってそのドレイン電圧がVssまで降下することが可能になる。これが発生すると、トランジスタMN1とMN2とのドレイン電圧は、信号「EN」の非アクティブ状態がもう一度発生するまで、変化させることが可能でなく（すなわち、ラッチされた状態にあり）、その信号「EN」の非アクティブ状態がもう一度発生する時点ではトランジスタMN3とMN4とがトランジスタMN1とMN2とのドレイン電圧をオン状態にし、リセットする。したがって、回路２２０の出力で備えられる差動電流によって電圧レベルVssとVddとをトランジスタMN1とMN2とのドレインでラッチさせる。これらのラッチ値は外部回路にバッファ・インバータInv11とInv12とによって備えられる。（図１乃至５に表す）メモリ１００については、INV12での出力「Out」のみが、必要であり、読み取りポート115に結合される。
任意的には、等化トランジスタMN5を電流駆動電圧ラッチ２３０に含んで、交差結合トランジスタMN1とMN2とのドレイン電圧を、「EN」の非アクティブ状態中に、ドレイン電圧が非アクティブ期間中に完全にリセットされることができない場合に、等化させ得る。
表１は、例示的電流センス増幅器200のトランジスタのチャネル長、チャネル幅、及び閾値の例示的一覧、更には、例示的メモリ１００の、メモリ・セルCU並びにCLと、基準電流回路RCL並びにRCUとの、トランジスタM4とM5との相当する例示値、を備える。当該プロセスの最小トランジスタ・チャネル幅WMINは0.32μmであり、当該プロセスの最小トランジスタ・チャネル長LMINは0.11μmである。
Figure 0004771710
 PMOSトランジスタとNMOSトランジスタとの高Vth値と低Vth値を表２に備える。
〔表２〕
PMOSの高Vth値 −0.222V（＝Vdd−Vss（例えば、1.2V）の0.185%）
NMOSの高Vth値 0.216V（＝Vdd−Vss（例えば、1.2V）の0.180%）
PMOSの低Vth値 −0.128V（＝Vdd−Vss（例えば、1.2V）の0.106%）
NMOSの低Vth値 0.108V（＝Vdd−Vss（例えば、1.2V）の0.090%）
上記のように、本出願のメモリ・アーキテクチャ発明で、メモリ・セル（CU、CL）と基準電流回路（RCU）が、電流を電流センス増幅器のセンス入力から流出させるか、電流を電流センス増幅器のセンス入力に流し込むもの、を実現し得る。図６に表す電流センス増幅器２００は、実現方法で、電流をセンス増幅器のセンス入力から流出させるもの、に最も適したものである。図７はセンス増幅器２００の回路のデュアル・バージョン２００＊（又は相補バージョン）を表す。デュアル・バージョン２００＊は電流がセンス入力「In1」と「In2」とに流し込まれる実現方法に最も適したものである。このデュアル・バージョンは、例示的な、メモリ・セルCLと基準電流回路RCUとともに表し、これらの出力トランジスタは電流を流出させるのではなく電流を流し込むよう修正されている。この修正セルのトランジスタM4 ＊とM5 ＊とはPMOSトランジスタであり、この場合、M5のソースはVssからではなくVddから給電される。修正RCUのトランジスタM4’＊とM5’＊についても同様であり得る。信号RsとENとは、修正された、CLとRCU回路、とともに使用するよう反転されている。上部メモリ・セルCUは同様に、修正される。
デュアル・バージョン２００＊は電流センス増幅器２００から、各PMOSトランジスタをNMOSトランジスタに変更することによって、各NMOSトランジスタをPMOSトランジスタに変更することによって、VddとVssとを取り替える（例えば、回路をひっくり返す）ことによって、更には、イネーブル信号「EN」を反転させることによって、取得し得る。増幅器２００の構成部分２１０、２２０、及び２３０は、デュアル・バージョン２００＊において、デュアル・バージョン２１０＊、２２０＊、と２３０＊、各々、を有し、各デュアル構成部分は増幅器２００におけるその相当部分と同様な機能と相互接続を備える。デュアル・インピーダンス素子２１０＊においては、NMOSトランジスタMN5 ＊とMN6 ＊は、増幅器２００の、PMOSトランジスタMP5とMP6、各々、と同様な機能と相互接続を備えている。デュアル差動電流発生回路２２０＊においては、NMOSトランジスタMN1 ＊、MN2 ＊、MN3 ＊、MN4 ＊、MN5 ＊、MN7 ＊、とMN8 ＊は増幅器２００の、PMOSトランジスタMP1、MP2、MP3、MP4、MP5、MP7、とMP8、各々、と同様な機能と相互接続とを備えている。デュアル電流駆動電圧ラッチ２３０＊においては、PMOSトランジスタMP1 ＊、MP2 ＊、MP3 ＊、MP4 ＊、とMP5 ＊は増幅器２００の、NMOSトランジスタMN1、MN2、MN3、MN4、とMN5、各々、と同様な機能と相互接続とを備えている。
本発明は例示的実施例に関して特に記載したが、種々の改変、修正及び改造が、本発明の開示内容に基づいて行われ得るものであり、かつ、本発明の範囲内に収まることを意図するものであることが分かるものである。本発明は、現在において最も実用的でかつ好適な実施例であると考えられるものに関して記載しているが、本発明は本開示実施例に限定されるものでない一方、逆に、本特許請求の範囲内に収まる種々の修正及び同等の方策を網羅することを意図するものであることとする。
（付記１）第１複数メモリ・セルを備え；
該メモリ・セル各々は読み取り選択入力と読み取り出力とを有し；
該メモリ・セル各々は、該メモリ・セルの読み取り出力で、該セルが記憶するデータ値を表す電流を、該メモリ・セルの該読み取り選択入力がアクティブ状態にされた場合に、発生させ；
該電流は最大振幅IM1以下であり；
更に、第２複数メモリ・セルを備え；
該メモリ・セル各々は読み取り選択入力と読み取り出力とを有し；
該メモリ・セル各々は、該メモリ・セルの読み取り出力で、該セルが記憶するデータ値を表す電流を、該メモリ・セルの該読み取り選択入力がアクティブ状態にされた場合に、発生させ；
該電流は最大振幅IM2以下であり；
更に、該第１複数メモリ・セルの読み取り出力に結合される第１ビット線；
該第２複数メモリ・セルの読み取り出力に結合される第２ビット線；及び
イネーブル入力と出力とを有する第１基準電流回路；
を備え；
該出力は該第２ビット線に結合され；
該第１基準電流回路は該第１基準電流回路の出力で第１基準電流IR1を、該第１基準電流回路のイネーブル入力がアクティブ状態にされた場合に、発生させ；
該第１基準電流IR1はIM1未満の振幅を有し；
更に、イネーブル入力と出力とを有する第２基準電流回路を備え；
該出力は該第１ビット線に結合され；
該第２基準電流回路は該第２基準電流回路の出力で第２基準電流IR２を、該第２基準電流回路の入力がアクティブ状態にされた場合に、発生させ；
該第２基準電流IR2はIM2未満の振幅を有し；
更に、電流センス増幅器を備え；
該電流センス増幅器は、該第１ビット線に結合される第１入力、該第２ビット線に結合される第２入力、並びに差動電流センス増幅器の該第１入力と該第２入力とで生じる電流における差異を表す信号を発生させる出力を有することを特徴とするメモリ・デバイス。
（付記２）該第１基準電流回路は、該第１複数メモリ・セルの該読み取り選択入力の何れか１つがアクティブ状態にされた場合に、アクティブ状態にされ、該第２基準電流回路は、該第２複数メモリ・セルの該読み取り選択入力の何れか１つがアクティブ状態にされた場合に、アクティブ状態にされることを特徴とする付記１記載のメモリ。
（付記３）更に、複数第１読み取りワード線を備え；
各第１読み取りワード線は該第１複数メモリ・セルの各々の該読み取り選択入力に結合され；
更に、複数第２読み取りワード線を備え；
各第２読み取りワード線は該第２複数メモリ・セルの各々の該読み取り選択入力に結合され；
更に、アドレス・ビット群に応じ、かつ、複数制御出力を有する、読み取り制御/復号器；
を備え、各第１読み取りワード線は該制御出力の各々に結合され、各第２読み取りワード線は該制御出力の各々に結合され、該第１電流基準セルのイネーブル入力は該制御出力の各々に結合され、該第２電流基準セルのイネーブル入力が該制御出力の各々に結合され、該読み取り制御/復号器が、該第１基準電流回路にアクティブ化信号を、該読み取り制御/復号器が該第１読み取りワード線の何れか１つにアクティブ化信号を発生させる場合に、発生させ、更に、該第２基準電流回路にアクティブ化信号を、該読み取り制御/復号器が該第２読み取りワード線の何れか１つにアクティブ化信号を発生させる場合に、発生させることを特徴とする付記１記載のメモリ・デバイス。
（付記４）該第１と第２の複数メモリ・セルのデータ状態が、該電流センス増幅器によって、読み取り動作中に、選択的に検出され、該メモリ・セルのうちの１つのみの該読み取り選択入力が該読み取り動作中にアクティブ状態にされることを特徴とする付記１記載のメモリ。
（付記５）該第１複数メモリ・セルの各メモリ・セルが、実質的にIM1の振幅を有する電流を発生させて第１データ状態を表し、実質的にゼロの振幅の電流を発生させて第２データ状態を表し、該第１基準電流回路が発生させる電流IR1の振幅が約0.25・IM1と約0.75・IM1との間に及ぶことを特徴とする付記１記載のメモリ。
（付記６）該第２複数メモリ・セルの各メモリ・セルが、実質的にIM2の振幅を有する電流を発生させて第１データ状態を表し、実質的にゼロの振幅の電流を発生させて第２データ状態を表し、該第２基準電流回路が発生させる電流IR2の振幅が約0.25・IM2と約0.75・IM2との間に及ぶことを特徴とする付記５記載のメモリ。
（付記７）該第２複数メモリ・セルの各メモリ・セルが、実質的にIM2の振幅を有する電流を発生させて第１データ状態を表し、実質的にゼロの振幅の電流を発生させて第２データ状態を表し、該第２基準電流回路が発生させる電流IR2の振幅が約0.25・IM2と約0.75・IM2との間に及ぶことを特徴とする付記１記載のメモリ。
（付記８）該第１複数メモリ・セルの各メモリ・セルが、実質的にIM1の振幅を有する電流を発生させて第１データ状態を表し、実質的にゼロの振幅の電流を発生させて第２データ状態を表し、該第１基準電流回路が発生させる電流IR1の振幅が約0.3・IM1と約0.6・IM1との間に及ぶことを特徴とする付記１記載のメモリ。
（付記９）該第１複数メモリ・セルの各メモリ・セルが、実質的にIM1の振幅を有する電流を発生させて第１データ状態を表し、実質的にゼロの振幅の電流を発生させて第２データ状態を表し、該第１基準電流回路が発生させる電流IR1の振幅が約0.35・IM1と約0.45・IM1との間に及ぶことを特徴とする付記１記載のメモリ。
（付記１０）該第２複数メモリ・セルの各メモリ・セルが、実質的にIM2の振幅を有する電流を発生させて第１データ状態を表し、実質的にゼロの振幅の電流を発生させて第２データ状態を表し、該第２基準電流回路が発生させる電流IR2の振幅が約0.35・IM2と約0.45・IM2との間に及ぶことを特徴とする付記９記載のメモリ。
（付記１１）該第２複数メモリ・セルの各メモリ・セルが、実質的にIM2の振幅を有する電流を発生させて第１データ状態を表し、実質的にゼロの振幅の電流を発生させて第２データ状態を表し、該第２基準電流回路が発生させる電流IR2の振幅が約0.35・IM2と約0.45・IM2との間に及ぶことを特徴とする付記１記載のメモリ。
（付記１２）該第１複数メモリ・セルの各メモリ・セルが、実質的にIM1の振幅を有する電流を発生させて第１データ状態を表し、実質的にゼロの振幅の電流を発生させて第２データ状態を表し、該第１基準電流回路が発生させる電流IR1の振幅が約0.5・IM1以下であることを特徴とする付記１記載のメモリ。
（付記１３）IM1、IM2、IR1、とIR2との振幅の各々は、最大期待漏れ電流で、該電流が結合される該ビット線上のもの、よりも少なくとも１００倍は大きいことを特徴とする付記１記載のメモリ。
（付記１４）IM1、IM2、IR1、とIR2との振幅の各々は、最大期待漏れ電流で、該電流が結合される該ビット線上のもの、よりも少なくとも５００倍は大きいことを特徴とする付記１記載のメモリ。
（付記１５）該第１複数メモリ・セルの各メモリ・セルは実質的にIM1の振幅を有する電流を発生させて第１データ状態を表し、実質的にゼロの振幅の電流を発生させて第２データ状態を表し、該第２複数メモリ・セルの各メモリ・セルは実質的にゼロの振幅の電流を発生させて該第１データ状態を表し、実質的にIM2の振幅を有する電流を発生させて該第２データ状態を表すことを特徴とする付記１記載のメモリ。
（付記１６）各メモリ・セルは該メモリ・セルの読み取り出力に結合された選択トランジスタを備え、該選択トランジスタは少なくとも1.2・LMINのチャネル長を有し、LMINは該メモリ・デバイスを構成するのに用いる集積回路技術におけるトランジスタについて許容される最小トランジスタ・チャネル長であることを特徴とする付記１記載のメモリ。
（付記１７）各メモリ・セルは該メモリ・セルの読み取り出力に結合された選択トランジスタを備え、該選択トランジスタは少なくとも1.5・LMINのチャネル長を有し、LMINは該メモリ・デバイスを構成するのに用いる集積回路技術におけるトランジスタについて許容される最小トランジスタ・チャネル長であることを特徴とする付記１記載のメモリ。
（付記１８）各メモリ・セルは該メモリ・セルの読み取り出力に結合された選択トランジスタを備え、該選択トランジスタは少なくとも〔1.9−Nw/160〕・LMINのチャネル長を有し、NWは該ビット線の１つが及ぶワード線の数であり、LMINは該メモリ・デバイスを構成するのに用いる集積回路技術におけるトランジスタについて許容される最小トランジスタ・チャネル長であることを特徴とする付記１記載のメモリ。
（付記１９）各メモリ・セルは該メモリ・セルの読み取り出力に結合された選択トランジスタを備え、該選択トランジスタはチャネル幅対チャネル長のW/L比率を有し、該W/L比率は約3.4・WMIN/LMIN未満であり、WMINは該メモリ・デバイスを構成するのに用いる集積回路技術におけるトランジスタについて許容される最小トランジスタ・チャネル幅であり、LMINは該メモリ・デバイスを構成するのに用いる集積回路技術におけるトランジスタについて許容される最小トランジスタ・チャネル長であることを特徴とする付記１記載のメモリ。
（付記２０）各メモリ・セルは該メモリ・セルの読み取り出力に結合された選択トランジスタを備え、該選択トランジスタはチャネル幅対チャネル長のW/L比率を有し、該W/L比率は約1.7・WMIN/LMIN未満であり、WMINは該メモリ・デバイスを構成するのに用いる集積回路技術におけるトランジスタについて許容される最小トランジスタ・チャネル幅であり、LMINは該メモリ・デバイスを構成するのに用いる集積回路技術におけるトランジスタについて許容される最小トランジスタ・チャネル長であることを特徴とする付記１記載のメモリ。
（付記２１）第１供給線と第２供給線との間で備えられる供給電圧によって給電される対象であり；
電流を受信する第１センス入力；
電流を受信する第２センス入力；
該第１センス入力と一定電圧源との間で結合される第１インピーダンス素子；
該第２センス入力と該一定電圧源との間で結合される第２インピーダンス素子；及び
交差結合トランジスタ対；
を備え；
該交差結合トランジスタ対の各々は該交差結合トランジスタのソース端子が該第１センス入力と該第２センス入力とのうちの当該１つの入力に結合され、更に、該交差結合トランジスタのドレイン端子が、当該交差結合トランジスタの他方の交差結合トランジスタのゲート端子に結合され；
更に、カスコード・トランジスタ対；
を備え；
該カスコード・トランジスタ対の各々は該カスコード・トランジスタのゲート端子がイネーブルする信号に結合され、更に、該カスコード・トランジスタのソース端子が該交差結合トランジスタ対の当該１つのドレイン端子に結合され；
該イネーブルする信号は、第１状態と第２状態とを有し；
該第１状態では、該カスコード・トランジスタ対が第１導電状態にされ；
該第２状態では、該カスコード・トランジスタ対が第２導電状態にされ；
該カスコード・トランジスタ対の各々の該第２導電状態は該カスコード・トランジスタ対の各々の該第１導電状態よりも実質的に少ないものであり；
更に、該交差結合トランジスタ対のドレイン端子間を結合するトランジスタ；
を備え；
該トランジスタは該交差結合トランジスタ対のドレイン端子間を、該イネーブルする信号が該イネーブルする信号の該第１状態にある場合に、電気的に結合させることを特徴とする電流センス増幅器。
（付記２２）更に、該第１と第２のセンス端子間を結合するトランジスタを備えて、該センス端子を、該イネーブルする信号が該イネーブルする信号の第１状態にある場合に、お互いに結合させることを特徴とする付記２１記載の電流センス増幅器。
（付記２３）該第１インピーダンス素子が該第１センス入力の電圧を一定の電圧値に、許容値の範囲内で、維持し、該第２インピーダンス素子が該第２センス入力の電圧を一定の電圧値に、許容値の範囲内で、維持し、前記許容値は該供給電圧の振幅の２５％であることを特徴とする付記２１記載の電流センス増幅器。
（付記２４）該第１インピーダンス素子が該第１センス入力の電圧を一定の電圧値に、許容値の範囲内で、維持し、該第２インピーダンス素子が該第２センス入力の電圧を一定の電圧値に、許容値の範囲内で、維持し、前記許容値は該供給電圧の振幅の１５％であることを特徴とする付記２１記載の電流センス増幅器。
（付記２５）該一定電圧源が該第１と第２の供給線のうちの１つを備えることを特徴とする付記２１記載の電流センス増幅器。
（付記２６）更に、該差動電流発生回路の出力に結合される電流駆動電圧ラッチを備え、該電圧ラッチは該差動電流発生回路の該出力での電流における差異に対する出力電圧を発生させることを特徴とする付記２１記載の電流センス増幅器。
（付記２７）該電流駆動電圧ラッチは交差結合トランジスタ対を備え、各交差結合トランジスタは該交差結合トランジスタのソース端子が第２一定電圧源に結合され、該交差結合トランジスタのドレイン端子が該差動電流発生回路の各々に結合され、該交差結合トランジスタのドレイン端子が更に、他方の交差結合トランジスタのゲート端子に結合されることを特徴とする付記２６記載の電流センス増幅器。
（付記２８）第１供給線と第２供給線との間で備えられる供給電圧によって給電される対象であり：
電流を受信する第１センス入力；
電流を受信する第２センス入力；
該第１センス入力と第１一定電圧源との間で結合される第１インピーダンス素子；
該第２センス入力と該一定電圧源との間で結合される第２インピーダンス素子；及び
２つの入力を有する差動電流発生回路；
を備え；
該２つの入力は該第１と第２のセンス入力と２つの出力とのうちの当該のものに結合され；
該出力の入力インピーダンスは該入力の入力インピーダンスよりも大きいものであり；
該差動電流発生回路は該差動電流発生回路の出力で差動電流を該差動電流発生回路の入力で生じる電流における差異の関数として発生させ；
更に、該差動電流発生回路の該出力に結合される電流駆動電圧ラッチ；
を備え；
該電圧ラッチが該差動電流発生回路の該出力での電流における差異に対する出力電圧を発生させることを特徴とする電流センス増幅器。
（付記２９）該電流駆動電圧ラッチが交差結合トランジスタ対を備え、各交差結合トランジスタは該交差結合トランジスタの端子が第２一定電圧源に結合され、該交差結合トランジスタのドレイン端子が該差動電流発生回路の各々の出力に結合され、該交差結合トランジスタのドレイン端子が更に、他方の交差結合トランジスタのゲート端子に結合されることを特徴とする付記２８記載の電流センス増幅器。
（付記３０）該第１一定電圧源が該第１と第２の供給線の一方を備え、該第２一定電圧源が、該第１と第２の供給線の他方を備えることを特徴とする付記２９記載の電流センス増幅器。
（付記３１）更に、第１リセット・トランジスタを有し、該第１リセット・トランジスタは該第１リセット・トランジスタのソース端子とドレイン端子とが、該交差結合トランジスタの一方のソース端子とドレイン端子とに結合され、更に、第２リセット・トランジスタを有し、該第２リセット・トランジスタは該第２リセット・トランジスタのソース端子とドレイン端子とが、該交差結合トランジスタの他方のソース端子とドレイン端子とに結合され、該リセット・トランジスタは該交差結合トランジスタのドレイン端子とソース端子との間の電圧を、該リセット・トランジスタのゲート端子に印加される信号に応じて、リセットすることを特徴とする付記２９記載の電流センス増幅器。
（付記３２）更に、該交差結合トランジスタのドレイン端子間で結合される等化トランジスタを備え、該等化トランジスタは該交差結合トランジスタのドレイン端子の電圧を、該等化トランジスタのゲート端子に印加される信号に応じて、等化させることを特徴とする付記２９記載の電流センス増幅器。
（付記３３）該第１インピーダンス素子が該第１センス入力の電圧を一定の電圧値に、許容値の範囲内で、維持し、該第２インピーダンス素子が該第２センス入力の電圧を一定の電圧値に、許容値の範囲内で、維持し、前記許容値は該供給電圧の振幅の２５％であることを特徴とする付記２８記載の電流センス増幅器。
（付記３４）該第１インピーダンス素子が該第１センス入力の電圧を一定の電圧値に、許容値の範囲内で、維持し、該第２インピーダンス素子が該第２センス入力の電圧を一定の電圧値に、許容値の範囲内で、維持し、前記許容値は該供給電圧の振幅の１５％であることを特徴とする付記２８記載の電流センス増幅器。
（付記３５）該差動電流発生回路はイネーブル信号に応じて、該差動電流発生回路の出力で該電流を発生させ、該イネーブル信号は、該差動電流発生回路が応じるアクティブ状態と、該差動電流発生回路が応じるものでない非アクティブ状態とを有し、更に、該第１と第２のセンス端子間を結合するトランジスタを備えて、該センス端子をお互いに、該イネーブル信号が非アクティブ状態にある場合に、電気的に結合させることを特徴とする付記２８記載の電流センス増幅器。
（付記３６）第１供給線と第２供給線との間で備えられる供給電圧によって給電される対象であり；
電流を受信する第１センス入力；
電流を受信する第２センス入力；
アクティブ状態と非アクティブ状態とを有するイネーブル信号；
該第１センス入力と一定電圧源との間で結合される第１インピーダンス素子；
該第２センス入力と該一定電圧源との間で結合される第２インピーダンス素子；及び
２つの入力を有する差動電流発生回路；
を備え；
該２つの入力は該第１と第２のセンス入力と２つの出力とのうちの当該のものに結合され；
該出力の入力インピーダンスは該入力の入力インピーダンスよりも大きいものであり；
該差動電流発生回路は該差動電流発生回路の出力で差動電流を該差動電流発生回路の入力で生じる電流における差異の関数として発生させ；
該差動電流発生回路は該イネーブル信号に応じて、該差動電流発生回路の差動電流を、該イネーブル信号が該イネーブル信号の該アクティブ状態にある場合に、発生させ；
更に、該第１と第２のセンス端子間を結合するトランジスタ；
を備え；
該トランジスタは該センス端子を、該イネーブル信号が該イネーブル信号の該非アクティブ状態にある場合に、電気的に結合させることを特徴とする電流センス増幅器。
（付記３７）該一定電圧源は該第１と第２の供給線の１つを備えることを特徴とする付記３６記載の電流センス増幅器。
（付記３８）メモリに記憶されたデータを読み取り、該メモリは：
第１複数メモリ・セル；並びに
第２複数メモリ・セル；
を備え；
該メモリ・セル各々は読み取り選択入力と読み取り出力とを有し；
該メモリ・セル各々は、該メモリ・セルの読み取り出力で、該セルが記憶するデータ値を表す電流を、該メモリ・セルの該読み取り選択入力がアクティブ状態にされた場合に、発生させ；
該第１複数メモリ・セルのメモリ・セル各々は、該メモリ・セルの読み取り出力が第１ビット線に結合され、かつ、該メモリ・セルの読み取り出力で、最大振幅IM1以下の振幅を有する電流を発生させ；
該第２複数メモリ・セルのメモリ・セル各々は、該メモリ・セルの読み取り出力が第２ビット線に結合され、かつ、該メモリ・セルの読み取り出力で、最大振幅IM２以下の振幅を有する電流を発生させ；
更に、(a)該第１と第２の複数メモリ・セルのうちの一方におけるメモリ・セルを、信号を該メモリ・セルの読み取り選択入力に備えることによって、選択する工程；及び
(b)電流IR1を該第２ビット線に、該工程（a）が該第１複数メモリ・セルのうちのメモリ・セルを選択する場合に、結合させる工程；
を備え；
該電流IR1の振幅は0.7・IM1以下のものであり；
更に、(c)電流IR2を該第１ビット線に、該工程（a）が該第２複数メモリ・セルのうちのメモリ・セルを選択する場合に、結合させる工程；
を備え；
該電流IR2の振幅は0.7・IM2以下のものであり；
更に、(d)該第１ビット線上の前記電流と該第２のビット線上の前記電流とにおける差異を電流センス増幅器によって検出する工程；
を備えることを特徴とする方法。
（付記３９）該第１複数メモリ・セルの各メモリ・セルは、実質的にIM1の振幅を有する電流を発生させて第１データ状態を表し、実質的にゼロの振幅の電流を発生させて第２データ状態を表し、電流IR1の振幅が約0.3・IM1と約0.6・IM1との間に及ぶことを特徴とする付記３８記載の方法。
（付記４０）該第２複数メモリ・セルの各メモリ・セルは、実質的にIM2の振幅を有する電流を発生させて第１データ状態を表し、実質的にゼロの振幅の電流を発生させて第２データ状態を表し、電流IR2の振幅が約0.3・IM2と約0.6・IM2との間に及ぶことを特徴とする付記３９記載の方法。
本出願の第１発明群による例示的メモリを表す概略図である。 本出願の第１発明群による図１に表す例示的メモリの列に沿ったビット線構造を表す概略図である。 本発明の第１発明群による第１例示的メモリ・セルを表す概略図である。 本発明の第１発明群による第２例示的メモリ・セルを表す概略図である。 本発明の第１発明群による例示的基準電流回路を表す概略図である。 本発明の第２発明群による例示的電流センス増幅器を表す概略図である。 本発明の第２発明群による別の例示的電流センス増幅器を表す概略図である。
符号の説明
１００ メモリ
１０２ 上部アレイ
１０４ 下部アレイ
１１０ 読み取り制御/復号器
１１５ 読み取りポート
２００ センス増幅器
２００＊ センス増幅器（デュアル・バージョン）
２１０ インピーダンス素子対
２１０＊ インピーダンス素子対（デュアル・バージョン）
２２０ 差動電流発生回路
２２０＊ 差動電流発生回路（デュアル・バージョン）
２３０ 電流駆動電圧ラッチ
２３０＊ 電流駆動電圧ラッチ（デュアル・バージョン）
CU00-CUk3 上部アレイのメモリ・セル
CL00-CLk3 下部アレイのメモリ・セル
SA0-SA3 電流センス増幅器
RCU0-RCU３ 基準電流回路
RCL0-RCL３ 基準電流回路
RW0U-RWkU 読み取りワード線
RW0L-RWkL 読み取りワード線
WW0u-WW3u 書き込みワード線
WW0L-WW3L 書き込みワード線
RB0U-RB3U 読み取りビット線
RB0L-RB3L 読み取りビット線
WB0u-WB3u 書き込みビット線
WB0L-WB3L 書き込みビット線
AN アドレス線、アドレス・ビット
AK 選択ビット
bit データ値状態
Inv1 インバータ
Inv2 インバータ
Inv3 インバータ
Inv10 インバータ
Inv11 インバータ
Inv12 インバータ
M1 トランジスタ
M2 トランジスタ
M3 トランジスタ
M4 トランジスタ
M4‘ トランジスタ
M4 ＊ トランジスタ
M4‘＊ トランジスタ
M5 トランジスタ
M5‘ トランジスタ
M5 ＊ トランジスタ
M5‘＊ トランジスタ
MP1 PMOSトランジスタ
MP2 PMOSトランジスタ
MP3 PMOSトランジスタ
MP4 PMOSトランジスタ
MP5 PMOSトランジスタ
MP6 PMOSトランジスタ
MP7 PMOSトランジスタ
MP8 PMOSトランジスタ
MP1 ＊ PMOSトランジスタ
MP2 ＊ PMOSトランジスタ
MP3 ＊ PMOSトランジスタ
MP4 ＊ PMOSトランジスタ
MP5 ＊ PMOSトランジスタ
MN1 NMOSトランジスタ
MN2 NMOSトランジスタ
MN3 NMOSトランジスタ
MN4 NMOSトランジスタ
MN5 NMOSトランジスタ
MN1 ＊ NMOSトランジスタ
MN2 ＊ NMOSトランジスタ
MN3 ＊ NMOSトランジスタ
MN4 ＊ NMOSトランジスタ
MN5 ＊ NMOSトランジスタ
MN6 ＊ NMOSトランジスタ
MN7 ＊ NMOSトランジスタ
MN8 ＊ NMOSトランジスタ
N1 ノード
N1 ＊ ノード
N2 ノード
N2 ＊ ノード
In データ入力
In１ 入力
In２ 入力
EN イネーブル入力
Rs 読み取り選択入力
Ws 書き込み選択入力
Ro データ出力
Out 出力
CSM 制御信号
IM 振幅
IR 振幅
W チャネル幅
WS チャネル幅
WMIN 最小チャネル幅
L チャネル長
LS チャネル長
LMIN 最小チャネル長
Vds 電圧
Vdd 供給電圧
Vss 電圧
Vthp1 閾値電圧
Vthp2 閾値電圧
Vgs 電圧
Vth 閾値電圧
IN,LEAK 漏れ電流
IP,LEAK 漏れ電流
Io 初期電流

Claims (2)

  1. メモリ・デバイスであって：
    第１複数メモリ・セル；
    を備え；
    該メモリ・セル各々は読み取り選択入力と読み取り出力とを有し；
    該メモリ・セル各々は、該メモリ・セルの読み取り出力で、該セルが記憶するデータ値を表す電流を、該メモリ・セルの該読み取り選択入力がアクティブ状態にされた場合に、発生させ；
    該電流は最大振幅IM1以下であり；
    更に、第２複数メモリ・セル；
    を備え；
    該メモリ・セル各々は読み取り選択入力と読み取り出力とを有し；
    該メモリ・セル各々は、該メモリ・セルの読み取り出力で、該セルが記憶するデータ値を表す電流を、該メモリ・セルの該読み取り選択入力がアクティブ状態にされた場合に、発生させ；
    該電流は最大振幅IM2以下であり；
    更に、該第１複数メモリ・セルの読み取り出力に結合される第１ビット線；
    該第２複数メモリ・セルの読み取り出力に結合される第２ビット線；及び
    イネーブル入力と出力とを有する第１基準電流回路；
    を備え；
    該出力は該第２ビット線に結合され；
    該第１基準電流回路は該第１基準電流回路の出力で第１基準電流IR1を、該第１基準電流回路のイネーブル入力がアクティブ状態にされた場合に、発生させ；
    該第１基準電流IR1はIM1未満の振幅を有し；
    更に、イネーブル入力と出力とを有する第２基準電流回路；
    を備え；
    該出力は該第１ビット線に結合され；
    該第２基準電流回路は該第２基準電流回路の出力で第２基準電流IR２を、該第２基準電流回路の入力がアクティブ状態にされた場合に、発生させ；
    該第２基準電流IR2はIM2未満の振幅を有し；
    更に、電流センス増幅器；
    を備え；
    該電流センス増幅器は、該第１ビット線に結合される第１入力、該第２ビット線に結合される第２入力、並びに差動電流センス増幅器の該第１入力と該第２入力とで生じる電流における差異を表す信号を発生させる出力を有し、
    該第１複数メモリ・セルの各メモリ・セルは実質的にI M1 の振幅を有する電流を発生させて第１データ状態を表し、実質的にゼロの振幅の電流を発生させて第２データ状態を表し、該第２複数メモリ・セルの各メモリ・セルは実質的にゼロの振幅の電流を発生させて該第１データ状態を表し、実質的にI M2 の振幅を有する電流を発生させて該第２データ状態を表す、
    ことを特徴とするメモリ・デバイス。
  2. メモリに記憶されたデータを読み取る方法であって、該メモリは：
    第１複数メモリ・セル；並びに
    第２複数メモリ・セル；
    を備え；
    該メモリ・セル各々は読み取り選択入力と読み取り出力とを有し；
    該メモリ・セル各々は、該メモリ・セルの読み取り出力で、該セルが記憶するデータ値を表す電流を、該メモリ・セルの該読み取り選択入力がアクティブ状態にされた場合に、発生させ；
    該第１複数メモリ・セルのメモリ・セル各々は、該メモリ・セルの読み取り出力が第１ビット線に結合され、かつ、該メモリ・セルの読み取り出力で、最大振幅IM1以下の振幅を有する電流を発生させ；
    該第２複数メモリ・セルのメモリ・セル各々は、該メモリ・セルの読み取り出力が第２ビット線に結合され、かつ、該メモリ・セルの読み取り出力で、最大振幅IM２以下の振幅を有する電流を発生させ；
    更に、(a)該第１と第２の複数メモリ・セルのうちの一方におけるメモリ・セルを、信号を該メモリ・セルの読み取り選択入力に備えることによって、選択する工程；及び
    (b)電流IR1を該第２ビット線に、該工程（a）が該第１複数メモリ・セルのうちのメモリ・セルを選択する場合に、結合させる工程；
    を備え；
    該電流IR1の振幅は0.7・IM1以下のものであり；
    更に、(c)電流IR2を該第１ビット線に、該工程（a）が該第２複数メモリ・セルのうちのメモリ・セルを選択する場合に、結合させる工程；
    を備え；
    該電流IR2の振幅は0.7・IM2以下のものであり；
    更に、(d)該第１ビット線上の前記電流と該第２のビット線上の前記電流とにおける差異を電流センス増幅器によって検出する工程；
    を備え、
    該第１複数メモリ・セルの各メモリ・セルは実質的にI M1 の振幅を有する電流を発生させて第１データ状態を表し、実質的にゼロの振幅の電流を発生させて第２データ状態を表し、該第２複数メモリ・セルの各メモリ・セルは実質的にゼロの振幅の電流を発生させて該第１データ状態を表し、実質的にI M2 の振幅を有する電流を発生させて該第２データ状態を表す、
    ことを特徴とする方法。
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7161442B2 (en) * 2003-01-06 2007-01-09 United Microelectronics Corp. Latch system comprising an action module to increase negative resistance
US20060250162A1 (en) * 2005-04-18 2006-11-09 Samsung Electronics Co., Ltd. Signal amplification circuit for high-speed operation and semiconductor memory device having the same
US7359275B1 (en) * 2005-09-08 2008-04-15 Integrated Device Technology, Inc. Reduced size dual-port SRAM cell
JP4285511B2 (ja) * 2006-07-27 2009-06-24 ソニー株式会社 半導体メモリデバイス
JP2008176910A (ja) * 2006-12-21 2008-07-31 Matsushita Electric Ind Co Ltd 半導体記憶装置
US7839697B2 (en) * 2006-12-21 2010-11-23 Panasonic Corporation Semiconductor memory device
US7426127B2 (en) * 2006-12-21 2008-09-16 Intel Corporation Full-rail, dual-supply global bitline accelerator CAM circuit
US20080285367A1 (en) * 2007-05-18 2008-11-20 Chang Ho Jung Method and apparatus for reducing leakage current in memory arrays
EP2308049B1 (en) * 2008-07-28 2012-05-09 Nxp B.V. Current sense amplifier with feedback loop
US9460777B2 (en) 2013-08-02 2016-10-04 Qualcomm Incorporated SRAM read buffer with reduced sensing delay and improved sensing margin
TWI537975B (zh) * 2014-11-27 2016-06-11 常憶科技股份有限公司 自我時序差動放大器
US9911471B1 (en) * 2017-02-14 2018-03-06 Micron Technology, Inc. Input buffer circuit
US10630293B2 (en) * 2017-03-31 2020-04-21 Adanced Micro Devices, Inc. High speed transmitter
US10861564B2 (en) * 2018-10-17 2020-12-08 Winbond Electronics Corp. Memory circuit and data bit status detector thereof
US10862496B1 (en) * 2019-07-30 2020-12-08 Xilinx, Inc. High-speed successive-approximation-register (SAR) analog-to-digital converter (ADC) control logic circuit
US10978148B1 (en) * 2020-02-07 2021-04-13 Taiwan Semiconductor Manufacturing Company Limited Hybrid sensing scheme compensating for cell resistance instability

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6173300A (ja) * 1984-09-17 1986-04-15 Toshiba Corp 半導体記憶装置
JPH07211081A (ja) * 1994-01-06 1995-08-11 Mitsubishi Electric Corp 半導体記憶装置
JPH08180697A (ja) * 1994-09-16 1996-07-12 Texas Instr Inc <Ti> センス増幅器用の基準電流を供給する基準回路及び方法
JPH09320276A (ja) * 1996-05-24 1997-12-12 Oki Electric Ind Co Ltd センスアンプ回路
JPH10340584A (ja) * 1997-06-09 1998-12-22 Nec Corp 半導体記憶装置
KR100355222B1 (ko) * 1998-12-28 2003-02-19 삼성전자 주식회사 빠른감지속도와높은전원전압마진을갖는전류감지증폭기
JP2001084784A (ja) * 1999-09-08 2001-03-30 Toshiba Corp 半導体記憶装置
JP3596808B2 (ja) * 2000-08-10 2004-12-02 沖電気工業株式会社 不揮発性半導体記憶装置
US6473349B1 (en) * 2001-11-29 2002-10-29 Motorola, Inc. Cascode sense AMP and column select circuit and method of operation
JP3878573B2 (ja) * 2003-04-16 2007-02-07 株式会社東芝 不揮発性半導体記憶装置

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