JP2001084784A

JP2001084784A - 半導体記憶装置

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Publication number: JP2001084784A
Application number: JP25467499A
Authority: JP
Inventors: Toru Tanzawa; 徹丹沢; Tadayuki Taura; 忠行田浦; Shigeru Atsumi; 滋渥美
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1999-09-08
Filing date: 1999-09-08
Publication date: 2001-03-30

Abstract

(57)【要約】【課題】センス速度向上を図り、出力バッファの貫通
電流抑制条件とハイインピーダンスノイズ低減の条件を
独立に最適化できる半導体記憶装置を提供する。【解決手段】メモリセルアレイ１１、アドレスの遷移
を検知してアドレス遷移検知信号を発生するアドレス遷
移検知回路１６、アドレスにより選択されてメモリセル
アレイ１１のデータを読み出す読み出し回路２０、読み
出されたデータを出力する出力バッファ１８、出力バッ
ファ１８その他のタイミング制御を行う制御回路１７を
有し、制御回路１７は、アドレス遷移検知信号が発生さ
れてから読み出し回路２０が活性状態にある時間を経過
してＬになるパルス信号を発生し、出力イネーブル信号
がＬにあり且つ、前記パルス信号がＬになってから出力
イネーブル信号がＨになるまでの間出力バッファ１８を
活性状態にする内部出力イネーブル信号ＯＥＳ，ＯＥＳ
Ｂを発生する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に係り、特にその出力バッファ制御の改良に関する。

【０００２】

【従来の技術】図１０は、従来のＥＥＰＲＯＭ等の半導
体記憶装置における出力バッファ１とこの出力バッファ
１を制御するバッファ制御回路２の構成を示している。
バッファ制御回路２は、チップイネーブル信号／ＣＥと
出力イネーブル信号／ＯＥが共にＬになったことをＮＯ
ＲゲートＧ１により検知して内部イネーブル信号ＯＥＢ
を出力する。この内部イネーブル信号ＯＥＢに基づいて
相補的な出力バッファ制御信号ＯＥＳ，ＯＥＳＢを出力
する。

【０００３】出力バッファ１は、メモリセルからの反転
データＤＡＴＡＢと一方の制御信号ＯＥＳＢが入るＮＯ
ＲゲートＧ２と、同じく反転データＤＡＤＡＢと他方の
制御信号ＯＥＳが入るＮＡＮＤゲートＧ３と、これらの
ゲート出力が入るインバータＩ１、Ｉ２と、これらのイ
ンバータＩ１，Ｉ２の出力により制御される出力段ＰＭ
ＯＳトランジスタＱＰ３及びＮＭＯＳトランジスタＱＮ
３とから構成される。

【０００４】出力バッファ１は、内部イネーブル信号Ｏ
ＥＢがＬのとき、ＮＯＲゲートＧ２及びＮＡＮＤゲート
Ｇ３が活性となり、データＤＡＴＡＢのＬ，Ｈに応じ
て、インバータＩ１，Ｉ２のいずれか一方がＨ出力、他
方がＬ出力となり、出力端子ＤＱにデータが出力され
る。内部イネーブル信号ＯＥＢがＨのときは、ＮＯＲゲ
ートＧ２の出力はＬ、ＮＡＮＤゲートＧ３の出力はＨに
保持され、従って出力段ＰＭＯＳトランジスタＱＰ３、
ＮＭＯＳトランジスタＱＮ３共にオフであり、出力バッ
ファ１は高出力インピーダンス状態になる。

【０００５】

【発明が解決しようとする課題】上述した従来の出力バ
ッファ１において、メモリセルデータを読み出すセンス
アンプが動作中に内部イネーブル信号ＯＥＢがＬになる
と、出力バッファ１の動作に基づいて電源線にノイズが
発生する。この電源線ノイズは、センスアンプの誤動作
の原因となり、データ反転が生じることが知られている
（例えば、ＩＥＥＥＪｏｕｒｎａｌｏｆＳｏｌｉ
ｄ−ＳｔａｔｅＣｉｒｃｕｉｔｓ，ｖｏｌ．２５，Ｎ
Ｏ．１，ｐｐ．７２−７７，Ｆｅｂ．１９９０参照）。

【０００６】データは、センスアンプ動作後にしか確定
しないので、センスアンプ動作中に正しいデータの出力
を保証することはできない。にも拘わらず、従来は外部
から供給される出力イネーブル信号／ＯＥがほぼ時間を
おかず出力バッファ制御に用いられていたため、センス
アンプを正常動作させるためにセンスアンプの応答を遅
らせることが行われていた。即ち、センスアンプの感度
を意図的に低くすることにより、ノイズ耐性を持たせて
いた。しかしこれはデータセンス速度の低下につなが
る。

【０００７】また図１０に示す出力バッファ１の構成に
おいて、電源線ノイズを抑えるためには、出力段トラン
ジスタＱＰ３，ＱＮ３の貫通電流をなくすように、これ
らのトランジスタを制御することが必要である。いま、
出力端子ＤＱがＨからＬに変化する場合を考えると、ト
ランジスタＱＰ３がオフになった後に、トランジスタＱ
Ｎ３がオンになるようにする。この順番を維持するため
には、インバータＩ１，Ｉ２に着目して、ＰＭＯＳトラ
ンジスタＱＰ１はＰＭＯＳトランジスタＱＰ２に比べて
十分大きい駆動能力を持つように設定させる。逆の出力
遷移を考えると、同様の理由で、ＮＭＯＳトランジスタ
ＱＮ２はＱＮ１に比べて大きな駆動能力を持つように設
定される。

【０００８】一方、インバータＩ１のＰＭＯＳトランジ
スタＱＰ１及びインバータＩ２のＮＭＯＳトランジスタ
ＱＮ２の駆動能力の上限は、データ出力中に出力バッフ
ァ１を非活性にしようとするときに、最終出力段を急激
にオフさせないようにする条件により決まる。最終出力
段を急激にオフ（高出力インピーダンス状態）にする
と、大きいノイズ（ハイインピーダンスノイズ）が電源
線に乗り、同じ電源線を共有する他の回路の誤動作の原
因となるからである。即ちこのハイインピーダンスノイ
ズをどこまで許容できるかにより、トランジスタＱＰ
１，ＱＮ２の駆動能力が決まる。逆に言えば、トランジ
スタＱＰ１，ＱＮ２のサイズが決まると、これによりハ
イインピーダンスノイズが決まってしまう。

【０００９】以上のように、従来の半導体記憶装置の出
力バッファ制御においては、第１に、出力イネーブル信
号により直ちに出力バッファ制御を行っていたため、セ
ンスアンプを正常動作させるためにセンスアンプの応答
を遅らせる必要があり、このためセンス速度の低下があ
った。第２に、出力バッファ最終段で貫通電流を流さな
い条件と、非活性化時にハイインピーダンスノイズを抑
える条件とで最終段の前段インバータのトランジスタサ
イズを決めており、両条件の最適化ができなかった。

【００１０】この発明は、上記した点に鑑みなされたも
ので、センス速度向上を可能とし、また出力バッファの
貫通電流抑制条件とハイインピーダンスノイズ低減の条
件を独立に最適化することができるようにした半導体記
憶装置を提供することを目的としている。

【００１１】

【課題を解決するための手段】この発明に係る半導体記
憶装置は、メモリセルアレイと、アドレスの遷移を検知
してアドレス遷移検知信号を発生するアドレス遷移検知
回路と、前記アドレスにより選択されて前記メモリセル
アレイのデータを読み出す読み出し回路と、この読み出
し回路により読み出されたデータを出力する出力バッフ
ァと、前記アドレス遷移検知信号が発生されてから所定
の時間を経過して第１論理になるパルス信号を発生する
パルス信号発生回路と、出力イネーブル信号が第１論理
にあり且つ、前記パルス信号が第１論理になってから前
記出力イネーブル信号が第２論理になるまでの間前記出
力バッファを活性状態にする内部出力イネーブル信号を
発生する出力バッファ制御回路と、を備えたことを特徴
とする。

【００１２】この発明によると、出力イネーブル信号を
直ちに出力バッファ制御に用いず、所定の時間たとえ
ば、センスアンプを含む読み出し回路が活性状態にある
期間を経過して出力バッファを活性状態にするという出
力バッファ制御を行う。これにより、出力バッファの動
作に伴う電源ノイズの影響を避けるためにセンスアンプ
の応答性を低くする必要がなく、センス速度の向上が図
られる。

【００１３】この発明に係る半導体記憶装置は、メモリ
セルアレイと、アドレスの遷移を検知してアドレス遷移
検知信号を発生するアドレス遷移検知回路と、前記アド
レスにより選択されて前記メモリセルアレイのデータを
読み出す読み出し回路と、この読み出し回路により読み
出されたデータを出力する出力バッファと、内部出力イ
ネーブル信号を発生する出力バッファ制御回路とを備
え、前記出力バッファは、ドレインが共通に出力端子に
接続され、ソースにそれぞれ電源電位及び接地電位が供
給されるＰＭＯＳトランジスタ及びＮＭＯＳトランジス
タを有する出力段と、前記出力バッファ制御回路から発
生される内部出力イネーブル信号と前記読み出し回路か
ら得られるデータの論理により前記出力段のＰＭＯＳト
ランジスタを駆動する第１のＣＭＯＳドライバと、前記
出力バッファ制御回路から発生される内部出力イネーブ
ル信号と前記読み出し回路から得られるデータの論理に
より前記出力段のＮＭＯＳトランジスタを駆動する第２
のＣＭＯＳドライバと、前記出力段のＰＭＯＳトランジ
スタのゲートと電源端子の間及びＮＭＯＳトランジスタ
のゲートと接地端子の間にそれぞれ、前記出力バッファ
制御回路から発生される内部出力イネーブル信号により
制御されて前記出力段を非活性化時に高出力インピーダ
ンス状態にするための活性化制御トランジスタとを有す
ることを特徴とする。

【００１４】この発明による出力バッファ構成を用いる
ことにより、出力段での貫通電流を抑制することが可能
になる。また、活性化制御トランジスタを出力段制御の
ドライバとは別に設けることにより、出力段での貫通電
流抑制の条件と、出力段を高出力インピーダンス状態に
設定する際のノイズ低減の条件とをそれぞれ独立に最適
設定することが可能になる。この発明において、好まし
くは、前記第１のＣＭＯＳドライバは、接地側の電流が
制限され、前記第２のＣＭＯＳドライバは電源側の電流
が制限されているものとする。

【００１５】

【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態を説明する。図１は、この発明の実施の形
態による半導体メモリのブロック構成を示す。メモリセ
ルアレイ１１は、メモリセルがマトリクス配列されて構
成される。メモリセルアレイ１１のメモリセル形式は、
いかなるものでもよい。図３にそのメモリセル形式の例
を挙げる。図３（ａ）は、ＥＥＰＲＯＭセルである。図
３（ｂ）は、ＲＯＭセルである。図３（ｃ）は、ＤＲＡ
Ｍセルである。図３（ｄ）は、強誘電体キャパシタを用
いたＦＲＡＭセルである。図３（ｅ）は、ＳＲＡＭセル
である。メモリセル形式によって、動作モードは、デー
タの読み出しのみの場合と、データの書き込みと読み出
しが行われる場合があるが、この発明はデータ読み出し
に用いられる出力バッファに着目している。従って以下
においても、データ読み出し系統のみを説明する。

【００１６】メモリセルアレイ１１のメモリセル選択を
行うアドレスＡｄｄ（Ａ０，Ａ１，…，Ａｎ）は、アド
レスバッファ１５に入力される。制御信号であるチップ
イネーブル信号／ＣＥ及び出力イネーブル信号／ＯＥ
は、制御回路１７に入力される。アドレスバッファ１５
により取り込まれた内部アドレス信号Ａ０Ｓ〜ＡｎＳの
うちロウアドレス信号は、ロウデコーダ１２に送られ、
デコードされてメモリセルアレイ１１のワード線選択が
なされる。内部アドレス信号Ａ０Ｓ〜ＡｎＳは、アドレ
ス遷移検知回路１６に入力され、アドレス遷移検知が行
われる。アドレス遷移検知回路１６から出力されるアド
レス遷移検知信号ＡＴＤは制御回路１７に送られる。

【００１７】内部アドレスＡ０Ｓ〜ＡｎＳのうちカラム
アドレスは、カラムデコーダ１３に送られてデコードさ
れる。カラムゲート１４は、カラムデコーダ１３の出力
により制御され、これによりビット線が選択される。カ
ラムゲート１４により選択されたビット線データは、セ
ンスアンプ１９に送られ、増幅されて出力バッファ１８
に送られる。ロウデコーダ１２、カラムデコーダ１３、
カラムゲート１４及びセンスアンプ１９の部分がメモリ
セルアレイ１１のビット線データ読み出しを行う読み出
し回路２０を構成している。

【００１８】制御回路１７においては、チップイネーブ
ル信号／ＣＥ及び出力イネーブル信号／ＯＥに基づいて
ロウデコーダ１２及びカラムデコーダ１３の活性化信号
が作られる。制御回路１７においてはまた、チップイネ
ーブル信号／ＣＥ、出力イネーブル信号／ＯＥ及びアド
レス遷移検知信号ＡＴＤに基づいて相補的な内部出力イ
ネーブル信号ＯＥＳ，ＯＥＳＢが作られ、更にアドレス
遷移検知信号ＡＴＤに基づいて制御信号ＰＣＨ，ＮＣＨ
が作られる。出力バッファ１８は、これらの内部イネー
ブル信号ＯＥＳ，ＯＥＳＢ及び制御信号ＰＣＨ，ＮＣＨ
により制御されて、貫通電流抑制やハイインピーダンス
ノイズ抑制の制御がなされる。

【００１９】図２は、ＥＥＰＲＯＭの場合のメモリセル
アレイ１１、カラムゲート１４及びセンスアンプ１９の
要部構成を示している。ワード線ＷＬとビット線ＢＬに
より選択されるメモリセルＭＣのデータはカラムゲート
１４を介してデータ線ＤＬに接続される。センスアンプ
１９は、データ線ＤＬと、参照セルＲＭＣのデータを読
み出す参照データ線ＲＤＬの電流引き込みの差を検知す
る差動回路である。即ちデータ線ＤＬと参照データ線Ｒ
ＤＬはそれぞれクランプ用ＮＭＯＳトランジスタＱＮ２
１，ＱＮ４を介し、電流源負荷であるＰＭＯＳトランジ
スタＱＰ２１，ＱＰ２４を介して電源に接続される。

【００２０】ＰＭＯＳトランジスタＱＰ２２，ＱＰ２３
は、ＰＭＯＳトランジスタＱＰ２１，ＱＰ２４と共にカ
レントミラー回路を構成する。これらのＰＭＯＳトラン
ジスタＱＰ２２，ＱＰ２３と、これに接続されてカレン
トミラー回路を構成するＮＭＯＳトランジスタＱＮ２
２，ＱＮ２３の部分が差動増幅回路２１である。ＮＭＯ
ＳトランジスタＱＮ２２，ＱＮ２３の共通ソースは活性
化ＮＭＯＳトランジスタＱＮ２５を介してＶｓｓに接続
されている。

【００２１】ＮＭＯＳトランジスタＱＮ２１，ＱＮ２４
のゲートはそれぞれデータ線ＤＬ，参照データ線ＲＤＬ
により負帰還制御される。この負帰還制御のためのＮＯ
ＲゲートＧ２１，Ｇ２２はセンスアンプ活性化信号ＳＡ
ＥＮにより活性化される。差動増幅回路２１の出力は、
センスアンプ活性化信号ＳＡＥＮにより制御されるクロ
ックトインバータを介してラッチ２２に取り込まれ、反
転データＤＡＴＡＢとして出力されるようになってい
る。

【００２２】図４は、出力バッファ１８の具体的な構成
を示している。ＮＯＲゲートＧ３１とＮＡＮＤゲートＧ
３２には、センスアンプ１９から送られるデータＤＡＴ
ＡＢ（センス出力ＳＡＯＵＴ）と共に、制御回路１７か
らの相補的な内部出力イネーブル信号ＯＥＳＢ，ＯＥＳ
が入る。即ち、内部出力イネーブル信号ＯＥＳがＬ（従
って、ＯＥＳＢがＬ）のとき、ＮＯＲゲートＧ３１及び
ＮＡＮＤゲートＧ３２が活性化され、これにより出力バ
ッファ１８が活性化される。

【００２３】ＮＯＲゲートＧ３１の出力ノードＮ１及び
ＮＡＮＤゲートＧ３２の出力ノードＮ２により制御され
る出力段回路は、電源Ｖｃｃと出力端子ＤＱの間に接続
されたＰＭＯＳトランジスタＱＰ１３と、接地Ｖｓｓと
出力端子ＤＱの間に接続されたＮＭＯＳトランジスタＱ
Ｎ１３とから構成される。また、出力ノードＮ１，Ｎ２
の状態に応じて出力段ＰＭＯＳトランジスタＱＰ１３及
びＮＭＯＳトランジスタＱＮ１３のゲートノードＰＧ及
びＮＧを制御するために、ＣＭＯＳドライバＩ３１及び
Ｉ３２が設けられている。

【００２４】一方のＣＭＯＳドライバＩ３１は、出力ノ
ードＮ２，Ｎ１によりそれぞれ制御されるＰＭＯＳトラ
ンジスタＱＰ１１，ＮＭＯＳトランジスタＱＮ１４を含
む。ＮＭＯＳトランジスタＱＮ１４のソースと接地Ｖｓ
ｓの間には、制御信号ＮＣＨにより制御されるＮＭＯＳ
トランジスタＱＮ１５が挿入されている。他方のＣＭＯ
ＳドライバＩ３２は、出力ノードＮ２，Ｎ１によりそれ
ぞれ制御されるＰＭＯＳトランジスタＱＰ１４，ＮＭＯ
ＳトランジスタＱＮ１１を含む。ＰＭＯＳトランジスタ
ＱＰ１４のソースと電源Ｖｃｃの間には、制御信号ＮＣ
Ｈと相補的な制御信号ＰＣＨにより制御されるＰＭＯＳ
トランジスタＱＰ１５が挿入されている。

【００２５】ＣＭＯＳドライバＩ３１のＮＭＯＳトラン
ジスタＱＮ１４，ＱＮ１５の部分は、出力段ＰＭＯＳト
ランジスタＱＰ１３をオン駆動するためのもので、その
駆動能力の電源依存性を小さいのとするために、制御信
号ＮＣＨには電源Ｖｃｃより低い中間電圧が用いられ
る。同様に、ＣＭＯＳドライバＩ３２のＰＭＯＳトラン
ジスタＱＰ１４，ＱＰ１５の部分は、出力段ＮＭＯＳト
ランジスタＱＮ１３をオン駆動するためのもので、その
駆動能力の電源依存性を小さいのとするために、制御信
号ＰＣＨには電源Ｖｃｃより低い中間電圧が用いられ
る。言い換えれば、ＣＭＯＳドライバＩ３１では、接地
Ｖｓｓ側の電流（放電電流）が電源Ｖｃｃ側の電流（充
電電流）に比べて制限されて、ＣＭＯＳドライバＩ３２
では逆に、電源側の電流が接地側の電流に比べて制限さ
れるようになっている。

【００２６】出力段ＰＭＯＳトランジスタＱＰ１３のゲ
ートノードＰＧと電源端子の間には、前段のドライバＩ
３１のＰＭＯＳトランジスタＱＰ１１とは別に、ＰＭＯ
ＳトランジスタＱＰ１２が設けられている。このＰＭＯ
ＳトランジスタＱＰ１２は、出力段を高出力インピーダ
ンスの非活性にするための活性化制御用であり、そのゲ
ートは内部イネーブル信号ＯＥＳにより制御される。出
力段ＮＭＯＳトランジスタＱＮ１３のゲートノードＮＧ
と接地端子の間にも同様に、ＮＭＯＳトランジスタＱＮ
１２が設けられている。このＮＭＯＳトランジスタＱＮ
１２も出力段を高出力インピーダンスの非活性にするた
めのもので、そのゲートは内部イネーブル信号ＯＥＳＢ
により制御される。

【００２７】図５は、制御回路１７のなかで出力バッフ
ァ１８を制御する出力バッファ制御回路１８０の構成を
示している。出力バッファ制御回路１８０は、制御信号
ＰＣＨ，ＮＣＨを発生する制御信号発生回路４１、チッ
プイネーブル信号／ＣＥと出力イネーブル信号／ＯＥに
より相補的な内部出力イネーブル信号ＯＥＳ，ＯＥＳＢ
を発生する内部出力イネーブル信号発生回路５１、及び
これらを制御するためのパルス信号ＡＣＴＩＶＥ，ＯＥ
ＤＩＳをアドレス遷移検知信号ＡＴＤに基づいて発生す
る第１のパルス信号発生回路６１と第２のパルス信号発
生回路６２を有する。パルス信号発生回路６１，６２に
より発生されるパルス信号ＡＣＴＩＶＥ，ＯＥＤＩＳは
いずれも、センスアンプ１４が動作中はＨを保つ信号で
ある。

【００２８】第１のパルス信号発生回路６１は、アドレ
ス遷移検知信号ＡＴＤが入る２段のインバータＩ６１，
Ｉ６２を基本とする。初段インバータＩ６１の出力ノー
ドとＰＭＯＳトランジスタＱＰ６１の間には抵抗Ｒ１が
挿入され、２段目インバータＩ６２の入力ノードと接地
端子の間にはキャパシタＣ１が設けられている。これら
の抵抗Ｒ１とキャパシタＣ１からなる時定数回路によ
り、アドレス遷移検知信号ＡＴＤがＬに変化するときに
一定の遅延をもってＬになるパルス信号ＡＣＴＩＶＥが
発生される。

【００２９】第２のパルス信号発生回路６２は同様に、
アドレス遷移検知信号ＡＴＤが入る２段のインバータＩ
６３，Ｉ６４を基本とする。初段インバータＩ６３の出
力ノードとＰＭＯＳトランジスタＱＰ６２の間には抵抗
Ｒ２が挿入され、２段目インバータＩ６４の入力ノード
と接地端子の間にはキャパシタＣ２が設けられている。
これらの抵抗Ｒ２とキャパシタＣ２からなる時定数回路
により、アドレス遷移検知信号ＡＴＤがＬに変化すると
きに一定の遅延をもってＬになるパルス信号ＯＥＤＩＳ
が発生される。

【００３０】ただしこの実施の形態において、第１のパ
ルス信号発生回路６１の抵抗Ｒ１とキャパシタＣ１から
なる時定数は、第２のパルス信号発生回路６２の抵抗Ｒ
２とキャパシタＣ２からなる時定数より大きいものとす
る。即ち、アドレス遷移検知信号ＡＴＤがＨからＬに変
化するとき、パルス信号ＡＣＴＩＶＥ，ＯＥＤＩＳはＨ
になり、一定時間経過してパルス信号ＯＥＤＩＳがＬに
なり、これに少し遅れてパルス信号ＡＣＴＩＶＥがＬに
なる。パルス信号ＯＥＤＩＳはセンスアンプ１９の動作
中はＨとなるように、そのＨの期間がパルス信号発生回
路６２により設定されている。

【００３１】制御信号発生回路４１は、活性化信号ＡＣ
ＴＩＶＥにより制御される活性化トランジスタであるＰ
ＭＯＳトランジスタＱＰ４１、ＮＭＯＳトランジスタＱ
Ｎ４３，ＱＮ４４を持つウィルソン型カレントミラー回
路である。ＮＭＯＳカレントミラーを構成するＮＭＯＳ
トランジスタＱＮ４１とＱＭ４４は、前者がほぼ０のし
きい値を持ち、後者が正のしきい値を持つ。ＰＭＯＳト
ランジスタＱＰ４３，ＱＰ４４は、ＮＭＯＳカレントミ
ラーと接続されてＰＭＯＳカレントミラーを構成する。
これらのカレントミラーの作用により、パルス信号ＡＣ
ＴＩＶＥに応じて中間電圧である制御信号ＰＣＨ，ＮＣ
Ｈが発生される。

【００３２】具体的に、パルス信号ＡＣＴＩＶＥ＝Ｌの
ときは、ＮＭＯＳトランジスタＱＮ４３がオン、ＮＭＯ
ＳトランジスタＱＮ４４がオフ、ＰＭＯＳトランジスタ
ＱＰ４１がオフであり、制御信号発生回路４１は非活性
に保たれる。このとき、制御信号ＰＣＨ，ＮＣＨは、Ｐ
ＣＨ＝Ｖｓｓ，ＮＣＨ＝Ｖｃｃである。パルス信号ＡＣ
ＴＩＶＥ＝Ｈになると、制御信号発生回路４１が活性化
され、制御信号ＰＣＨ，ＮＣＨが中間電圧となる。これ
により、出力バッファ１８では、ＣＭＯＳドライバＩ３
１のＮＭＯＳトランジスタ側（放電経路側）、ＣＭＯＳ
ドライバＩ３２ではＰＭＯＳトランジスタ側（充電経路
側）の駆動能力が制限された状態、言い換えれば電流が
絞られる状態になる。

【００３３】内部出力イネーブル信号発生回路５１で
は、チップイネーブル信号／ＣＥを２段のインバータＩ
５１，Ｉ５２を通して得られる信号ＣＥＢ（これは、ア
ドレスバッファ１５の取り込み信号として用いられる）
と出力イネーブル信号／ＯＥとがＮＯＲゲートＧ５１に
入る。ＮＯＲゲートＧ５１の出力はインバータＩ５３を
介して信号ＯＥＢとしてＮＯＲゲートＧ５２に入る。こ
のＮＯＲゲートＧ５２のもう一つの入力端には、パルス
信号発生回路６２からのパルス信号ＯＥＤＩＳが入る。
即ち、チップイネーブル信号／ＣＥと出力イネーブル信
号／ＯＥが共にＬになると、ＮＯＲゲートＧ５２の一つ
の入力がＬとなる。これにより、このＮＯＲゲートＧ５
２をパルス信号発生回路６２からの信号ＯＥＤＩＳが通
り、これがＮＯＲゲートＧ５３，Ｇ５４により構成され
たラッチ回路５１０にラッチされる。ラッチ出力は、一
つはそのまま、もう一つはインバータＩ５４で反転され
て取り出され、相補的な内部出力イネーブル信号ＯＥ
Ｓ，ＯＥＳＢとなる。

【００３４】図６は、アドレスバッファ１５とアドレス
遷移検知回路１６の構成を示している。アドレスバッフ
ァ１５は信号ＣＥＢにより活性化されるＮＯＲゲートに
より構成される。アドレス遷移検知回路１６は、各アド
レスについて、遅延回路ＤＬ１とＮＡＮＤゲートＧ６１
及びＮＯＲゲートＧ６２の組み合わせにより両エッジを
検出するエッジ検出回路により構成される。各エッジ検
出回路の出力はＮＯＲゲートＧ６４によりオア論理がと
られてアドレス遷移検知信号ＡＴＤが発生される。ＮＯ
ＲゲートＧ６４は、遅延回路ＤＬ２とＮＯＲゲートＧ６
５により信号ＣＥＢのエッジ検出を行って得られる信号
ＣＥＴＤにより活性化される。

【００３５】次に、この実施の形態でのデータ読み出し
時の出力バッファ動作及びその制御動作を、図７を用い
て説明する。図７では説明をわかりやすくするため、チ
ップイネーブル信号／ＣＥがＬになり（ｔ１）、これに
遅れて出力イネーブル信号／ＯＥがＬになる（ｔ３）場
合を示している。まず、チップイネーブル信号／ＣＥ＝
Ｌになり、アドレスＡｄｄが入力されると、図６のアド
レス遷移検出回路１６に示すように、チップイネーブル
信号／ＣＥの立ち下がりエッジで内部信号ＣＥＴＤが発
生され、これと各アドレスの遷移検知結果の合成である
アドレス遷移検知信号ＡＴＤが発生される。

【００３６】アドレス遷移検知信号ＡＴＤが立ち下がる
と（ｔ２）、図５に示す出力バッファ制御回路１８０に
おいて、パルス信号発生回路６１，６２がそれぞれ一定
時間Ｈになるパルス信号ＡＣＴＩＶＥ，ＣＥＤＩＳを発
生する。パルス信号ＡＣＴＩＶＥのＨの時間τ３は、パ
ルス信号ＣＥＤＩＳのＨの時間τ２より長い。これは前
述のようにパルス信号発生回路６１，６２の時定数回路
の設定による。図７では、アドレス遷移検知信号ＡＴＤ
に基づいて発生されるセンスアンプ活性化信号ＳＡＥＮ
も示している。このセンスアンプ活性化信号ＳＡＥＮの
発生回路は示していないが、図５におけるパルス信号発
生回路６１，６２と同様に構成され、その時定数はパル
ス信号発生回路６２と同じかそれより小さく設定され
る。これにより、センスアンプ活性化信号ＳＡＥＮは、
パルス信号ＣＥＤＩＳと同じかそれより短い時間τ３の
間Ｈになる。つまり、出力バッファ１８の活性化に用い
られるパルス信号ＣＥＤＩＳは、少なくともセンスアン
プ動作中はＨを保ち、その後Ｌになるように設定されて
いる。

【００３７】そして、パルス信号ＡＣＴＩＶＥがＨの
間、図７には示さなかったが出力バッファ１８の駆動能
力を制御する制御信号ＰＣＨ，ＮＣＨがそれぞれ中間電
圧になる。これにより、図４に示す出力バッファ１８に
おいて、出力段をドライブするドライバＩ３１，Ｉ３２
の駆動能力が、出力段トランジスタＱＰ１３，ＱＮ１３
での貫通電流を防止するように調整される。

【００３８】次に、出力イネーブル信号／ＯＥがＬにな
ると（ｔ３）、図５に示す内部イネーブル信号発生回路
５１において、信号ＯＥＢがＬになる。そして、センス
アンプ動作中はＨであるパルス信号ＣＥＤＩＳがＬにな
ると（ｔ５）、これが内部出力イネーブル信号発生回路
５１のラッチ５１０に取り込まれて、内部イネーブル信
号ＯＥＳ＝Ｈ，ＯＥＳＢ＝Ｌが発生される。これによ
り、図４に示す出力バッファ１８では、ＮＯＲゲートＧ
３１及びＮＡＮＤゲートＧ３２が活性になり、また出力
段のゲートノードＰＧ，ＮＧをそれぞれＶｃｃ，Ｖｓｓ
に固定していたＰＭＯＳトランジスタＱＰ１２，ＱＮ１
２が共にオフになり、データを出力し得る状態になる。
そして、センスアンプからのデータＤＡＴＡＢが入ると
（ｔ４）、そのＨ，Ｌに応じて、出力端子ＤＱにデータ
が得られる（ｔ５）。パルス信号ＡＣＴＩＶＥがＬに戻
ると（ｔ６）、中間電圧に設定されていた制御信号ＰＣ
Ｈ，ＮＣＨはそれぞれ、Ｖｓｓ，Ｖｃｃになり、出力バ
ッファ１８のドライバＩ３１，Ｉ３２での電流制限機能
が停止される。

【００３９】図８は、上の説明において、より具体的
に、センスアンプデータＤＡＴＡＢ＝Ｈが入った場合に
ついて、内部イネーブル信号ＯＥＳがＨになり、出力バ
ッファ１８が動作する場合の動作波形を示している。デ
ータＤＡＴＡＢ＝Ｈ，且つ内部イネーブル信号ＯＥＳ＝
Ｈになると（ｔ１）、図４に示す出力バッファ１８にお
いて、ＮＡＮＤゲートＧ３２の出力がＬ、ＮＯＲゲート
Ｇ３１の出力がＬになる。これにより、ドライバＩ３
１，Ｉ３２ではそれぞれ、ＰＭＯＳトランジスタＱＰ１
１，ＱＰ１４がオン、ＮＭＯＳトランジスタＱＮ１４，
ＱＮ１１がオフになる。

【００４０】ＣＭＯＳドライバＩ３２側では制御信号Ｐ
ＣＨによりＰＭＯＳトランジスタＱＰ１４の駆動能力が
制限されているから、ＣＭＯＳドライバＩ３１により充
電されるゲートノードＰＧは急速に立ち上がるのに対し
て、ＣＭＯＳドライバＩ３２により充電されるゲートノ
ードＮＧはゆっくり立ち上がる。従って、出力段ＰＭＯ
ＳトランジスタＱＰ１３は急速にオフになり、ＮＭＯＳ
トランジスタＱＮ１３は遅れて、ゲートノードＮＧがＮ
ＭＯＳトランジスタＱＮ１３のしきい値になって初めて
オンになる（ｔ２）。これにより、出力端子ＤＱがＬに
なる。従って出力段では貫通電流が流れない。図８に示
すようにもともと出力端子ＤＱがＨであったとすると、
これがＬに変化するときに、ＮＭＯＳトランジスタＱＮ
１３で放電電流ＩＳＳが流れる。

【００４１】データＤＡＴＡＢがＬになると（ｔ３）、
ＮＯＲゲートＧ３１の出力、ＮＡＮＤゲートＧ３２の出
力が共にＨになる。これにより、ゲートノードＰＧ，Ｎ
Ｇは共に放電されるが、このときは、ＣＭＯＳドライバ
Ｉ３１側でＮＭＯＳトランジスタＱＮ１５の駆動能力が
制限れている。従ってゲートノードＰＧの電位変化がゲ
ートノードＮＧのそれに比べて遅れる。この結果、出力
段ではＮＭＯＳトランジスタＱＮ１３が先にオフにな
り、遅れてＰＭＯＳトランジスタＱＰ１３がオンになる
（ｔ４）。このため、貫通電流は流れない。

【００４２】図８の後半は、出力バッファ１８のハイイ
ンピーダンス制御動作を示している。即ち、データＤＡ
ＴＡＢがＨになると（ｔ５）、出力バッファ１８のＮＡ
ＮＤゲートＧ３２の出力がＬになり、ＣＭＯＳドライバ
Ｉ３１，Ｉ３２によりゲートノードＰＧ，ＮＧが充電さ
れる。このとき、パルス信号ＡＣＴＩＶＥがまだＨであ
るとすると、ノードＮＧの電位上昇はノードＰＧに比べ
て遅れる。そして、ノードＮＧがＮＭＯＳトランジスタ
ＱＮ１３のしきい値になると（ｔ６）、ＮＭＯＳトラン
ジスタＱＮ１３がオンしてデータ端子ＤＱが放電され
る。

【００４３】その後出力イネーブル信号／ＯＥがＨにな
り、内部出力イネーブルＯＥＳがＬになると（ｔ６）、
出力バッファ１８ではＰＭＯＳトランジスタＱＰ１２及
びＮＭＯＳトランジスタＱＮ１２がオンになる。このと
き既にノードＰＧはＶｃｃになっており、遅れてノード
ＮＧはＶｓｓに変化する。そしてノードＮＧがＮＭＯＳ
トランジスタＱＮ１３のしきい値より低くなると（ｔ
７）、出力バッファ１８はＰＭＯＳトランジスタＱＰ１
３，ＮＭＯＳトランジスタＱＮ１３共にオフのハイイン
ピーダンス状態になる。この場合も、ノードＮＧの電位
低下がノードＰＧの電位上昇に遅れる結果、出力段では
僅かの放電電流ＩＳＳが流れるのみである。

【００４４】図９は、出力バッファ制御回路５１の動作
波形の二つの態様を示している。図９（ａ）は、出力イ
ネーブル信号ＯＥＢが先にＬになり、遅れてパルス信号
ＯＥＤＩＳがＬになる場合で、図７での説明に対応す
る。図９（ｂ）は逆に、パルス信号ＯＥＤＩＳが先にＬ
になり、遅れて出力イネーブル信号ＯＥＢがＬになる場
合である。この実施の形態の内部出力イネーブル信号発
生回路５１においては、パルス信号ＯＥＤＩＳがＬ（第
１論理）であり且つ、出力イネーブル信号ＯＥＢがＬ
（第１論理）である場合に初めて、出力バッファの活性
化信号ＯＥＳがＨ（活性状態）、即ち出力バッファ１８
が出力を出し得る活性状態になる。そして、出力イネー
ブル信号ＯＥＢがＨ（第２論理）になると、内部出力イ
ネーブル信号発生回路５１ではＮＯＲゲートＧ５４の出
力がＬ、即ちパルス信号ＯＥＤＩＳのＬ，Ｈに拘わら
ず、活性化信号ＯＥＳがＬになる。

【００４５】言い換えればこの実施の形態においては、
パルス信号ＯＥＤＩＳがＨである期間（この期間内にセ
ンスアンプが動作している）には、出力イネーブル信号
ＯＥＢがＬになっても、これが直ちには出力バッファ１
８の制御に用いられないようにしている。従って、従来
のように出力バッファでの電源ノイズの影響を考慮して
センスアンプの応答速度を遅くする必要はない。即ちセ
ンスアンプの高速応答性を実現することができる。

【００４６】またこの実施の形態では、図４に示したよ
うに、出力バッファ１８の出力段での貫通電流防止は、
ドライバＩ３１，Ｉ３２の駆動能力の制御により可能で
ある。一方、出力バッファ１８を非活性にする制御は、
ＰＭＯＳトランジスタＱＰ１２とＮＭＯＳトランジスタ
ＱＮ１２により行っているから、これらのトランジスタ
の設計により、ハイインピーダンスノイズを抑えること
ができる。即ちこの実施の形態では、貫通電流防止の条
件とハイインピーダンスノイズ低減の条件を独立に最適
化することができる。

【００４７】

【発明の効果】以上述べたようにこの発明によれば、出
力バッファの貫通電流抑制条件とハイインピーダンスノ
イズ低減の条件を独立に最適化することができ、またセ
ンスアンプのセンス速度向上を図ることができる。

【図面の簡単な説明】

【図１】この発明の実施の形態による半導体記憶装置の
ブロック構成を示す。

【図２】同実施の形態のメモリセルアレイ、カラムゲー
ト及びセンスアンプ部の構成を示す図である。

【図３】同実施の形態に適用可能なメモリセル構成を示
す図である。

【図４】同実施の形態の出力バッファの構成を示す図で
ある。

【図５】同実施の形態の制御回路における出力バッファ
制御回路の構成を示す図である。

【図６】同実施の形態のアドレス遷移検知回路の構成を
示す図である。

【図７】同実施の形態の出力バッファ制御動作の波形図
である。

【図８】同じく出力バッファの動作波形図である。

【図９】同じく出力バッファ活性状態の態様を示す図で
ある。

【図１０】従来の半導体記憶装置における出力バッファ
とその制御回路の構成を示す図である。

【符号の説明】

１１…メモリセルアレイ、１２…ロウデコーダ、１３…
カラムデコーダ、１４…カラムゲート、１５…アドレス
バッファ、１６…アドレス遷移検知回路、１７…制御回
路、１８…出力バッファ、１９…センスアンプ、２０…
読み出し回路、１８０…出力バッファ制御回路、６１，
６２…パルス信号発生回路、４１…制御信号発生回路、
５１…内部出力イネーブル信号発生回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者渥美滋神奈川県川崎市幸区小向東芝町１番地株式会社東芝マイクロエレクトロニクスセンター内Ｆターム(参考） 5B015 HH01 JJ04 JJ12 JJ24 KB33 KB86 5B024 AA01 AA03 AA15 BA21 BA23 BA29 CA07 CA09 5B025 AA03 AB01 AC01 AD05 AE05 AE06 AE08

Claims

【特許請求の範囲】

【請求項１】メモリセルアレイと、アドレスの遷移を検知してアドレス遷移検知信号を発生
するアドレス遷移検知回路と、前記アドレスにより選択されて前記メモリセルアレイの
データを読み出す読み出し回路と、この読み出し回路により読み出されたデータを出力する
出力バッファと、前記アドレス遷移検知信号が発生されてから所定の時間
を経過して第１論理になるパルス信号を発生するパルス
信号発生回路と、出力イネーブル信号が第１論理にあり且つ、前記パルス
信号が第１論理になってから前記出力イネーブル信号が
第２論理になるまでの間前記出力バッファを活性状態に
する内部出力イネーブル信号を発生する出力バッファ制
御回路と、を備えたことを特徴とする半導体記憶装置。
【請求項２】前記所定の時間は、前記読み出し回路が
活性状態にある時間であることを特徴とする請求項１記
載の半導体記憶装置。
【請求項３】メモリセルアレイと、アドレスの遷移を検知してアドレス遷移検知信号を発生
するアドレス遷移検知回路と、前記アドレスにより選択されて前記メモリセルアレイの
データを読み出す読み出し回路と、この読み出し回路により読み出されたデータを出力する
出力バッファと、内部出力イネーブル信号を発生する出力バッファ制御回
路とを備え、前記出力バッファは、ドレインが共通に出力端子に接続され、ソースにそれぞ
れ電源電位及び接地電位が供給されるＰＭＯＳトランジ
スタ及びＮＭＯＳトランジスタを有する出力段と、前記出力バッファ制御回路から発生される内部出力イネ
ーブル信号と前記読み出し回路から得られるデータの論
理により前記出力段のＰＭＯＳトランジスタを駆動する
第１のＣＭＯＳドライバと、前記出力バッファ制御回路から発生される内部出力イネ
ーブル信号と前記読み出し回路から得られるデータの論
理により前記出力段のＮＭＯＳトランジスタを駆動する
第２のＣＭＯＳドライバと、前記出力段のＰＭＯＳトランジスタのゲートと電源端子
の間及びＮＭＯＳトランジスタのゲートと接地端子の間
にそれぞれ、前記出力バッファ制御回路から発生される
内部出力イネーブル信号により制御されて前記出力段を
非活性化時に高出力インピーダンス状態にするための活
性化制御トランジスタとを有することを特徴とする半導
体記憶装置。
【請求項４】前記第１のＣＭＯＳドライバは、接地側
の電流が制限され、前記第２のＣＭＯＳドライバは電源
側の電流が制限されていることを特徴とする請求項３記
載の半導体記憶装置。