KR100813628B1 - 타이밍에 따라서 래치 타입이 변하는 데이터 버스 감지증폭기를 포함하는 반도체 메모리 장치 및 그것의 데이터감지 방법 - Google Patents

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Abstract

여기에 개시된 반도체 메모리 장치는 행들과 열들로 배열된 메모리 셀들을 포함하는 메모리 셀 어레이와, 상기 행들 중 하나를 선택하고 상기 선택된 행을 액티브 시키는 행 디코더와, 상기 열들을 통해 상기 선택된 행의 메모리 셀들로부터 데이터들을 감지 및 증폭하는 비트라인 감지 증폭기, 상기 비트라인 감지 증폭기로부터 출력되는 데이터를 감지 및 증폭하는 데이터 버스 감지 증폭기와, 그리고 읽기 동작시 상기 비트라인 감지 증폭기 및 상기 데이터 버스 감지 증폭기를 인에이블 시키고, 상기 인에이블된 데이터 버스 감지 증폭기를 소정의 구간 동안 세미-래치 타입으로 동작시키고, 이후 풀-래치 타입으로 동작시키는 제어 로직을 포함한다.

Description

타이밍에 따라서 래치 타입이 변하는 데이터 버스 감지 증폭기를 포함하는 반도체 메모리 장치 및 그것의 데이터 감지 방법{SEMICOMDUCTOR MEMORY DEVICE HAVING SENSE AMPLIFIER CHANGED LATCH TYPE IN ACCORDANDE WITH TIMING AND DATA SENSING MEATHOD THEREOF}
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치의 블록도;
도 2는 도 1에 도시된 데이터 버스 감지 증폭기의 상세 회로도;
도 3은 정상적인 데이터를 입력받았을 경우의 데이터 버스 감지 증폭기의 동작에 따른 타이밍도; 그리고
도 4는 에러 데이터를 입력받았을 경우의 데이터 버스 감지 증폭기의 동작에 따른 타이밍도 이다.
<도면의 주요 부분에 대한 부호 설명>
10: 셀 어레이 20: 비트 라인 감지 증폭기
30: 데이터 버스 감지 증폭기 40: 열 디코더
50: 제어 로직 60: 행 디코더
70: 입/출력 버퍼 31: 감지 증폭부
32: 활성화 부
본 발명은 반도체 메모리 장치에 관한 것으로, 좀더 구체적으로는 타이밍에 따라서 래치 타입이 변하는 데이터 버스 감지 증폭기를 포함하는 반도체 메모리 장치에 관한 것이다.
일반적으로, 반도체 메모리 장치의 센스 엠프(Sense Amplifier)(이하, 감지 증폭기라 칭함)는 셀 어레이(Cell array)에 저장되어 있는 미세한 데이터 신호를 감지 및 증폭한 후 데이터 출력 버퍼로 전달한다.
일반적인 반도체 메모리 장치는 셀 어레이, 행 디코더, 비트 라인 감지 증폭기(Bit Line Sense Amplifier)(이하, BL 감지 증폭기라 칭함), 데이터 버스 감지 증폭기(Data Bus Sense Amplifier)(이하, DB 감지 증폭기라 칭함), 열 디코더, 그리고 제어 로직을 포함한다.
반도체 메모리 장치의 셀에 저장된 데이터가 외부(예를들어, 메모리 컨트롤러) 독출되는 과정은 다음과 같다. 반도체 메모리 장치의 행 디코더는 행 어드레스(Row address)를 입력받고, 입력받은 행 어드레스에 해당하는 워드라인을 엑티브 한다. 제어로직에 의해 비트라인 센스 엠프가 인에이블 되고, 인에블된 비트라인 센스 엠프는 액티브된 워드라인의 셀 데이터를 래치(latch) 한다. 열 디코더는 열 어드레스(column address)를 입력받고, 입력받은 열 어드레스에 해당하는 비트라인 센스 엠프의 정보를 DB 감지 증폭기로 제공한다. 제어로직에 의해 DB 감지 증폭기가 인에이블 되고, DB 감지 증폭기는 입력받은 비트라인 센스 엠프 정보를 감지 및 증폭한 후 데이터 출력 버퍼를 통해 출력하게 된다.
DB 감지 증폭기는 입력받은 비트라인 센스 엠프 정보를 감지 및 증폭할 때, 세미 래치 타입 및 풀 래치 타입 중 어느 하나의 타입으로 동작한다.
DB 감지 증폭기는 세미 래치 타입으로 동작할 경우, 입력신호가 노이즈에 의해 변하더라도 올바른 데이터를 출력하는 특징을 갖는다. 즉, 오류데이터가 감지되더라도, 이후 올바른 데이터가 다시 입력되면, 세미 래치 타입의 DB 감지 증폭기는 올바른 데이터를 감지 및 증폭하여 출력하게 된다. 따라서, 세미 래치 타입의 DB 감지 증폭기는 노이즈 마진(Noise Margin)이 좋은 장점을 갖는다. 그러나, 세미 래치 타입의 DB 감지 증폭기는 회로 특성상 전류 소모가 많고, 출력신호가 풀 스윙하지 못하는 단점을 갖는다. 출력 신호를 센스엠프에 인가되는 전압(Vcc)으로 증폭하는 것을 풀 스윙(Full Swing)이라 한다.
DB 감지 증폭기는 풀 래치 타입으로 동작할 경우, 회로 특성상 전류 소모가 적고, 입력신호가 충분히 증폭되는 장점을 갖는다. 따라서, 풀 래치 타입의 DB 감지 증폭기는 풀 스윙을 할 수 있다. 그러나, 풀 래치 타입의 DB 감지 증폭기는 입력신호가 노이즈에 의해 변할 경우, 오류 데이터를 출력한다. 즉, 풀 래치 타입의 DB 감지 증폭기는 오류데이터가 입력되고, 이후 올바른 데이터가 다시 입력되더라도, 올바른 데이터를 감지 및 증폭하지 못하고, 오류 데이터를 그대로 감지 및 증폭하여 출력하게 된다. 따라서, 풀 래치 타입의 DB 감지 증폭기는 노이즈에 취약하다.
결과적으로, DB 감지 증폭기는 세미 레치 타입으로 동작할 경우 풀 스윙을 못하고 전류소모가 많으며, 풀 래치 타입으로 동작할 경우, 노이즈에 취약한 문제점이 있다.
따라서, 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로, 안정적인 감지 증폭 기능을 갖는 데이터 버스 감지 증폭기를 포함하는 반도체 메모리 장치 및 그것의 데이터 감지 방법을 제공하는데 있다.
본 발명의 다른 목적은 노이즈에 강한 데이터 버스 감지 증폭기를 포함하는 반도체 메모리 장치 및 그것의 데이터 감지 방법을 제공하는데 있다.
상술한 바와 같은 목적을 달성하기 위한 본 발명의 특징에 의하면, 반도체 메모리 장치는: 행들과 열들로 배열된 메모리 셀들을 포함하는 메모리 셀 어레이와; 상기 행들 중 하나를 선택하고 상기 선택된 행을 액티브 시키는 행 디코더와; 상기 열들을 통해 상기 선택된 행의 메모리 셀들로부터 데이터들을 감지 및 증폭하는 비트라인 감지 증폭기; 상기 비트라인 감지 증폭기로부터 출력되는 데이터를 감지 및 증폭하는 데이터 버스 감지 증폭기와; 그리고 읽기 동작시 상기 비트라인 감지 증폭기 및 상기 데이터 버스 감지 증폭기를 인에이블 시키고, 상기 인에이블된 데이터 버스 감지 증폭기를 소정의 구간 동안 세미-래치 타입으로 동작시키고, 이후 풀-래치 타입으로 동작시키는 제어 로직을 포함한다.
이 실시예에 있어서, 상기 제어로직은 래치 타입 선택 신호 및 센스 엠프 인에이블 신호를 생성한다.
이 실시예에 있어서, 상기 데이터 버스 감지 증폭기는 상기 센스 엠프 인에이블 신호의 활성화에 응답해서 인에이블된다.
이 실시예에 있어서, 상기 래치 타입 선택 신호는 상기 센스 엠프 인에이블 신호의 활성화 구간에서, 활성화 초기 시점부터 소정의 구간 동안 활성화된다.
이 실시예에 있어서, 상기 데이터 버스 감지 증폭기는 상기 래치 타입 선택 신호의 활성화에 응답해서 세미-래치 타입으로 동작한다.
이 실시예에 있어서, 상기 데이터 버스 감지 증폭기는 상기 래치 타입 선택 신호의 비 활성화에 응답해서 풀-래치 타입으로 동작한다.
본 발명의 다른 특징에 따른 반도체 메모리 장치는: 행들과 열들로 배열된 메모리 셀들을 포함하는 메모리 셀 어레이와; 상기 열들을 통해 선택된 행의 메모리 셀들로부터 데이터를 감지 및 증폭하는 제 1 감지 증폭 회로와; 그리고 데이터 버스를 통해 상기 제 1 감지 증폭회로로부터 출력되는 데이터를 감지 및 증폭하는 제 2 감지 증폭회로를 포함하며; 상기 제 2 감지 증폭 회로는 제 1 감지 구간 동안 세미-래치 타입으로 동작하도록, 그리고 상기 제 1 감지 구간 다음의 제 2 감지 구간 동안 풀-래치 타입으로 동작하도록 구성된다.
이 실시예에 있어서, 상기 제 1 감지 구간과 상기 제 2 감지 구간은 상기 제 2 감지 증폭 회로의 활성화 구간을 구성한다.
본 발명의 다른 특징에 따른 행들과 열들로 배열된 메모리 셀들을 포함하는 메모리 셀 어레이를 포함하는 반도체 메모리 장치의 데이터 감지 방법은: 열들을 통해 선택된 행의 메모리 셀들로부터 데이터를 감지 및 증폭하는 단계와; 제 1 감 지 구간 동안 데이터 버스로부터 출력된 상기 감지 및 증폭된 데이터를 세미-래치 타입으로 감지 및 증폭하는 단계와; 그리고 상기 제 1 감지 구간 다음의 제 2 감지 구간 동안 상기 세미-래치 타입으로 감지 및 증폭된 데이터를 풀-래치 타입으로 감지 및 증폭하는 단계를 포함한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 실시 예에 대하여 상세히 설명한다.
본 발명에 따른 반도체 메모리 장치의 DB 감지 증폭기(30)는 읽기 동작시, 타이밍에 따라서 제 1 감지 구간 동안 세미-래치 타입으로 동작한다. DB 감지 증폭기(30)는 세미-래치 타입으로 동작함으로써, 오류데이터가 입력되더라도, 이후 올바른 데이터가 다시 입력되면, 올바른 데이터를 감지 및 증폭한다. 또한, DB감지 증폭기(30)는 세미-래치 타입으로 동작한 후 타이밍에 따라서 제 2 감지 구간 동안 풀-래치 타입으로 동작함으로써, 감지된 데이터를 풀 스윙 하고, 전류소모를 줄일 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치의 블록도이다.
도 1을 참조하면, 본 발명의 실시 예에 따른 반도체 메모리 장치(100)는 셀 어레이(Cell array)(10), 비트 라인 감지 증폭기(Bit Line Sense Amplifier)(이하, BL 감지 증폭기라 칭함)(20), 데이터 버스 감지 증폭기(Data Bus Sense Amplifier)(이하, DB 감지 증폭기라 칭함)(30), 열 디코더(40), 제어 로직(50), 행 디코더(60), 그리고 입/출력 버퍼(70)를 포함한다. BL 감지 증폭기(20)는 제 1 감 지 증폭 회로와 같은 의미이고, DB 감지 증폭기(30)는 제 2 감지 증폭 회로와 같은 의미이다.
셀 어레이(10)는 행들 (또는 워드 라인들)과 열들 (또는 비트 라인들)의 매트릭스로 배열된 메모리 셀들을 포함한다. 행 디코더(60)는 제어 로직(50)에 의해 제어되며 행 어드레스(row addr)를 디코딩하여 대응하는 셀 어레이(10)의 워드라인을 선택한다.
BL 감지 증폭기(20)는 제어 로직(50)에 의해 인에이블(enable) 되고, 읽기(read) 동작시 행 디코더(60)에 의해 선택된 워드라인의 셀 데이터들을 래치(latch)하고, 쓰기(write) 동작시 외부로부터 입력받은 데이터들을 래치한다. BL 감지 증폭기(20)는 실질적으로, 셀 어레이(10)의 각 비트라인에 대응하는 BL 감지 증폭기들로 구성된다.
열 디코더(40)는 제어 로직(50)에 의해 제어되며 열 어드레스(col addr)를 디코딩하여 대응하는 BL 감지 증폭기(20)를 선택한다.
BL 감지 증폭기들은 대응하는 비트라인에 연결되어 있으므로, 열 디코더(40)는 실질적으로, 열 어드레스(col addr)를 디코딩하여 대응하는 셀 어레이의 비트라인을 선택하는 것과 같다. 선택된 BL 감지 증폭기(20)는 쓰기 동작시 래치된 데이터를 행 디코더(60)에 의해 선택된 워드라인의 셀들 중 대응하는 셀에 저장하고, 읽기 동작시, 래치된 데이터를 데이터 버스를 통해 DB 감지 증폭기(30)로 출력한다.
DB 감지 증폭기(30)는 읽기 동작시, 제어로직(50)에서 생성된 센스 엠프 인 에이블 신호(FRP)에 의해 인에이블 되고, BL 감지 증폭기(20)로부터 입력받은 데이터를 감지 및 증폭한다. DB 감지 증폭기(30)는 감지 및 증폭된 데이터를 데이터 입/출력 버퍼(70)를 통해 외부로 출력한다. DB 감지 증폭기(30)는 활성화된 구간에서 제어로직(50)으로부터 입력받은 래치 타입 선택신호(FRPDB)에 의해 활성화 초기시점부터 소정의 구간 동안 세미-래치 타입(Semi latch type)으로 동작하고 나머지 구간 동안 풀-래치 타입(Full latch type)으로 동작하며, 이는 이후 상세히 설명될 것이다.
이상의 설명에서 알수 있듯이, DB 감지 증폭기(30)는 래치 타입 선택 신호(FRPDB)에 의해 세미-래치 타입 및 풀-래치 타입으로 동작하며, 그 결과 안정적인 감지 증폭 기능을 갖고, 노이즈에 강한 특징을 갖는다.
도 2는 도 1에 도시된 데이터 버스 감지 증폭기의 상세 회로도이다.
도 2를 참조하면, 본 발명의 실시 예에 따른 DB 감지 증폭기(30)는 감지 증폭부(31) 및 활성화부(32)를 포함한다.
감지 증폭부(31)는 PMOS 트랜지스터들(MP1,MP2,MP3,MP4,MP5) 및 NMOS 트랜지스터들(MN1,MN2,MN3,MN4,MN5,MN6)을 포함한다. 활성화부(32)는 NMOS 트랜지스터(MN7)를 포함한다.
감지 증폭부(31)의 PMOS 트랜지스터들(MP1,MP2,MP3,MP4)의 드레인들은 각각 전원단자(Vcc)에 연결된다. PMOS 트랜지스터(MP3)의 게이트는 제어로직(50)에서 생성된 센스엠프 인에이블신호(FRP)를 입력받고, 소스는 출력단자(LAT) 및 N1노드에 연결된다. PMOS 트랜지스터(MP4)의 게이트는 제어로직(50)에서 생성된 센스엠프 인 에이블신호(FRP)를 입력받고, 소스는 출력단자(LATB) 및 N2 노드에 연결된다. PMOS 트랜지스터(MP1)의 게이트는 N2노드를 통해 NMOS 트랜지스터(MN1)의 게이트, PMOS 트랜지스터(MP2)의 드레인, 및 NMOS 트랜지스터들(MN2,MN4)의 드레인들에 각각 연결된다. PMOS 트랜지스터(MP1)의 드레인은 N1 노드를 통해 PMOS 트랜지스터(MP2)의 게이트, NMOS 트랜지스터(MN2)의 게이트, 및 NMOS 트랜지스터들(MN1,MN3)의 드레인들에 각각 연결된다.
NMOS 트랜지스터들(MN3,MN4)의 게이트들은 각각 래치타입 선택신호(FRPDB)를 입력받는다. NMOS 트랜지스터(MN3)의 소스는 N3노드를 통해 NMOS 트랜지스터(MN1)의 소스, PMOS 트랜지스터(NP5)의 소스, 및 NMOS 트랜지스터(MN5)의 소스에 연결된다. NMOS 트랜지스터(MN4)의 소스는 N4노드를 통해 NMOS 트랜지스터(MN2)의 소스, PMOS 트랜지스터(NP5)의 드레인, 및 NMOS 트랜지스터(MN6)의 소스에 연결된다.
PMOS 트랜지스터(MP5)의 게이트는 제어로직(50)에서 생성된 센스엠프 인에이블신호(FRP)를 입력받는다. NMOS 트랜지스터(MN5)의 게이트는 입력단자(DIFB)에 연결되고, NMOS 트랜지스터(MN6)의 게이트는 입력단자(DIF)에 연결된다.NMOS 트랜지스터들(MN5,MN6)의 드레인들은 NMOS 트랜지스터(MN7)의 소스에 공통으로 연결된다.
활성화부(32)의 NMOS 트랜지스터(MN7)의 게이트는 센스엠프 인에이블 신호(FRP)를 입력받고, 드레인은 접지 전압(GND)에 연결된다.
이러한 연결구성에 의해, 활성화부(32)는 감지 증폭부(31)를 활성화시키고, 감지 증폭부(31)는 세미-래치 및 풀-래치 타입으로 동작함으로써 입력신호를 감지 및 증폭한다.
이 분야의 통상의 지식을 가진 이들에게 잘 알려진 바와 같이. PMOS 트랜지스터(MP1)와 NMOS 트랜지스터(MN1), 그리고 PMOS 트랜지스터(MP2)와 NMOS 트래지스터(MN2)는 각각 인버터의 구성이고, 이러한 두 개의 인버터들을 도 2와 같이 구성하는 것은 래치이다.
도 3은 정상적인 데이터를 입력받았을 경우의 데이터 버스 감지 증폭기의 동작에 따른 타이밍도 이다.
도 4는 에러 데이터를 입력받았을 경우의 데이터 버스 감지 증폭기의 동작에 따른 타이밍도 이다.
반도체 메모리 장치(100)가 읽기 동작을 수행하지 않을 경우, DB 감지 증폭기(30)는 로우(L) 레벨의 센스엠프 인에이블 신호(FRP)를 입력받는다. 로우(L) 레벨의 센스엠프 인에이블 신호(FRP)는 활성화부(32)의 NMOS 트랜지스터(MN7)의 게이트와 감지 및 증폭부(31)의 PMOS 트랜지스터들(MP3,MP4,MP5)의 게이트로 각각 인가된다. 로우(L) 레벨의 센스 엠프 인에이블 신호(FRP)에 의해 NMOS 트랜지스터(MN7)는 턴 오프되므로, 감지 증폭부(31)는 비활성화된다. 이때, PMOS 트랜지스터(MP5)는 로우(L) 레벨의 센스 엠프 인에이블 신호(FRP)에 의해 턴 온 된다. 또한, 로우(L) 레벨의 센스 엠프 인에이블 신호(FRP)에 의해 PMOS 트랜지스터들(MP3,MP4)은 턴 온되고, 턴 온된 트랜지스터들(MP3,MP4)을 통해 공급전압(Vcc)은 N1 노드 및 N2 노드로 각각 제공된다. 따라서, N1노드 및 N2노드는 공급 전압(Vcc)으로 충전(charge)(또는, 프리챠지(Pre-charge)라 함) 된다. N1노드는 출력단자(LAT)에 연결되고, N2노드는 출력단자(LATB)에 연결되므로, 반도체 메모리 장치(100)가 읽기 동작을 수행하지 않을 경우, 출력단자들(LAT,LATB)은 공급 전압(Vcc)으로 충전된다.
N1노드에 충전된 전압(Vcc)은 PMOS 트랜지스터(MP2) 및 NMOS 트랜지스터(MN2)의 게이트로 각각 인가되고, N2노드에 충전된 전압(Vcc)은 PMOS 트랜지스터(MP1) 및 NMOS 트랜지스터(MN1)의 게이트로 각각 인가된다. PMOS 트랜지스터(MP1)는 N2 노드의 전압에 의해 턴 오프 되고, PMOS 트랜지스터(MP2)는 N1 노드의 전압에 의해 턴 오프된다. NMOS 트랜지스터(MN1)는 N2노드의 전압에 의해 턴 온되고, 턴 온 된 트랜지스터(MN1)를 통해 N1노드의 전압은 N3노드로 제공된다. NMOS 트랜지스터(MN2)는 N1노드의 전압에 의해 턴 온되고, 턴 온 된 트랜지스터(MN2)를 통해 N2노드의 전압은 N4노드로 제공된다. 따라서, N3 노드 및 N4 노드는 공급전압(Vcc)으로 충전된다.
반도체 메모리 장치(100)가 읽기 동작을 수행하지 않을 경우, 입력단자들(DIF,DIFB)은 BL 감지 증폭기(20)와 DB 감지 증폭기(30) 사이에 위치한 프리챠지 회로(미 도시됨)에 의해 공급 전압(Vcc)으로 충전(또는, 프리 챠지라 함)된다. 입력단자들(DIF,DIFB)이 프리챠지되는 과정은, 앞서 설명한 출력단자들(LAT,LATB)이 공급 전압(Vcc)으로 충전되는 과정과 동일하다.
이하, 도 2 및 도 3을 참조하여, 반도체 메모리 장치(100)의 읽기 동작시, DB 감지 증폭기(30)가 정상적인 데이터를 입력받았을 경우의 동작에 대해 설명한다.
DB 감지 증폭기(30)는 활성화된 센스엠프 인에이블 신호(FRP)를 입력받는다. 활성화된 센스엠프 인에이블 신호(FRP)는 하이(H) 레벨이다. 하이(H) 레벨의 센스엠프 인에이블 신호(FRP)는 활성화부(32)의 NMOS 트랜지스터(MN7)의 게이트와 감지 증폭부(31)의 PMOS 트랜지스터들(MP3,MP4)의 게이트로 각각 인가된다. 하이(H) 레벨의 센스엠프 인에이블 신호(FRP)에 의해 NMOS 트랜지스터(MN7)는 턴 온되므로, 감지 증폭부(30)는 활성화된다. 감지 증폭부(31)는 도 3에 도시된 센스 엠프 인에이블 신호(FRP)의 하이(H) 레벨 구간동안 활성화된다. 이때, 하이(H) 레벨의 센스 엠프 인에이블 신호(FRP)에 의해 PMOS 트랜지스터들(MP3,MP4,MP5)은 턴 오프 된다.
DB 감지 증폭기(30)는 하이(H) 레벨의 센스엠프 인에이블 신호(FRP)를 인가 받을때, 래치타입 선택신호(FRPDB)를 인가받는다. 도 3에 도시된 센스엠프 인에이블 신호(FRP) 및 래치타입 선택신호(FRPDB)의 타이밍 도를 참조하면, 센스엠프 인에이블신호(FRP)가 하이(H) 레벨일 동안, 래치 타입 선택 신호(FRPDB)는 소정의 구간 동안 하이(H) 레벨을 유지하고, 이후 로우(L) 레벨로 천이한다.
센스엠프 인에이블신호(FRP)가 하이(H) 레벨일 동안, 래치 타입 선택 신호(FRPDB)의 하이(H) 레벨 구간은 제 1 감지 구간이고, 로우(L) 레벨 구간은 제 2 감지 구간이다. 따라서 DB 감지 증폭기(30)의 활성화 구간은 제 1 감지 구간 및 제 2 감지 구간으로 구성된다.
래치 타입 선택 신호(FRPDB)의 제 1 감지 구간은, DB 감지 증폭기(30)가 노이즈에 의해 변형된 오류데이터를 감지하더라도, 이후 올바른 데이터가 다시 실리면, 올바른 데이터를 감지 및 증폭하기 위한 충분한 시간으로 설정된다. 이러한 래치 타입 선택 신호(FRPDB)의 제 1 감지 구간은 공정과정에서 미리 설정된다.
래치타입 선택신호(FRPDB)의 제 1 감지 구간 동안, DB감지 증폭기(30)는 세미-래치 타입으로 동작한다. 래치 타입 선택신호(FRPDB)의 제 2 감지 구간 동안, DB 감지 증폭기(30)는 풀-래치 타입으로 동작한다.
DB 감지 증폭기(30)가 세미-래치 타입으로 동작할 경우에 대해 설명하면 다음과 같다.
하이(H) 레벨의 래치타입 선택신호(FRPDB)에 의해 NMOS 트랜지스터들(MN3,MN4)은 턴 온 된다.
DB 감지 증폭기(30)는 BL 감지 증폭기(20)로부터 제공받은 데이터를 입력단자(DIF)를 통해 입력받고, BL 감지 증폭기(20)로부터 제공받은 데이터를 반전시켜 입력단자(DIFB)를 통해 입력받는다.
이하, 입력단자(DIF)를 통해 하이(H) 레벨의 데이터를 입력받을 경우, DB 감지 증폭기의 동작에 대해 설명한다.
도 3에 도시된 입력단자(DIF/DIFB)의 타이밍도를 참조하면, 입력받은 데이터가 하이(H) 레벨일 경우, DB 감지 증폭기(30)는 입력단자(DIF)를 통해 하이(H) 레벨 신호를, 그리고, 입력단자(DIFB)를 통해 로우(L)레벨 신호를 입력받는다. 입력받은 데이터는 DB감지 증폭기(30)의 NMOS 트랜지스터들(MN5,MN6)에 의해 감지된다. 구체적으로 입력단자(DIF)를 통해 입력받은 데이터는 NMOS 트랜지스터(MN6)의 게이트로, 그리고 입력단자(DIFB)를 통해 입력받은 데이터는 NMOS 트랜지스터(MN5)로 제공된다.
입력받은 데이터는 레벨이 낮은 신호이므로, 이러한 데이터들을 감지하기 위 해 MOS 트랜지스터들(MN5,MN6)은 작은 전압에도 턴 온 될 수 있는 사이즈이다. 따라서, 입력단자(DIF)를 통해 입력받은 데이터가 하이(H) 레벨일 경우 NMOS 트랜지스터(MN5)는 턴 온되고, 입력단자(DIFB)를 통해 입력받은 로우(L) 레벨의 반전된 데이터에 의해서도 NMOS 트랜지스터(MN5)는 턴 온 된다. 이때, NMOS 트랜지스터들(MN5,MN6)의 게이트에 인가된 데이터의 레벨에 따라서 각 NMOS 트랜지스터들(MN5,MN6)의 드레인-소스를 통해 흐르는 전류량은 차이가 있다.
예를들어, NMOS 트랜지스터(MN6)가 하이(H) 레벨의 데이터에 의해 턴 온되고, NMOS 트랜지스터(MN5)가 로우(L) 레벨의 데이터에 의해 턴 온될 경우, NMOS 트랜지스터(MN6)의 드레인-소스를 통해 흐르는 전류량은 많고, NMOS 트랜지스터(MN5)의 드레인-소스를 통해 흐르는 전류량은 적다. 즉, NMOS 트랜지스터(MN6)는 하이(H) 레벨의 데이터에 의해 크게 턴 온 되고, NMOS 트랜지스터(MN5)는 로우(L) 레벨의 데이터에 의해 작게 턴 온 된다.
DB감지 증폭기(30)는 이러한 NMOS 트랜지스터들(MN5,MN6)의 드레인-소스를 통해 흐르는 전류량의 차이에 의해 입력받은 데이터를 감지하게 된다. 이하, NMOS 트랜지스터들(MN5,MN6) 중 하이(H) 레벨의 데이터에 의해 턴 온 되어 드레인-소스로 많은 양의 전류가 흐르는 경우의 트랜지스터는 온 상태라 하고, 로우(L) 레벨의 데이터에 의해 턴 온 되어 드레인-소스로 적은 양의 전류가 흐르는 경우의 트랜지스터는 오프 상태라 한다.
하이(H) 레벨의 데이터에 의해 NMOS 트랜지스터(MN6)는 온 상태가 된다. 앞서 설명한 바와 같이, DB 감지 증폭기(30)의 NMOS 트랜지스터들(MN1,MN2)은 DB 감 지 증폭기(30)가 활성화되기 전에 온 상태로 되어 있고, N1 및 N2노드는 공급전압(Vcc)으로 충전되어 있다. NMOS 트랜지스터(MN6)가 온 상태이고, NMOS 트랜지스터들(MN2,MN4,MN7)은 턴 온 되어 있으므로, N2노드의 전압은 접지전압(GND)으로 방전된다. 따라서, N2 노드의 전위는 로우(L) 레벨이 된다.
N2노드의 전위가 로우(L) 레벨이므로 PMOS 트랜지스터(MP1)는 턴온되고, NMOS 트랜지스터(MN1)은 턴 오프 된다. 따라서, 공급 전압(Vcc)은 턴 온된 PMOS 트랜지스터(MP1)을 통해 N1노드에 제공된다. 따라서, N1 노드는 공급 전압(Vcc)으로 충전되므로 하이(H) 레벨이 된다. 그러나 NMOS 트랜지스터(MN3)는 턴 온 되어 있고, 앞서 설명한 바와 같이 NMOS 트랜지스터(MN5)는 오프 상태이나 작게 턴 온된 상태이다. 따라서, 소량의 전류가 N1노드에서 접지전압(GND)으로 방전되므로, N1 노드에서는 방전된 전류에 대응하는 전압 강하(△V)가 발생한다.
N1노드의 전압은 출력단자(LAT)를 통해서, 그리고 N2노드의 전압은 출력단자(LATB)를 통해서 출력된다. 따라서, 도 3에 도시된 출력단자(LAT/LATB)의 타이밍도의 세미 래치 구간(Semi latch)를 참조하면, N1노드의 전위는 하이(H) 레벨이나 공급전압(Vcc)보다 전압강하(△V)가 일어난 만큼 작다. N1노드의 전위가 공급전압(Vcc)보다 작으므로, NMOS 트랜지스터(MN2)는 공급전압(Vcc)이 인가될 때보다 작게 턴 온 된다. 따라서, N2노드의 전류는 0V까지 방전되지 못한다. 다시 말해서, 앞서 설명한 바와 같이 PMOS 트랜지스터들(MP1,MP2) 및 NMOS 트랜지스터들(MN1,MN2)은 두 개의 인버터로 구성된 래치 구조이다. N2노드의 전위는 N1노드의 전위와 대칭되는 레벨이 된다. 도 3에 도시된 출력단자(LAT/LATB)의 타이밍도의 세 미 래치 구간(Semi latch)을 참조하면, N2노드의 전위는 로우(L) 레벨이나, N1노드에서 전압강하(△V)가 일어난 만큼 높은 레벨이다.
DB 감지 증폭기(30)가 풀-래치 타입으로 동작할 경우에 대해 설명하면 다음과 같다.
래치 타입 선택신호(FRPDB)가 로우(L) 레벨로 천이하면, 로우(L) 레벨의 래치타입 선택신호(FRPDB)에 의해 NMOS 트랜지스터들(MN3,MN4)은 턴 오프 된다. 이때, DB 감지 증폭기(30)는 풀 래치 타입으로 동작한다.
NMOS 트랜지스터(MN3)는 턴 오프 상태이고, NMOS 트랜지스터(MN1)는 앞서 세미-래치 타입으로 동작할 때 턴 오프 상태였으므로, N1노드의 전압은 접지 전압(GND)으로 방전되지 않는다. 따라서, 접지 전압으로 방전되는 전류량은 줄어들고, N1노드의 전압은 전압 강하가 일어나지 않고 공급전압(Vcc)으로 충전된다. 도 3에 도시된 출력단자(LAT/LATB)의 타이밍도의 풀래치 구간(Full latch)를 참조하면, N1노드의 전위는 세미-래치 타입으로 동작할 때와 달리 전압강하(△V)가 일어나지 않으므로, 공급전압(Vcc)까지 완전히 충전된다. N1노드의 전압은 공급전압(Vcc)이고, N2노드의 전위는 N1노드의 전위와 대칭되는 레벨이 되므로, N2노드의 전위는 세미-래치 타입으로 동작할 때보다 더 낮은 로우(L) 레벨이 된다. 이러한 N1 노드 및 N2노드의 전압 레벨은 도 3에 도시된 출력단자(LAT/LATB)의 타이밍도의 풀래치 구간(Full latch)에 잘 나타나 있다.
도 3에 도시된 출력단자(LAT/LATB)의 타이밍도의 풀래치 구간(Full latch)를 참조하면, N1노드와 N2 노드의 전압차(△Vcc)는 입력받은 데이터의 차이를 공급전 압(Vcc)으로 증폭한 결과이다. DB 감지 증폭기(30)의 이러한 동작은 풀 스윙(FULL swing)이라 한다. 따라서, 풀-래치 타입으로 동작하는 DB 증폭기(30)는 풀 스윙을 하게 된다. 또한, 풀-래치 타입으로 동작하는 DB 증폭기(30)는 접지 전압(GND)으로 방전되는 전류량이 세미-래치 타입으로 동작할 때보다 적으므로 전류소모를 줄일 수 있다.
입력단자(DIF)를 통해 로우(L) 레벨의 데이터를 입력받을 경우, DB 감지 증폭기의 동작은 앞서 설명한 입력단자(DIF)를 통해 하이(H) 레벨의 데이터를 입력받을 경우의 DB 감지 증폭기(30)의 동작과 반대가 되므로 설명을 생략한다.
이하, 도 2 및 도 4을 참조하여, 반도체 메모리 장치(100)의 읽기 동작시, DB 감지 증폭기(30)가 에러 데이터를 입력받은 경우의 DB 감지 증폭기(30)의 동작에 대하여 설명한다.
센스 엠프 인에이블 신호(FRP) 및 래치타입 선택신호(FRPDB)에 따른 DB감지 증폭기(30)의 트래지스터들의 상태 및 각 동작은 앞서 설명하였으므로 생략한다.
에러 데이터를 입력받을 경우, 세미-래치 타입으로 동작하는 DB 감지 증폭기(30)의 동작에 대해 설명하면 다음과 같다.
하이(H) 레벨의 래치타입 선택신호(FRPDB)에 의해 NMOS 트랜지스터들(MN3,MN4)은 턴 온 된다. DB 감지 증폭기(30)는 BL 감지 증폭기(20)로부터 제공받은 데이터를 입력단자(DIF)를 통해 입력받고, BL 감지 증폭기(20)로부터 제공받은 데이터를 반전시켜 입력단자(DIFB)를 통해 입력받는다.
이하, 입력단자(DIF)를 통해 하이(H) 레벨의 데이터를 입력받을 경우, DB 감 지 증폭기(30)의 동작에 대해 설명한다.
입력단자(DIF)를 통해 입력받는 정상 데이터는 하이(H) 레벨이고, 입력단자(DIFB)를 통해 입력받는 정상데이터는 로우(L) 레벨이다. 그러나, 도 4에 도시된 입력단자(DIF/DIFB)의 타이밍도의 노이즈(noise) 구간을 참조하면, 노이즈에 의해 입력단자(DIF)를 통해 입력받은 데이터의 레벨은 입력단자(DIFB)를 통해 입력받은 데이터의 레벨보다 낮다. 즉, DB 감지 증폭기(30)는 에러데이터를 입력받게 된다. 따라서, 입력단자(DIF)를 통해 입력받은 에러 데이터에 의해 DB 감지 증폭기(30)의 NMOS 트랜지스터(MN6)는 NMOS 트랜지스터(MN5)보다 작게 턴 온 된다. 또한, 입력단자(DIFB)를 통해 입력받은 에러 데이터에 의해 DB감지 증폭기(30)의 NMOS 트랜지스터(MN5)는 NMOS 트랜지스터(MN6)보다 크게 턴 온 된다. 따라서, NMOS 트랜지스터(MN5)는 온 상태이고, NMOS 트랜지스터(MN6)은 오프 상태이다.
NMOS 트랜지스터(MN5)는 온 상태이고, NMOS 트랜지스터들(MN1,MN3,MN7)은 턴 온되어 있으므로, N1노드의 전압은 접지전압(GND)으로 방전된다. 따라서, 도 4에 도시된 출력단자(LAT/LATB)의 타이밍도와 같이 N1노드의 전압은 N2노드보다 낮은 로우(L) 레벨이 된다. N1노드의 전압은 로우(L) 레벨이므로 앞서 설명을 참조하면, N2노드는 N1노드보다 높은 하이(H) 레벨이 된다.
도 4에 도시된 입력단자(DIF/DIFB)의 타이밍도의 노멀 구간(normal)을 참조하면, DB 감지 증폭기(30)는 노이즈에 의해 에러데이터가 입력된 후 다시 정상 데이터를 입력받는다. 따라서, DB 감지 증폭기(30)는 입력단자(DIF)를 통해 하이(H) 레벨의 데이터 및 입력단자(DIFB)를 통해 로우(L) 레벨의 데이터를 입력받는다. 세 미-래치 타입으로 동작하는 DB 감지 증폭기(H)가 입력단자(DIF)를 통해 하이(H) 레벨의 데이터를 입력받을 경우의 동작은, 앞서 설명한 정상 데이터가 입력될 경우 세미 래치 타입으로 동작하는 DB 감지 증폭기(30)의 동작과 동일하다. 따라서, N1노드의 전압은 하이(H) 레벨이 되고, N2노드의 전압은 로우(L) 레벨이 된다. 도 4에 도시된 출력단자(LAT/LATB)의 타이밍도의 세미 래치(semi latch)구간을 참조하면, 세미-래치 타입으로 동작하는 DB 감지 증폭기(H)는 오류데이터가 입력되고, 이후 올바른 데이터가 다시 입력되면, 올바른 데이터를 감지 및 증폭하여 출력하게 된다.
도 4에 도시된 입력단자(DIF/DIFB)의 노이즈 구간(noise)에서의 에러데이터를 입력받을 경우, DB 감지 증폭기(30)가 풀-래치 타입으로 동작한다면, 에러데이터 입력시 N1노드는 로우(L) 레벨이 되고, N2 노드는 하이(H) 레벨이 된다. DB 감지 증폭기(30)는 풀-래치 타입으로 동작하므로 NMOS 트랜지스터들(MN3,MN4)는 턴 오프되어 있다. N1노드는 로우(L) 레벨이므로 NMOS 트랜지스터(MN2)는 턴 오프 상태이고, N2노드는 하이(H) 레벨이므로 NMOS 트래지스터(MN1)는 온 상태이다. 이후 정상 데이터를 입력받을 경우, 입력단자(DIF)를 통해 입력받은 데이터는 하이(H) 레벨이므로, NMOS 트랜지스터(MN6)은 온 상태가 된다. 또한, 입력단자(DIFB)를 통해 입력받은 데이터는 로우(L) 레벨이므로, NMOS 트랜지스터(MN5)는 오프 상태가 된다. NMOS 트랜지스터들(MN2,MN3,MN4)는 턴 오프 되어 있고, NMOS 트랜지스터(MN5)는 오프 상태이므로, N1 및 N2 노드의 전압 레벨은 변하지 않게 된다. 따라서, 풀-래치 타입으로 동작하는 DB감지 증폭기(30)는 에러데이터를 감지 및 증폭하 여 출력하게 된다.
그러나 세미-래치 타입으로 동작하는 DB 감지 증폭기(30)는 오류데이터가 입력되고, 이후 올바른 데이터가 다시 입력되면, 올바른 데이터를 감지 및 증폭하여 출력하게 되므로 노이즈 마진(Noise Margin)이 좋다.
래치 타입 선택신호(FRPDB)가 로우(L) 레벨로 천이하면, 로우(L) 레벨의 래치타입 선택신호(FRPDB)에 의해 NMOS 트랜지스터들(MN3,MN4)은 턴 오프 된다. 이때, DB 감지 증폭기(30)는 풀-래치 타입으로 동작한다. 풀-래치 타입으로 동작하는 DB 감지 증폭기(30)는 도 4에 도시된 입력단자(DIF/DIFB)의 노멀 구간(normal)에서의 정상데이터를 감지 및 증폭하게 된다. 이때, 풀-래치 타입으로 동작하는 DB감지 증폭기(30)는 앞서 설명한 정상 데이터를 입력받을 때의 풀-래치 타입으로 동작하는 DB 감지 증폭기(30)의 동작과 동일하다. 따라서, 풀-래치 타입으로 동작하는 DB 감지 증폭기(30)는 풀 스윙을 하게 된다. 도 3에 도시된 출력단자(LAT/LATB)의 타이밍도의 풀래치 구간(Full latch)를 참조하면, N1노드와 N2 노드의 전압차(△Vcc)는 입력받은 데이터의 차이를 공급전압(Vcc)으로 증폭한 결과이다.
또한, 풀-래치 타입으로 동작하는 DB 감지 증폭기(30)는 접지 전압(GND)으로 방전되는 전류량이 감소하므로, 세미-래치 타입으로 동작할 때와 달리 전류량의 소모를 줄일 수 있다.
결과적으로, 본 발명에 따른 DB 감지 증폭기(30)는 타이밍에 따라서 제 1 감지 구간 동안 세미-래치 타입으로 동작함으로써, 오류데이터가 입력되더라도, 이후 올바른 데이터가 다시 입력되면, 올바른 데이터를 감지 및 증폭한다. 또한, DB감지 증폭기(30)는 세미-래치 타입으로 동작한 후 타이밍에 따라서 제 2 감지 구간 동안 풀-래치 타입으로 동작함으로써, 감지된 데이터를 풀 스윙 하고, 전류소모를 줄일 수 있다.
이상에서와 같이 도면과 명세서에서 최적의 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
이상과 같은 본 발명에 의하면, 타이밍에 따라서 래치 타입이 변하는 데이터 버스 감지 증폭기를 포함하는 반도체 메모리 장치는 안정적인 감지 증폭 기능을 갖고, 노이즈에 강한 효과가 있다.

Claims (9)

  1. 행들과 열들로 배열된 메모리 셀들을 포함하는 메모리 셀 어레이와;
    상기 행들 중 하나를 선택하고 상기 선택된 행을 액티브 시키는 행 디코더와;
    상기 열들을 통해 상기 선택된 행의 메모리 셀들로부터 데이터들을 감지 및 증폭하는 비트라인 감지 증폭기;
    상기 비트라인 감지 증폭기로부터 출력되는 데이터를 감지 및 증폭하는 데이터 버스 감지 증폭기와; 그리고
    읽기 동작시 상기 비트라인 감지 증폭기 및 상기 데이터 버스 감지 증폭기를 인에이블 시키고, 상기 인에이블된 데이터 버스 감지 증폭기를 소정의 구간 동안 세미-래치 타입으로 동작시키고, 이후 풀-래치 타입으로 동작시키는 제어 로직을 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제어로직은 래치 타입 선택 신호 및 센스 엠프 인에이블 신호를 생성하는 반도체 메모리 장치
  3. 제 2 항에 있어서,
    상기 데이터 버스 감지 증폭기는 상기 센스 엠프 인에이블 신호의 활성화에 응답해서 인에이블되는 반도체 메모리 장치
  4. 제 2 항에 있어서,
    상기 래치 타입 선택 신호는 상기 센스 엠프 인에이블 신호의 활성화 구간에서, 활성화 초기 시점부터 소정의 구간 동안 활성화되는 반도체 메모리 장치
  5. 제 4 항에 있어서,
    상기 데이터 버스 감지 증폭기는 상기 래치 타입 선택 신호의 활성화에 응답해서 세미-래치 타입으로 동작하는 반도체 메모리 장치.
  6. 제 4 항에 있어서,
    상기 데이터 버스 감지 증폭기는 상기 래치 타입 선택 신호의 비 활성화에 응답해서 풀-래치 타입으로 동작하는 반도체 메모리 장치.
  7. 행들과 열들로 배열된 메모리 셀들을 포함하는 메모리 셀 어레이와;
    상기 열들을 통해 선택된 행의 메모리 셀들로부터 데이터를 감지 및 증폭하는 제 1 감지 증폭 회로와; 그리고
    데이터 버스를 통해 상기 제 1 감지 증폭회로로부터 출력되는 데이터를 감지 및 증폭하는 제 2 감지 증폭회로를 포함하며;
    상기 제 2 감지 증폭 회로는 제 1 감지 구간 동안 세미-래치 타입으로 동작 하도록, 그리고 상기 제 1 감지 구간 다음의 제 2 감지 구간 동안 풀-래치 타입으로 동작하도록 구성되는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 제 1 감지 구간과 상기 제 2 감지 구간은 상기 제 2 감지 증폭 회로의 활성화 구간을 구성하는 반도체 메모리 장치.
  9. 행들과 열들로 배열된 메모리 셀들을 포함하는 메모리 셀 어레이를 포함하는 반도체 메모리 장치의 데이터 감지 방법에 있어서:
    열들을 통해 선택된 행의 메모리 셀들로부터 데이터를 감지 및 증폭하는 단계와;
    제 1 감지 구간 동안 데이터 버스로부터 출력된 상기 감지 및 증폭된 데이터를 세미-래치 타입으로 감지 및 증폭하는 단계와; 그리고
    상기 제 1 감지 구간 다음의 제 2 감지 구간 동안 상기 세미-래치 타입으로 감지 및 증폭된 데이터를 풀-래치 타입으로 감지 및 증폭하는 단계를 포함하는 것을 특징으로 하는 데이터 감지 방법.
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KR102279048B1 (ko) 2020-04-06 2021-07-16 연세대학교 산학협력단 저항성 메모리용 고속 고안정성을 가진 혼합형 감지 증폭기

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